KR101474667B1 - 적층형 다이 반도체 디바이스에서 esd 보호를 위한 방법 및 장치 - Google Patents

적층형 다이 반도체 디바이스에서 esd 보호를 위한 방법 및 장치 Download PDF

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Abstract

장치는 인터포저 및 인터포저 상에 적층된 복수의 다이들을 포함한다. 인터포저는 제 1 트리거 버스의 제 1 전도성 네트워크를 포함한다. 복수의 다이들 각각은 제 2 트리거 버스의 제 2 전도성 네트워크, 및 제 1 전원 라인 및 제 2 전원 라인 사이에 전기적으로 접속되고, 제 2 트리거 버스의 제 2 전도성 네트워크에 전기적으로 접속된 제 1 ESD 검출 회로 및 제 1 ESD 전원 클램프를 포함한다. 복수의 다이들 각각에서 제 2 트리거 버스의 제 2 전도성 네트워크는 제 1 트리거 버스의 제 1 전도성 네트워크에 전기적으로 접속된다. ESD 검출 회로가 입력 신호를 수신할 때, ESD 검출 회로는 복수의 다이들 각각에서 ESD 전원 클램프를 제어하기 위해 제 2 트리거 버스의 대응하는 제 2 전도성 네트워크에 출력 신호를 발생시키도록 구성된다.

Description

적층형 다이 반도체 디바이스에서 ESD 보호를 위한 방법 및 장치{METHOD AND APPARATUS OF ESD PROTECTION IN STACKED DIE SEMICONDUCTOR DEVICE}
관련 경우
본 출원은 발명의 명칭이 "Method and Apparatus of ESD Protection in Stacked Die Semiconductor Devices"인 2013년 3월 13일자에 출원된 미국 가특허 출원 제61/780,330호의 우선권을 주장하고, 이 출원은 참조에 의해로 본 명세서에 포함된다.
기술 분야
본 발명개시는 반도체 집적 회로(integrated circuit; IC)에 관한 것으로, 보다 구체적으로, 적층형 다이 반도체 디바이스의 정전기 방전(electrostatic discharge; ESD) 보호에 관한 것이다.
VLSI 기술의 추세는 더욱 협소한 상호접속 라인 및 더욱 작은 컨택을 야기하였다. 더욱이, 집적 회로 설계는 더욱 복잡해지고 더욱 밀집되고 있다. 더욱 많은 디바이스들이 성능을 향상시키기 위해 집적 회로에 압축된다. 그 결과, 집적 회로는 회로가 고장나도록 초래하는 ESD(정전기 방전) 이벤트에 더욱 민감하고 취약하게 된다.
정전기가 많은 물질들의 표면에 존재한다. 상이한 전위를 갖는 물질들의 바디들이 접촉할 때, ESD가 발생할 것이다. ESD는 일반적으로 상이한 전기 전위에 있는 2개의 객체들 사이에 흐르는 갑작스럽고 순간적인 전류로 정의된다. ESD 회로는 ESD 이벤트와 연관된 ESD 전류에 대한 ESD 전류 경로를 제공한다. 이런 식으로, ESD 회로는 ESD 전류가 디바이스와 연관된 회로에 입력되는 것을 완화시킨다. ESD는 IC 칩들 상에 제조된 디바이스들을 손상시켜 성능 저하 또는 고장을 초래한다.
IC 설계에 대한 많은 고려사항들 중 하나는 온칩(on-chip) ESD 보호이다. 더욱 높은 속도, 더욱 작은 다바이스 및 제품 신뢰성에 대한 계속 증가하는 요건들로 인해, 온칩 ESD 보호의 유의성이 IC 설계에서 중요하다.
본 발명의 목적은 적층형 다이 반도체 디바이스에서 ESD 보호를 위한 방법 및 장치를 제공하는 것이다.
일부 실시예들에서, 장치는 인터포저 및 복수의 다이들을 포함한다. 복수의 다이들은 인터포저 상에 적층된다. 인터포저는 제 1 트리거 버스의 제 1 전도성 네트워크를 포함한다. 복수의 다이들 각각은 제 2 트리거 버스의 제 2 전도성 네트워크를 포함한다. 복수의 다이들 각각은 제 1 ESD 검출 회로 및 제 1 ESD 전원 클램프를 포함한다. 제 1 ESD 검출 회로 및 제 1 ESD 전원 클램프는 제 1 전원 라인 및 제 2 전원 라인 사이에 전기적으로 접속되고, 제 2 트리거 버스의 제 2 전도성 네트워크에 전기적으로 접속된다. 복수의 다이들 각각에서 제 2 트리거 버스의 제 2 전도성 네트워크는 제 1 트리거 버스의 제 1 전도성 네트워크에 전기적으로 접속된다. 복수의 다이들 중 하나의 다이에서 제 1 ESD 검출 회로가 입력 신호를 수신할 때, 제 1 ESD 검출 회로는 복수의 다이들 각각에서 제 1 ESD 전원 클램프를 제어하기 위해 제 2 트리거 버스의 대응하는 제 2 전도성 네트워크를 거쳐 제 1 전도성 네트워크에 출력 신호를 발생시키도록 구성된다.
일부 실시예들에서, 장치는 인터포저 및 복수의 다이들을 포함한다. 복수의 다이들은 인터포저 상에 적층된다. 인터포저는 제 1 트리거 버스의 제 1 전도성 네트워크 및 제 1 ESD 버스의 제 2 전도성 네트워크를 포함한다. 복수의 다이들 각각은 제 2 트리거 버스의 제 3 전도성 네트워크 및 제 2 ESD 버스의 제 4 전도성 네트워크를 포함한다. 복수의 다이들 각각은 제 1 ESD 검출 회로 및 제 1 ESD 전원 클램프를 더 포함한다. 제 1 ESD 검출 회로 및 제 1 ESD 전원 클램프는 제 2 ESD 버스의 제 4 전도성 네트워크와 제 1 전원 라인 사이에 전기적으로 접속되고, 제 2 트리거 버스의 제 3 전도성 네트워크에 전기적으로 접속된다. 복수의 다이들 각각에서 제 2 트리거 버스의 제 3 전도성 네트워크는 제 1 트리거 버스의 제 1 전도성 네트워크에 전기적으로 접속된다. 복수의 다이들 각각에서 제 2 ESD 버스의 제 4 전도성 네트워크는 제 1 ESD 버스의 제 2 전도성 네트워크에 전기적으로 접속된다. 복수의 다이들 중 하나의 다이에서 제 1 ESD 검출 회로가 입력 신호를 수신할 때, 제 1 ESD 검출 회로는 복수의 다이들 각각에서 제 1 ESD 전원 클램프를 제어하기 위해 제 2 트리거 버스의 대응하는 제 3 전도성 네트워크를 거쳐 제 1 트리거 버스의 제 1 전도성 네트워크에 출력 신호를 발생시키도록 구성된다.
일부 실시예들에서, 집적 회로를 구성하는 방법은 하나 이상의 적층형 다이들 및/또는 인터포저의 트리거 버스들의 전도성 네트워크들을 함께 접속하는 단계를 포함한다. 방법은 또한 하나 이상의 ESD 검출 회로들 및 하나 이상의 ESD 전원 클램프들을 각각의 적층형 다이들 및/또는 인터포저의 트리거 버스들의 전도성 네트워크들에 접속하는 단계를 포함한다.
본 발명에 따르면, 적층형 다이 반도체 디바이스에서 ESD 보호를 위한 방법 및 장치를 제공하는 것이 가능하다.
도 1은 일부 실시예들에 따른 다이 스택(100)의 블록도이다.
도 2a는 일부 실시예들에 따른 다이(110), 다이(120) 및/또는 인터포저(130)에 이용되는 ESD 보호 회로(200A)의 개략도이다.
도 2b는 일부 실시예들에 따른 ESD 보호 회로(200B)의 개략도이다.
도 3은 일부 실시예들에 따른 다이 스택(300)의 개략도이다.
도 4는 일부 실시예들에 따른 ESD 보호 회로(400)의 개략도이다.
도 5는 일부 실시예들에 따른 다이 스택(500)의 개략도이다.
도 6은 일부 실시예들에 따른 도 1 내지 도 5의 ESD 보호 회로를 구성하는 방법의 흐름도(600)이다.
이하에서는 본 발명개시의 실시예들의 제조 및 이용을 자세하게 설명한다. 하지만, 실시예들은 폭넓은 다양한 특정한 환경에서 구현될 수 있는 수많은 적용 가능한 발명의 개념을 제공한다는 점을 이해해야 한다. 설명하는 특정한 실시예들은 예시적인 것으로, 본 발명개시의 범위를 한정시키려는 것은 아니다.
예시적인 실시예들의 설명은 첨부 도면들과 함께 읽혀지기 위한 것이고, 첨부 도면들은 전체 기술된 설명의 일부를 고려하기 위한 것이다. 설명에 있어서, "하위", "상위", "수평", "수직", "높은", "낮은", "위", "아래", "상부" 및 "하부"와 같은 상대어는 물론 이들의 파생어(예컨대, "수평적으로", "아래쪽으로", "위쪽으로" 등)는 설명 중인 도면에 도시된 바와 같거나 또는 명세서에 기술된 바와 같은 방향을 나타내는 것으로 이해되어야 한다. 이러한 상대어들은 설명의 편의를 위한 것으로 장치가 특정한 방향으로 구성되거나 동작하도록 요구하지 않는다. "접속된" 및 "상호접속된"과 같은 부착, 결합 등을 고려하는 용어는 관계를 나타내고, 여기서 구조물은 명시적으로 달리 설명되지 않는 한 매개 구조물을 통해 간접적으로 또는 직접적으로 서로 고정되거나 부착된다.
도 1은 일부 예시적인 실시예들에 따른 다이 스택(100)의 블록도이다. 다이 스택(100)은 다이(110), 다이(120) 및 인터포저(130)를 포함한다. 일부 실시예들에서, 각각의 다이(110 및 120)는 인터포저(130) 상에 대칭적으로 및/또는 비대칭적으로 적층되고, 인터포저(130)의 같은 측에 또는 상이한 측에 적층된다. 일부 실시예들에서, 다이(110) 및 다이(120)는 이종(heterogeneous) 다이들이다. 일부 다른 실시예들에서, 다이(110) 및 다이(120)는 동종(homogeneous) 다이들이다. 일부 실시예들에서, 인터포저(130)는 다이 스택(100)과 외부 I/O 간의 접속을 제공한다. 일부 실시예들에서, 인터포저(130)는 반도체 물질, 유전체 물질 등과 같은 물질들로 형성된다. 다양한 실시예들에서, 인터포저(130)는 PCB 보드, 집적 회로 캐리어 보드, 또는 복수의 특정한 기능들을 갖는 임의의 다른 칩들이다. 도 1은 인터포저(130) 상에 적층된 2개의 다이들(110 및 120)만 도시하였지만, 임의의 수의 다이들이 다양한 실시예들의 범위 내에 있다. 일부 실시예들에서, 인터포저(130)는 수동 디바이스들을 포함한다. 일부 실시예들에서, 인터포저(130)는 능동 디바이스들을 포함한다.
ESD 이벤트가 발생할 때, 방전 전류가 다이 스택(100)의 상이한 다이들을 관통할 수 있다. 예를 들어, ESD 방전 전류는 인터포저(130)의 외부 I/O(도시되지 않음), 다이(110), 인터포저(130)의 상호접속부(도시되지 않음), 다이(120), 및 인터포저(130)의 다른 외부 I/O(도시되지 않음)를 관통한다. 다이(110), 다이(120) 및 인터포저(130)의 모든 디바이스들, 회로 및 컴포넌트들은 이러한 ESD 방전 전류에 의해 손상될 수 있다. 각각의 다이(110), 다이(120) 및 인터포저(130)는 다음 실시예들에서 기술된 바와 같이 대응하는 ESD 보호 디바이스들을 포함하고, 대응하는 다이들(110, 120) 및 인터포저(130)에서 이러한 ESD 보호 디바이스들은 ESD 이벤트 및 전류로부터 보호하기 위해서 동시에 트리거된다.
도 2a는 일부 예시적인 실시예들에 따라 다이들(110, 120) 및/또는 인터포저(130)에 이용되는 ESD 보호 회로(200A)의 개략도이다. 도 2a는 컴포넌트들에 대한 표준 블록 표시를 이용하는 개략도이다. ESD 보호 회로(200A)는 VDD(204), VSS(208), I/O 포트(206) 및 트리거 버스(202)를 포함한다. ESD 보호 회로(200A)는 또한 ESD 클램프들(212 및 214), ESD 검출 회로(220) 및 ESD 전원 클램프(230)를 포함한다.
ESD 클램프들(212 및 214)은 이들 사이에 결합된 I/O 포트(206)를 이용하여, VDD(204)와 VSS(208) 간에 결합된다. ESD 클램프들(212 및 214)은 입출력(I/O) 신호 ESD 보호 회로를 제공하도록 구성된다. ESD 검출 회로(220)는 VDD(204)와 VSS(208) 간에 결합된다. ESD 검출 회로(220)는 트리거 버스(202)에 ESD 트리거 신호(222)를 출력한다. ESD 이벤트가 VDD(204) 또는 VSS(208) 상에서 검출될 때, ESD 검출 회로(220)는 활동 전위(예를 들어, VDD 전위)로 트리거 버스(202)를 끌어 당긴다. 임의의 수의 ESD 검출 회로(220)가 VDD(204)와 VSS(208) 사이에 포함되고 결합될 수 있고, 이것은 간략함을 위해 도 2a에 도시되지 않는다.
ESD 전원 클램프(230)는 VDD(204)와 VSS(208) 사이에 결합된다. ESD 전원 클램프(230)는 트리거 버스(202)로부터 트리거 입력(232)을 수신한다. 트리거 버스(202)의 전위가 활동 전위일 때, ESD 전원 클램프(230)는 ESD 전류를 VDD(204)에서부터 VSS(208)로 방전하기 위해서 턴온한다. 임의의 수의 ESD 전원 클램프(230)가 VDD(204)와 VSS(208) 사이에 포함되고 결합될 수 있고, 이것은 간략함을 위해 도 2a에 도시되지 않는다.
일부 실시예들에서, 트리거 버스(202)는 임의의 유형의 전도성 네트워크로 구현된다. 전도성 네트워크는 복수의 전도성 접속부를 포함한다. 복수의 전도성 접속부는 다른 전도성 접속부들과 전기적으로 접속되거나 교차된다. 이와 같은 경우에, 트리거 버스(202)의 기생 저항이 감소된다. 예를 들어, 트리거 버스(202)의 전도성 네트워크는 메쉬형(mesh type) 네트워크 또는 스트라이프형(stripe type) 네트워크로 구현된다. 일부 실시예들에서, 트리거 버스(202)의 전도성 네트워크는 금속 라인, 전도성 비아, OD(oxide definition), 폴리실리콘(polysilicon; POLY), 재배선층(redistribution layer; RDL), 또는 다른 적합한 전도성 라인에 의해 형성된다. VDD(204)와 VSS(208) 사이에 결합된 하나 이상의 ESD 검출 회로들(220) 및 하나 이상의 ESD 전원 클램프들(230)은 트리거 버스(202)의 전도성 네트워크에 전기적으로 접속된다. ESD 검출 회로들(220) 중 하나 이상의 ESD 검출 회로가 VDD(204) 또는 VSS(208) 상에서 ESD 이벤트를 검출할 때, 트리거 버스(202)의 전도성 네ㅌ워크는 활동 전위(예를 들어, VDD 전위)로 끌어 당겨진다. 그 결과, VDD(204)와 VSS(208) 사이에 결합된 ESD 전원 클램프들(230) 모두는 실질적으로 동시에 트리거되어 ESD 전류를 VDD(204)에서부터 VSS(208)로 방전하도록 실질적으로 동시에 턴온된다.
도 2b는 일부 예시적인 실시예들에 따른 ESD 보호 회로(200B)의 개략도이다. ESD 보호 회로(200B)는 ESD 보호 회로(200A)의 개략도의 예시적인 실시예이다. ESD 보호 회로(200B)는 도 2a의 대응하는 것들과 유사한 컴포넌트들 및 구조물들을 포함한다. 일부 실시예들에서, ESD 클램프들(212 및 214) 각각은 ESD 전류를 I/O 포트로부터 VDD(204) 또는 VSS(208)로 방전하기 위한 다이오드를 포함한다. 일부 실시예들에서, ESD 검출 회로(220)는 저항(224), 커패시터(226) 및 인버터 게이트(228)를 포함한다. 일부 실시예들에서, 커패시터(226)는 일련의 다이오드들(도시되지 않음)로 교체된다. ESD 이벤트가 VDD(204) 상에서 발생할 때, 인버터 게이트(228)의 입력 전압은 저항(224)과 커패시터(226) 상의 RC 효과 때문에 낮은 전위에 있다. 트리거 버스(202)는 활동 전위(예를 들어, VDD 전위)로 끌어 당겨진다. 일부 실시예들에서, ESD 전원 클램프(230)는 NMOS 트랜지스터를 포함한다. 트리거 버스(202)의 전위가 활동 전위(예를 들어, VDD 전위)일 때, NMOS 트랜티스터는 ESD 전류를 VDD(204)에서부터 VSS(208)로 방전하기 위해서 턴온된다. 일부 실시예들에서, ESD 전원 클램프(230)는 PNPN 정렬(도시되지 않음)로 일련의 양극성 트랜지스터들을 포함한다. 일부 실시예들에서, ESD 전원 클램프(230)는 NPN 양극성 트랜지스터(도시되지 않음)를 포함한다.
도 3은 일부 예시적인 실시예들에 따른 다이 스택(300)의 개략도이다. 도 3은 도 1의 다이 스택(100)의 평면도이다. 다이 스택(300)은 도 1의 대응하는 것들과 유사한 다이들(110, 120) 및 인터포저(130)의 컴포넌트들 및 구조물들을 포함한다. 다이(110) 및 다이(120)는 인터포저(130) 상에 적층된다. 다이(110), 다이(120) 각각은 도 2a에 도시된 바와 같이 ESD 보호 회로(200A)를 포함한다. 일부 실시예들에서, 인터포저(130)는 또한 도 2a의 하나 이상의 ESD 보호 회로(200A)를 포함하지만, 이것은 간략함을 위해 도 3의 인터포저(130)에 도시되지 않는다.
일부 실시예들에서, 인터포저(130)는 전도성 네트워크(310)를 포함한다. 전도성 네트워크(310)는 복수의 전도성 접속부를 포함한다. 복수의 전도성 접속부는 다른 전도성 접속부와 전기적으로 접속되거나 교차된다. 이와 같은 경우에, 전도성 네트워크(310)의 기생 저항이 감소된다. 전도성 네트워크(310)가 도 3의 인터포저(130)에서 전도성 메쉬로 구현되었지만, 기생 저항을 감소시키기 위한 다른 유형의 전도성 네트워크들이 다양한 실시예들의 범위 내에 있다. 일부 실시예들에서, 전도성 네트워크(310)는 스트라이프형 네트워크이다. 일부 실시예들에서, 전도성 네트워크(310)는 금속 라인, 전도성 비아, OD(oxide definition), 폴리실리콘(POLY), 재배선층(RDL), 또는 다른 적합한 전도성 라인에 의해 형성된다.
일부 실시예들에서, 대응하는 다이(110) 및 다이(120)의 트리거 버스(202)의 전도성 네트워크는 금속 라인, 전도성 비아, OD(oxide definition), 폴리실리콘(POLY), 재배선층(RDL), TSV(through substrate via), 범프 패드, 솔더 볼, 또는 다른 적합한 수단들과 같은 전도성 접속부를 통해 인터포저(130)의 전도성 네트워크(310)에 전기적으로 접속된다. 일부 실시예들에서, 인터포저(130)는 도 2a의 하나 이상의 ESD 보호 회로들(200A)을 포함한다. 그리고 나서, 인터포저(130)의 하나 이상의 ESD 보호 회로들(200A)의 하나 이상의 ESD 검출 회로들(220) 및 하나 이상의 ESD 전원 클램프(230)는 전도성 네트워크(310)에 전기적으로 접속된다.
ESD 이벤트가 다이(110), 다이(120) 또는 인터포저(130)의 I/O 포트들(206) 중 임의의 하나의 I/O 포트에서 발생할 때, 대응하는 ESD 전류는 ESD 클램프(212) 또는 ESD 클램프(214)를 통해 대응하는 다이(110), 다이(120) 또는 인터포저(130)의 VDD(204) 또는 VSS(208)로 방전된다. 다이(110), 다이(120) 및 인터포저(130)의 ESD 검출 회로들(220) 중 하나 이상의 ESD 검출 회로가 대응하는 VDD(204) 또는 VSS(208) 상에서 ESD 이벤트를 검출할 때, 다이(110), 다이(120)의 트리거 버스(202)의 전도성 네트워크 및 인터포저(130)의 전도성 네트워크(310)는 활동 전위(예를 들어, VDD 전위)로 실질적으로 동시에 끌어 당겨진다. 그 결과, 다이(110), 다이(120)의 트리거 버스(202)의 전도성 네트워크 및 인터포저(130)의 전도성 네트워크(310)에 결합된 ESD 전원 클램프(230) 모두는 실질적으로 동시에 트리거되어 각각의 다이에서 ESD 전류를 대응하는 VDD(204)에서부터 VSS(208)로 방전하도록 실질적으로 동시에 턴온된다.
도 4는 일부 예시적인 실시예들에 따른 ESD 보호 회로(400)의 개략도이다. ESD 보호 회로(400)는 도 2a 및 도 2b의 대응하는 것들과 유사한 ESD 클램프들(212, 214), ESD 전원 클램프(230), 트리거 버스(202), VDD(204), I/O 포트(206) 및 VSS(208)의 컴포넌트들을 포함한다. ESD 보호 회로(400)는 또한 ESD 클램프들(412, 414), ESD 검출 회로(420), ESD 전원 클램프(430) 및 ESD 버스(440)를 포함한다. ESD 버스(440)는 I/O 포트(206)의 전압이 VDD(204)의 전압보다 클 때 누설을 방지하기 위해 정렬된다. 임의의 수의 ESD 검출 회로들(420) 및 ESD 전원 클램프들(430)이 ESD 버스(440)와 VSS(208) 사이에 포함되고 결합될 수 있고, 이것은 간략함을 위해 도 4에 도시되지 않는다. ESD 검출 회로(420)는 도 2b의 ESD 검출 회로(220)의 것들과 유사한 컴포넌트들을 포함한다. ESD 전원 클램프(430)는 도 2b의 ESD 전원 클램프(230)의 것들과 유사한 컴포넌트들을 포함한다.
ESD 이벤트가 I/O(206) 상에서 발생할 때, ESD 전류는 ESD 클램프(212), VDD(204), ESD 클램프(414)를 통해 ESD 버스(440)로 방전된다. ESD 전류는 ESD 클램프(412)를 통해 ESD 버스(440)로 더욱 방전된다. ESD 버스(440)와 VSS(208) 사이에 결합된 ESD 검출 회로(420)는 ESD 전류를 검출하고, 트리거 버스(202)를 활동 전위(예를 들어, VDD 전위)로 끌어 당긴다. 트리거 버스(202) 상의 활동 전위는 VDD(204)와 VSS(208) 사이에 결합된 ESD 전원 클램프(230)를 트리거하고, ESD 버스(440)와 VSS(208) 사이에 결합된 ESD 전원 클램프(430)를 트리거한다. 그 결과, VDD(204) 및/또는 ESD 버스(440) 상의 ESD 전류는 ESD 전원 클램프(230) 및/또는 ESD 전원 클램프(430)를 통해 VSS(208)로 방전된다.
일부 실시예들에서, 트리거 버스(202)는 도 2a에 기술된 것에 대응하는 것과 같은 전도성 네트워크로 구현된다. 하나 이상의 ESD 검출 회로(420) 및 하나 이상의 ESD 전원 클램프들(230, 430)은 트리거 버스(202)의 전도성 네트워크에 전기적으로 접속되지만, 오직 하나의 ESD 검출 회로(420), 하나의 ESD 전원 클램프(230) 및 하나의 ESD 전원 클램프(430)만이 간결함을 위해 도 4에 도시되어 있다.
일부 실시예들에서, ESD 버스(440)는 임의의 유형의 전도성 네트워크로 구현된다. 전도성 네트워크는 복수의 전도성 접속부를 포함한다. 복수의 전도성 접속부는 다른 전도성 접속부들과 전기적으로 접속되거나 교차된다. 이와 같은 경우에, ESD 버스(440)의 기생 저항이 감소된다. 예를 들어, ESD 버스(440)의 전도성 네트워크는 메쉬형 네트워크 또는 스트라이프형 네트워크로 구현된다. 일부 실시예들에서, 전도성 네트워크는 금속 라인, 전도성 비아, OD(oxide definition), 폴리실리콘(POLY), 재배선층(RDL), 또는 다른 적합한 전도성 라인들에 의해 형성된다. ESD 버스(440)와 VSS(208) 사이에 결합된 하나 이상의 ESD 검출 회로(420) 및 하나 이상의 ESD 전원 클램프(430)가 ESD 버스(440)의 전도성 네트워크에 전기적으로 접속된다. ESD 검출 회로들(420) 중 하나 이상의 ESD 검출 회로가 ESD 버스(440) 또는 VSS(208) 상에서 ESD 이벤트를 검출할 때, 트리거 버스(202)는 활동 전위(예를 들어, VDD 전위)로 끌어 당겨진다. 그 결과, ESD 버스(440)와 VSS(208) 사이에 결합된 모든 ESD 전원 클램프들(430)은 실직적으로 동시에 트리거되어 ESD 전류를 ESD 버스(440)로부터 VSS(208)로 방전하도록 실질적으로 동시에 턴온된다.
도 5는 일부 예시적인 실시예들에 따른 다이 스택(500)의 개략도이다. 도 5는 도 1의 다이 스택(100)의 평면도이다. 다이 스택(500)은 도 1의 대응하는 것들과 유사한 다이(110), 다이(120) 및 인터포저(130)의 컴포넌트들 및 구조물을 포함한다. 다이(110) 및 다이(120)는 인터포저(130) 상에 적층된다. 다이(110), 다이(120) 각각은 도 4에 도시된 바와 같은 ESD 보호 회로(400)를 포함한다. 일부 실시예들에서, 인터포저(130)는 또한 도 4의 하나 이상의 ESD 보호 회로(400)를 포함하지만, 간결함을 위해 도 5의 인터포저(130)에는 도시되지 않는다.
일부 실시예들에서, 인터포저(130)는 도 3의 전도성 네트워크(310)와 유사한 트리거 버스의 전도성 네트워크를 포함하지만, 간결함을 위해 도 5에 도시되지 않는다.
일부 실시예들에서, 인터포저(130)는 전도성 네트워크(510)를 포함한다. 전도성 네트워크(510)는 복수의 전도성 접속부를 포함한다. 복수의 전도성 접속부는 다른 전도성 접속부와 전기적으로 접속되거나 교차된다. 이와 같은 경우에, 전도성 네트워크(510)의 기생 저항이 감소된다. 전도성 네트워크(510)가 도 5의 인터포저(130)에서 전도성 메쉬로 구현되었지만, 기생 저항을 감소시키기 위한 다른 유형의 전도성 네트워크들이 다양한 실시예들의 범위 내에 있다. 일부 실시예들에서, 전도성 네트워크(510)는 금속 라인, 전도성 비아, OD(oxide definition), 폴리실리콘(POLY), 재배선층(RDL), 또는 다른 적합한 전도성 라인에 의해 형성된다.
대응하는 다이(110) 및 다이(120)의 도 4에 있는 ESD 버스(440)의 전도성 네트워크는 금속 라인, 전도성 비아, OD(oxide definition), 폴리실리콘(POLY), 재배선층(RDL), TSV(through substrate via), 범프 패드, 솔더 볼(도시되지 않음), 또는 다른 적합한 수단과 같은 전도성 접속부를 통해 인터포저(130)의 전도성 네트워크(510)에 전기적으로 접속된다. 이와 같은 경우에, 대응하는 다이(110), 다이(120) 및 인터포저(130)의 도 4에 있는 ESD 버스(440)의 전도성 네트워크에서 기생 저항이 감소된다. 일부 실시예들에서, 인터포저(130)는 도 4의 하나 이상의 ESD 보호 회로(400)를 포함한다. 그리고 나서, 인터포저(130)의 하나 이상의 ESD 보호 회로(400)의 하나 이상의 ESD 검출 회로(420) 및 하나 이상의 ESD 전원 클램프(430)는 전도성 네트워크(510)에 전기적으로 접속된다.
ESD 이벤트가 다이(110), 다이(120) 또는 인터포저(130)의 I/O 포트(206) 중 임의의 어느 하나에서 발생할 때, 대응하는 ESD 전류가 다이(110) 및 다이(120)의 ESD 버스(440)의 전도성 네트워크 및 인터포저(130)의 전도성 네트워크(510)로 방전된다. 다이(110), 다이(120) 및 인터포저(130)의 하나 이상의 ESD 검출 회로(420)는 ESD 이벤트를 검출하고, 다이(110), 다이(120)의 트리거 버스(202)의 전도성 네트워크 및 인터포저(130)의 전도성 네트워크(510)를 각각 활동 전위(예를 들어, VDD 전위)로 끌어 당긴다. 그 결과, 다이(110), 다이(120) 및 인터포저(130) 각각에서 ESD 버스(440)와 VSS(208) 사이에 결합된 모든 ESD 전원 클램프(430)는 실질적으로 동시에 트리거되어 각각의 다이에서 ESD 전류를 ESD 버스(440)로부터 VSS(208)로 방전하도록 턴온된다.
도 6은 일부 예시적인 실시예들에 따른 도 1 내지 도 5의 ESD 보호 회로를 구성하는 방법의 흐름도(600)이다.
동작(610)에서, 하나 이상의 적층형 다이들 및/또는 인터포저의 트리거 버스들의 전도성 네트워크들이 생성된다. 그리고 나서, 대응하는 트리거 버스의 개별 전도성 네트워크는 함께 전기적으로 접속된다. 예를 들어, 도 3의 다이(110), 다이(120) 및/또는 인터포저(130)에서 트리거 버스(202) 각각은 기생 저항을 줄이기 위해 개별 전도성 네트워크로 구현된다. 그리고 나서, 도 3의 다이(110), 다이(120) 및/또는 인터포저(130)의 대응하는 트리거 버스의 개별 전도성 네트워크는 함께 전기적으로 접속된다.
도 3의 대응하는 다이(110), 다이(120) 및/또는 인터포저(130)의 트리거 버스(202)의 임의의 유형의 전도성 네트워크는 다양한 실시예들의 범위 내에 있다. 일부 실시예들에서, 전도성 네트워크 각각은 메쉬형 네트워크이다. 일부 실시예들에서, 전도성 네트워크 각각은 스트라이프형 네트워크이다. 일부 실시예들에서, 전도성 네트워크 각각은 메쉬형 네트워크와 스트라이프형 네트워크의 조합이다.
동작(620)에서, 하나 이상의 적층형 다이들 및/또는 인터포저의 ESD 버스들의 전도성 네트워크들이 생성된다. 그리고 나서, ESD 버스의 개별 전도성 네트워크는 함께 전기적으로 접속된다. 예를 들어, 일부 실시예들에서, 도 5의 다이(110), 다이(120) 및/또는 인터포저(130)의 ESD 버스(440) 각각은 기생 저항을 줄이기 위해 개별 전도성 네트워크로 구현된다. 그리고 나서, 도 5의 대응하는 다이(110), 다이(120) 및/또는 인터포저(130)의 ESD 버스의 개별 전도성 네트워크는 함께 전기적으로 접속된다.
도 5의 대응하는 다이(110), 다이(120) 및/또는 인터포저(130)의 ESD 버스(440)의 임의의 유형의 전도성 네트워크는 다양한 실시예들의 범위 내에 있다. 일부 실시예들에서, 전도성 네트워크 각각은 메쉬형 네트워크이다. 일부 실시예들에서, 전도성 네트워크 각각은 스트라이프형 네트워크이다. 일부 실시예들에서, 전도성 네트워크 각각은 메쉬형 네트워크와 스트라이프형 네트워크의 조합이다.
동작(630)에서, 하나 이상의 ESD 검출 회로들 및 하나 이상의 ESD 전원 클램프들이 각각의 적층형 다이들 및/또는 인터포저의 트리거 버스들의 전도성 네트워크들에 전기적으로 접속된다. 예를 들어, 도 3의 각각의 대응하는 다이(110), 다이(120) 및 인터포저(130)의 하나 이상의 ESD 검출 회로들(220) 및 하나 이상의 ESD 전원 클램프들(230)은 도 3의 각각의 대응하는 다이(110), 다이(120) 및 인터포저(130)의 트리거 버스들(202)의 전도성 네트워크들에 전기적으로 접속된다. 일부 실시예들에서, 도 3의 다이(110) 및 다이(120)의 트리거 버스(202)의 전도성 네트워크는 도 3의 인터포저(130)의 전도성 네트워크(310)에 전기적으로 접속된다.
다른 예를 들어, 도 5의 각각의 대응하는 다이(110), 다이(120) 및 인터포저(130)의 하나 이상의 ESD 검출 회로(420) 및 하나 이상의 ESD 전원 클램프(430)는 도 5의 각각의 대응하는 다이(110), 다이(120) 및 인터포저(130)의 트리거 버스(202)의 전도성 네트워크에 전기적으로 접속된다. 일부 실시예들에서, 도 5의 다이(110) 및 다이(120)의 트리거 버스(202)의 전도성 네트워크는 도 5의 인터포저(130)의 트리거 버스의 전도성 네트워크에 전기적으로 접속된다.
동작(640)에서, 하나 이상의 ESD 검출 회로들이 ESD 이벤트를 검출한 이후에, 하나 이상의 ESD 검출 회로들은 실질적으로 동시에 ESD 전원 클램프들을 턴온시켜 ESD 전류를 방전하도록 한다. 예를 들어, 도 3에서, 각각의 다이(110), 다이(120) 및 인터포저(130)는 트리거 버스(202)의 전도성 네트워크 및 전도성 네트워크(310)를 각각 포함한다. 다이(110) 및 다이(120)의 트리거 버스(202)의 전도성 네트워크 및 인터포저(130)의 전도성 네트워크(310)는 함께 전기적으로 접속된다. 다이(110), 다이(120) 및/또는 인터포저(130)의 복수의 ESD 검출 회로(220) 및 ESD 전원 클램프(230)는 트리거 버스(202)의 대응하는 전도성 네트워크 및 전도성 네트워크(310)에 전기적으로 접속된다. 복수의 ESD 검출 회로(220) 중 하나 이상의 ESD 검출 회로가 ESD 이벤트를 검출할 때, 대응하는 다이(110), 다이(120)의 트리거 버스(202)의 전도성 네트워크 및 인터포저(130)의 전도성 네트워크(310)는 실질적으로 동시에 활동 전위(예를 들어, VDD 전위)로 끌어 당겨진다. 그 결과, 다이(110), 다이(120)의 트리거 버스(202)의 전도성 네트워크 및 인터포저(130)의 전도성 네트워크(310)에 결합된 모든 ESD 전원 클램프(230)는 실질적으로 동시에 트리거되어 각각의 다이에서 ESD 전류를 대응하는 VDD(204)로부터 VSS(208)로 방전하도록 실질적을 동시에 턴온된다.
일부 실시예들에서, 장치는 인터포저 및 복수의 다이들을 포함한다. 복수의 다이들은 인터포저 상에 적층된다. 인터포저는 제 1 트리거 버스의 제 1 전도성 네트워크를 포함한다. 복수의 다이들 각각은 제 2 트리거 버스의 제 2 전도성 네트워크를 포함한다. 복수의 다이들 각각은 제 1 ESD 검출 회로 및 제 1 ESD 전원 클램프를 포함한다. 제 1 ESD 검출 회로 및 제 1 ESD 전원 클램프는 제 1 전원 라인 및 제 2 전원 라인 사이에 전기적으로 접속되고, 제 2 트리거 버스의 제 2 전도성 네트워크에 전기적으로 접속된다. 복수의 다이들 각각에서 제 2 트리거 버스의 제 2 전도성 네트워크는 제 1 트리거 버스의 제 1 전도성 네트워크에 전기적으로 접속된다. 복수의 다이들 중 하나의 다이에서 제 1 ESD 검출 회로가 입력 신호를 수신할 때, 제 1 ESD 검출 회로는 복수의 다이들 각각에서 제 1 ESD 전원 클램프를 제어하기 위해 제 2 트리거 버스의 대응하는 제 2 전도성 네트워크를 거쳐 제 1 전도성 네트워크에 출력 신호를 발생시키도록 구성된다.
일부 실시예들에서, 장치는 인터포저 및 복수의 다이들을 포함한다. 복수의 다이들은 인터포저 상에 적층된다. 인터포저는 제 1 트리거 버스의 제 1 전도성 네트워크 및 제 1 ESD 버스의 제 2 전도성 네트워크를 포함한다. 복수의 다이들 각각은 제 2 트리거 버스의 제 3 전도성 네트워크 및 제 2 ESD 버스의 제 4 전도성 네트워크를 포함한다. 복수의 다이들 각각은 제 1 ESD 검출 회로 및 제 1 ESD 전원 클램프를 더 포함한다. 제 1 ESD 검출 회로 및 제 1 ESD 전원 클램프는 제 2 ESD 버스의 제 4 전도성 네트워크와 제 1 전원 라인 사이에 전기적으로 접속되고, 제 2 트리거 버스의 제 3 전도성 네트워크에 전기적으로 접속된다. 복수의 다이들 각각에서 제 2 트리거 버스의 제 3 전도성 네트워크는 제 1 트리거 버스의 제 1 전도성 네트워크에 전기적으로 접속된다. 복수의 다이들 각각에서 제 2 ESD 버스의 제 4 전도성 네트워크는 제 1 ESD 버스의 제 2 전도성 네트워크에 전기적으로 접속된다. 복수의 다이들 중 하나의 다이에서 제 1 ESD 검출 회로가 입력 신호를 수신할 때, 제 1 ESD 검출 회로는 복수의 다이들 각각에서 제 1 ESD 전원 클램프를 제어하기 위해 제 2 트리거 버스의 대응하는 제 3 전도성 네트워크를 거쳐 제 1 트리거 버스의 제 1 전도성 네트워크에 출력 신호를 발생시키도록 구성된다.
일부 실시예들에서, 집적 회로를 구성하는 방법은 하나 이상의 적층형 다이들 및/또는 인터포저의 트리거 버스들의 전도성 네트워크들을 함께 접속하는 단계를 포함한다. 방법은 또한 하나 이상의 ESD 검출 회로들 및 하나 이상의 ESD 전원 클램프들을 각각의 적층형 다이들 및/또는 인터포저의 트리거 버스들의 전도성 네트워크들에 접속하는 단계를 포함한다.
본 발명개시가 개시된 실시예들에 관해서 예제들을 통해 기술되었지만, 본 발명은 개시된 실시예들 및 예제들로 제한되지 않는다. 반대로, 다양한 수정 및 유사한 방식들이 기술 분야의 당업자에게 이해되는 바와 같이 포함된다. 그러므로, 첨부된 특허청구 범위는 이와 같은 수정 및 방식을 포괄하기 위해서 광범위한 해석에 따라야 한다.

Claims (10)

  1. 인터포저; 및
    상기 인터포저 상에 적층된 복수의 다이들을 포함하는 장치로서,
    상기 인터포저는 제 1 트리거 버스의 제 1 전도성 네트워크를 포함하고;
    상기 복수의 다이들 각각은 제 2 트리거 버스의 제 2 전도성 네트워크를 포함하고;
    상기 복수의 다이들 각각은 제 1 ESD 검출 회로 및 제 1 ESD 전원 클램프를 포함하고, 상기 제 1 ESD 검출 회로 및 상기 제 1 ESD 전원 클램프는 제 1 전원 라인 및 제 2 전원 라인 사이에 전기적으로 접속되어, 상기 제 2 트리거 버스의 상기 제 2 전도성 네트워크에 전기적으로 접속되고;
    상기 복수의 다이들 각각에서 상기 제 2 트리거 버스의 상기 제 2 전도성 네트워크는 상기 제 1 트리거 버스의 상기 제 1 전도성 네트워크에 전기적으로 접속되며;
    상기 복수의 다이들 중 하나의 다이에서 상기 제 1 ESD 검출 회로가 입력 신호를 수신할 때, 상기 제 1 ESD 검출 회로는 상기 복수의 다이들 각각에서 상기 제 1 ESD 전원 클램프를 제어하기 위해, 상기 제 2 트리거 버스의 대응하는 제 2 전도성 네트워크를 거쳐 상기 제 1 전도성 네트워크에 출력 신호를 발생시키도록 구성되는 것인 장치.
  2. 제 1 항에 있어서, 상기 제 1 트리거 버스의 상기 제 1 전도성 네트워크 및 상기 제 2 트리거 버스의 상기 제 2 전도성 네트워크 중 적어도 하나는 메쉬형(mesh type) 네트워크 또는 스트라이프형(stripe type) 네트워크로 구현되는 것인 장치.
  3. 제 1 항에 있어서, 상기 제 1 전도성 네트워크 또는 상기 제 2 전도성 네트워크는 금속 라인, 전도성 비아, OD(oxide definition), 폴리실리콘(polysilicon; POLY), 또는 재배선층(redistribution layer; RDL)에 의해 형성되는 것인 장치.
  4. 제 1 항에 있어서, 상기 인터포저는 제 2 ESD 검출 회로 및 제 2 ESD 전원 클램프를 포함하고, 상기 제 2 ESD 검출 회로 및 상기 제 2 ESD 전원 클램프는 제 3 전원 라인 및 제 4 전원 라인 사이에 전기적으로 접속되어, 상기 제 1 트리거 버스의 상기 제 1 전도성 네트워크에 전기적으로 접속되는 것인 장치.
  5. 인터포저; 및
    상기 인터포저 상에 적층된 복수의 다이들을 포함하는 장치로서,
    상기 인터포저는 제 1 트리거 버스의 제 1 전도성 네트워크 및 제 1 ESD 버스의 제 2 전도성 네트워크를 포함하고;
    상기 복수의 다이들 각각은 제 2 트리거 버스의 제 3 전도성 네트워크 및 제 2 ESD 버스의 제 4 전도성 네트워크를 포함하고;
    상기 복수의 다이들 각각은 제 1 ESD 검출 회로 및 제 1 ESD 전원 클램프를 더 포함하고, 상기 제 1 ESD 검출 회로 및 상기 제 1 ESD 전원 클램프는 상기 제 2 ESD 버스의 상기 제 4 전도성 네트워크와 제 1 전원 라인 사이에 전기적으로 접속되어, 상기 제 2 트리거 버스의 상기 제 3 전도성 네트워크에 전기적으로 접속되고;
    상기 복수의 다이들 각각에서 상기 제 2 트리거 버스의 상기 제 3 전도성 네트워크는 상기 제 1 트리거 버스의 상기 제 1 전도성 네트워크에 전기적으로 접속되고;
    상기 복수의 다이들 각각에서 상기 제 2 ESD 버스의 상기 제 4 전도성 네트워크는 상기 제 1 ESD 버스의 상기 제 2 전도성 네트워크에 전기적으로 접속되며;
    상기 복수의 다이들 중 하나의 다이에서 상기 제 1 ESD 검출 회로가 입력 신호를 수신할 때, 상기 제 1 ESD 검출 회로는 상기 복수의 다이들 각각에서 상기 제 1 ESD 전원 클램프를 제어하기 위해 상기 제 2 트리거 버스의 대응하는 제 3 전도성 네트워크를 거쳐 상기 제 1 트리거 버스의 상기 제 1 전도성 네트워크에 출력 신호를 발생시키도록 구성되는 것인 장치.
  6. 제 5 항에 있어서, 상기 복수의 다이들 각각은 상기 제 1 전원 라인과 제 2 전원 라인 사이에 접속되고 상기 제 2 트리거 버스의 상기 제 3 전도성 네트워크에 접속된 다른 ESD 전원 클램프를 더 포함하는 것인 장치.
  7. 집적 회로를 구성하는 방법에 있어서,
    하나 이상의 적층형 다이들 및 인터포저의 트리거 버스들의 전도성 네트워크들을 함께 접속하는 단계; 및
    하나 이상의 ESD 검출 회로들 및 하나 이상의 ESD 전원 클램프들을 각각의 상기 적층형 다이들 및/또는 상기 인터포저의 상기 트리거 버스들의 상기 전도성 네트워크들에 접속하는 단계
    를 포함하는 것인 집적 회로를 구성하는 방법.
  8. 제 7 항에 있어서,
    상기 하나 이상의 ESD 검출 회로들에 의해 각각의 상기 적층형 다이들 및/또는 상기 인터포저에서 상기 ESD 전원 클램프들을 턴온시켜 동시에 ESD 전류를 방전하기 위한 단계를 더 포함하는 것인 집적 회로를 구성하는 방법.
  9. 제 7 항에 있어서,
    상기 하나 이상의 적층형 다이들 및/또는 상기 인터포저의 대응하는 ESD 버스들을 위한 개별적인 전도성 네트워크를 생성하는 단계, 및
    상기 ESD 버스들의 상기 전도성 네트워크들을 함께 접속하는 단계
    를 더 포함하는 것인 집적 회로를 구성하는 방법.
  10. 제 7 항에 있어서,
    각각의 상기 하나 이상의 적층형 다이들 및/또는 상기 인터포저에서 하나 이상의 ESD 검출 회로들 및 하나 이상의 ESD 전원 클램프들을 생성하는 단계, 및
    상기 하나 이상의 ESD 검출 회로들 및 상기 하나 이상의 ESD 전원 클램프들을 상기 트리거 버스들의 상기 전도성 네트워크들에 접속하는 단계
    를 더 포함하는 것인 집적 회로를 구성하는 방법.
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