KR101473723B1 - 고저항성 질화물 박막 및 그 제조 방법 - Google Patents

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Abstract

고저항성 질화물 박막이 개시된다. 본 발명에 의한 고저항성 질화물 박막은 기판 상부에 배치되는 질화물 박막을 포함하며, 질화물 박막은 미도핑된(undoped) 층 및 도핑된 고저항성 박막층이 교대로 적층된 것이다.

Description

고저항성 질화물 박막 및 그 제조 방법 {Semi-insulating Nitride layer and Method of Manufacturing thereof}
본 발명은 고저항성 질화물 박막 및 그 제조 방법에 관한 것으로, 보다 상세하게는 고전력 소자에 적합한 고저항성을 가지는 고저항성 질화물 박막 및 그 제조 방법에 관한 것이다.
최근 정보통신기술의 급격한 발달로 인하여 초고속, 대용량의 신호 전송을 위한 통신 기술이 급속도로 발달하고 있다. 특히 무선통신 기술에서 개인 휴대폰, 위성통신, 군사용 레이더, 방송통신, 통신용 중계기 등의 수요가 점점 확대됨에 따라 마이크로파와 밀리미터파 대역의 초고속 정보통신 시스템이 필요한 고속·고전력 전자소자에 대한 요구가 증가하고 있는 추세이다. 특히, 질화물 반도체 물질인 GaN는 에너지 갭이 크고, 높은 열적 화학적 안정도, 높은 전자포화속도(~3×107cm/sec)등의 뛰어난 물성 가지고 있어 광소자뿐만 아니라 고주파·고출력용 전자소자로의 응용이 용이하여 다양한 분야에서 활발히 연구되고 있다.
GaN을 이용한 전자소자는 높은 항복전계(~3×106 V/cm) 및 최대전류밀도, 안정된 고온동작, 높은 열전도도 등의 다양한 장점이 있으며, AlGaN/GaN의 이종접합구조를 이용한 HFET(heterostructure field effect transistor)의 경우, 접합계면에서의 밴드 불연속(band-discontinuity)이 크기 때문에 계면에 높은 농도의 전자가 유기될 수 있어 전자이동도를 더욱 높일 수 있다. 또한, GaN박막은 표면탄성파 속도가 크고 온도 안정성이 우수하며, 압전특성의 분극작용의 효과를 얻을 수 있어 GHz 이상에서 동작 가능한 밴드패스필터로의 제작이 용이하다.
GaN을 이용한 고전력 소자에 있어서, 고절연층 박막(semi-insulating layer)의 성장은 매우 중요한 요소이다. 하지만, 질소의 높은 휘발성으로 인해 발생되는 질소공공의 형성 또는 산소와 같은 불순물의 영향으로 인해 자연적으로 n-타입 전도 특성을 갖게 되어, 고절연층 박막(semi-insulating layer)의 성장은 매우 어려웠다.
종래부터, 고저항 GaN 박막성장 시 자연적으로 발생하는 n형 전도 특성을 제거하기 위해 의도적인 결함을 만들거나, Zn, Mg, C, Fe 등의 도펀트를 도핑하여 trap을 생성하였다. 하지만, 박막 내에 이러한 결함이나 trap이 존재할 경우, 드레인-소스 간 높은 전압이 가해졌을 때, 채널에 있는 전자들이 trap에 잡힐 가능성이 커지게 되고, 이에 따라 누설전류 또는 전류붕괴(current collapse)에 의한 드레인 전류의 감소 등과 같은 전기적 특성 저하 현상이 나타난다는 문제점이 존재하였다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은, 고전력 소자에 적합한 고저항성을 가지는 고저항성 질화물 박막 및 그 제조 방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 반도체 소자는 기판, 상기 기판 상부에 배치되는 버퍼층, 상기 버퍼층 상부에 배치되는 질화물 박막 및 상기 질화물 박막 상에 회로 소자가 형성되는 소자 층을 포함하고, 상기 질화물 박막은 미도핑된(undoped) 층 및 도핑된 고저항성 박막층이 교대로 적층된 것이다.
한편, 이상과 같은 목적을 달성하기 위한 본 발명의 또 다른 일 실시 예에 따른 고저항성 질화물 박막은 기판 상부에 배치되는 질화물 박막을 포함하며, 상기 질화물 박막은 미도핑된(undoped) 층 및 도핑된 고저항성 박막층이 교대로 적층된 것이다.
이 경우, 상기 질화물 박막은 미도핑된 제1 층, 상기 제1 층 상면에 배치된 도핑된 고저항성 박막인 제2 층, 상기 제2 층 상면에 배치된 미도핑된 제3 층 및 상기 제3 층 상면에 배치된 도핑된 고저항성 박막인 제4 층을 포함할 수 있다.
한편, 상기 고저항성 질화물 박막은 상기 기판과 상기 질화물 박막 사이에 배치되는 버퍼층을 더 포함할 수 있다.
한편, 상기 미도핑된 층은 미도핑된 GaN(Gallium Nitride) 층이며, 상기 도핑된 고저항성 박막층은 도펀트로 도핑된 GaN 층일 수 있다.
이 경우, 상기 도펀트는 탄소(C)일 수 있다.
한편, 상기 다양한 실시예에 따른 고저항성 질화물 박막은 반도체 소자에 이용될 수 있다.
한편, 이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 고저항성 질화물 박막의 제조 방법은 기판 상부에 버퍼층을 적층하는 단계 및 상기 버퍼층 상부에 미도핑된(undoped) 층 및 도핑된 고저항성 박막층을 교대로 적층하는 단계를 포함한다.
이 경우, 상기 교대로 적층하는 단계는, 상기 버퍼층 상면에 미도핑된 제1 층을 적층하는 단계, 상기 제1 층 상면에 도핑된 고저항성 박막인 제2 층을 적층하는 단계, 상기 제2 층 상면에 미도핑된 제3 층을 적층하는 단계 및 상기 제3 층 상면에 도핑된 고저항성 박막인 제4 층을 적층하는 단계를 포함할 수 있다.
한편, 상기 미도핑된 층은 미도핑된 GaN(Gallium Nitride) 층이며, 상기 도핑된 고저항성 박막층은 도펀트로 도핑된 GaN 층일 수 있다.
이 경우, 상기 도펀트는 탄소(C)일 수 있다.
한편, 상기 다양한 실시 예에 따른 고저항성 질화물 박막의 제조 방법은 반도체소자를 제조하는데 이용될 수 있다.
본 발명의 다양한 실시 예에 따르면, 고저항 특성을 가지는 질화물 박막을 얻을 수 있다. 이에 따라 얻어진 고저항 질화물 박막을 고온, 고성능 또는 고전력 소자에 적용함으로써 우수한 전기적 특성을 가지는 전기소자를 제작할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 고저항성 질화물 박막을 도시한 도면,
도 2는 종래의 방법에 의해 제작된 소자의 특성을 나타낸 그래프,
도 3은 본 발명의 일 실시 예에 따라 제작된 소자의 특성을 나타낸 그래프,
도 4는 본 발명의 일 실시 예에 따른 고저항성 질화물 박막이 이용될 수 있는 반도체 소자를 도시한 도면, 그리고
도 5는 본 발명의 일 실시 예에 따른 고저항성 질화물 박막의 제조방법의 흐름도이다.
이하에서, 첨부된 도면을 참조하여 본 발명의 다양한 실시 예에 대하여 구체적으로 설명한다.
도 1은 본 발명의 일 실시 예에 따른 고저항 질화물 박막의 구성을 나타내는 도면이다.
도 1에 따르면, 본 발명의 일 실시 예에 따른 고저항 질화물 박막(100)은 기판(110), 미도핑된(undoped) 층(150-1~n) 및 도핑된 고저항성 박막층(170-1~n)으로 구성된 질화물 박막(190)을 포함하며, 기판(110)의 종류에 따라 버퍼층(130)을 더 포함할 수 있다.
본 발명의 다양한 실시 예에 따른 고저항 질화물 박막(100)은 질화물을 기반으로한 반도체 소자에서 중요한 역할을 할 수 있다. 특히, 2DEG를 이용하는 이종접합 전계 효과 트랜지스터(Heterojunction Field Effet Transistor;HFET)에서, 트랜지스터 구조 하부에 고저항 질화물 박막(100)을 배치함으로써, 적절한 드레인-소스 전류 포화 상태를 얻을 수 있고, 완벽한 핀치 오프(pinch-off)를 얻을 수 있으며 또한 고 주파에서도 적은 손실을 기대할 수 있으며, 인접한 디바이스들 사이에서 크로스토크(cross-talk)현상을 최소화할 수 있으며, 특히 전류붕괴(current collapse) 현상을 줄일 수 있다.
기판(110)은 상면에 질화물층을 격자 성장시킬 수 있는 재질로 구성된다. 본 발명에 따른 다양한 실시 예에서는, 질화물층과 같은 육방정계 격자구조(hexagonal crystal system)를 갖는 사파이어(Al2O3) 기판, 또는 실리콘 카바이드(SiC), 실리콘(Si), 산화아연(ZnO), 비화갈륨(Ga), 질화갈륨(GaN), 스피넬(MgAlO4) 등의 기판을 이용할 수 있다.
버퍼층(130)은 기판(110)과 그 위에 성장되는 물질의 결정격자가 일치하지 않음으로 발생되는 결정결함을 줄이기 위한 완충층으로서의 역할을 하거나, 또는 그 상면에 질화물층을 격자 성장시키기 위한 핵생성 영역(Nucleation site)을 제공하기 위한 것으로, 기판(110)과 성장시키고자 하는 물질 사이에 배치될 수 있다.
버퍼층(130)은 500℃ 부근에서 저온 성장시킨 AlN 층, GaN층, AlGaN층, AlN/GaN multi-layer 층, 또는 기판과 격자 불일치에서 발생하는 결정결함을 단계적으로 감소시키기 위한 여러 종류의 핵 생성층으로 이루어진 층 등일 수 있다.
질화물 박막(190)은 버퍼층(130) 상부에 배치되며, 미도핑된(undoped) 층(150-1~n) 및 도핑된 고저항성 박막층(170-1~n)이 교대로 적층된 구조이다. 도 1에는 버퍼층(130) 상부에 미도핑된 층(150-1)이 배치되는 것으로 도시하였으나, 본 발명의 다양한 실시 예에 따르면, 도핑된 고저항성 박막층(170-1)이 먼저 배치되어도 무방하다.
여기서 교대로 적층되는 미도핑된 층(150-1~n)과 도핑된 고저항성 박막 층(170-1~n)의 개수에는 제한이 없다.
예를 들어, 질화물 박막(190)은 기판(110) 또는 버퍼층(130) 상면에 배치되는 제1 층인 미도핑된 층, 제1 층 상면에 배치되는 제2 층인 도핑된 고저항성 박막 층, 제2 층 상면에 배치되는 제3 층인 미도핑된 층 및 제3 층 상면에 배치되는 도핑된 고저항성 박막층으로 구성되어 총 4개의 층을 이룰 수 있으며, 그 이상 혹은 그 이하의 개수를 가지는 층으로써 구성될 수도 있다.
질화물 박막(190)을 구성하는 도핑된 고저항성 박막층(170-1~n)은 도펀트로 도핑된 박막 층으로서, 도펀트로 도핑된 GaN 또는 AlGaN 등의 질화물층일 수 있다.
도핑된 고저항성 박막층(170-1~n)은 질소의 높은 휘발성으로 인해 발생되는 질소공공의 형성과 산소와 같은 불순물의 영향으로 인해 자연적으로 n형 전도 특성을 갖게 되는 질화물 박막에 정공(hole)을 제공해주는 역할을 하는 구성으로서, p-타입 박막층을 포함한다.
도펀트로는 아연(Zn), 마그네슘(Mg), 코발트(Co), 니켈(Ni), 구리(Cu) 또는 철(Fe) 또는 탄소(C) 등을 이용할 수 있다.
특히, 탄소(C)는 기존의 다른 도펀트들보다 확산계수(diffusivity)가 작을 뿐만 아니라 도핑효율이 크므로, 도핑된 고저항성 박막층(170-1~n)이 탄소로 도핑되는 경우, 고농도(1019cm- 3이상)의 정공농도를 얻을 수 있다.
질화물 박막(190)을 구성하는 미도핑된 층(150-1~n)은 도펀트로 도핑되지 않은 층으로서, 미도핑된 GaN(Gallium Nitride) 또는 AlGaN 등의 질화물층일 수 있다.
미도핑된 층(150-1~n)이 질화물로 구성된 층인 경우, 질소의 높은 휘발성으로 인해 발생되는 질소공공의 형성과 산소와 같은 불순물의 영향으로 인해 자연적으로 n형 전도 특성을 갖게 된다.
질화물 박막(190)은 위와 같은 도핑된 고저항성 박막층(170-1~n)과 미도핑된 층(150-1~n)이 교대로 적층된 구조를 통해, 종래의 저항성 박막보다 우수한 특성을 가질 수 있다.
일반적으로 박막이 고저항 특성을 가지기 위해선, 결함 (defect)이 많거나 불순물 도핑을 통한 trap이 많아야 한다. 하지만 박막 내에 이러한 결함이나 trap이 존재할 경우, 드레인-소스 간 고전압에서 소자 동작 시에 채널에 있는 전자들이 electric field에 의해 결함(defect)이나 trap에 잡힐 가능성이 크다.
이는 전류붕괴 (current collapse) 등과 같은 전기적 특성 저하 현상으로 나타나 소자 동작 신뢰성에 큰 문제가 된다. 하지만 본 발명의 다양한 실시 예에 따른 고저항성 질화물 박막(100)에선, 도핑된 고저항성 박막층(170-1~n)에 의해 고저항 특성을 나타냄과 동시에 도핑된 고저항성 박막층(170-1~n) 사이에 삽입된 미도핑된 층(170-1~n) 내에 존재하는 전자들이 미리 도핑된 고저항성 박막층(170-1~n) 내에 존재하는 불필요한 결함(defect)이나 trap에 미리 잡혀 버리므로 고전압 동작 시에 전류붕괴 (current collapse) 등과 같은 원치 않은 현상을 최소화할 수 있다. 실제 제작된 소자 특성에서도 전류붕괴 현상이 많이 개선되는 것을 확인할 수 있었다.
이하 도 2 내지 도 3은 종래의 방법에 따라 제작된 소자와 본 발명의 실시예에 따라 제작된 실제 소자의 특성을 비교하기 위한 그래프를 나타낸 것이다.
도 2는 종래의 방법에 따라 제작된 소자의 특성을 나타내는 그래프이다.
구체적으로, 도 2는 결함(defect)을 이용하여 고저항 특성을 가지는 박막을 이용하여 제작된 소자의 특성을 나타내는 그래프이다.
도 2에서, 검은색으로 표시된 6개의 선들은 드레인 전압(VD)이 0V에서 10V까지 가해졌을 때, 소스-드레인 전압(VDS)에 대한 드레인 전류(IDS)를 보여주는 것이고 빨간선들은 드레인 전압(VD)이 다시 50V까지 가해졌을 때이고, 파란선들은 드레인 전압(VD)이 다시 100V까지 가해졌을 때이다. 6개의 선들은 각각 위에서부터 게이트-소스 전압(VGS-Vth)이 1V, 0V, -1V, -2V, -3V 및 -4V일 때를 나타낸 것이다.
결함(defect)을 이용하여 고저항 특성을 가지는 박막을 이용하여 제작된 소자에서는, 비교적 낮은 게이트 전압에선 전류 붕괴현상이 심각하진 않으나, 고전압 동작시엔 전류 붕괴현상이 심각하게 나타남을 알 수 있다. 이는 앞서 설명하였듯이, 고전압 동작시 채널에 있는 전자들이 electric field에 의해 결함(defect)에 잡혀버림에 따라 발생한 결과임을 알 수 있다.
도 3은 본 발명의 일 실시 예에 따른 고저항성 질화물 박막(100)의 소자 특성을 나타내는 그래프이다.
도 3에서 보여지는 소자특성은 도 2에서 설명한 것과 같은 전압 조건에서 실시된 것으로, 선의 색이 의미하는 바도 동일하다. 다만, 도 3은 도 2의 비교 실시 예와는 다르게 본 발명의 일 실시 예에 따른 고저항성 질화물 박막(100)구조를 이용한 소자에 대한 특성을 나타낸 그래프이다.
도 3을 참고하면, 낮은 게이트 전압에서뿐만 아니라, 고전압에서 소자가 동작하는 경우에 있어서도, 전류 붕괴 현상이 거의 나타나지 않으면서 우수한 재현성을 보여주는 것을 알 수 있다.
도 2 내지 도 3에 도시된 소자 특성 그래프를 통해 알 수 있듯이, 본 발명의 다양한 실시 예에서 제안한 구조에 따르면 소자가 고전압에서 동작하는 경우에도 전하 트래핑이 감소하여 전류붕괴 현상이 최소화될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 고저항성 질화물 박막(100)이 적용될 수 있는 반도체 소자의 예로서, 이종접합 전계효과 트렌지스터(Heterojunction Field Effet Transistor;HFET) 소자의 단면도를 나타낸 것이다.
고저항성 질화물 박막(100)이 적용된 반도체 소자는 기판, 기판 상부에 배치되는 버퍼층, 버퍼층 상부에 배치되는 질화물 박막 및 상기 질화물 박막 상에 회로 소자가 형성되는 소자 층을 포함할 수 있다. 여기서 소자 층이란, 하부에 고저항성 질화물 박막(100)을 두고 있는 층으로서, 예를 들어 HFET 소자의 경우, 고저항성 질화물 박막(100)상에 형성된 GaN 박막, AlGaN 박막, 드레인(drain) 전극, 게이트(gate) 전극 및 소스(source) 전극을 모두 포함하는 층을 의미할 수 있다.
구체적으로, 도 4와 같이, 고저항성 질화물 박막(100)이 적용된 HFET 소자는 고저항성 질화물 박막(100) 상에 GaN 박막을 성장시킨 후, GaN 박막 상에 AlGaN 박막을 성장시키고 이어 상기 AlGaN 박막 상에 드레인(drain) 전극, 게이트(gate) 전극 및 소스(source) 전극을 형성시켜 완성된 구조를 갖는다.
이러한 HFET 소자 구조에서 GaN 박막 및 AlGaN 박막의 계면에는 GaN 박막 및 AlGaN의 에너지 준위 차에 의해 웰(well)이 형성되며 에너지 준위가 높은 AlGaN 박막에서 에너지 준위가 낮은 GaN 박막 쪽으로 자유전자가 이동하게 된다.
이와 같이 AlGaN 박막 및 GaN 박막의 계면에는 많은 자유전자가 모여있는 전자 가스층(2DEG)이 형성된다. 상기 드레인 전극과 상기 소스 전극 사이에 전압이 인가되면, 전류는 드레인 전극에서 상기 전자 가스층을 통해 소스 전극으로 이동하게 된다. 이때, GaN 박막 하부에 배치된 박막의 절연성이 불량하게 되면, 전류가 그 박막을 통해 전달되는데 이를 누설전류라고 한다. 이와 같이 박막의 절연성이 불량하게 되면 HFET 소자의 이득을 감소시키는 문제를 발생시키거나, 전류 붕괴 현상을 초래하는 문제가 발생되는 문제가 생길 수 있으나, 본 발명의 실시 예에 따른 고저항성 질화물 박막(100)을 포함하는 HFET소자에선 상기의 문제점이 최소화될 수 있다.
MESFET(Metal Semiconductor Field Effect Transistor) 소자는 상기 HFET 소자의 AlGaN 박막 대신 고농도 n타입 도핑된 GaN 박막을 사용하며, MESFET의 경우에도 하부에 고저항성 질화물 박막(100)을 배치시킴으로써, 역시 우수한 소자 특성을 가진 MESFET를 제작할 수 있다.
또한, MISFET(Metal Insulator Semiconductor Field Effect Transistor) 소자는 상기 HFET 소자의 AlGaN층과 게이트 전극 사이에 SiO2와 같은 절연층을 형성한 구조로서, 상기 HFET 및 MESFET과 마찬가지로 본 발명의 일 실시 예에 따른 고저항성 질화물 박막(100)이 적용될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 고저항성 질화물 박막(100)의 제조 방법을 흐름도로 나타낸 것이다.
제작 단계에서 형성되는 층(layer)들은 유기금속기상증착(metal-organic chamical vapor deposition: MOCVD)법 또는 분자선 성장(molecular beam epitaxy: MBE)법을 이용하여 성장용 챔버(chamber) 내에서 성장될 수 있으며, 이 밖에도 PECVD, APCVD, LPCVD, UHCVD, PVD, 전자빔 방식, 저항 가열방식 등 다양한 방식에 의해 성장될 수 있다.
도 5를 참고하면, 먼저 기판을 마련한다(S501).
기판은 상면에 질화물층을 격자 성장시킬 수 있는 재질로 구성된다. 본 발명에 따른 다양한 실시 예에서는, 질화물층과 같은 육방정계 격자구조(hexagonal crystal system)를 갖는 사파이어(Al2O3) 기판, 또는 실리콘 카바이드(SiC), 실리콘(Si), 산화아연(ZnO), 비화갈륨(Ga), 질화갈륨(GaN), 스피넬(MgAlO4) 등의 기판을 이용할 수 있다.
그 다음 공정으로, 기판 상부에 버퍼층(Buffer layer)을 적층(또는 성장)한다(S502).
버퍼층은 500℃ 부근에서 AlN 층을 저온 성장시켜 형성할 수 있다. 이 밖에도 GaN층, AlGaN층, AlN/GaN multi-layer 층을 버퍼층으로서 성장시킬 수 있으며, 기판과 격자 불일치에서 발생하는 결정결함을 단계적으로 감소시키기 위해 여러 종류의 층을 차례로 성장시켜 형성할 수도 있다.
버퍼층은 질화물 박막의 성장을 돕기 위해 개재되는 것이므로, 대략 200 ~ 400 Å 정도로 얇게 형성시키면 족하다.
이렇게 형성된 버퍼층 상부에 질화물 박막을 적층한다(S530).
질화물 박막을 적층하는 것은 구체적으로, 미도핑된(undoped) 층 및 도핑된 고저항성 박막층을 교대로 적층하는 것일 수 있다.
질화물 박막을 적층하기 위하여, 먼저 도핑된 고저항성 박막층 또는 미도핑된 층을 버퍼층 상부에 적층한다(S530-1). 도 5에는 먼저 미도핑된 층을 적층한 것으로 나타내었으나, 버퍼층 상부에 맞닿게 되는 층은 도핑된 고저항성 박막층 또는 미도핑된 층 중 어떤 것이든 가능하다. 다만, 1000℃ 이상에서 형성되는 미도핑된 층(undoped GaN층)을 버퍼층 상부에 성장하게 되면, 버퍼층에 대한 고온 열처리효과가 더 잘 나타날 수 있으므로, 버퍼층의 바로 윗부분에 미도핑된 층을 성장시켜 좀 더 우수한 품질의 박막을 얻을 수 있다. (도펀트로 도핑된 고저항성 박막층이 카본으로 도핑되는 경우, 성장온도가 900℃ 부근이므로 undoped GaN층의 성장온도보다 저온임)
먼저 미도핑된 층을 적층하였다면, 그 상면에 도핑된 고저항성 박막층을 적층한다(S530-2). 그리고 상기 도핑된 고저항성 박막층 상면에 다시 미도핑된 층을 적층하는 방식으로 층들을 교대로 반복하여 적층시킨다. 이때, 연속하여 적층하는 층의 갯수에는 제한이 없다.
도핑된 고저항성 박막층은 도펀트로 도핑된 GaN 또는 AlGaN 등의 질화물층으로 적층할 수 있다. 그리고 미도핑된 층은 도핑되지 않은 GaN 또는 AlGaN 등의 질화물층으로 적층할 수 있다.
도핑된 고저항성 박막층은 p-타입 도펀트로 도핑된 p-타입 박막층을 포함할 수 있다.
도펀트로는 아연(Zn), 마그네슘(Mg), 코발트(Co), 니켈(Ni), 구리(Cu) 또는 철(Fe) 또는 탄소(C) 등을 이용할 수 있다.
특히, 탄소(C)는 기존의 다른 도펀트들보다 확산계수(diffusivity)가 작을 뿐만 아니라 도핑효율이 크므로, 도핑된 고저항성 박막층이 탄소로 도핑되는 경우, 고농도(1019cm- 3이상)의 정공농도를 얻을 수 있다.
도핑을 통하여, 도핑된 고저항성 박막층은 밴드 갭 내에 자유전자를 포획하는 딥트랩(deep trap) 준위가 형성될 수 있다. 즉, 질소의 높은 휘발성으로 인해 발생되는 질소공공의 형성과 산소와 같은 불순물의 영향으로 인해 자연적으로 n형 전도 특성을 갖게 되는 미도핑된 층 내의 자유전자가, 도핑된 고저항성 박막층의 공공에 의해 포획되면서, 전체적으로 고저항성 질화물 박막(100)내에서 활성 캐리어의 수가 감소하게 되므로 고저항성 질화물 박막(100)은 고절연성을 가질 수 있게 된다.
본 발명의 다양한 실시 예에 따른 고저항성 질화물 박막(100)의 제조방법은 반도체 소자의 제조 방법에 이용될 수 있다.
예를 들어, 반도체 소자가 GaN/AlGaN 이종접합 트랜지스터인 경우, 먼저 고저항성 질화물 박막(100)을 제조한 이후, 고저항성 질화물 박막(100)의 상부에 GaN 박막을 성장시킬 수 있다. 그리고 상기 성장된 GaN 박막 상부에 AlGaN 박막을 성장시킨 후 AlGaN 박막 상부에 소스 전극, 드레인 전극, 게이트 전극을 형성함으로써 반도체 소자를 완성할 수 있다.
GaN/AlGaN 이종접합 트랜지스터이외에도 MESFET(Metal Semiconductor Field Effect Transistor) 소자, MISFET(Metal Insulator Semiconductor Field Effect Transistor) 소자 또는 SAW 소자 등 다양한 소자 구조에 고저항성 질화물 박막(100)을 적용시킬 수 있다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 누구든지 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범주 내에서 본 발명의 바람직한 실시 예를 다양하게 변경할 수 있음은 물론이다. 따라서 본 발명은 특허청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는다면 다양한 변형 실시가 가능할 것이며, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
100: 고저항성 질화물 박막 110: 기판
130: 버퍼층 150-n: 미도핑된 층
170-n: 도핑된 고저항성 박막층

Claims (12)

  1. 반도체 소자에 있어서,
    기판;
    상기 기판 상부에 배치되는 버퍼층;
    상기 버퍼층 상부에 배치되는 질화물 박막; 및
    상기 질화물 박막 상에 회로 소자가 형성되는 소자 층;을 포함하고,
    상기 질화물 박막은 미도핑된(undoped) 층 및 p타입 도펀트로 도핑된 고저항성 박막층이 교대로 적층된 것인 반도체 소자.
  2. 고저항성 질화물 박막에 있어서,
    기판 상부에 배치되는 질화물 박막;을 포함하며,
    상기 질화물 박막은 미도핑된(undoped) 층 및 p타입 도펀트로 도핑된 고저항성 박막층이 교대로 적층된 것인 고저항성 질화물 박막.
  3. 제2항에 있어서,
    상기 질화물 박막은
    미도핑된 제1 층;
    상기 제1 층 상면에 배치된 p타입 도펀트로 도핑된 고저항성 박막인 제2 층;
    상기 제2 층 상면에 배치된 미도핑된 제3 층; 및
    상기 제3 층 상면에 배치된 p타입 도펀트로 도핑된 고저항성 박막인 제4 층;을 포함하는 것을 특징으로 하는 고저항성 질화물 박막.
  4. 제2항에 있어서,
    상기 기판과 상기 질화물 박막 사이에 배치되는 버퍼층을 더 포함하는 것을 특징으로 하는 고저항성 질화물 박막.
  5. 제2항에 있어서,
    상기 미도핑된 층은 미도핑된 GaN(Gallium Nitride) 층이며,
    상기 p타입 도펀트로 도핑된 고저항성 박막층은 p타입 도펀트로 도핑된 GaN 층인 것을 특징으로하는 고저항성 질화물 박막.
  6. 제5항에 있어서,
    상기 p타입 도펀트는 탄소(C)인 것을 특징으로 하는, 고저항성 질화물 박막.
  7. 제2항 내지 제6항 중 어느 한 항에 따른 고저항성 질화물 박막을 포함한 것을 특징으로 하는 반도체 소자.
  8. 고저항성 질화물 박막의 제조 방법에 있어서,
    기판 상부에 버퍼층을 적층하는 단계; 및
    상기 버퍼층 상부에 미도핑된(undoped) 층 및 p타입 도펀트로 도핑된 고저항성 박막층을 교대로 적층하는 단계;를 포함하는 고저항성 질화물 박막의 제조 방법.
  9. 제8항에 있어서,
    상기 교대로 적층하는 단계는,
    상기 버퍼층 상면에 미도핑된 제1 층을 적층하는 단계;
    상기 제1 층 상면에 p타입 도펀트로 도핑된 고저항성 박막인 제2 층을 적층하는 단계;
    상기 제2 층 상면에 미도핑된 제3 층을 적층하는 단계; 및
    상기 제3 층 상면에 p타입 도펀트로 도핑된 고저항성 박막인 제4 층을 적층하는 단계;를 포함하는 것을 특징으로 하는 고저항성 질화물 박막의 제조 방법.
  10. 제8항에 있어서,
    상기 미도핑된 층은 미도핑된 GaN(Gallium Nitride) 층이며,
    상기 p타입 도펀트로 도핑된 고저항성 박막층은 p타입 도펀트로 도핑된 GaN 층인 것을 특징으로하는 고저항성 질화물 박막의 제조 방법.
  11. 제10항에 있어서,
    상기 p타입 도펀트는 탄소(C)인 것을 특징으로 하는 고저항성 질화물 박막의 제조 방법.
  12. 제8항 내지 제11항 중 어느 한 항에 따른 고저항성 질화물 박막의 제조 방법을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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