KR101447370B1 - 다중 경사 프로파일을 갖는 초후막 트렌치 에칭 공정 - Google Patents
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Abstract
본 개시는 층간 유전체(ILD) 층과 인접 금속 층 사이의 응력을 감소시키는 둥근 형상을 갖는 금속 층 트렌치 내에 형성된 초후막 금속 층을 갖는 집적 칩(IC), 및 관련 형성 방법에 관한 것이다. 일부 실시예에서, IC는 반도체 기판 위에 배치된 층간 유전체 층을 갖는다. ILD 층은 복수의 섹션들을 갖는 측벽을 구비한 캐비티를 가지며, 각각의 섹션들은 캐비티가 둥근 형상을 갖게 하는 상이한 기울기들을 갖는다. 금속 층은 캐비티 내에 배치된다. 캐비티의 둥근 형상은 ILD 층과 금속 층 사이의 응력을 감소시켜, ILD 층과 금속 층 사이의 계면을 따라 크랙이 형성되는 것을 막는다.
Description
본 발명은 반도체 분야에 관한 것이다.
인덕터는 에너지를 저장하는 자기장을 발생시키도록 구성되는 수동 전기적 컴포넌트이다. 인덕터는 저잡음 증폭기, 전압 제어 발진기, 및 전력 증폭기와 같은 무선 주파수(RF; radio frequency) 회로를 포함한 널리 다양한 집적 회로 응용제품에 사용된다. 비교적 작은 값을 갖는 인덕터는 종종 기존의 집적 칩(integrated chip) 제조 공정을 사용하여 바로 집적 회로 상에 구축된다. 예를 들어, 하나 이상의 BEOL(back-end-of-the-line) 금속 상호접속 층을 사용하여 집적형 인덕터(integrated inductor)가 형성될 수 있다.
인덕터 설계자는 일반적으로 집적형 인덕터의 인덕턴스 뿐만 아니라 품질 계수(Q-factor)에도 관심이 있다. 집적형 인덕터의 인덕턴스는 인덕터에 저장된 에너지의 양의 측정이다. Q 계수는 인덕터에서 소멸되는 에너지의 양에 대한, 인덕터에 저장된 에너지의 양의 비(ratio)이다(예를 들어, 이상적인 인덕터는 높은 Q 계수를 가짐).
본 개시는 층간 유전체(ILD) 층과 인접 금속 층 사이의 응력을 감소시키는 둥근 형상을 갖는 금속 층 트렌치 내에 형성된 초후막(ultra-thick) 금속 층을 갖는 집적 칩(IC), 및 관련 형성 방법에 관한 것이다.
일부 실시예에서, IC는 반도체 기판 위에 배치된 층간 유전체 층을 갖는다. ILD 층은 복수의 섹션들을 갖는 측벽을 구비한 캐비티를 가지며, 각각의 섹션들은 캐비티가 둥근 형상을 갖게 하는 상이한 기울기들을 갖는다. 금속 층은 캐비티 내에 배치된다. 캐비티의 둥근 형상은 ILD 층과 금속 층 사이의 응력을 감소시켜, ILD 층과 금속 층 사이의 계면을 따라 크랙이 형성되는 것을 막는다.
도 1a는 초후막 금속 층을 포함하는 BEOL 스택을 갖는 집적 칩의 블록도를 예시한다.
도 1b는 종래의 초후막 금속 층의 형성을 도시하는 단면도를 예시한다.
도 2는 개시된 초후막 금속 층의 일부 실시예의 단면도를 예시한다.
도 3a 및 도 3b는 복수의 개시된 초후막 금속 층을 포함하는 집적형 인덕터를 갖는 BEOL 스택의 일부 실시예를 예시한다.
도 4는 초후막 금속 층을 형성하는 개시된 방법의 일부 실시예를 예시하는 흐름도이다.
도 5 내지 도 8은 도 4의 방법이 구현되는 예시적인 반도체 기판의 일부 실시예의 단면도들을 예시한다.
도 1b는 종래의 초후막 금속 층의 형성을 도시하는 단면도를 예시한다.
도 2는 개시된 초후막 금속 층의 일부 실시예의 단면도를 예시한다.
도 3a 및 도 3b는 복수의 개시된 초후막 금속 층을 포함하는 집적형 인덕터를 갖는 BEOL 스택의 일부 실시예를 예시한다.
도 4는 초후막 금속 층을 형성하는 개시된 방법의 일부 실시예를 예시하는 흐름도이다.
도 5 내지 도 8은 도 4의 방법이 구현되는 예시적인 반도체 기판의 일부 실시예의 단면도들을 예시한다.
이제 첨부 도면을 참조하여 본 개시에 대해 기재될 것이며, 유사한 참조 번호는 전반에 걸쳐 유사한 구성요소를 지칭하는데 사용되고, 예시된 구조는 반드시 축척대로 도시된 것은 아니다. 이 상세한 설명과 대응 도면은 어떠한 방식으로든 본 개시의 범위를 한정하지 않으며, 상세한 설명과 도면은 단지 본 발명의 개념이 나타낼 수 있는 일부 방식을 예시하고자 몇몇 예를 제공한 것뿐임을 알 것이다.
집적형 인덕터의 품질 계수(Q 계수) 및 인덕터는 집적형 인덕터의 금속 상호접속 층들의 저항에 의해 한정된다. 집적형 인덕터의 Q 계수 및 인덕턱스를 개선하기 위하여, 집적형 인덕터 내의 하나 이상의 금속 상호접속 층의 저항이 최소화될 수 있다. 금속 상호접속 층의 저항을 최소화하는 하나의 방식은 금속 상호접속 층의 두께(즉, 높이)를 증가시키는 것이다. 따라서, 집적형 인덕터는 하나 이상의 UTM(ultra-thick metal) 층을 사용하여 형성될 수 있다.
예를 들어, 도 1a는 집적형 인덕터(104)를 포함하는 예시적인 BEOL(back-end-of-the-line) 스택(100)을 예시한다. 집적형 인덕터(104)는 반도체 기판(102) 상에 위치되어 있는 하나 이상의 층간 유전체(ILD; inter-level dielectric) 층(108a-108d) 내에 배치된 복수의 적층형(stacked) 초후막 금속(UTM; ultra-thick metal) 층(106a-106d)을 포함한다. BEOL 스택(100)은 UTM 층(106a-106d) 위에 위치된 층간 유전체 층(110)에 배치된 알루미늄 재배선 층(112) 및/또는 패시베이션 층(114)을 더 포함할 수 있다. 총괄하여, 복수의 적층형 UTM 층(106a-106d)은 저항이 낮은 집적형 인덕터(1-4)를 제공하는 큰 두께 ht를 갖는다.
도 1b는 초후막 금속 층(예를 들어, 106d)의 형성을 보여주는 단면도(118 및 124)를 예시한다. 단면도 118에 도시된 바와 같이, UTM 층(예를 들어, 106d)은 아래의 UTM 층(106c) 위에 ILD 층(108d)을 증착함으로써 형성된다. 마스킹 층(120)이 ILD 층(108d) 위에 형성되며, 그 후에 ILD 층(108d)은 단면도 124에 도시된 바와 같이 ILD 층(108d)을 선택적으로 에칭함으로써 금속 층 트렌치(126)를 형성하는 에천트(122)에 노출된다. 그 결과의 금속 층 트렌치(126)는 거의 수직인 측벽 각도(예를 들어, 아래의 UTM 층(106c)에 대하여 대략 83°의 각도)를 형성하는 측벽을 갖는다.
금속 층 트렌치의 실질적으로 수직인 측벽 및 큰 높이(예를 들어, 1 ㎛보다 큼)는 UTM 층(106d)과 인접 ILD 층(108d) 사이에 높은 응력을 유도한다. 높은 응력으로 인해 UTM 층(106d)은 통상의 높이(예를 들어, 100 nm - 500 nm)를 갖는 금속 층보다 더 불량한 크랙 결함을 겪게 된다. 예를 들어, 도 1a에 도시된 바와 같이, 높은 응력은 UTM 층(106d)과 인접 ILD 층(108d) 사이에 크랙(116)을 형성시킬 수 있다 .
따라서, 본 개시는 층간 유전체(ILD) 층과 인접 금속 층 사이의 응력을 감소시키는 둥근(rounded) 형상을 갖는 금속 층 트렌치에 형성되는 초후막 금속 층을 갖는 집적 칩(IC), 및 관련 형성 방법에 관한 것이다. 일부 실시예에서, IC는 기판 위에 배치된 층간 유전체(ILD) 층을 포함한다. ILD 층은 복수의 섹션들(sections)을 포함하는 측벽을 구비한 캐비티를 가지며, 각각의 섹션들은 캐비티가 둥근 형상을 갖게 하는 상이한 기울기들을 갖는다. 초후막 금속 층이 캐비티 내에 배치된다. 캐비티의 둥근 형상은 ILD 층과 초후막 금속 층 사이의 응력을 감소시킴으로써, ILD 층과 초후막 금속 층 사이의 계면을 따른 크랙 형성을 완화시킨다.
도 2는 개시된 초후막 금속 층(210)을 포함하는 집적 칩(200)의 일부 실시예의 단면도를 예시한다.
집적 칩(200)은 기판(202) 위에 배치된 층간 유전체(ILD) 층(206)을 포함한다. 일부 실시예에서, 기판(202)은 아래의 금속화 층을 포함할 수 있다(예를 들어, 아래의 UTM 구리 층). 다른 실시예에서, 아래의 기판(202)은 반도체 기판(예를 들어, 실리콘 기판), 에피텍셜 층, 또는 어떤 다른 기판을 포함할 수 있다. 다양한 실시예에서, ILD 층(206)은 산화물, 로우(low) k 유전체 재료(예를 들어, 실리콘 카본 산화물(SiCO)), 또는 울트라(ultra) 로우 k 유전체 재료를 포함할 수 있다. 일부 실시예에서, 에칭 정지 층(204)(예를 들어, 실리콘 질화물 층)이 ILD 층(206)과 기판(202) 사이에 배치된다.
ILD 층(206)은 ILD 층의 상부 표면(206a)으로부터 ILD 층의 하부 표면(206b)으로 연장하는 캐비티(208)를 갖는다. 다양한 실시예에서, 캐비티(208)는 1 ㎛보다 큰 높이를 가질 수 있다. UTM 층(210)이 캐비티(208) 내에 배치된다. 일부 실시예에서, UTM 층(210)은 1 ㎛보다 높은 높이를 갖는 구리 금속을 포함한다.
캐비티(208)는 복수의 상이한 섹션들(예를 들어, 2 섹션, 3 섹션, 4 섹션 등)을 포함하는 측벽을 갖는다. 복수의 상이한 섹션들은 측벽에 대하여 다중 경사(multi-sloped) 프로파일을 제공하도록 상이한 기울기들을 갖는다. 예를 들어, 캐비티(208)는 제1 기울기 m1을 갖는 하단의 제1 섹션(212a), 및 제2 기울기 m2를 갖는 상단의 제2 섹션(212b)을 포함하는 측벽을 갖는다. 상이한 기울기, 즉 m1 및 m2는 측벽이 5°보다 더 큰 각도 차이에 의해 구분되는 복수의 측벽 각도(즉, 반도체 기판에 대하여 측정되는 각도)를 갖게 한다. 예를 들어, 제1 섹션(212a)은 제1 측벽 각도 Φ1=66°를 가질 수 있는 반면에, 제2 섹션(212b)은 제2 측벽 각도 Φ2=73°를 가질 수 있다.
측벽의 상이한 섹션들의 기울기들은 기판(202)과 섹션 사이의 거리가 증가함에 따라 증가한다. 예를 들어, 제2 섹션(212b)의 기울기 m2는 제1 섹션(212a)의 기울기 m1보다 더 크다. 섹션이 높아짐에 따라 측벽 섹션들의 기울기를 증가시키는 것은 캐비티(208)의 반경이 증가하므로 기판(202)으로부터 멀어지며 곡선을 이루는 곡률을 갖는 둥근(rounded) 형상을 캐비티(208)에 부여한다. 캐비티(208)의 둥근 형상은 ILD 층(206)과 UTM 층(210) 사이의 계면에 따른 응력을 감소시켜, ILD 층(206)과 UTM 층(210) 사이의 계면에 따른 크랙 형성을 완화시킨다.
도 3a 및 도 3b는 복수의 적층형 초후막 금속 층(308 및 314)을 갖는 집적형 인덕터를 포함하는 BEOL 스택을 갖는 집적 칩의 일부 실시예를 예시한다.
도 3a는 복수의 초후막 금속 층을 포함하는 BEOL 스택을 갖는 집적 칩(300)의 일부 실시예의 단면도를 예시한다.
집적 칩(300)은 반도체 기판(302)(예를 들어, 실리콘 기판)을 포함한다. 제1 에칭 정지 층(304)이 반도체 기판(302) 위에 배치될 수 있다. 다양한 실시예에서, 제1 에칭 정지 층(304)은 실리콘 질화물(SiN) 층, 실리콘 카바이드(SiC) 층, SiOC 층, 또는 일부 기타 유사한 에칭 정지 층을 포함할 수 있다.
반도체 기판(302) 위에 위치된 제1 층간 유전체(ILD) 층(306) 내에 제1 UTM 층(308)이 배치된다. 제1 UTM 층(308)은 4개의 섹션들을 갖는 측벽을 포함하는 제1 ILD 층(306)의 캐비티 내에 배치된다. 제1 섹션은 제1 측벽 각도 Φ1(즉, 반도체 기판에 대한 각도)를 형성하는 제1 기울기를 갖고, 제2 섹션은 제2 측벽 각도 Φ2를 형성하는 제2 기울기를 갖고, 제3 섹션은 제3 측벽 각도 Φ3를 형성하는 제3 기울기를 갖고, 제4 섹션은 제4 측벽 각도 Φ4를 형성하는 제4 기울기를 갖는다. 일부 실시예에서, 제1 UTM 층(308)은 대략 1 ㎛와 대략 10 ㎛ 사이 범위를 갖는 제1 높이 h1를 갖는다.
제1 ILD 층(306) 위에 배치된 제2 층간 유전체(ILD) 층(312) 내에 제2 UTM 층(314)이 배치된다. 일부 실시예에서, 제2 에칭 정지 층(310)이 제1 ILD 층(306)과 제2 ILD 층(312) 사이에 배치된다. 제2 UTM 층(314)은 2개의 섹션들을 갖는 측벽을 포함하는 제1 ILD 층(312)의 캐비티 내에 배치된다. 제1 섹션은 제1 측벽 각도 Φ5를 형성하는 제1 기울기를 갖고, 제2 섹션은 제2 측벽 각도 Φ6를 형성하는 제2 기울기를 갖는다. 일부 실시예에서, 제2 UTM 층(314)은 대략 1 ㎛과 대략 10 ㎛ 사이 범위를 갖는 제2 높이 h2를 갖는다.
일부 실시예에서, 티타늄 배리어 층이 층간 유전체 층(306 및 312)과 인접 UTM 층(308 및 314) 사이에 각각 배치된다. 예를 들어, 제1 티타늄 배리어 층(316)이 제1 ILD 층(306)과 제1 UTM 층(308) 사이에 배치될 수 있고. 제2 티타늄 배리어 층(318)이 제2 ILD 층(312)과 제2 UTM 층(314) 사이에 배치될 수 있다. 일부 실시예에서, 티타늄 배리어 층(316 및 318)은 대략 100 옹스트롬과 대략 2000 옹스트롬 사이 범위의 두께를 가질 수 있다. 티타늄 배리어 층(316 및 318)은 금속 입자의 UTM 층으로부터 인접 ILD 층으로의 확산을 막는다. 티타늄 배리어 층(316 및 318)은 또한 UTM 층과 인접 ILD 층 사이의 접착력을 개선한다.
도 3b는 집적 칩(300)의 일부 실시예의 평면도(320)를 예시한다. 평면도(320)에 도시된 바와 같이, 제1 및 제2 UTM 층(308 및 314)은 제1 높이 h1와 제2 높이 h2의 합과 같은 높이를 갖는 전도성 구조를 형성하도록 서로 위에 적층된다. 일부 실시예에서, 제1 및 제2 UTM 층(308 및 314)은 집적형 인덕터 내에 에너지를 저장하도록 제1 및 제2 UTM 층(308 및 314)을 통해 흐르는 전류에 의해 유도된 자속을 모으는 나사선 코일 패턴으로 레이아웃될 수 있다. 절단선(322)은 도 3a에 도시된 단면도에 대응한다.
도 4는 초후막 금속(UTM) 층을 형성하는 개시된 방법(400)의 일부 실시예를 예시하는 흐름도이다.
개시된 방법(400)은 일련의 동작 또는 이벤트로서 예시되고 기재되어 있지만, 이러한 동작 또는 이벤트의 예시된 순서는 한정하는 의미로 해석되어서는 안 됨을 알 것이다. 예를 들어, 일부 동작은 여기에 예시 및/또는 기재된 것 외의 다른 동작 또는 이벤트와 동시에 그리고/또는 상이한 순서대로 일어날 수 있다. 또한, 예시된 동작 전부가 본 개시의 하나 이상의 양상 또는 실시예를 구현하는데 요구되는 것은 아니다. 또한, 여기에 도시된 동작들의 하나 이상은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
동작 402에서, 기판이 제공된다. 다양한 실시예에서, 기판은 반도체 기판(예를 들어, 실리콘 기판), 반도체 기판 위에 형성된 아래의 금속화 층(예를 들어, 아래의 구리 금속 층), 에피텍셜 층, 또는 일부 기타 기판을 포함할 수 있다.
동작 404에서, 에칭 정지 층이 기판 위에 증착된다.
동작 406에서, 층간 유전체(ILD) 층이 에칭 정지 층 상의 위치에서 기판 위에 증착된다.
동작 408에서, 트렌치 정의 영역이 정의된다. 트렌치 정의 영역은 ILD 층 내의 금속 층 트렌치의 영역이다. 예를 들어, 40 nm 폭을 갖는 구리 산화물 트렌치는 대략 40 nm의 폭을 갖는 트렌치 정의 영역을 가질 것이다.
동작 410에서, 마스킹 층(masking layer)이 ILD 층 위에 선택적으로 형성된다. 마스킹 층은 ILD 층을 노출시키는 개구를 형성한다. 개구는 트렌치 정의 영역보다 더 작은 크기를 갖는다. 일부 실시예에서, 마스킹 층은 높은 회전 속도로 기판 위에 스핀 온되는 포토레지스트 층을 포함하며, 그 다음에 ILD 층을 선택적으로 마스킹하는 마스킹 층을 형성하도록 리소그래피 패터닝된다. 일부 실시예에서, 마스킹 층의 형성 전에 반사 방지 코팅(ARC; anti-reflective coating) 막이 ILD 층 위에 증착될 수 있다.
동작 412에서, ILD 층은 캐비티를 형성하도록 마스킹 층에 따라 선택적으로 에칭된다. 마스킹 층에 따라 ILD 층을 에칭하는 것은 트렌치 정의 영역의 크기보다 더 작은 제1 크기를 갖는 캐비티를 형성하도록 개구가 ILD 층을 노출시키는 영역에서의 ILD 층의 부분을 제거한다.
동작 414에서, 마스킹 층이 트리밍된다(trimmed). 마스킹 층을 트리밍하는 것은 마스킹 층의 크기를 감소시키고 ILD 층을 노출시키는 개구의 크기를 증가시킴으로써, 아래의 ILD 층의 추가 부분을 노출시킨다.
동작 416에서, 트리밍된 마스킹 층에 따라 ILD 층이 선택적으로 에칭된다. 트리밍된 마스킹 층에 따라 ILD 층을 에칭하는 것은, ILD 층이 노출되어 있는 영역에서의 ILD 층의 추가 부분을 제거하며 캐비티의 크기를 증가시킨다. 이는 또한 다른 섹션과 상이한 기울기(및 측벽 각도)를 갖는 추가의 섹션을 갖는 캐비티의 측벽이 된다.
일부 실시예에서, 동작 418에서, 방법(400)은 캐비티의 크기가 트렌치 정의 영역의 크기와 실질적으로 동일한지 여부를 결정할 수 있다. 캐비티의 크기가 트렌치 정의 영역의 크기와 실질적으로 동일한 경우, 방법은 동작 422로 진행한다. 캐비티의 크기가 트렌치 정의 영역의 크기와 실질적으로 동일하지 않은 경우, 방법은 (420을 통해) 동작 414로 진행하며, 마스킹 층은 ILD 층의 추가 부분을 노출시키도록 다시 트리밍된다(동작 414에서).
동작 414-418은 캐비티의 크기가 트렌치 정의 영역과 실질적으로 동일할 때까지 캐비티의 크기를 점차 증가시키도록 반복적으로 반복될 수 있다는 것을 알 것이다. ILD 층이 에칭될 때마다(예를 들어, 동작 416에서), 캐비티의 측벽에 추가의 섹션이 형성될 것이며, 추가의 섹션은 5°보다 더 큰 각도 차이만큼 다른 섹션의 측벽 각도와 상이한 측벽 각도를 갖는다. 캐비티의 크기가 트렌치 정의 영역의 크기와 실질적으로 동일하면, 임의의 나머지 마스킹 층 또는 ARC 막이 제거될 수 있다.
동작 422에서, 티타늄 배리어 층이 캐비티 내에 증착된다.
동작 424에서, 초후막 금속(UTM) 층을 형성하도록 캐비티 내에 금속이 증착된다. UTM 층은 1 ㎛보다 더 큰 높이를 갖는다.
도 5 내지 도 8은 방법(400)이 구현되는 예시적인 반도체 웨이퍼의 일부 실시예의 단면도들을 예시한다. 도 5 내지 도 8이 방법에 관련하여 기재되었지만, 도 5 내지 도 8에 개시된 구조는 이러한 방법에 한정되지 않는다는 것을 알 것이다. 오히려, 도 5 내지 도 8의 예시된 구조는 형성 방법과는 독립적으로 단독일 수 있는 개시된 단일 웨이퍼 세정 툴의 구조적 설명을 제공한다.
도 5는 동작 402 내지 412에 대응하는 단면도 500 및 512의 일부 실시예를 예시한다. 단면도 500에 도시된 바와 같이, 에칭 정지 층(204)이 아래의 기판(202) 위에 형성된다. 다양한 실시예에서, 에칭 정지 층(204)은 진공 하에 유지된 공정 챔버에서 수행되는 증착 공정(예를 들어, 물리적 기상 증착(PVD) 공정, 화학적 기상 증착(CVD) 공정 등)에 의해 증착된 실리콘 질화물(SiN), 실리콘 카바이드(SiC), 또는 SiOC를 포함할 수 있다.
ht의 두께를 갖는 층간 유전체(ILD) 층(206)이 에칭 정지 층(204) 위에 형성된다. 다양한 실시예에서, ILD 층(206)은 스핀 코팅에 의해 또는 진공 증착에 의해 에칭 정지 층(204) 위에 형성된 산화물, 로우 k 유전체 재료, 또는 울트라 로우 k(ULK) 유전체 재료를 포함할 수 있다.
마스킹 층(504)이 층(206) 위에 형성된다. 마스킹 층(504)은 트렌치 정의 영역(508)(금속 층을 만드는데 사용된 트렌치 영역을 정의함)의 일부에서 아래의 ILD 층(206)을 노출시키는 개구(506)를 갖는다. 일부 실시예에서, 마스킹 층(504)은 ILD 층(206) 위의 위치에서 기판 위에 스핀 온된 포토레지스트 층을 포함한다. 이러한 실시예에서, 반사 방지 층(ARC) 막(502)이 ILD 층(206)과 포토레지스트 층 사이에 형성될 수 있다. ARC 막(502)은 위의 포토레지스트의 포토리소그래피 공정을 개선한다(예를 들어, 포토레지스트 특징부의 미세한 분해능을 가능하게 함).
ILD 층(206)은 마스킹 층(504)에서의 개구(506)에 따라 에천트(510)에 선택적으로 노출된다. 다양한 실시예에서, 에천트(510)는 O2와 혼합된 CHF2, SF6 또는 CHF3을 포함하는 화학 물질을 갖는 건식 에천트를 포함할 수 있다. 단면도 512에 도시된 바와 같이, 에천트(510)는 깊이 d1을 갖는 캐비티(514)를 형성하도록 ILD 층(206)의 일부를 제거한다. 캐비티는 단일 섹션을 갖는 측벽(516)을 갖는다.
도 6은 동작 414-416에 대응하는 단면도 600 및 606의 일부 실시예를 예시한다. 단면도 600에서, 마스킹 층(504)은 마스킹 층(602)을 형성하도록 트리밍된다. 마스킹 층(602)은 마스킹 층(504)에 관련하여 값 t1 만큼 감소된 높이 및 폭을 갖는다. 일부 실시예에서, 마스킹 층(504)은 제1 에천트에 마스킹 층(504)을 노출시킴으로써 트리밍된다. 예를 들어, 포토레지스트 마스킹 층은 예를 들어 O2를 포함한 화학 물질을 갖는 건식 에천트를 포함하는 제1 에천트에 포토레지스트를 노출시킴으로써 트리밍될 수 있다. 마스킹 층(602)은 ILD 층(206)의 추가 영역을 노출시키는 개구(604)를 갖는다.
ILD 층(206)은 마스킹 층(602)에서의 개구(604)에 따라 제2 에천트(606)(예를 들어, O2와 혼합된 CHF2, SF6, 또는 CHF3을 포함하는 화학 물질을 가짐)에 선택적으로 노출된다. 단면도 608에 도시된 바와 같이, 제2 에천트(606)는 최대 깊이 d1+d2를 갖는 캐비티(610)를 형성하도록 ILD 층(206)의 추가 부분을 제거한다. 캐비티(610)는 제1 기울기 m1을 갖는 제1 섹션(612) 및 상이한 제2 기울기 m2를 갖는 제2 섹션(614)을 갖는 다중 경사 측벽을 갖는다.
도 7은 동작 418-420에 대응하는 단면도 700, 708, 718, 및 720의 일부 실시예를 예시한다. 단면도 700에 도시된 바와 같이, 캐비티(610)의 크기가 트렌치 정의 영역(508)과 실질적으로 동일하지 않으므로, 단면도 700에 도시된 바와 같이, 마스킹 층(602)은 마스킹 층(602)에 관련하여 값 t2 만큼 감소된 높이 및 폭을 갖는 마스킹 층(702)을 형성하도록 트리밍된다. 일부 실시예에서, 마스킹 층(602)은 ILD 층(206)의 추가 영역을 노출시키는 개구(704)를 형성하기 위해 제1 방향 및 제2 방향을 따라 마스킹 층(602)을 에칭 제거하는 제1 에천트에 마스킹 층(602)을 노출시킴으로서 마스킹 층(702)을 형성하도록 트리밍된다.
ILD 층(206)은 마스킹 층(702)에서의 개구(704)에 따라 제2 에천트(706)(예를 들어, O2와 혼합된 CHF2, SF6, 또는 CHF3을 포함하는 화학 물질을 가짐)에 선택적으로 노출된다. 단면도 708에 도시된 바와 같이, 제2 에천트(706)는 d1+d2+d3(d1+d2+d3 > 1㎛)의 최대 깊이를 갖는 캐비티(710)를 형성하도록 ILD 층(206)의 추가 부분을 제거한다. 캐비티(710)는 다중 경사 측벽을 가지며, 기울기 m1'를 갖는 제1 섹션(712), 기울기 m2'를 갖는 제2 섹션(714), 및 기울기 m3을 갖는 제3 섹션(716)을 가지며, m1', m2', 및 m3은 상이하다.
캐비티(710)의 크기가 트렌치 정의 영역(508)과 실질적으로 동일하므로, 단면도 718에 도시된 바와 같이, 마스킹 층(702)의 나머지는 제거된다. 일부 실시예에서, 포토레지스트 층을 포함하는 마스킹 층(702)의 나머지를 제거하도록 포토레지스트 애싱 공정이 수행될 수 있다. 단면도 720에 도시된 바와 같이 에칭 공정에 의해 ARC 막(502)도 또한 제거될 수 있다.
도 8은 동작 422-424에 대응하는 단면도(800)의 일부 실시예를 예시한다. 단면도 800에 도시된 바와 같이, ILD 층(206) 위에 위치된 티타늄 배리어 층(802)을 형성하도록 티타늄이 캐비티 내에 증착될 수 있다. 일부 실시예에서, 티타늄 배리어 층(802)은 대략 100 옹스트롬과 대략 2000 옹스트롬 사이 범위의 두께로 기상 증착에 의해 증착될 수 있다. 금속 재료(804)(예를 들어, 구리)가 티타늄 배리어 층(802) 위의 캐비티 안에 증착된다. 금속 재료(804)는 캐비티를 채우는 깊이로 증착된다. 일부 실시예에서, 금속 재료(804)는 기상 증착에 의해 증착될 수 있다. 그 다음, 기판으로부터 과도한 금속을 제거하도록 화학 기계적 연마(CMP; chemical mechanical polishing) 공정이 수행될 수 있으며, 그리하여 평탄한 상부 표면을 갖는 초후막 금속 층(806)이 된다.
본 개시는 특정 양상 또는 다양한 양상에 관련하여 도시되고 기재되었지만, 본 명세서와 도면을 읽고 이해하면 등가의 대안 및 수정이 당해 기술 분야에서의 숙련자에게 일어날 수 있을 것이다. 특히 상기 기재된 컴포넌트(어셈블리, 디바이스, 회로 등)에 의해 수행된 다양한 기능에 관련하여, 이러한 컴포넌트를 기재하는데 사용된 용어("수단" 인용 포함)는 달리 나타내지 않는 한, 본 개시의 여기에 예시된 예시적인 실시예의 기능을 수행하는 개시된 구조와 구조적으로 동등하지 않더라도, 기재된 컴포넌트의 구체화된 기능을 수행하는(즉, 기능적으로 동등함) 임의의 컴포넌트에 대응하는 것으로 의도된다. 또한, 본 개시의 여러 양상 중의 하나에 관련해서만 본 개시의 특정 특징이 개시되었지만, 이러한 특징은 원하는 바에 따라 그리고 임의의 주어진 또는 특정 애플리케이션에 대하여 유리한 바에 따라 다른 양상의 하나 이상의 다른 특징과 결합될 수 있다. 또한, 용어 "포함하는", "포함한다", "갖는", "갖는다", "가지는" 또는 이의 변형어가 상세한 설명 및 청구항에서 사용되는 경우에, 이러한 용어는 용어 "포함하는"과 유사한 방식으로 포괄적인 것으로 의도된다.
따라서, 본 개시는 층간 유전체 ILD 층과 인접 금속 층 사이의 응력을 감소시키는 둥근 형상을 갖는 금속 층 트렌치에 형성된 초후막 금속 층, 및 관련 형성 방법에 관련된다.
일부 실시예에서, 본 개시는 집적 칩에 관한 것이다. 집적 칩은, 기판 위에 배치되고 복수의 섹션들을 포함하는 측벽을 구비한 캐비티를 갖는 층간 유전체 층을 포함하며, 각각의 섹션들은 캐비티가 둥근 형상을 갖게 하는 상이한 기울기들을 갖는다. 집적 칩은 캐비티 내에 배치된 초후막 금속 층을 더 포함하며, 캐비티의 둥근 형상은 층간 유전체 층과 초후막 금속 층 사이의 응력을 감소시킴으로써, 층간 유전체 층과 초후막 금속 층 사이의 계면을 따른 크랙 형성을 완화시킨다.
다른 실시예에서, 본 개시는 집적 칩에 관한 것이다. 집적 칩은. 기판 위에 배치되고 복수의 섹션들을 포함하는 측벽을 구비한 캐비티를 갖는 층간 유전체 층을 포함하며, 복수의 섹션들은 기판으로부터의 섹션의 거리가 증가함에 따라 기판에 대한 측벽 각도들이 증가하도록 형성되고, 그리하여 캐비티에 둥근 형상을 부여한다. 집적 칩은 캐비티 내에 배치된 초후막 구리 금속 층을 더 포함하며, 캐비티의 둥근 형상은 층간 유전체 층과 초후막 구리 금속 층 사이의 응력을 감소시킴으로써, 층간 유전체 층과 초후막 구리 금속 층 사이의 계면을 따른 크랙 형성을 완화시킨다.
다른 실시예에서, 본 개시는 초후막 금속 층을 형성하는 방법에 관한 것이다. 방법은 기판 위에 층간 유전체 층을 증착하고, 층간 유전체 층 위에 마스킹 층을 형성하는 것을 포함하며, 마스킹 층은 층간 유전체 층을 노출시키는 개구를 갖는다. 방법은 층간 유전체 층의 높이보다 더 작은 깊이를 갖는 캐비티를 형성하도록 마스킹 층에 따라 층간 유전체 층을 선택적으로 에칭하는 것을 더 포함한다. 방법은 층간 유전체 층의 추가 영역을 노출시키기 위해 개구의 크기를 증가시키도록 마스킹 층을 트리밍하는 것을 더 포함한다. 방법은 캐비티의 깊이를 증가시키고 복수의 섹션들을 포함하는 캐비티의 측벽을 형성하도록 트리밍된 마스킹 층에 따라 층간 유전체 층을 선택적으로 에칭하는 것을 포함하며, 각각의 섹션들은 캐비티가 둥근 형상을 갖게 하는 상이한 기울기들을 갖는다. 방법은 초후막 금속 층을 형성하도록 캐비티 안에 금속 재료를 증착하는 것을 더 포함한다.
200: 집적 칩
202: 기판
204: 에칭 정지 층
206: 층간 유전체(ILD) 층
208: 캐비티
210: 초후막 금속(UTM) 층
202: 기판
204: 에칭 정지 층
206: 층간 유전체(ILD) 층
208: 캐비티
210: 초후막 금속(UTM) 층
Claims (10)
- 집적 칩(integrated chip)을 형성하는 방법에 있어서,
기판 위에 층간 유전체 층을 증착하는 단계;
상기 층간 유전체 층 위에 마스킹 층 - 상기 마스킹 층은 상기 층간 유전체 층을 노출시키는 개구를 가짐 - 을 형성하는 단계;
상기 층간 유전체 층의 높이보다 더 작은 깊이를 갖는 캐비티를 형성하도록 상기 마스킹 층에 따라 상기 층간 유전체 층을 선택적으로 에칭하는 단계:
상기 개구의 크기를 증가시키기 위해 상기 마스킹 층을 트리밍(trimming)함으로써 상기 층간 유전체 층의 추가 영역을 노출시키는 단계;
상기 캐비티의 깊이를 증가시키고 복수의 섹션들을 포함하는 상기 캐비티의 측벽을 형성하도록 상기 트리밍된 마스킹 층에 따라 상기 층간 유전체 층을 선택적으로 에칭하는 단계로서, 각각의 섹션들은 상이한 기울기들을 가지며, 그로 인해 상기 캐비티가 둥근(rounded) 형상을 갖는 것인, 상기 트리밍된 마스킹 층에 따라 상기 층간 유전체 층을 선택적으로 에칭하는 단계; 및
상기 캐비티 내에 초후막(ultra-thick) 금속 층을 증착하는 단계로서, 상기 캐비티의 둥근 형상은 상기 층간 유전체 층과 상기 초후막 금속 층 사이의 응력을 감소시킴으로써, 상기 층간 유전체 층과 상기 초후막 금속 층 사이의 계면을 따른 크랙 형성을 완화시키는 것인, 상기 초후막 금속 층을 증착하는 단계를 포함하는 집적 칩 형성 방법. - 청구항 1에 있어서, 상기 복수의 섹션들은,
제1 기울기를 갖는 제1 섹션; 및
상기 기판으로부터 상기 제1 섹션보다 더 먼 거리에 위치되고, 상기 제1 기울기보다 더 큰 제2 기울기를 갖는 제2 섹션을 포함하는 것인 집적 칩 형성 방법. - 청구항 1에 있어서,
상기 상이한 기울기들은 상기 복수의 섹션들과 상기 기판 사이에 상이한 측벽 각도들을 생성하고,
상기 상이한 측벽 각도들은 5°보다 더 큰 각도 차이에 의해 구분되는 것인 집적 칩 형성 방법. - 청구항 1에 있어서, 상기 초후막 금속 층은 구리를 포함하는 것인 집적 칩 형성 방법.
- 청구항 1에 있어서, 상기 초후막 금속 층은 1 마이크론보다 더 큰 높이를 갖는 것인 집적 칩 형성 방법.
- 청구항 1에 있어서,
상기 층간 유전체 층과 상기 초후막 금속 층 사이에 티타늄 배리어 층을 증착하는 단계를 더 포함하는 집적 칩 형성 방법. - 청구항 1에 있어서, 상기 층간 유전체 층은 산화물을 포함하는 것인 집적 칩 형성 방법.
- 집적 칩(integrated chip)을 형성하는 방법에 있어서,
기판 위에 층간 유전체 층을 증착하는 단계;
상기 층간 유전체 층 위에 마스킹 층 - 상기 마스킹 층은 상기 층간 유전체 층을 노출시키는 개구를 가짐 - 을 형성하는 단계;
상기 층간 유전체 층의 높이보다 더 작은 깊이를 갖는 캐비티를 형성하도록 상기 마스킹 층에 따라 상기 층간 유전체 층을 선택적으로 에칭하는 단계:
상기 개구의 크기를 증가시키기 위해 상기 마스킹 층을 트리밍(trimming)함으로써 상기 층간 유전체 층의 추가 영역을 노출시키는 단계;
상기 캐비티의 깊이를 증가시키고 복수의 섹션들을 포함하는 상기 캐비티의 측벽을 형성하도록 상기 트리밍된 마스킹 층에 따라 상기 층간 유전체 층을 선택적으로 에칭하는 단계로서, 상기 복수의 섹션들은 상기 기판으로부터의 섹션의 거리가 증가함에 따라 상기 기판에 대한 측벽 각도들이 증가하도록 형성됨으로써 상기 캐비티에 둥근 형상을 부여하는 것인, 상기 트리밍된 마스킹 층에 따라 상기 층간 유전체 층을 선택적으로 에칭하는 단계; 및
상기 캐비티 내에 초후막(ultra-thick) 구리 금속 층을 증착하는 단계로서, 상기 캐비티의 둥근 형상은 상기 층간 유전체 층과 상기 초후막 구리 금속 층 사이의 응력을 감소시킴으로써, 상기 층간 유전체 층과 상기 초후막 구리 금속 층 사이의 계면을 따른 크랙 형성을 완화시키는 것인, 상기 초후막 구리 금속 층을 증착하는 단계를 포함하는 집적 칩 형성 방법. - 초후막 금속 층을 형성하는 방법에 있어서,
기판 위에 층간 유전체 층을 증착하는 단계;
상기 층간 유전체 층 위에 마스킹 층 - 상기 마스킹 층은 상기 층간 유전체 층을 노출시키는 개구를 가짐 - 을 형성하는 단계;
상기 층간 유전체 층의 높이보다 더 작은 깊이를 갖는 캐비티를 형성하도록 상기 마스킹 층에 따라 상기 층간 유전체 층을 선택적으로 에칭하는 단계:
상기 개구의 크기를 증가시키기 위해 상기 마스킹 층을 트리밍(trimming)함으로써 상기 층간 유전체 층의 추가 영역을 노출시키는 단계;
상기 캐비티의 깊이를 증가시키고 복수의 섹션들을 포함하는 상기 캐비티의 측벽을 형성하도록 상기 트리밍된 마스킹 층에 따라 상기 층간 유전체 층을 선택적으로 에칭하는 단계로서, 각각의 섹션들은 상이한 기울기들을 가지며, 그로 인해 상기 캐비티가 둥근(rounded) 형상을 갖는 것인, 상기 트리밍된 마스킹 층에 따라 상기 층간 유전체 층을 선택적으로 에칭하는 단계; 및
초후막 금속 층을 형성하도록 상기 캐비티 안으로 금속 재료를 증착하는 단계를 포함하는 초후막 금속 층의 형성 방법. - 청구항 9에 있어서,
상기 층간 유전체 층 내의 금속 층 트렌치의 영역과 동일한 트렌치 정의 영역을 정의하는 단계;
상기 개구의 크기를 증가시키도록 상기 마스킹 층을 반복적으로 트리밍하는 단계; 및
상기 캐비티의 크기가 상기 트렌치 정의 영역의 크기와 동일할 때까지 상기 층간 유전체 층을 반복적으로 에칭하는 단계를 더 포함하는 초후막 금속 층의 형성 방법.
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