KR101433408B1 - 플라즈마 한정을 관리하기 위한 감소된 전기장 배열 - Google Patents

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Abstract

챔버 벽을 구비한 플라즈마 프로세싱 챔버 내에서 기판을 프로세싱하는 방법이 제공된다. 방법은 챔버 벽과 연결된 유전체 라이너 내에 캡슐화된 원통형 전극을 구비한 전극 배열을 제공하는 단계를 포함한다. 방법은 또한 원통형 전극 및 챔버 벽 사이에 연결된 유도 회로 배열을 제공하는 단계를 포함한다. 방법은 전극 배열이 플라즈마 프로세싱 챔버 내에 배치되는 동안에 기판을 프로세싱하기 위해 플라즈마 프로세싱 챔버 내에서 플라즈마를 생성하는 단계를 더 포함한다.
Figure R1020097013279
한정 링, 플라즈마 한정, 유전체 라이너, 플라즈마 프로세싱 챔버

Description

플라즈마 한정을 관리하기 위한 감소된 전기장 배열 {REDUCED ELECTRIC FIELD ARRANGEMENT FOR MANAGING PLASMA CONFINEMENT}
발명의 배경
플라즈마 프로세싱의 개선은 반도체 산업의 성장을 용이하게 하였다. 플라즈마 프로세싱 동안에, 플라즈마는 기판을 프로세싱하기 위해 생성될 수 있다. 그러나, 플라즈마는 웨이퍼 영역을 넘어 확장하는 경향이 있다. 따라서, 플라즈마를 한정시키지 못하는 것은 제어불가능한 기판 프로세싱을 야기할 수 있고, 이는 표준 이하의 디바이스 및/또는 결함있는 디바이스를 초래한다.
논의를 용이하게 하기 위해, 도 1a 는 플라즈마 프로세싱 시스템 (100) 의 개략도를 도시한다. 플라즈마 프로세싱 시스템 (100) 은 단일, 이중 (DFC) 또는 삼중 주파수 RF 용량성의 방전 시스템일 수 있다. 일 예에서, 라디오 주파수 (RF) 는 2, 27 및 60 MHz 를 포함할 수 있지만 이에 한정되지는 않는다. 플라즈마 프로세싱 시스템 (100) 은 일반적으로 접지되며 0 의 전위를 가지는 상부 전극 (102) 을 포함하도록 구성될 수 있다. 또한, 플라즈마 프로세싱 시스템 (100) 은 하부 전극으로서 동작할 수 있는 정전 척 (104) 을 포함할 수 있다.
예를 들어, 기판 (120) 이 프로세싱되고 있는 상황을 고려한다. 플라즈마 프로세싱 동안에 RF 전력 (116) 이 정전 척 (104) 에 인가될 수 있다. RF 전력 (116) 은 정전 척 (104) 과 접지된 상부 전극 (102) 사이의 플라즈마 (106) 를 점화시키기 위해 가스 (118) 와 상호작용한다. 플라즈마 (106) 는 전자 디바이스를 생성하기 위해 기판 (120) 상에 물질을 에칭 및/또는 증착하기 위해 사용될 수 있다.
플라즈마 (106) 는 웨이퍼 영역을 넘어 (상부 전극 (102) 및 정전 척 (104) 사이의 영역의 밖으로) 확장하는 경향이 있다. 플라즈마가 웨이퍼 영역을 넘어 확장하는 경우, 플라즈마 밀도는 감소할 수 있고 플라즈마 프로세싱은 웨이퍼 영역의 밖으로 이동하여 제어 불가능한 기판 프로세싱을 야기한다. 플라즈마 (106) 는 웨이퍼 영역내에서 제어가 가장 잘 되기 때문에, 제조자는 플라즈마를 한정하려는 시도를 한다. 일 예로, 램 리써치 코포레이션 (RAM RESEARCH CORPORATION) 은 한정 링을 사용하여 플라즈마를 기계적으로 한정함으로써 플라즈마 한정을 수행하려고 했다.
플라즈마 프로세싱 시스템 (100) 은 플라즈마가 외부 영역에서 형성되는 것을 방지하기 위해 프로세싱 챔버 내부에 있는 병렬 링의 세트일 수 있는 복수의 한정 링 (112a, 112b, 112c, 112d 및 112e) 을 도시한다. 여기 논의되는 바와 같이, 외부 영역은 한정 링과 반응기 벽 사이의 공간을 지칭한다. 통상적으로, 한정 링은 석영과 같은 유전체 재료로 구성될 수 있다.
그러나, 한정 링은 전기장이 외부 영역에서 플라즈마를 점화시키기 위해 가스 (118) 와 상호 작용할 정도로 충분히 높은 경우, 플라즈마를 한정하기 위해 충분하지 않을 수 있다. 일 예로, 플라즈마 (106) 는 접지에 대해 플라즈마의 자 기-유도 (self-induced) 포텐셜일 수 있는 전위 (Vp) 를 가질 수 있다. 전기장은 플라즈마 (106) (예를 들어, 플라즈마 가장자리 (108)) 의 전위와 통상적으로 접지되고 0 의 전위를 갖는 반응기 벽 (114) 의 전위의 차이로 인해 유도된다. 따라서, 차이가 충분히 높은 경우, 강한 전기장 (110) 이 생성되어 외부 영역에서 점화되는 플라즈마를 야기할 수 있다.
플라즈마 가장자리(108) 의 전위와 반응기 벽 (114) 의 전위의 차이로 인해 유도된 전기장 크기는 식 1 로 표현될 수 있다.
Figure 112009038662817-pct00001
식 1
식 1 에서, 전기장 크기 (E) 는 플라즈마 가장자리 (108) 의 전위 (Vp) 와 반응기 벽 (114) 의 전위 (Vw)의 차이에 비례한다. 반응기 벽이 접지된 경우, 반응기 벽 (114) 의 전위 (Vw) 는 0 과 같게 될 수 있다. 따라서, 전기장 크기 (E) 는 플라즈마 가장자리 (108) 와 반응기 벽 (114) 사이의 거리 (d) 로 나눠진 플라즈마 가장자리 (108) 의 전위 (Vp) 와 같게 된다.
식 1 에 도시된 바와 같이, 전기장 (E) 은 플라즈마 가장자리 (108) 의 전위가 증가하거나 거리 (d) (예를 들어, 플라즈마 가장자리와 반응기 벽 사이의 거리) 가 감소하는 경우 더 높아질 수 있다. 전기장의 증가는 의도되지 않은 플라즈마 비한정 (unconfinement) 을 야기하는 외부 영역에서의 플라즈마 스트라이킹을 초래할 수 있다.
경쟁력을 갖추기 위해, 제조자는 플라즈마 프로세싱 효율을 증가시키기를 시도해 왔다. 일 예에서, 제조자는 에칭 레이트를 증가시킴으로써 에칭 프로세스의 효율을 증가시길 원할 수 있다. 에칭 레이트를 증가시키기 위해, 더 높은 RF 전력이 플라즈마 밀도를 증가시키기 위해 사용될 수 있다. 그러나, 식 1 에서 알 수 있듯이, 더 높은 RF 전력은 더 높은 플라즈마 포텐셜 (즉, 플라즈마 가장자리의 전위) 을 초래할 수 있으며, 이는 더 강한 전기장이 생성되는 것을 초래한다. 따라서, RF 전력의 증가는 한정 링 영역에서 플라즈마를 점화 시키는데 충분한 크기를 가지는 전기장을 야기한다. 또 다른 예로, 제조자는 주어진 RF 전력에서 에칭 레이트를 증가시키기 위해 더 높은 가스 플로우 레이트를 사용함으로써 프로세스 효율을 증가시키고 제어하길 원할 수 있다. 그러나, 더 높은 가스 플로우 레이트는 또한 가스 압력 따라서 외부 영역에서의 플라즈마 스트라이킹의 가능성도 증가시킬 수 있다. 외부 영역에서 생성될 수 있는 전기장으로 인해, 기판 프로세싱은 사용될 수 있는 RF 전력량 및/또는 가스 플로우 레이트에 있어서 제한을 받는다.
또한, 제조자는 프로세싱 싸이클 당 더 많은 디바이스를 생성하기 위해 더 큰 기판을 프로세싱함으로써 그들의 경쟁력을 유지할 수 있다. 그러나, 기판 사이즈를 증가시키는 것은 플라즈마 가장자리 (108) 와 반응기 벽 (114) 사이의 거리 (d) 를 감소시킬 수 있다. 식 1 에서 알 수 있는 바와 같이, 거리 (d) 의 감소는 전기장 (E) 의 증가를 또한 초래하며, 따라서 외부 영역에서의 플라즈마 점화의 가능성을 증가시킨다.
도 1b 는 도 1a 의 등가 회로 모델을 도시한다. 플라즈마 프로세싱 동안에, RF 전력 (116) 은 정전 척 (104) 에 인가될 수 있다. 상부 전극 (102) 이 접지되기 때문에, RF 전류의 큰 부분이 상부 전극 (102) 을 통해 접지로 돌아갈 수 있다. 플라즈마의 가장 자리에서, RF 전류는 세 개의 상이한 경로를 통해 접지로 돌아갈 수 있다. RF 전류는 커패시터 (C1) 및 커패시터 (C2) 로 각각 도시된 상부 전극 연장부 (182) 와 하부 전극 연장부 (180) 와 용량적으로 결합함으로써 접지 (예를 들어, 반응기 벽) 로 돌아갈 수 있다. 남은 RF 전류는 커패시터 (C3) 에 의해 도시된 바와 같이, 한정 링을 통해 흐름으로써 접지로 돌아갈 수 있다.
어떤 제조자들은 커패시터 (C3) 에 의해 형성된 커패시턴스를 감소시킴으로써 전기장을 감소시키려는 시도를 해왔다. 커패시턴스는 플라즈마 가장자리 (108) 와 반응기 벽 (114) 사이의 거리 (d) 를 증가시킴으로써 감소될 수 있다. 그러나, 거리 (d) 의 증가는 반응기 사이즈의 증가를 요한다. 반응기 사이즈를 증가시키는 것은 또한 다른 툴 컴포넌트 (tool component) 를 변경할 것을 요한다. 반응기 및 반응기의 구성요소를 변경하는 것과 연관된 비용은 많이들 수 있다.
종래기술의 플라즈마 한정 배열에서, 한정 링은 플라즈마가 외부 영역으로 확장하는 것을 방지할 수 있다. 그러나, 제조자들이 프로세스 효율 및 제어를 증가 (예를 들어, RF 전력 증가, 가스 플로우 레이트 증가 및 기판 사이즈 증가) 시킴으로써 경쟁력을 갖추기를 시도함에 따라, 한정 링은 전기장이 증가함에 따라 더 이상 효율적인 플라즈마 한정 툴이 아닐 수 있으며, 이로써 외부 영역에서 점화되고 있는 플라즈마의 포텐셜을 증가시킨다. 또한, 전기장을 감소시키기 위해 반응기 사이즈를 증가시키는 종래 기술의 솔루션은 비용이 많이 드는 대안일 수 있고 현재 플라즈마 프로세싱 시스템 소유자들에게 솔루션을 제공하지 않는다.
발명의 개요
일 실시형태에서, 본 발명은 챔버 벽을 갖는 플라즈마 프로세싱 챔버에서 기판을 프로세싱하는 방법에 관한 것이다. 방법은 반응기 벽과 연결된 유전체 라이너 내에 캡슐화된 원통형 전극을 구비한 전극 배열을 제공하는 단계를 포함한다. 방법은 또한 원통형 전극 및 반응기 벽 사이에 연결된 유도 회로 배열을 제공하는 단계를 포함한다. 방법은 전극 배열이 플라즈마 프로세싱 챔버 내에 배치되는 동안에 기판을 프로세싱하기 위해 플라즈마 프로세싱 챔버 내에서 플라즈마를 생성하는 단계를 더 포함한다.
상기 개요는 여기 개시된 발명의 많은 실시형태들 중 오직 하나에 관한 것이며 여기의 청구항에서 기술되는 본 발명의 범위를 제한하는 것이 아니다. 본 발명의 다른 특징들은 본 발명의 상세한 설명에서와 하기의 도면들과 함께 더 상세하게 후술 될 것이다.
도면의 간단한 설명
본 발명은 첨부된 도면의 도면들에서, 제한으로서가 아니라 예시로서 도시되며, 동일한 참조 부호는 동일한 구성요소를 나타낸다.
도 1a 는 플라즈마 프로세싱 시스템의 개략도를 도시한다.
도 1b 는 도 1a 의 등가 회로 모델을 도시한다.
도 2a 는 본 발명의 일 실시형태에서, 유도 회로와 연결된 유전체 라이너 전극 배열의 구현의 간단한 횡-단면도를 도시한다.
도 2b 는 일 실시형태에서, 유도 코일의 세트에 연결된 유전체 라이너 전극 배열의 개략도를 나타낸다.
도 3a 는 전기적 플라즈마-대-접지 커플링의 변경된 등가 회로 모델의 간략화된 개략도이다.
도 3b 는 일 실시형태에서, 가변 유도 회로의 간략화된 개략도이다.
도 4 는 본 발명의 일 실시형태에서, 병렬 LC 회로의 공진 곡선이다.
발명의 상세한 설명
본 발명은 첨부된 도면에 도시된 바와 같이 본 발명의 몇몇의 실시형태를 참조하여 상세하게 설명될 것이다. 후술되는 바와 같이, 다수의 특정 세부사항은 본 발명의 완벽한 이해를 제공하기 위해 설명될 것이다. 그러나 당업자에게 본 발명은 이러한 특정 세부 사항의 일부 또는 전부가 없이 실시될 수 있다는 것은 명백하다. 다른 경우, 주지의 프로세스 스텝 및/또는 구조들은 불필요하게 본 발명을 불명확하게 하지 않도록 상세하게 설명되지 않는다.
방법 및 기술을 포함한 다양한 기술이 하기에서 기술된다. 본 발명은 혁신적인 기술의 실시형태를 수행하는 컴퓨터-판독 가능 명령이 저장되는 컴퓨터 판독 가능 매체를 포함하는 제조의 물품을 포함한다. 예를 들어, 컴퓨터 판독 가능 매체는 예를 들어, 반도체, 자기, 광-자기, 광 또는 컴퓨터 판독 가능 코드를 저장하는 컴퓨터 판독 가능 매체의 다른 형태를 포함할 수 있다. 또한, 본 발명은 본 발명의 실시형태를 실시하는 장치 또한 포함한다. 그러한 장치는 본 발명의 실시형태에 관한 태스크를 수행하기 위한 전용 및/또는 프로그래머블 회로를 포함할 수 있다. 그러한 장치의 예는 범용 컴퓨터 및/또는 적합하게 프로그래밍된 전용 컴퓨팅 디바이스를 포함할 수 있으며 본 발명의 실시형태에 관한 다양한 태스크에 적합한 컴퓨터/컴퓨팅 디바이스 및 전용/프로그래머블 회로의 조합을 포함할 수 있다.
본 발명의 일 양태에 따라, 여기의 발명자는 전기장의 감소가 외부 영역의 전위 차를 감소시킴으로써 달성할 수 있다는 것을 깨달았다. 전위 차의 감소는 플라즈마의 전위를 감소키거나 반응기 벽의 전위를 증가시킴으로써 달성될 수 있다. 플라즈마 전위의 감소는 기판 프로세싱의 효율을 감소시킬 수 있기 때문에, 전위 차를 감소시키기 위해 반응기 벽의 전위가 증가되어야 할 것이다. 따라서, 여기의 발명자는 반응기 벽 영역의 전위를 증가시키기 위해 커패시턴스가 감소하는 (또는 임피던스가 증가하는) 메커니즘이 제공되어야 한다는 것을 깨달았다.
본 발명의 실시형태에 따라, 감소된 전기장 배열이 플라즈마 프로세싱 챔버에서 플라즈마를 한정하기 위해 제공된다. 본 발명의 실시형태는 감소된 전기장 배열이 유전체 라이너 전극 배열을 포함하는 것을 가능하게 한다. 본 발명의 실시형태는 유전체 라이너 전극 배열이 조정가능한 인덕턴스 코일의 세트와 전기적으로 연결되어 전기장을 감소시킬 수 있게 한다.
본 발명의 실시형태에서, 감소된 전기장 배열은 유전체 라이너 전극 배열을 부착함으로써 변경되는 변경된 반응기 벽을 포함할 수 있다. 유전체 라이너 배열은 유전체 라이너 내에 캡슐화된 전극을 포함할 수 있다. 일 실시형태에서, 전극은 원통형일 수 있다.
플라즈마 가장자리 및 반응기 벽 사이에 배치된 유전체 라이너 전극 배열로써, 전기장은 플라즈마 전위와 유전체 라이너 전극 배열 사이의 전위 차에 기초하여 계산될 수 있을 것이다. 일 실시형태에서, 외부 영역에서 형성된 전기장은 전극에 유도된 전압 (Vi) 을 도입함으로써 감소할 수 있을 것이다. 전극에서 유도된 전압 (Vi) 을 생성하기 위해 전극은 유도 회로에 전기적으로 접속될 수 있다.
일 실시형태에서, 유도 회로는 조정가능한 유도 코일의 세트를 포함할 수 있다. 조정은 코일의 사이즈, 코일의 권회 수, 코일 재료, 코일의 지오메트리 등을 조정하는 것을 포함한다. 일 실시형태에서, 조정가능한 유도 코일의 세트는 하나 이상의 직렬 유도 코일을 포함할 수 있다. 또 다른 실시형태에서, 조정가능한 유도 코일의 세트는 정전 척에 인가되는 RF 전력의 주파수와 매칭할 수 있는 가변 인덕턴스 코일의 세트를 포함할 수 있다.
반응기 벽을 변경함으로써, 외부 영역에서 생성되는 전기장은 플라즈마 가장자리의 전위 및 전극에서 유도된 전위의 함수이다. 전극에서 유도된 전위는 정전 척에 인가되는 RF 전력의 주파수의 함수인 인덕턴스의 함수이기 때문에, 전극의 유도된 전위 및 플라즈마 가장자리의 전위는 더욱 유사하게 되어 전위차를 감소시킨다. 그 결과로 전기장의 세기는 감소할 수 있으며 플라즈마 비한정의 확률은 실질적으로 감소되거나 제거되어, 제조자로 하여금 플라즈마 프로세싱 동안에 더 넓은 프로세스 윈도우를 사용하고 더 큰 기판을 프로세싱할 수 있도록 한다.
본 발명의 특징 및 이점은 하기의 도면 및 논의와 관련하여 더 잘 이해될 수 있다.
도 2a 는 본 발명의 일 실시형태로서, 유도 회로와 연결된 유전체 라이너 전극 배열의 구현의 간략한 횡단면도를 도시한다. 플라즈마 프로세싱 시스템 (200) 은 일반적으로 접지되고 0 의 전위를 갖는 상부 전극 (220) 을 포함하도록 구성될 수 있다. 또한, 플라즈마 프로세싱 시스템 (200) 은 하부 전극으로서 작동하는 정전 척 (222) 을 포함할 수 있다.
예를 들어, 실리콘 웨이퍼일 수 있는 기판 (224) 이 프로세싱되고 있는 상황을 고려한다. 플라즈마 프로세싱 동안에, RF 전력 (226) 은 정전 척 (222) 으로 인가될 수 있다. RF 전력 (226) 은 정전 척 (222) 과 접지된 상부 전극 (220) 사이의 플라즈마 (202) 를 점화시키기 위해 가스와 상호작용할 수 있다. 플라즈마 (202) 는 전자 디바이스를 생성하기 위해 기판 (224) 상에 물질을 에칭 및/또는 증착하도록 사용될 수 있다. 플라즈마 프로세싱 동안에, 전위 (Vp) 를 가지는 플라즈마 (202) 는 유전체 한정 링 (204a, 204b, 204c, 204d 및 204e) 의 세트로 한정될 수 있다. 전술한 바와 같이, 플라즈마 (202) 는 가스가 외부 영역의 전기장과 상호작용함에 따라 웨이퍼 영역을 넘어 (예를 들어, 상부 전극 (220) 과 정전 척 (222) 사이의 영역의 외부에서) 확장하는 경향이 있다.
플라즈마 비한정의 가능성을 방지하기 위해, 감소된 전기장 배열이 제공된다. 감소된 전기장 배열은 유전체 라이너 전극 배열 (206) 을 부착함으로써 변경되는 변경된 반응기 벽 (218) 을 포함할 수 있다. 일 실시형태에서, 유전체 라이너 전극 배열 (206) 은 원통형일 수 있다. 유전체 라이너 전극 배열 (206) 은 변경된 반응기 벽 (218) 에 부착될 수 있다. 일 실시형태에서, 부착은 유전체 라이너 전극 배열 (206) 과 변경된 반응기 벽 (218) 과의 기계적 결합이다. 또 다른 실시형태에서, 유전체 라이너 전극 배열 (206) 은 유전체 고정물 (예를 들어, 유전체 나사) 의 세트를 통하여 변경된 반응기 벽 (218) 에 부착될 수 있다.
일 실시형태에서, 유전체 라이너 전극 배열 (206) 은 원통형 전극 (210) 을 포함할 수 있다. 일 실시형태에서, 원통형 전극 (210) 은 1 밀리미터 (mm) 이하의 두께를 가질 수 있다. 전극의 사이즈는 전극이 반응기 챔버에서 차지하고 있는 공간의 감소와 관련될 수 있다. 또한, 원통형 전극 (210) 은 알루미늄을 포함하는 재료와 같은 도전성 재료로 만들어질 수 있다. 원통형 전극 (210) 이 원통형 전극 (210) 에서 전위를 생성하기 위해 RF 전력 (226) 과 상호작용하더라도, 임피던스는 상대적으로 낮을 수 있고 생성된 전위는 전기장을 상당히 감소시킬 만큼 충분하지 않을 수 있다.
임피던스를 증가시키기 위해, 유도 회로가 원통형 전극 (210) 과 변경된 반응기 벽 (218) 사이에서 구현될 수 있다. 도 2b 에 도시된 바와 같이 유도 회로 (212) 가 원통형 전극 (210) 및 반응기 벽 (218) 사이의 커패시턴스 (250) 와 병렬로 존재한다. 결과적인 전기 회로는 병렬 LC 회로와 등가이다. 그러한 회로의 RF 임피던스 곡선은 도 4 에 도시된 바와 같이 RF 주파수에 따라 변할 수 있다. 일 실시형태에서, 유도 회로 (212) 는 전기적 접속 (208) 을 통해 원통형 전극 (210) 과 전기적으로 접속될 수 있는 인덕터 코일의 세트를 포함할 수 있다. 일 실시형태에서, 유도 회로 (212) 는 조정가능할 수 있다. 유도 회로 (212) 의 인덕턴스는 코일의 사이즈, 코일의 권회 수, 코일 재료, 코일의 지오메트리 등을 조정함으로써 조정될 수 있다. 병렬 LC 회로의 임피던스는 또한 유도 회로 (212) 및 커패시터 (250) 모두의 함수이다. 병렬 LC 회로의 임피던스는 따라서 유도 회로 (212) 를 조정함으로써 변할 수 있다.
일 실시형태에서, 유도 회로 (212) 는 선택성 저항 (214) 과 직렬로 접속될 수 있다. 유도 회로 (212) 및 저항 (214) 은 반응기 외부에 위치할 수 있다. 일 실시형태에서, 저항 (214) 은 주파수의 함수로서의 임피던스의 급격한 변화를 제한하기 위해 사용될 수 있다. 일 예로, 저항 (214) 은 주파수가 약간 변함에 따라 점진적인 임피던스의 변화가 발생하도록 공진 곡선을 넓힐 수 있다 (도 4 참조). 따라서, 저항 (214) 은 더 안정적인 임피던스 값을 가지는 유도 회로를 제공할 수 있다.
유도 회로를 부가함으로써, 임피던스는 상당히 증가하며 그 후, 원통형 전극 (210) 의 전위를 증가시킬 수 있다. 그 결과로, 외부 영역 (즉, 플라즈마의 가장자리 (202) 및 한정 링) 의 전기장은 상당히 감소할 수 있다. 그러나, 원통형 전극 (210) 의 전위의 증가와 함께, 제 2 전기장이 원통형 전극 (210) 과 반응기 벽 (218) 사이에 형성될 수 있으며 제 2 전기장은 플라즈마를 점화시키기 위해 가스와 상호 작용할 수 있다.
플라즈마가 원통형 전극 (210) 과 변경된 반응기 벽 (218) 사이에 형성하는 것을 방지하기 위해, 유전체 라이너 (216) 가 사용될 수 있다. 일 실시형태에서, 원통형 전극 (210) 은 유전체 라이너 (216) 내에 캡슐화될 수 있고 따라서 가스가 원통형 전극 (210) 과 변경된 반응기 벽 (218) 사이의 영역으로 흘러들어가거나 제 2 전기장과 상호작용하는 것을 방지한다. 유전체 라이너 (216) 는 일 실시형태에서 플라즈마 프로세스와 양립할 수 있는 유전체 재료로 만들어질 수 있다. 유전체 재료의 예는 반도체 프로세싱 조건과 양립할 수 있는 캡톤, 석영, 폴리에테르에테르케톤 (PEEK), 테플론, 실리콘 및 플라스틱을 포함하나 이로 한정되지 않는다.
일 실시형태에서, 플라즈마가 원통형 전극 (210) 의 가장자리 (예를 들어, 영역 (228) 및 영역 (230)) 에서 형성되는 것을 방지하기 위해 유전체 라이너 (216) 의 폭은 원통형 전극 (210) 의 폭보다 넓을 필요가 있을 수 있다. 다시 말하면, 유전체 라이너 (216) 의 상부 가장자리는 원통형 전극 (210) 의 상부 가장자리를 넘어 확장할 수 있으며 유전체 라이너 (216) 의 하부 가장자리는 원통형 전극 (210) 의 하부 가장자리를 넘어 확장할 수 있다. 도전성 원통형 전극 (210) 은 유전체 라이너 (216) 내에서 캡슐화될 수 있기 때문에, 도전성 원통형 전극 (210) 이 영역 (228) 및 영역 (230) 내에서 플라즈마를 점화시키도록 가스와 상호작용하는 것이 방지될 수 있다.
혁신적으로 감소된 전기장 배열이 어떻게 구현되는지 더 잘 도시하기 위해 도 2b 는 일 실시형태로, 유도성 코일의 세트에 연결된 유전체 라이너 전극 배열의 개략도를 도시한다. 커패시터 (250) 는 유전체 라이너 전극 배열 (206) (원통형 전극 (210) 및 유전체 라이너 (216) 을 포함하는) 이 접지될 수 있는 변경된 반응기 벽 (218) 에 부착되는 경우 형성될 수 있다. 변경된 반응기 벽 (218) 및 유전체 라이너 전극 배열 (206) 사이의 전기적 연결은 원통형 전극 (210) 에서 상대적으로 낮은 임피던스를 초래할 수 있다. 원통형 전극 (210) 에서 유도된 전압 (Vi) 은 상대적으로 크지 않을 수 있다. 일 실시형태에서, 전위가 기판 프로세싱 동안에 정전 척에 인가되는 동일한 RF 전력으로부터 생성될 수 있기 때문에 외부 RF 전력은 사용될 필요가 없을 수 있다. 유도 회로 (212) 가 전기적으로 변경된 반응기 벽 (218) 과 연결되는 경우, 원통형 전극 (210) 에서 전위는 증가할 수 있다. 일반적으로, 제 2 전기장은 영역 (252) (원통형 전극 (210) 및 변경된 반응기 벽 (218) 사이) 에서 생성될 수 있다. 플라즈마가 영역 (252) 에서 점화되는 것을 방지하기위해, 유전체 라이너 (216) 는 가스가 영역 (252) 으로 흘러들어가는 것을 방지하도록 부가될 수 있다.
도 2a 및 도 2b 에서 도시된 바와 같이, 혁신적으로 감소된 전기장 배열은 전기장을 줄이기 위한 간단하고 비싸지않은 솔루션을 제공할 수 있다. 기판 프로세싱 동안에 정전 척에 인가되는 동일한 RF 전력을 사용함으로써, 유전체 라이너 전극 배열을 구비한 변경된 반응기 벽은 외부 영역에서 형성되는 전기장을 감소시키는데 사용될 수 있는 전위를 가질 수 있다. 따라서, 외부 영역의 플라즈마 점화의 가능성은 실질적으로 감소 될 수 있다.
일 실시형태에서, 유도 회로는 단일의 인덕턴스 코일 또는 일련의 인덕턴스 코일들로서 구현될 수 있다. 도 3a 는 단일 유도 회로의 예를 도시하지만 도 3b 는 가변 유도 회로를 도시한다.
도 3a 는 전기적 플라즈마-대-접지 커플링의 변경된 등가 회로의 간략화된 개략도를 도시한다. 플라즈마 프로세싱 동안에, RF 전력 (306) 은 정전 척 (308) 에 인가될 수 있다. 상부 전극 (304) 이 접지되기 때문에, RF 전류의 큰 부분은 상부 전극 (304) 을 통하여 접지로 돌아갈 수 있다. 플라즈마의 가장자리에서, RF 전류는 세 개의 상이한 경로들을 통하여 접지로 돌아갈 수 있다. RF 전류는 커패시터 (C1) 및 커패시터 (C2) 로 각각 도시된 상부 전극 연장부 및 하부 전극 연장부와 함께 용량적으로 커플링시킴으로써 접지 (예를 들어, 반응기 벽) 로 돌아갈 수 있다. 남은 RF 전류는 커패시터 (C3) 에 의해 도시된 바와 같이, 한정 링을 통해 흐름으로써 접지로 돌아갈 수 있다.
일 실시형태에서, 변경된 등가 회로 모델은 한정 링 (커패시터 (C3) 로 도시됨) 과 직렬로 존재할 수 있는 조정가능한 인덕턴스 코일 (316) (L) 및 선택적 저항 (318) (R) 의 세트를 포함할 수 있다. 또 다른 실시형태에서, 반응기 벽 (322) 은 유전체 라이너 전극 배열을 부착함으로써 변경될 수 있다. 따라서, 변경된 등가 회로 모델은 유전체 전극 배열과 반응기 벽 (322) 사이에서 발생할 수 있는 커패시턴스인 커패시터 (320) 를 포함할 수 있다.
도 3b 는 일 실시형태로서 가변 유도 회로의 간략화된 개략도를 도시한다. 커패시터 (C) (350) 는 원통형 전극과 접지 사이의 커패시턴스를 나타낸다. 일 실시형태에서, 가변 유도 회로는 정전 척에 현재 인가되고 있는 RF 주파수일 수 있는 복수의 주파수 (예를 들어, f1, f2, f3 등) 에 매칭되는 복수의 인덕터 코일을 구비함으로써 형성될 수 있다. 예를 들어, 인덕터 코일 (352) 은 제 1 RF 주파수 (f1) 에 매칭되는 제 1 인덕터 코일을 나타낸다. 인덕터 코일 (354) 은 제 2 RF 주파수 (f2) 와 매칭되는 제 2 인덕터 코일을 나타낸다. 인덕터 코일 (356) 은 제 3 RF 주파수 (f3) 와 매칭되는 제 3 인덕터 코일을 나타낸다. 일 실시형태에서, 복수의 인덕터 코일 사이의 스위칭은 복수의 스위치 (358, 360 및 362) 중 한 개를 조작함으로써 수행될 수 있다. 일 실시형태에서, 각 인덕턴스의 값은 인덕터 코일 및 커패시터로 구성되는 각 병렬 LC 회로의 공진 주파수가 정전 척에 인가되는 RF 주파수와 같도록 선택된다. 일 예로, f1 의 RF 주파수는 정전 척에 인가된다. 인덕턴스의 값은 제 1 인덕터 코일 (352) 및 커패시터 (350) 로 구성되는 제 1 병렬 LC 회로의 공진 주파수가 f1 의 값과 대략 같도록 선택될 수 있다.
종래 기술에서, 제조자는 단일의, 또는 이중의 또는 삼중의 RF 전력 방전을 사용하여 RF 전력을 증가시킬 수 있다. RF 전력의 증가는 플라즈마 비한정을 야기할 수 있는, 외부 영역에서의 더 높은 전기장을 유도할 수 있다. 일 실시형태에서, 유도 회로는 사용되고 있는 특정 RF 주파수에 임피던스를 매칭시켜 유전체 라이너 전극 배열의 원통형 전극에서 생성되고 있는 유도된 전위 (314) 를 초래한다.
인덕턴스 (L) 의 값은 원통형 전극 대 접지 커패시턴스 (C) 와 병렬인 유도 회로에 의해 형성되는 병렬 LC 회로의 임피던스를 최대화하기 위해 조정될 수 있다. 인덕턴스 (L) 의 값은 식 2 를 사용하여 계산될 수 있다.
Figure 112009038662817-pct00002
식 2
식 2 에 따라, 인덕턴스 (L) 는 원통형 전극 대 접지 커패시턴스의 함수 및 공진 주파수의 함수일 수 있다. 공진 주파수가 정전 척에 인가되는 RF 주파수와 같은 경우, 공진 주파수는 기지의 값이다. 또한, 원통형 전극 대 접지 커패시턴스 (C) 는 고정된 값이며 원통형 전극과 반응기 벽 사이의 커패시턴스를 나타낼 수 있다.
Figure 112009038662817-pct00003
식 3
인덕턴스 (L) 를 조정함으로써, 원통형 전극의 전위 (Vi) 는 플라즈마의 전위 (Vp) 에 대하여 실질적으로 증가될 수 있다. 식 3 에 도시된 바와 같이, 전위 (Vp) 에 대해 전위 (Vi) 를 증가시키는 것은 전위 차의 감소를 초래한다. 그 결과로, 한정 링 영역의 전기장은 감소될 수 있다. 따라서, 외부 영역에서 점화되고 있는 플라즈마의 확률은 상당하게 감소하며 플라즈마는 웨이퍼 영역 내에 한정될 수 있다.
도 4 는 본 발명의 일 실시형태로, 병렬 LC 회로의 공진 곡선 (400) 을 도시 한다. 병렬 LC 회로의 공진 곡선 (400) 은 임피던스 ZLC (402) 와 주파수 (404) 사이의 그래프의 관계를 나타낸다. 바꾸어 말하면, 임피던스 ZLC (402) 는 주파수 (404) 의 함수이다. 인덕턴스 (L) 의 값을 결정하기 위해, 일 실시형태에서 임피던스 ZLC 가 가장 높게 되는 (예를 들어, 점 408) 값이 선택될 수 있다. 가장 높은 임피던스가 원통형 전극의 전위를 증가시키기 위해 선택될 수 있다. 식 2 를 적용함으로써, 현재 RF 주파수에 가장 잘 매칭되는 인덕턴스 (L) 가 계산될 수 있다. 일단 인덕턴스 (L) 값이 결정되면, 사용될 수 있는 인덕턴스 코일의 유형이 결정될 수 있다. 일 예로, 인덕턴스 (L) 값은 코일의 사이즈, 코일 권회수, 코일의 재료, 코일의 지오메트리 등을 결정할 수 있다.
일 실시형태에서, 병렬 LC 회로에 저항을 부가함으로써 공진 곡선의 폭 (401) 은 넓어질 수 있으며 공진 곡선의 첨예도 (sharpness) 는 부드러워 질 수 있다. 일 예로, 공진 곡선은 주파수의 함수로서 더 점진적인 임피던스 변화를 반영할 수 있다. 하나 이상의 저항을 구비한 병렬 LC 회로에 의해 생성된 가장 높은 임피던스는 저항을 구비하지 않은 병렬 회로의 경우보다 작지만, 저항은 공진 주파수 주위에서 유도 회로에 대한 더 안정적인 임피던스 값을 실제적으로 제공할 수 있다.
전술한 것에 의해 인식할 수 있듯이, 본 발명의 실시형태는 전기장이 실질으로 감소하여 외부 영역에서 생성되는 플라즈마의 위험을 줄일 수 있기 때문에, 제조자로 하여금 프로세스 윈도우를 증가시킬 수 있게 한다. 전기장을 제어함으 로써, RF 전력 및/또는 가스 흐름 레이트는 플라즈마의 비한정을 야기하지 않고 플라즈마 밀도를 향상시키도록 증가될 수 있다. 이점으로는, 그 재료가 쉽게 사용 가능하고 비싸지 않기 때문에 감소된 전기장 배열은 비용 효율이 좋은 솔루션이다. 또한, 감소된 전기장 배열은 플라즈마 툴의 사이즈를 증가시키지 않고 구현될 수 있다. 대신, 감소된 전기장 배열은 현재 플라즈마 툴과 양립가능할 수 있는 키트 (kit) 로서 제공되어 툴의 주인으로 하여금 실질적으로 증가한 소유 비용 없이 그들의 플라즈마 툴을 갱신할 수 있게 한다.
본 발명이 몇 개의 바람직한 실시형태의 관점에서 설명되었지만, 본 발명의 범위에 있는 변경, 치환 및 다양한 균등물이 존재한다. 또한, 명칭, 개요 및 요약은 편의를 위해서 제공되며 여기 청구항의 범위를 해석하기 위해 사용되지 말아야한다. 본 발명의 방법 및 장치를 구현하는 다수의 다른 방식이 존재한다. 일 예로, 유전체 라이너는 상술된 하나 이상의 실시형태에 기술된 바와 같이 반응기 벽에 부착되어야 할 필요는 없다. 대신, 플라즈마가 유전체 라이너와 반응기 벽 사이의 공간에 생성될 수 없는 방식으로 간격이 구성되는 경우, 간격이 유전체 라이너와 반응기 벽 (예를 들어, 챔버 벽) 사이에 존재할 수 있다. 또한, 유전체 라이너는 상이한 재료로 구성될 수 있는 다수의 부분으로 구성될 수 있다. 다양한 예들이 여기에서 제공되지만, 이 예들은 설명적인 것이며 본 발명에 관하여 제한하지 않는다. 또한, 이 명세서에서, "n" 아이템의 세트는 세트의 0 이상의 아이템을 지칭한다. 따라서 하기의 첨부된 청구항은 본 발명의 진정한 사상 및 범위 내에 있는 변경, 치환 및 다양한 균등물을 포함하는 것으로 해석되어 야 한다.

Claims (25)

  1. 챔버 벽을 구비한 플라즈마 프로세싱 챔버 내에서 기판을 프로세싱하는 방법으로서,
    유전체 라이너 내에 캡슐화된 원통형 전극을 구비한 전극 배열을 제공하는 단계로서, 상기 유전체 라이너는 상기 챔버 벽과 연결되는, 상기 전극 배열을 제공하는 단계;
    유도 회로 배열을 제공하는 단계로서, 상기 유도 회로 배열은 상기 원통형 전극과 상기 챔버 벽 사이에 연결되는, 상기 유도 회로 배열을 제공하는 단계; 및
    상기 전극 배열이 상기 플라즈마 프로세싱 챔버 내에 배치되는 동안에 상기 기판을 프로세싱하기 위해 상기 플라즈마 프로세싱 챔버 내에서 플라즈마를 생성하는 단계를 포함하며,
    상기 챔버 벽은 접지와 연결되고,
    상기 유도 회로 배열은, 서로 병렬로 연결되고 상이한 인덕턴스를 가지는 복수의 인덕터를 포함하며,
    상기 복수의 인덕터 사이의 스위칭이 수행될 수 있는, 기판을 프로세싱하는 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 유도 회로 배열은 저항과 직렬로 연결된 적어도 하나의 인덕터를 포함하는, 기판을 프로세싱하는 방법.
  5. 제 1 항에 있어서,
    상기 유전체 라이너는 상기 챔버 벽에 접착되는, 기판을 프로세싱하는 방법.
  6. 제 1 항에 있어서,
    상기 유전체 라이너는 적어도 하나의 비 도전성 패스너 (fastener) 를 사용하여 상기 챔버 벽과 결합되는, 기판을 프로세싱하는 방법.
  7. 제 1 항에 있어서,
    상기 전극은 알루미늄을 포함하는 재료로 형성되는, 기판을 프로세싱하는 방법.
  8. 제 1 항에 있어서,
    상기 플라즈마 프로세싱 챔버는 용량결합된 플라즈마 프로세싱 챔버를 나타내는, 기판을 프로세싱하는 방법.
  9. 제 1 항에 있어서,
    상기 유전체 라이너는 상기 플라즈마를 사용하여 상기 기판을 프로세싱하는데 사용되는 프로세스에 이용될 수 있도록 선택된 유전체 재료로 형성되는, 기판을 프로세싱하는 방법.
  10. 제 1 항에 있어서,
    상기 유도 회로 배열은 적어도 하나의 가변 인덕터를 포함하는, 기판을 프로세싱하는 방법.
  11. 플라즈마를 사용하여 기판을 프로세싱하도록 구성되고, 챔버 벽을 가지는 플라즈마 프로세싱 챔버를 구비한 플라즈마 프로세싱 시스템으로서,
    유전체 라이너 내에 캡슐화된 원통형 전극을 구비한 전극 배열로서, 상기 유전체 라이너는 상기 챔버 벽과 연결된, 상기 전극 배열;
    상기 원통형 전극과 접지 사이에 연결되는 유도 회로 배열; 및
    상기 전극 배열이 상기 플라즈마 프로세싱 챔버에 배치되는 동안에 상기 플라즈마를 생성하고 상기 기판을 프로세싱하도록 구성된 RF 전원에 연결된 하부 전극을 포함하며,
    상기 챔버 벽은 접지와 연결되고,
    상기 유도 회로 배열은, 서로 병렬로 연결되고 상이한 인덕턴스를 가지는 복수의 인덕터를 포함하며,
    상기 복수의 인덕터 사이의 스위칭이 수행될 수 있는, 플라즈마 프로세싱 시스템.
  12. 삭제
  13. 삭제
  14. 제 11 항에 있어서,
    상기 유도 회로 배열은 저항과 직렬로 연결된 적어도 하나의 인덕터를 포함하는, 플라즈마 프로세싱 시스템.
  15. 제 11 항에 있어서,
    상기 유전체 라이너는 상기 챔버 벽에 접착되는, 플라즈마 프로세싱 시스템.
  16. 제 11 항에 있어서,
    상기 유전체 라이너는 적어도 하나의 비도전성 패스너를 사용하여 상기 챔버 벽과 결합되는, 플라즈마 프로세싱 시스템.
  17. 제 11 항에 있어서,
    상기 전극은 알루미늄을 포함하는 재료로 형성되는, 플라즈마 프로세싱 시스템.
  18. 제 11 항에 있어서,
    상기 플라즈마 프로세싱 챔버는 용량결합된 플라즈마 프로세싱 챔버를 나타내는, 플라즈마 프로세싱 시스템.
  19. 제 11 항에 있어서,
    상기 유전체 라이너는 상기 플라즈마를 사용하여 상기 기판을 프로세싱하는데 사용되는 프로세스에 이용될 수 있도록 선택된 유전체 재료로 형성되는, 플라즈마 프로세싱 시스템.
  20. 제 11 항에 있어서,
    상기 유도 회로 배열은 적어도 하나의 가변 인덕터를 포함하는, 플라즈마 프로세싱 시스템.
  21. 플라즈마를 사용하여 기판을 프로세싱하도록 구성되고 챔버 벽을 가지는 플라즈마 프로세싱 챔버를 구비한 플라즈마 프로세싱 시스템으로서,
    상기 챔버 벽에 근접하는 비접촉 방식으로 배치된 도전성 수단;
    플라즈마 프로세싱 동안에 플라즈마가 상기 도전성 수단과 상기 챔버 벽 사이의 영역에서 생성되는 것을 방지하기 위해 상기 도전성 수단과 상기 챔버 벽 사이에 배치된 유전체 절연 수단; 및
    상기 도전성 수단과 접지 사이에 연결되는 유도 회로 배열을 포함하며,
    상기 유도 회로 배열은, 서로 병렬로 연결되고 상이한 인덕턴스를 가지는 복수의 인덕터를 포함하며,
    상기 복수의 인덕터 사이의 스위칭이 수행될 수 있는, 플라즈마 프로세싱 시스템.
  22. 삭제
  23. 제 21 항에 있어서,
    상기 유도 회로 배열은 저항과 직렬로 연결된 적어도 하나의 인덕터를 포함하는, 플라즈마 프로세싱 시스템.
  24. 제 21 항에 있어서,
    상기 유도 회로 배열은 적어도 하나의 가변 인덕터를 포함하는, 플라즈마 프로세싱 시스템.
  25. 제 21 항에 있어서,
    상기 플라즈마 프로세싱 챔버는 용량결합된 플라즈마 프로세싱 챔버를 나타내는, 플라즈마 프로세싱 시스템.
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