KR101421288B1 - Thin Film Transistor Substrate Having Metal Oxide Semiconductor - Google Patents

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Abstract

The present invention relates to a thin film transistor substrate having a metal oxide semiconductor. A thin film transistor substrate according to the present invention includes a substrate; a thin film transistor which is arranged on the substrate and includes a semiconductor layer, a gate insulating layer and a gate electrode which are overlapped with a channel layer which is the center region of the semiconductor layer and are stacked on an upper part, a source electrode which touches a source region which is one side region of the semiconductor layer, and a drain electrode which touches a drain region which is the other side region of the semiconductor layer; a buffer layer which is interposed between the semiconductor layer and the substrate; and a light shielding layer which is overlapped with the channel layer between the buffer layer and the substrate and has a thickness of 500 Å or greater.

Description

금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 {Thin Film Transistor Substrate Having Metal Oxide Semiconductor}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a thin film transistor substrate including a metal oxide semiconductor (Thin Film Transistor Substrate Having Metal Oxide Semiconductor)

본 발명은 금속 산화물 반도체를 포함하는, 액정 표시장치(Liquid Crystal Display: LCD) 및 유기전계발광 표시장치(Organic Light Emitting Diode Display: OLED)와 같은 평판 표시장치용 박막 트랜지스터(Thin Film Transistor: TFT) 기판에 관한 것이다. 특히, 본 발명은 평판 표시장치에 적용하는 금속 산화물 반도체를 포함하되, 기생 용량을 최소화하고, 채널 층으로의 빛 유입을 최대한으로 방지하는 구조를 갖는 박막 트랜지스터 기판에 관한 것이다.The present invention relates to a thin film transistor (TFT) for a flat panel display such as a liquid crystal display (LCD) and an organic light emitting diode display (OLED) Substrate. More particularly, the present invention relates to a thin film transistor substrate including a metal oxide semiconductor applied to a flat panel display, and having a structure that minimizes parasitic capacitance and prevents light from entering the channel layer to the maximum.

표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.The display field has rapidly changed to a thin, light, and large-area flat panel display device (FPD) that replaces bulky cathode ray tubes (CRTs). The flat panel display includes a liquid crystal display (LCD), a plasma display panel (PDP), an organic light emitting display (OLED), and an electrophoretic display device : ED).

능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 예를 들어, 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다.In the case of a liquid crystal display device, an organic light emitting display device, and an electrophoretic display device which are actively driven, the thin film transistor substrate includes thin film transistors arranged in pixel regions arranged in a matrix manner. For example, a liquid crystal display device (LCD) displays an image by adjusting the light transmittance of a liquid crystal using an electric field.

액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다. 수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic) 모드의 액정을 구동한다. 이러한 수직 전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.The liquid crystal display device is divided into a vertical electric field type and a horizontal electric field type in accordance with the direction of the electric field driving the liquid crystal. The vertical electric field type liquid crystal display device drives TN (Twisted Nematic) mode liquid crystal by a vertical electric field formed between a pixel electrode and a common electrode arranged opposite to upper and lower substrates. Such a vertical electric field type liquid crystal display device has a disadvantage that the aperture ratio is large, but the viewing angle is narrow to about 90 degrees.

수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인-플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. A horizontal electric field type liquid crystal display device forms a horizontal electric field between a pixel electrode and a common electrode arranged in parallel to a lower substrate to drive a liquid crystal of an in-plane switch (IPS) mode. Such an IPS mode liquid crystal display device has a wide viewing angle of about 160 degrees, but has a disadvantage of low aperture ratio and low transmittance. A fringe field switching (FFS) type liquid crystal display device operated by a fringe field has been proposed to overcome the disadvantage of the IPS mode liquid crystal display device.

도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이다.1 is a plan view showing a thin film transistor substrate having an oxide semiconductor layer included in a conventional fringe field type liquid crystal display device. 2 is a cross-sectional view of the thin film transistor substrate shown in FIG. 1 taken along a cutting line I-I '.

도 1 및 도 2에 도시된 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차 구조에 의해 정의된 각 화소 영역 내에 형성된 박막 트랜지스터(T)를 구비한다.The thin film transistor substrate having the metal oxide semiconductor layer shown in FIGS. 1 and 2 includes a gate wiring GL and a data wiring DL intersecting each other with a gate insulating film GI interposed therebetween on a lower substrate SUB, And a thin film transistor (T) formed in each pixel region defined by the pixel region.

박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다.The thin film transistor T includes a gate electrode G branched from the gate line GL, a source electrode S branched from the data line DL, a drain electrode D opposed to the source electrode S, And a semiconductor layer A which forms a channel between the source electrode S and the drain electrode D when the gate electrode G is overlapped on the insulating film GI.

특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로, 소스 전극(S)과 드레인 전극(D) 사이의 분리된 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.Particularly, when the semiconductor layer (A) is formed of an oxide semiconductor material, it is advantageous for a large-area thin film transistor substrate having a high charging capacity due to high charge mobility characteristics. However, it is preferable that the oxide semiconductor material further includes an etch stopper (ES) for protecting the upper surface from the etchant in order to secure the stability of the device. Specifically, it is preferable to form an etch stopper (ES) so as to protect the semiconductor layer (A) from the etchant flowing through the separated portion between the source electrode (S) and the drain electrode (D).

게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.One end of the gate line GL includes a gate pad GP for receiving a gate signal from the outside. The gate pad GP contacts the gate pad intermediate terminal IGT through the first gate pad contact hole GH1 passing through the gate insulating film GI. The gate pad intermediate terminal IGT contacts the gate pad terminal GPT through the second gate pad contact hole GH2 passing through the first protective film PA1 and the second protective film PA2. Meanwhile, one end of the data line DL includes a data pad DP for receiving a pixel signal from the outside. The data pad DP contacts the data pad terminal DPT through the data pad contact hole DPH passing through the first protective film PA1 and the second protective film PA2.

화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.And a pixel electrode PXL and a common electrode COM formed with a second protective film PA2 therebetween to form a fringe field in the pixel region. The common electrode COM is connected to the common wiring CL arranged in parallel with the gate wiring GL. The common electrode COM is supplied with a reference voltage (or common voltage) for liquid crystal driving through the common line CL.

공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 화소 전극(PXL)을 최상위층에 형성하는 것이 바람직하다.The position and shape of the common electrode COM and the pixel electrode PXL can be variously formed according to the design environment and purpose. A constant reference voltage is applied to the common electrode COM, while a voltage value that varies from time to time is applied to the pixel electrode PXL according to the video data to be implemented. Therefore, parasitic capacitance may occur between the data line DL and the pixel electrode PXL. It is preferable that the common electrode COM is formed first and the pixel electrode PXL is formed on the uppermost layer since this parasitic capacitance can cause image quality problems.

즉, 데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 형성한 평탄화 막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다.That is, a planarizing film PAC having a low dielectric constant organic material is formed on the first protective film PA1 covering the data line DL and the thin film transistor T, and then a common electrode COM is formed. After the second protective film PA2 covering the common electrode COM is formed, the pixel electrode PXL overlapping the common electrode COM is formed on the second protective film PA2. In this structure, the pixel electrode PXL is separated from the data line DL by the first protective film PA1, the planarization film PAC, and the second protective film PA2, so that the data line DL and the pixel electrode PXL, The parasitic capacitance can be reduced.

공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형으로 형성되고, 화소 전극(PXL)은 다수 개의 선분 형상으로 형성된다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
The common electrode COM is formed in a rectangular shape corresponding to the shape of the pixel region, and the pixel electrode PXL is formed in a plurality of line segments. In particular, the pixel electrode PXL has a structure in which the pixel electrode PXL is vertically overlapped with the common electrode COM via the second protective film PA2. A fringe field is formed between the pixel electrode PXL and the common electrode COM so that the liquid crystal molecules arranged in the horizontal direction between the TFT substrate and the color filter substrate are rotated by dielectric anisotropy. The transmittance of light passing through the pixel region is varied according to the degree of rotation of the liquid crystal molecules, thereby realizing the gradation.

다른 평판표시장치의 예로, 전계발광 표시장치가 있다. 전계발광 표시장치는 발광층의 재료에 따라 무기 전계발광 표시장치와 유기발광 다이오드 표시장치로 대별되며 스스로 발광하는 자발광소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.An example of another flat panel display device is an electroluminescence display device. An electroluminescent display device is divided into an inorganic electroluminescent display device and an organic light emitting diode display device depending on the material of the light emitting layer, and is self-luminous device that emits itself, has a high response speed, and has a large luminous efficiency, brightness and viewing angle.

도 3은 유기발광 다이오드의 구조를 나타내는 도면이다. 유기발광 다이오드는 도 3과 같이 전계발광하는 유기 전계발광 화합물층과, 유기 전계발광 화합물층을 사이에 두고 대향하는 캐소드 전극(Cathode) 및 애노드 전극(Anode)을 포함한다. 유기 전계발광 화합물층은 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron injection layer, EIL)을 포함한다. 3 is a view showing a structure of an organic light emitting diode. The organic light emitting diode includes an organic electroluminescent compound layer that electroluminesces as shown in FIG. 3, and a cathode electrode and an anode that face each other with the organic electroluminescent compound layer interposed therebetween. The organic electroluminescent compound layer includes a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer layer, EIL).

유기발광 다이오드는 애노드 전극(Anode)과 캐소드 전극(Cathode)에 주입된 정공과 전자가 발광층(EML)에서 재결합할 때의 여기 과정에서 여기자(excition)가 형성되고 여기자로부터의 에너지로 인하여 발광한다. 유기발광다이오드 표시장치는 도 3과 같은 유기발광다이오드의 발광층(EML)에서 발생하는 빛의 양을 전기적으로 제어하여 영상을 표시한다.In the organic light emitting diode, an excitation is formed in the excitation process when the holes and electrons injected into the anode electrode and the cathode electrode recombine in the light emitting layer (EML), and the organic light emitting diode emits light due to energy from the exciton. The organic light emitting diode display device displays an image by electrically controlling the amount of light generated in the emission layer (EML) of the organic light emitting diode as shown in FIG.

전계발광소자인 유기발광 다이오드의 특징을 이용한 유기발광 다이오드 표시장치(Organic Light Emitting Diode display: OLEDD)에는 패시브 매트릭스 타입의 유기발광 다이오드 표시장치(Passive Matrix type Organic Light Emitting Diode display, PMOLED)와 액티브 매트릭스 타입의 유기발광 다이오드 표시장치(Active Matrix type Organic Light Emitting Diode display, AMOLED)로 대별된다.2. Description of the Related Art An organic light emitting diode display (OLEDD) using an organic light emitting diode (OLED) as an electroluminescent device includes a passive matrix type organic light emitting diode display (PMOLED) Type organic light emitting diode display device (Active Matrix type Organic Light Emitting Diode Display (AMOLED)).

액티브 매트릭스 타입의 유기발광 다이오드 표시장치(AMOLED)는 박막 트랜지스터(Thin Film Transistor: 혹은 "TFT")를 이용하여 유기발광 다이오드에 흐르는 전류를 제어하여 화상을 표시한다.An active matrix type organic light emitting diode display device (AMOLED) displays an image by controlling a current flowing in an organic light emitting diode using a thin film transistor (or "TFT").

도 4는 AMOLED에서 한 화소의 구조를 나타내는 등가 회로도의 한 예이다. 도 5는 AMOLED에서 한 화소의 구조를 나타내는 평면도이다. 도 6은 도 5에서 절취선 II-II'로 자른 AMOLED의 구조를 나타내는 단면도이다.4 is an example of an equivalent circuit diagram showing the structure of one pixel in AMOLED. 5 is a plan view showing the structure of one pixel in AMOLED. FIG. 6 is a cross-sectional view showing the structure of an AMOLED cut into a perforated line II-II 'in FIG. 5.

도 4 내지 6을 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치는 스위칭 박막 트랜지스터(ST), 스위칭 TFT와 연결된 구동 TFT(DT), 구동 TFT(DT)에 접속된 유기발광 다이오드(OLED)를 포함한다.4 to 6, the active matrix organic light emitting diode display device includes a switching thin film transistor ST, a driving TFT DT connected to the switching TFT, and an organic light emitting diode OLED connected to the driving TFT DT .

스위칭 TFT(ST)는 스캔 배선(SL)과 데이터 배선(DL)이 교차하는 부위에 형성되어 있다. 스위칭 TFT(ST)는 화소를 선택하는 기능을 한다. 스위칭 TFT(ST)는 스캔 배선(SL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고 구동 TFT(DT)는 스위칭 TFT(ST)에 의해 선택된 화소의 유기발광 다이오드(OLED)를 구동하는 역할을 한다. 구동 TFT(DT)는 스위칭 TFT(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체 층(DA), 구동 전류 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 TFT(DT)의 드레인 전극(DD)은 유기발광 다이오드(OLED)의 애노드 전극(ANO)과 연결되어 있다. 애노드 전극(ANO)과 캐소드 전극(CAT) 사이에는 유기발광 층(OLE)이 개재되어 있다. 캐소드 전극(CAT)은 기저 전압(VSS)에 연결된다.The switching TFT ST is formed at a portion where the scan line SL and the data line DL intersect each other. The switching TFT ST functions to select a pixel. The switching TFT ST includes a gate electrode SG, a semiconductor layer SA, a source electrode SS, and a drain electrode SD which branch off from the scan line SL. The driving TFT DT serves to drive the organic light emitting diode OLED of the pixel selected by the switching TFT ST. The driving TFT DT includes a gate electrode DG connected to the drain electrode SD of the switching TFT ST and a source electrode DS connected to the semiconductor layer DA and the driving current wiring VDD, DD). The drain electrode DD of the driving TFT DT is connected to the anode electrode ANO of the organic light emitting diode OLED. An organic light emitting layer (OLE) is interposed between the anode electrode ANO and the cathode electrode CAT. The cathode electrode CAT is connected to the base voltage VSS.

좀 더 상세히 살펴보기 위해 도 4를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치의 기판(SUB) 상에 스위칭 TFT(ST) 및 구동 TFT(DT)의 게이트 전극(SG, DG)이 형성되어 있다. 그리고 게이트 전극(SG, DG) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 전극(SG, DG)과 중첩되는 게이트 절연막(GI)의 일부에 반도체 층(SA, DA)이 형성되어 있다. 반도체 층(SA, DA) 위에는 일정 간격을 두고 소스 전극(SS, DS)과 드레인 전극(SD, DD)이 마주보고 형성된다. 스위칭 TFT(ST)의 드레인 전극(SD)은 게이트 절연막(GI)에 형성된 드레인 콘택 홀(DH)을 통해 구동 TFT(DT)의 게이트 전극(DG)과 접촉한다. 이와 같은 구조를 갖는 스위칭 TFT(ST) 및 구동 TFT(DT)를 덮는 보호막(PAS)이 전면에 도포된다. 4, gate electrodes SG and DG of a switching TFT ST and a driving TFT DT are formed on a substrate SUB of an active matrix organic light emitting diode display device. A gate insulating film GI covers the gate electrodes SG and DG. The semiconductor layers SA and DA are formed in a part of the gate insulating film GI which overlaps with the gate electrodes SG and DG. The source electrodes SS and DS and the drain electrodes SD and DD are formed facing each other on the semiconductor layers SA and DA at regular intervals. The drain electrode SD of the switching TFT ST contacts the gate electrode DG of the driving TFT DT through the drain contact hole DH formed in the gate insulating film GI. A protective film PAS covering the switching TFT ST and the driving TFT DT having such a structure is applied to the entire surface.

나중에 형성될 애노드 전극(ANO)의 영역에 해당하는 부분에 칼라 필터(CF)가 형성된다. 칼라 필터(CF)는 가급적 넓은 면적을 차지하도록 형성하는 것이 바람직하다. 예를 들어, 데이터 배선(DL), 구동 전류 배선(VDD) 및 전단의 스캔 배선(SL)의 많은 영역과 중첩하도록 형성하는 것이 바람직하다. 이와 같이 칼라 필터(CF)가 형성된 기판은 여러 구성요소들이 형성되어 표면이 평탄하지 못하고, 단차가 많이 형성되어 있다. 따라서, 기판의 표면을 평탄하게 할 목적으로 오버코트 층(OC)을 기판 전면에 도포한다.A color filter CF is formed at a portion corresponding to the region of the anode electrode ANO to be formed later. It is preferable that the color filter CF is formed so as to occupy a wide area as much as possible. For example, it is preferable to overlap with many regions of the data line DL, the drive current line VDD and the scan line SL at the previous stage. As described above, the substrate on which the color filter CF is formed is formed with various components, the surface is not flat, and many steps are formed. Therefore, the overcoat layer OC is applied over the entire surface of the substrate in order to flatten the surface of the substrate.

그리고 오버코트 층(OC) 위에 유기발광 다이오드(OLED)의 애노드 전극(ANO)이 형성된다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호막(PAS)에 형성된 화소 콘택 홀(PH)을 통해 구동 TFT(DT)의 드레인 전극(DD)과 연결된다.An anode electrode ANO of the organic light emitting diode OLED is formed on the overcoat layer OC. The anode electrode ANO is connected to the drain electrode DD of the driving TFT DT through the pixel contact hole PH formed in the overcoat layer OC and the protective film PAS.

애노드 전극(ANO)이 형성된 기판 위에, 화소 영역을 정의하기 위해 스위칭 TFT(ST), 구동 TFT(DT) 그리고 각종 배선들(DL, SL, VDD)이 형성된 영역 위에 뱅크패턴(BANK)을 형성한다.A bank pattern BANK is formed on a region where a switching TFT ST, a driving TFT DT and various wirings DL, SL and VDD are formed on a substrate on which an anode electrode ANO is formed to define a pixel region .

뱅크 패턴(BANK)에 의해 노출된 애노드 전극(ANO)이 발광 영역이 된다. 뱅크 패턴(BANK)에 의해 노출된 애노드 전극(ANO) 위에 유기발광 층(OLE)과 캐소드 전극층(CAT)이 순차적으로 적층된다. 유기발광 층(OLE)은 백색광을 발하는 유기물질로 이루어진 경우, 아래에 위치한 칼라 필터(CF)에 의해 각 화소에 배정된 색상을 나타낸다. 도 6과 같은 구조를 갖는 유기발광 다이오드 표시장치는 아래 방향으로 발광하는 하부 발광(Bottom Emission) 표시 장치가 된다.And the anode electrode ANO exposed by the bank pattern BANK becomes a light emitting region. The organic light emitting layer OLE and the cathode electrode layer CAT are sequentially stacked on the anode electrode ANO exposed by the bank pattern BANK. When the organic light emitting layer (OLE) is made of an organic material emitting white light, the organic coloring layer (OLE) exhibits a color assigned to each pixel by a color filter (CF) located below. The organic light emitting diode display device having the structure as shown in FIG. 6 becomes a bottom emission display device emitting light in a downward direction.

상기와 같은 평판 표시장치에서 박막 트랜지스터를 구비함으로써, 고품질의 능동형 표시장치를 구현할 수 있다. 특히, 더욱 우수한 구동 특성을 갖도록 하기 위해, 박막 트랜지스터의 채널 층은 금속 산화물 반도체 물질로 형성하는 것이 바람직하다.By providing a thin film transistor in such a flat panel display device, a high-quality active type display device can be realized. In particular, in order to have more excellent driving characteristics, the channel layer of the thin film transistor is preferably formed of a metal oxide semiconductor material.

금속 산화물 반도체 물질은 빛에 노출된 상태로 전압 구동될 경우 그 특성이 급격히 열화되는 특성이 있다. 따라서, 반도체 층의 상부 및 하부에서 외부로부터 유입되는 빛을 차단할 수 있는 구조를 갖는 것이 바람직하다. 앞에서 설명한, 박막 트랜지스터 기판의 경우, 박막 트랜지스터는 바텀 게이트(Bottom Gate) 구조를 갖는다. 따라서, 하부에서 유입되는 빛을 효과적으로 차단할 수 있다.The metal oxide semiconductor material is characterized in that its characteristics are rapidly deteriorated when voltage is driven in a state exposed to light. Therefore, it is preferable that the semiconductor layer has a structure capable of blocking light emitted from the outside at the top and bottom of the semiconductor layer. In the case of the thin film transistor substrate described above, the thin film transistor has a bottom gate structure. Therefore, the light entering from the lower part can be effectively blocked.

하지만, 바텀 게이트 구조에서는 소스-드레인 전극과 게이트 전극이 중첩되는 구조를 갖는다. 이러한 구조에서는, 소스 전극(S)과 게이트 전극(G) 사이에서 기생 용량이 형성되는데, 이로 인해 박막 트랜지스터의 특성이 열화될 수 있다. 또한, 바텀 게이트 구조에서는 하부에서 유입되는 빛은 게이트 전극(G)에 의해 차단할 수 있지만, 상부에서 유입되는 빛을 차단하기 위해서는 추가로 광 차단막을 더 형성하여야 한다.However, in the bottom gate structure, the source-drain electrode and the gate electrode overlap each other. In this structure, parasitic capacitance is formed between the source electrode S and the gate electrode G, which may deteriorate the characteristics of the thin film transistor. In addition, in the bottom gate structure, light that is introduced from the bottom can be blocked by the gate electrode G, but in order to block the light from the upper portion, a further light shielding film should be additionally formed.

본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써, 박막 트랜지스터를 구성하는 게이트 전극과 소스-드레인 전극 사이에서의 기생 용량을 최소화한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 탑 게이트 구조의 박막 트랜지스터 기판에서 하부에서 반도체 채널 층으로 유입되는 빛을 차단하기 위한 광 차단층을 구비한 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 또 다른 목적은, 광 차단층을 하부 게이트로 이용하여, 이중 게이트 구조를 갖되, 게이트 전극과 소스-드레인 전극 사이의 기생 용량을 최소화하고, 하부에서 유입되는 빛을 최대한으로 차단하는 구조를 갖는 박막 트랜지스터 기판을 제공하는 데 있다.An object of the present invention is to provide a thin film transistor substrate having a top gate structure in which parasitic capacitance between a gate electrode constituting a thin film transistor and a source-drain electrode is minimized have. It is another object of the present invention to provide a thin film transistor substrate having a top gate structure and a light blocking layer for shielding light from the bottom to the semiconductor channel layer. It is a further object of the present invention to provide a structure that has a double gate structure using a light blocking layer as a lower gate and minimizes the parasitic capacitance between the gate electrode and the source and drain electrodes, And a thin film transistor substrate.

상기 목적을 달성하기 위하여, 본 발명에 의한 박막 트랜지스터 기판은, 기판; 상기 기판 위에 배치되며, 반도체 층, 상기 반도체 층의 중앙 영역인 채널 층과 중첩하여 상부에 적층된 게이트 절연막 및 게이트 전극, 상기 반도체 층의 일측 변 영역인 소스 영역과 접촉하는 소스 전극, 그리고 상기 반도체 층의 타측 변 영역인 드레인 영역과 접촉하는 드레인 전극을 포함하는 박막 트랜지스터; 상기 반도체 층과 상기 기판 사이에 개재된 버퍼 층; 그리고 상기 버퍼 층과 상기 기판 사이에서 상기 채널 층과 중첩하고 적어도 500Å 이상의 두께를 갖는 광 차단층을 포함한다.According to an aspect of the present invention, there is provided a thin film transistor substrate comprising: a substrate; A source electrode which is in contact with a source region which is one side portion of the semiconductor layer, and a gate electrode which is formed on the semiconductor layer and which overlaps with a channel layer which is a central region of the semiconductor layer, A thin film transistor including a drain electrode in contact with a drain region which is the other side region of the layer; A buffer layer interposed between the semiconductor layer and the substrate; And a light blocking layer overlapping the channel layer between the buffer layer and the substrate and having a thickness of at least 500 ANGSTROM or more.

상기 광 차단층의 두께는 500Å 이상 5000Å인 것으로서, 상기 채널 층은 상기 소스 영역 및 상기 드레인 영역보다 상부로 500Å 이상 돌출된 것을 특징으로 한다.The light blocking layer has a thickness of 500 ANGSTROM to 5,000 ANGSTROM, and the channel layer is over 500 ANGSTROM above the source region and the drain region.

상기 게이트 전극은 상기 소스 전극과 상기 드레인 전극 사이에 배치되되, 상기 소스 전극의 끝단 및 상기 드레인 전극의 끝단으로부터 일정 거리 이격되어 배치되는 것을 특징으로 한다.The gate electrode is disposed between the source electrode and the drain electrode, and is spaced apart from the end of the source electrode and the end of the drain electrode.

상기 광 차단층은 상기 게이트 전극과 실질적으로 동일한 크기를 갖는 것을 특징으로 한다.And the light blocking layer has substantially the same size as the gate electrode.

상기 광 차단층의 폭은, 상기 채널 층의 폭보다는 같거나 크고, 상기 소스 전극과 상기 드레인 전극 사이의 이격 간격보다 같거나 작은 것을 특징으로 한다.The width of the light blocking layer is equal to or greater than the width of the channel layer and is equal to or smaller than the spacing distance between the source electrode and the drain electrode.

상기 광 차단층의 한쪽 끝 변은 상기 게이트 전극과 상기 소스 전극 사이의 이격 거리의 중간에 위치하고, 다른 끝 변은 상기 게이트 전극과 상기 드레인 전극 사이의 이격 거리의 중간에 위치하는 것을 특징으로 한다.Wherein one end of the light blocking layer is positioned at a distance between the gate electrode and the source electrode and the other end is located at a distance between the gate electrode and the drain electrode.

상기 광 차단층의 폭은, 상기 채널 층의 폭보다는 크되, 상기 소스 전극 및 상기 드레인 전극의 끝 단으로부터 적어도 2㎛ 이상 이격된 것을 특징으로 한다.The width of the light blocking layer is larger than the width of the channel layer, but is spaced apart from the ends of the source electrode and the drain electrode by at least 2 mu m.

상기 광 차단층은, 금속 물질을 포함하고 상기 게이트 전극과 전기적으로 연결되어, 이중 게이트 구조를 형성하는 것을 특징으로 한다.The light blocking layer includes a metal material and is electrically connected to the gate electrode to form a double gate structure.

상기 기판 상에서 매트릭스 방식으로 배열된 다수의 화소 영역들; 그리고 상기 각 화소 영역에 형성된 화소 전극을 더 포함하고, 상기 박막 트랜지스터는 상기 각 화소 영역에 적어도 하나씩 배치되며, 상기 화소 전극은 상기 박막 트랜지스터의 상기 드레인 전극과 연결되는 것을 특징으로 한다.A plurality of pixel regions arranged in a matrix manner on the substrate; And at least one pixel electrode formed in each of the pixel regions, wherein the thin film transistor is disposed in each of the pixel regions, and the pixel electrode is connected to the drain electrode of the thin film transistor.

상기 채널 층은, 금속 산화물 반도체 물질을 포함하는 것을 특징으로 한다.The channel layer includes a metal oxide semiconductor material.

본 발명에 의한 박막 트랜지스터 기판은, 반도체 채널 층을 중심으로 상부에 위치한 게이트 전극과 하부에 위치한 광 차단층을 포함한다. 따라서, 반도체 채널 층의 상부 및 하부에서 채널 층으로 유입되는 빛들을 효과적으로 차단할 수 있다. 또한, 게이트 전극과 광 차단층은 소스-드레인 전극과 수직 구조상에서 서로 중첩하지 않는다. 따라서, 광 차단층을 이중 게이트 구조로 활용할 경우에도 게이트 전극과 소스-드레인 전극 사이의 기생 용량이 발생하지 않는다. 또한, 광 차단층은 적어도 500Å 이상의 두께를 갖는다. 이로써, 반도체 채널 층이 적어도 500Å 이상 높은 위치에 위치함으로써, 광 차단층과 소스-드레인 전극 사이의 공간으로 유입된 빛이 반사되더라도 채널 층으로 유입되지 않는 구조를 갖는다. 그 결과, 특성이 우수한 금속 산화물 반도체를 포함하는 채널 층의 특성을 오랜 시간 균일하게 유지할 수 있다.The thin film transistor substrate according to the present invention includes a gate electrode located on an upper side of a semiconductor channel layer and a light blocking layer located on a lower side. Therefore, the light entering the channel layer from above and below the semiconductor channel layer can be effectively blocked. Further, the gate electrode and the light blocking layer do not overlap each other on the vertical structure with the source-drain electrode. Therefore, even when the light blocking layer is used as a double gate structure, no parasitic capacitance occurs between the gate electrode and the source-drain electrode. Further, the light blocking layer has a thickness of at least 500 ANGSTROM or more. Thus, the semiconductor channel layer is located at a position at least 500 ANGSTROM or higher, so that even if light incident into the space between the light-blocking layer and the source-drain electrode is reflected, it does not enter the channel layer. As a result, the characteristics of the channel layer including the metal oxide semiconductor excellent in characteristics can be maintained for a long time and uniformly.

도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도.
도 3은 유기발광다이오드소자를 나타내는 도면.
도 4는 AMOLED에서 한 화소의 구조를 나타내는 등가 회로도.
도 5는 AMOLED에서 한 화소의 구조를 나타내는 평면도.
도 6은 도 5에서 절취선 II-II'로 자른 AMOLED의 구조를 나타내는 단면도.
도 7은 본 발명에 의한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 나타내는 단면도.
도 8은 본 발명에 의한 광 차단층을 더 구비한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 나타내는 단면도.
도 9는 반도체 층 전체를 덮는 광 차단층을 갖는 탑 게이트 구조에서 외부에서 유입되는 빛의 전달 경로를 나타내는 단면도.
도 10은 채널 층과 동일한 크기의 광 차단층을 갖는 탑 게이트 구조에서 외부에서 유입되는 빛의 전달 경로를 나타내는 단면도.
도 11은 본 발명의 바람직한 실시 예에 의한 광 차단층을 구비한 탑 게이트 구조의 박막 트랜지스터 기판을 나타내는 단면도.
도 12는 본 발명의 바람직한 실시 예에 의한 광 차단층을 구비한 탑 게이트 구조의 박막 트랜지스터 기판에서 유입되는 광 경로를 나타내는 단면도.
도 13a는 300Å 정도의 얇은 두께를 갖는 광 차단층을 구비한 경우, 광 차단층과 게이트 전극 사이로 유입되는 빛의 양을 나타내는 실험 사진.
도 13b는 500Å 이상의 두꺼운 두께를 갖는 광 차단층을 구비한 경우, 광 차단층과 게이트 전극 사이로 유입되는 빛의 양을 나타내는 실험 사진.1 is a plan view showing a thin film transistor substrate included in a conventional fringe field type liquid crystal display device.
FIG. 2 is a cross-sectional view of the thin film transistor substrate shown in FIG. 1 taken along the cutting line I-I '. FIG.
3 is a view showing an organic light emitting diode device.
4 is an equivalent circuit diagram showing the structure of one pixel in AMOLED;
5 is a plan view showing the structure of one pixel in AMOLED;
6 is a cross-sectional view showing the structure of an AMOLED cut into a perforated line II-II 'in FIG. 5;
7 is a sectional view showing a thin film transistor substrate having a top gate structure according to the present invention.
8 is a sectional view showing a thin film transistor substrate having a top gate structure further comprising a light blocking layer according to the present invention.
FIG. 9 is a cross-sectional view showing a path for light to be introduced from the outside in a top gate structure having a light blocking layer covering the entire semiconductor layer. FIG.
10 is a cross-sectional view showing a light propagation path from the outside in a top gate structure having a light blocking layer of the same size as a channel layer.
11 is a sectional view showing a top gate structure thin film transistor substrate having a light blocking layer according to a preferred embodiment of the present invention.
12 is a cross-sectional view illustrating a light path introduced from a thin film transistor substrate of a top gate structure having a light blocking layer according to a preferred embodiment of the present invention.
13A is an experimental photograph showing the amount of light flowing between the light blocking layer and the gate electrode when the light blocking layer has a thickness of about 300 ANGSTROM.
13B is an experimental photograph showing the amount of light flowing between the light blocking layer and the gate electrode when the light blocking layer has a thickness of 500 ANGSTROM or more.

이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following description, a detailed description of known technologies or configurations related to the present invention will be omitted when it is determined that the gist of the present invention may be unnecessarily obscured.

본 발명은 액정 표시장치, 유기발광 다이오드 표시장치 및 전기영동 표시장치와 같은 평판 표시장치에 사용하는 박막 트랜지스터 기판에 관한 것으로서, 매트릭스 배열을 이루는 다수 개의 화소들과, 각 화소들에 배치된 박막 트랜지스터를 포함한다. 특히, 본 발명은 평판 표시장치의 박막 트랜지스터 기판을 이루는 박막 트랜지스터의 구조에 관한 것이므로, 박막 트랜지스터의 구조를 중심으로 설명한다. 따라서, 당해 기술자라면, 본 발명에 의한 박막 트랜지스터 기판을 도 1 내지 6에서 나타낸 액정 표시장치 및 유기발광 다이오드 표시장치에 용이하게 응용할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor substrate for use in a flat panel display such as a liquid crystal display, an organic light emitting diode display, and an electrophoretic display. The thin film transistor substrate includes a plurality of pixels arranged in a matrix array, . In particular, since the present invention relates to the structure of a thin film transistor constituting a thin film transistor substrate of a flat panel display device, the structure of the thin film transistor will be mainly described. Therefore, the present inventor can easily apply the thin film transistor substrate according to the present invention to the liquid crystal display device and the organic light emitting diode display device shown in Figs. 1 to 6.

도 7을 참조하여, 탑 게이트(Top Gate) 구조를 갖고, 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판에 대하여 설명한다. 본 발명에서는 게이트 전극과 소스-드레인 전극 사이에서 발생하는 기생 용량을 극소화하는 데 적합한 탑 게이트 구조를 갖는 박막 트랜지스터를 포함한다. 도 7은 본 발명에 의한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 나타내는 단면도이다.Referring to FIG. 7, a thin film transistor substrate having a top gate structure and including a metal oxide semiconductor material will be described. The present invention includes a thin film transistor having a top gate structure suitable for minimizing a parasitic capacitance generated between a gate electrode and a source-drain electrode. 7 is a cross-sectional view showing a thin film transistor substrate having a top gate structure according to the present invention.

도 7을 참조하면, 탑 게이트 구조를 갖는 박막 트랜지스터 기판은, 기판(SUB) 위에 매트릭스 배열로 배치된 화소 영역, 그리고 각 화소 영역에 하나씩 할당된 박막 트랜지스터(T)를 포함한다. 박막 트랜지스터(T)의 반도체 층이 기판(SUB) 위에 직접 형성된다. 반도체 층은 중앙부의 채널 층(A), 채널 층(A)의 좌측에 배치된 소스 영역(SA) 및 채널 층(A)의 우측에 배치된 드레인 영역(DA)을 포함한다.Referring to FIG. 7, a thin film transistor substrate having a top gate structure includes a pixel region arranged in a matrix array on a substrate SUB, and a thin film transistor T allocated to each pixel region. The semiconductor layer of the thin film transistor T is formed directly on the substrate SUB. The semiconductor layer includes a central channel layer A, a source region SA disposed on the left side of the channel layer A, and a drain region DA disposed on the right side of the channel layer A.

반도체 층의 채널 층(A) 위에는 게이트 절연막(GI)과 게이트 전극(G)이 형성된다. 게이트 절연막(GI)과 게이트 전극(G)은 채널 층(A)과 거의 동일한 크기를 갖고 실질적으로 수직적으로 완전히 중첩된 구조를 갖는다. 반도체 층과 게이트 전극(G) 위에는 중간 절연막(IN)이 덮는다. 반도체 층의 소스 영역(SA)과 드레인 영역(DA)을 덮는 중간 절연막(IN)은 일부 제거하여 소스 전극(S)과 드레인 전극(D)이 각각 접촉된다.A gate insulating film GI and a gate electrode G are formed on the channel layer A of the semiconductor layer. The gate insulating film GI and the gate electrode G have substantially the same size as the channel layer A and have a structure in which they are substantially vertically and completely overlapped. An intermediate insulating film IN covers the semiconductor layer and the gate electrode G. [ The intermediate insulating film IN covering the source region SA and the drain region DA of the semiconductor layer is partially removed and the source electrode S and the drain electrode D are in contact with each other.

소스 전극(S), 채널 층(A), 게이트 전극(G) 및 드레인 전극(D)을 포함하는 박막 트랜지스터(T)가 형성된 기판(SUB) 전체를 보호막(PAS)이 덮는다. 보호막(PAS) 중에서 드레인 전극(D)을 덮는 일부를 제거하여 드레인 전극(D)을 노출한다. 노출된 드레인 전극(D)은 보호막(PAS) 위에 형성된 화소 전극(PXL)과 연결된다.The entire surface of the substrate SUB on which the thin film transistor T including the source electrode S, the channel layer A, the gate electrode G and the drain electrode D is formed is covered with the protective film PAS. A part of the protective film PAS covering the drain electrode D is removed to expose the drain electrode D. [ The exposed drain electrode D is connected to the pixel electrode PXL formed on the protective film PAS.

이와 같이, 탑 게이트 구조를 갖는 박막 트랜지스터(T)에서는 게이트 전극(G)의 끝단과 소스 전극(S)의 끝단이 일정 거리 이격한 게이트-소스 간격(Ggs)을 갖는다. 마찬가지로, 게이트 전극(G)의 끝단과 드레인 전극(D)의 끝단이 일정 거리 이격한 게이트-드레인 간격(Ggd)을 갖는다. 따라서, 게이트 전극(G)과 소스-드레인 전극(S-D) 사이에서는 기생 용량이 거의 형성되지 않는다. 그 결과, 채널 층(A)의 특성이 열화되는 것을 방지할 수 있다.As described above, in the thin film transistor T having the top gate structure, the end of the gate electrode G and the end of the source electrode S have a gate-source spacing Ggs that is a certain distance away from each other. Similarly, the end of the gate electrode G and the end of the drain electrode D have a gate-drain spacing Ggd that is spaced apart by a certain distance. Therefore, parasitic capacitance is hardly formed between the gate electrode G and the source-drain electrode S-D. As a result, deterioration of the characteristics of the channel layer (A) can be prevented.

하지만, 도 7과 같은 탑 게이트 구조에서는 기판(SUB)의 하부에서 유입되는 빛, 예를 들어, 백 라이트에 의해 노출되기 쉽다. 외부의 빛이 채널 층(A)으로 유입될 경우, 채널 층(A)의 특성이 열화되어 장기간 사용할 경우, 박막 트랜지스터의 특성이 변화될 수 있다. 이는 표시장치의 화상 품질 저하를 유발할 수 있다.
However, in the top gate structure as shown in FIG. 7, the light is likely to be exposed to light that is introduced from the bottom of the substrate SUB, for example, a backlight. When external light is introduced into the channel layer (A), the characteristics of the channel layer (A) deteriorate and the characteristics of the thin film transistor can be changed when used for a long time. This may cause deterioration of image quality of the display device.

이하, 도 8을 참조하여, 기판(SUB)의 하부에서 유입하는 빛을 차단하기 위한 광 차단층(LS)을 더 포함하는 탑 게이트 구조의 박막 트랜지스터 기판을 설명한다. 도 8은 본 발명에 의한 광 차단층을 더 구비한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 나타내는 단면도이다.Hereinafter, a thin film transistor substrate having a top gate structure will be described with reference to FIG. 8, further including a light blocking layer LS for shielding light emitted from a lower portion of the substrate SUB. 8 is a cross-sectional view showing a thin film transistor substrate having a top gate structure further comprising a light blocking layer according to the present invention.

도 8을 참조하면, 기본적인 구성은 도 7의 구조와 동일하다. 차이가 있다면, 반도체 층 하부에 광 차단층(LS)을 더 포함하는 구조를 갖는다. 더 상세하게는, 기판(SUB)의 표면 위에서 반도체 층이 형성될 위치에 광 차단층(LS)이 형성되어 있다.Referring to Fig. 8, the basic configuration is the same as that of Fig. If there is a difference, it has a structure including a light blocking layer (LS) below the semiconductor layer. More specifically, a light blocking layer LS is formed at a position where a semiconductor layer is to be formed on the surface of the substrate SUB.

광 차단층(LS)이 형성된 기판(SUB)의 전체 표면 위에 버퍼 층(BUF)이 도포된다. 버퍼 층(BUF) 위에는 광 차단층(LS)과 중첩하도록, 광 차단층(LS)의 크기와 거의 동일하거나 약간 작은 크기를 갖는 반도체 층이 형성된다. 반도체 층은 중앙부의 채널 층(A), 채널 층(A)의 좌측에 배치된 소스 영역(SA) 및 채널 층(A)의 우측에 배치된 드레인 영역(DA)을 포함한다.The buffer layer BUF is applied on the entire surface of the substrate SUB on which the light blocking layer LS is formed. A semiconductor layer having a size substantially equal to or slightly smaller than the size of the light blocking layer LS is formed on the buffer layer BUF so as to overlap with the light blocking layer LS. The semiconductor layer includes a central channel layer A, a source region SA disposed on the left side of the channel layer A, and a drain region DA disposed on the right side of the channel layer A.

반도체 층의 채널 층(A) 위에는 게이트 절연막(GI)과 게이트 전극(G)이 형성된다. 게이트 절연막(GI)과 게이트 전극(G)은 채널 층(A)과 거의 동일한 크기를 갖고 실질적으로 수직적으로 완전히 중첩된 구조를 갖는다. 반도체 층과 게이트 전극(G) 위에는 중간 절연막(IN)이 덮는다. 반도체 층의 소스 영역(SA)과 드레인 영역(DA)을 덮는 중간 절연막(IN)은 일부 제거하여 소스 전극(S)과 드레인 전극(D)이 각각 접촉된다.A gate insulating film GI and a gate electrode G are formed on the channel layer A of the semiconductor layer. The gate insulating film GI and the gate electrode G have substantially the same size as the channel layer A and have a structure in which they are substantially vertically and completely overlapped. An intermediate insulating film IN covers the semiconductor layer and the gate electrode G. [ The intermediate insulating film IN covering the source region SA and the drain region DA of the semiconductor layer is partially removed and the source electrode S and the drain electrode D are in contact with each other.

소스 전극(S), 채널 층(A), 게이트 전극(G) 및 드레인 전극(D)을 포함하는 박막 트랜지스터(T)가 형성된 기판(SUB) 전체를 보호막(PAS)이 덮는다. 보호막(PAS) 중에서 드레인 전극(D)을 덮는 일부를 제거하여 드레인 전극(D)을 노출한다. 노출된 드레인 전극(D)은 보호막(PAS) 위에 형성된 화소 전극(PXL)과 연결된다.The entire surface of the substrate SUB on which the thin film transistor T including the source electrode S, the channel layer A, the gate electrode G and the drain electrode D is formed is covered with the protective film PAS. A part of the protective film PAS covering the drain electrode D is removed to expose the drain electrode D. [ The exposed drain electrode D is connected to the pixel electrode PXL formed on the protective film PAS.

도 8과 같이, 광 차단층을 더 구비한 탑 게이트 구조를 갖는 박막 트랜지스터 기판은 게이트 전극(G)과 소스-드레인 전극(S-D) 사이의 기생 용량이 거의 발생하지 않을 뿐 아니라, 기판(SUB)의 하부에서 유입되는 빛이 광 차단층(LS)에 의해 차단된다. 따라서, 우수한 금속 산화물을 포함하는 반도체 채널 층(A)의 특성이 열화되지 않고, 장시간 동안 유지할 수 있다.As shown in FIG. 8, in the thin film transistor substrate having the top gate structure further provided with the light blocking layer, the parasitic capacitance between the gate electrode G and the source-drain electrode SD hardly occurs, Is blocked by the light blocking layer LS. Therefore, the characteristics of the semiconductor channel layer (A) containing an excellent metal oxide are not deteriorated and can be maintained for a long time.

또한, 도 8과 같은 구조에서, 박막 트랜지스터의 작동 효율을 더 향상하기 위해 이중 게이트 구조의 박막 트랜지스터 기판으로 적용할 수 있다. 즉, 광 차단층(LS)을 게이트 전극(A)과 전기적으로 연결하여 이중 게이트(Double Gate) 구조를 갖는 박막 트랜지스터를 구성할 수 있다. 하지만, 이 경우, 하부 게이트 전극이 되는 광 차단층(LS)이 소스-드레인 전극(S-D)과 중첩된 구조를 갖는다. 이러한 구조에서는 소스 전극(S)과 하부 게이트 전극인 광 차단층(LS) 사이에서, 또는 드레인 전극(D)과 하부 게이트 전극인 광 차단층(LS) 사이에서 기생 용량이 형성된다. 이로 인해, 박막 트랜지스터(T)의 구동 특성이 열화될 수 있다. 따라서, 도 8과 같은 구조에서는 이중 게이트 구조의 박막 트랜지스터 기판으로 적용하는 데 문제가 있다.In addition, in the structure shown in FIG. 8, a thin film transistor substrate having a double gate structure can be applied to further improve the operation efficiency of the thin film transistor. That is, a thin film transistor having a double gate structure can be formed by electrically connecting the light blocking layer LS with the gate electrode A. However, in this case, the light blocking layer LS as the lower gate electrode overlaps the source-drain electrode S-D. In this structure, parasitic capacitance is formed between the source electrode S and the light blocking layer LS as the bottom gate electrode, or between the drain electrode D and the light blocking layer LS as the bottom gate electrode. As a result, the driving characteristics of the thin film transistor T can be deteriorated. Therefore, the structure as shown in FIG. 8 has a problem in applying to a thin film transistor substrate having a double gate structure.

더구나, 도 8에서와 같이 광 차단층(LS)이 소스 영역(SA) 및 드레인 영역(DA)을 모두 포함하는 반도체 층 전체를 가릴 경우, 광 차단 효율은 증가하지만, 예상치 못한 빛 유입이 발생할 수 있다. 이하, 도 9를 참조하여, 도 8의 구조에서 유입되는 빛의 경로를 설명한다. 도 9는 반도체 층 전체를 덮는 광 차단층을 갖는 탑 게이트 구조에서 외부에서 유입되는 빛의 전달 경로를 나타내는 단면도이다.In addition, when the light blocking layer LS covers the entire semiconductor layer including both the source region SA and the drain region DA as in FIG. 8, the light blocking efficiency increases, but an unexpected light inflow may occur have. Hereinafter, referring to Fig. 9, the path of light introduced in the structure of Fig. 8 will be described. FIG. 9 is a cross-sectional view showing a light transmission path from the outside in a top gate structure having a light blocking layer covering the entire semiconductor layer. FIG.

도 9를 참조하면, 박막 트랜지스터(T)의 바로 아래에서 유입되는 빛들은 광 차단층(LS)에 의해 거의 모두 차단된다. 하지만, 좌우 측면에서 비스듬하게 유입되는 빛의 경우, 소스 전극(S) 혹은 드레인 전극(D)에 의해 반사되었다가, 다시 광 차단층(LS)의 상부 표면에 의해 재반사되어 채널 층(A)으로 유도되는 경우가 발생한다. 즉, 반도체 층 전체를 광 차단층(LS)으로 막아두는 구조를 갖더라도, 소스 전극(S) 및 드레인 전극(D)과 광 차단층(LS)이 오히려, 외부의 빛을 채널 층(A)으로 유도하는 광 전달 터널을 형성하는 결과를 초래할 수 있다.Referring to FIG. 9, light incident directly below the thin film transistor T is almost completely blocked by the light blocking layer LS. However, in the case of the light incident obliquely on the left and right sides, the light is reflected by the source electrode S or the drain electrode D and then again reflected by the upper surface of the light blocking layer LS, . ≪ / RTI > The source electrode S and the drain electrode D and the light blocking layer LS are formed of the same material as that of the channel layer A, Lt; RTI ID = 0.0 > tunneling. ≪ / RTI >

이 문제를 해결하기 위해서는 광 차단층(LS)의 크기를 박막 트랜지스터(T) 전체의 크기보다 훨씬 큰 크기를 가져야 하는데, 이는 개구율 감소라는 또 다른 문제를 일으킨다. 따라서, 빛 차단의 효과를 최적화할 수 있는 광 차단층(LS)의 크기를 적절하게 결정하는 것이 중요하다.In order to solve this problem, the size of the light blocking layer LS must be much larger than the entire size of the thin film transistor T, which causes another problem of decreasing the aperture ratio. Therefore, it is important to appropriately determine the size of the light blocking layer LS capable of optimizing the effect of light blocking.

이와 같은 문제점을 해결하기 위한 방안으로, 본 발명에서는, 광 차단층(LS)의 크기를 채널 층(A)의 크기와 거의 동일한 크기를 갖도록 설계한다. 즉, 광 차단층(LS)의 폭은 채널 층(A), 게이트 전극(G) 및 게이트 절연막(GI)의 크기와 거의 동일한 크기를 갖는 것이 가장 바람직하다.In order to solve such a problem, in the present invention, the size of the light blocking layer LS is designed to have a size substantially equal to the size of the channel layer A. In other words, it is most preferable that the width of the light blocking layer LS is substantially the same as the size of the channel layer A, the gate electrode G and the gate insulating film GI.

광 차단층(LS)의 폭을 채널 층(A)과 거의 동일하거나, 약간 더 큰 크기를 갖는 경우, 광 차단층(LS)의 바로 아래 영역에서 유입되는 빛들 중에서 소스 전극(S) 및 드레인 전극(D)의 수직 측벽에 반사되어 채널 층(A)으로 유입되는 문제가 발생한다. 이하, 도 10을 참조하여, 광 차단층(LS)이 채널 층(A)과 거의 동일한 크기를 갖는 경우에서 유입되는 빛의 경로를 설명한다. 도 10은 채널 층과 동일한 크기의 광 차단층을 갖는 탑 게이트 구조에서 외부에서 유입되는 빛의 전달 경로를 나타내는 단면도이다.When the width of the light blocking layer LS has a size substantially equal to or slightly larger than that of the channel layer A, the distance between the source electrode S and the drain electrode Which is reflected by the vertical side wall of the channel layer D and flows into the channel layer A. [ Hereinafter, referring to FIG. 10, the path of light introduced in the case where the light blocking layer LS has substantially the same size as the channel layer A will be described. 10 is a cross-sectional view showing a light propagation path from the outside in a top gate structure having a light blocking layer of the same size as the channel layer.

도 10을 참조하면, 채널 층(A) 바로 아래에서 유입되는 빛을 효과적으로 차단할 수 있다. 하지만, 광 차단층(LS)과 소스 전극(S) 사이의 공간으로 유입되는 빛은 소스 전극(S)의 수직 측벽에 의해 반사되어 채널 층(A)으로 유입되는 광 경로가 형성될 수 있는 것을 알 수 있다.
Referring to FIG. 10, light incident directly below the channel layer A can be effectively blocked. However, the light introduced into the space between the light blocking layer LS and the source electrode S may be formed by the light path reflected by the vertical sidewall of the source electrode S and flowing into the channel layer A Able to know.

이하, 도 11 및 12를 참조하여 본 발명의 바람직한 실시 예를 설명한다. 도 11은 본 발명의 바람직한 실시 예에 의한 광 차단층을 구비한 탑 게이트 구조의 박막 트랜지스터 기판을 나타내는 단면도이다. 도 12는 본 발명의 바람직한 실시 예에 의한 광 차단층을 구비한 탑 게이트 구조의 박막 트랜지스터 기판에서 유입되는 광 경로를 나타내는 단면도이다.Hereinafter, a preferred embodiment of the present invention will be described with reference to FIGS. 11 is a cross-sectional view illustrating a top gate structure thin film transistor substrate having a light blocking layer according to a preferred embodiment of the present invention. 12 is a cross-sectional view illustrating a light path introduced from a thin film transistor substrate of a top gate structure having a light blocking layer according to a preferred embodiment of the present invention.

도 11을 참조하면, 본 발명의 바람직한 실시 예에 의한 탑 게이트 구조의 박막 트랜지스터 기판은, 기판(SUB) 위에 매트릭스 배열로 배치된 화소 영역, 그리고 각 화소 영역에 하나씩 할당된 박막 트랜지스터(T)를 포함한다. 그리고 박막 트랜지스터(T)의 채널 층(A)의 하부에는 채널 층(A)보다 약간 더 큰 크기를 갖는 광 차단층(LS)을 더 포함한다.Referring to FIG. 11, a thin film transistor substrate of a top gate structure according to a preferred embodiment of the present invention includes a pixel region arranged in a matrix array on a substrate SUB, and a thin film transistor T allocated to each pixel region . And a light blocking layer LS having a size slightly larger than that of the channel layer A at a lower portion of the channel layer A of the thin film transistor T. [

더 상세하게는, 기판(SUB)의 표면 위에서 반도체 층이 형성될 위치에 광 차단층(LS)이 형성되어 있다. 특히, 본 발명의 바람직한 실시 예에서는 광 차단층(LS)의 두께는 500Å 이상 5000Å 이하로 형성하는 것이 중요하다. 그럼으로써, 차단층(LS) 위에 형성되는 채널 층(A)이 반도체 층 중에서도 상부 방향으로 돌출된 위치에 배치되도록 하는 특징이 있다.More specifically, a light blocking layer LS is formed at a position where a semiconductor layer is to be formed on the surface of the substrate SUB. Particularly, in the preferred embodiment of the present invention, it is important that the thickness of the light blocking layer LS is set to 500 ANGSTROM or more and 5000 ANGSTROM or less. Thereby, the channel layer A formed on the blocking layer LS is disposed at a position protruding upward in the semiconductor layer.

광 차단층(LS)이 형성된 기판(SUB)의 전체 표면 위에 버퍼 층(BUF)이 도포된다. 광 차단층(LS)의 두께가 적어도 500Å 이상이므로, 버퍼 층(BUF)에서 광 차단층(LS)이 있는 부분에서 상부로 돌출되는 단차가 형성된다. 버퍼 층(BUF) 위에는 반도체 층이 형성된다. 반도체 층은 중앙부의 채널 층(A), 채널 층(A)의 좌측에 배치된 소스 영역(SA) 및 채널 층(A)의 우측에 배치된 드레인 영역(DA)을 포함한다. 특히, 채널 층(A)은 광 차단층(LS)의 내부 영역에 완전 중첩되도록 배치된다.The buffer layer BUF is applied on the entire surface of the substrate SUB on which the light blocking layer LS is formed. Since the thickness of the light blocking layer LS is at least 500 ANGSTROM or more, a step protruding upward from a portion where the light blocking layer LS exists in the buffer layer BUF is formed. A semiconductor layer is formed on the buffer layer BUF. The semiconductor layer includes a central channel layer A, a source region SA disposed on the left side of the channel layer A, and a drain region DA disposed on the right side of the channel layer A. In particular, the channel layer A is disposed so as to completely overlap the inner region of the light blocking layer LS.

반도체 층의 채널 층(A) 위에는 게이트 절연막(GI)과 게이트 전극(G)이 형성된다. 게이트 절연막(GI)과 게이트 전극(G)은 채널 층(A)과 거의 동일한 크기를 갖고 실질적으로 수직적으로 완전히 중첩된 구조를 갖는다. 반도체 층과 게이트 전극(G) 위에는 중간 절연막(IN)이 도포된다. 반도체 층의 소스 영역(SA)과 드레인 영역(DA)을 덮는 중간 절연막(IN)은 일부 제거하여 소스 영역(SA)과 드레인 영역(DA) 각 일부를 노출하고, 소스 전극(S)과 드레인 전극(D)이 각각 접촉된다.A gate insulating film GI and a gate electrode G are formed on the channel layer A of the semiconductor layer. The gate insulating film GI and the gate electrode G have substantially the same size as the channel layer A and have a structure in which they are substantially vertically and completely overlapped. An intermediate insulating film IN is coated on the semiconductor layer and the gate electrode G. [ The intermediate insulating film IN covering the source region SA and the drain region DA of the semiconductor layer is partially removed to expose each part of the source region SA and the drain region DA, (D).

소스 전극(S), 채널 층(A), 게이트 전극(G) 및 드레인 전극(D)을 포함하는 박막 트랜지스터(T)가 형성된 기판(SUB) 전체를 덮는 보호막(PAS)이 도포된다. 보호막(PAS) 중에서 드레인 전극(D)을 덮는 일부를 제거하여 드레인 전극(D)을 노출한다. 노출된 드레인 전극(D)은 보호막(PAS) 위에 형성된 화소 전극(PXL)과 연결된다.A protective film PAS covering the entire substrate SUB on which the thin film transistor T including the source electrode S, the channel layer A, the gate electrode G and the drain electrode D is formed is applied. A part of the protective film PAS covering the drain electrode D is removed to expose the drain electrode D. [ The exposed drain electrode D is connected to the pixel electrode PXL formed on the protective film PAS.

본 발명의 바람직한 실시 예에 의한 박막 트랜지스터 기판은, 채널 층(A)이 상부 방향으로 일정 거리 높게 위치하도록 하기 위해 충분한 두께(최하 500Å)를 갖는 광 차단층(LS)을 포함한다. 광 차단층(LS)의 두께는 채널 층(A)의 위치가 반도체 층의 다른 부분보다 상부 방향으로 치우쳐 위치하도록 할 수 있는 충분한 두께를 갖는 것이 바람직하다. 하지만, 너무 두꺼울 경우 심한 단차로 인해 반도체 층이 단선될 수 있으므로, 5000Å을 넘지 않는 것이 바람직하다.The thin film transistor substrate according to the preferred embodiment of the present invention includes a light blocking layer LS having a sufficient thickness (at least 500 ANGSTROM) so that the channel layer A is located a certain distance upward in the upward direction. It is preferable that the thickness of the light blocking layer LS has a sufficient thickness to allow the position of the channel layer A to be biased upwardly from the other portions of the semiconductor layer. However, if it is too thick, the semiconductor layer may be broken due to a severe step, and therefore, it is preferable that the thickness is not more than 5000 ANGSTROM.

도 9 및 10에서와 같이, 광 차단층(LS)의 두께가 500Å보다 얇고, 몰리브덴과 같은 불투명성 금속을 포함한 경우에도, 가시광선의 약 4~11% 정도는 광 차단층(LS)을 투과할 수 있다. 하지만, 도 11에서와 같이 광 차단층(LS)의 두께가 500Å 이상인 경우 (약 2000Å만 되어도), 빛 투과율은 0%이므로 광 차단 효과가 더욱 우수하다.9 and 10, even when the thickness of the light blocking layer LS is less than 500 Å and the opaque metal such as molybdenum is included, about 4 to 11% of the visible light can transmit the light blocking layer LS have. However, as shown in FIG. 11, when the thickness of the light blocking layer LS is 500 ANGSTROM or more (even when only 2000 ANGSTROM is enough), the light blocking effect is more excellent because the light transmittance is 0%.

한편, 광 차단층(LS)의 폭은, 게이트 전극(G)과 실질적으로 동일한 크기를 가질 수 있다. 다른 측면으로 보면, 광 차단층(LS)의 폭은, 채널 층(A)의 폭보다는 같거나 크고, 소스 전극(S)과 드레인 전극(D) 사이의 이격 간격보다 같거나 작은 것이 바람직하다. 더욱 바람직하게는, 광 차단층(LS)의 한쪽 끝 변은 게이트 전극(G)과 소스 전극(S) 사이의 이격된 거리의 중간에 위치하고, 다른 끝 변은 게이트 전극(G)과 드레인 전극(D) 사이의 이격된 거리의 중간에 위치하는 것이 바람직하다. 또 다른 방법으로, 광 차단층(LS)의 폭은 채널 층(A)의 폭보다는 크되, 소스 전극(S) 및 드레인 전극(D)의 끝 단으로부터 최소 이격 거리만큼 떨어진 폭 값을 가질 수도 있다. 여기서 최소 이격 거리는 2㎛일 수 있다.On the other hand, the width of the light blocking layer LS may be substantially the same as that of the gate electrode G. [ The width of the light blocking layer LS is preferably equal to or larger than the width of the channel layer A and equal to or smaller than the spacing distance between the source electrode S and the drain electrode D. [ More preferably, one end of the light blocking layer LS is located at a distance from the distance between the gate electrode G and the source electrode S, and the other end is located between the gate electrode G and the drain electrode D in the direction of the axis of rotation. Alternatively, the width of the light blocking layer LS may be greater than the width of the channel layer A, but may have a width value that is a minimum distance from the end of the source electrode S and the drain electrode D . The minimum separation distance may be 2 탆.

도 12를 참조하여, 도 11과 같은 구조를 갖는 박막 트랜지스터 기판에서, 유입되는 광 경로를 살펴본다. 기판(SUB)의 하측의 측면에서 비스듬하게 유입되어 소스-드레인 전극(S-D)과 광 차단층(LS) 사이에서 반복되는 반사로 인해, 빛이 채널 층(A)으로 유도되는 현상은 현저하게 제거할 수 있다. 그리고 채널 층(A) 바로 아래에서 유입되는 빛을 효과적으로 차단할 수 있다.Referring to FIG. 12, the incoming light path in the thin film transistor substrate having the structure as shown in FIG. 11 will be described. The phenomenon that the light is introduced to the channel layer A due to the oblique flow of the light from the lower side of the substrate SUB and the repeated reflection between the source-drain electrode SD and the light blocking layer LS is remarkably eliminated can do. And can effectively block the light entering directly below the channel layer (A).

도 9 및 10에 도시한 바와 같이, 광 차단층(LS)이 얇은 두께로 형성되어 있는 경우, 광 차단층(LS)과 게이트 전극(G) 사이의 공간으로 빛이 유입될 수 있다. 하지만, 본 발명의 바람직한 실시 예를 나타내는 도 11과 같이, 광 차단층(LS)이 500Å 이상 두꺼운 두께를 갖는 경우, 광 차단층(LS)과 게이트 전극(G) 사이로 빛의 유입되는 양을 현저하게 줄어든다. 도 13a 및 13b에서는 이 두 경우에서의 빛의 유입되는 양의 차이를 보여준다. 도 13a는 300Å 정도의 얇은 두께를 갖는 광 차단층을 구비한 경우, 광 차단층과 게이트 전극 사이로 유입되는 빛의 양을 나타내는 실험 사진이다. 도 13b는 500Å 이상의 두꺼운 두께를 갖는 광 차단층을 구비한 경우, 광 차단층과 게이트 전극 사이로 유입되는 빛의 양을 나타내는 실험 사진이다.As shown in FIGS. 9 and 10, when the light blocking layer LS is formed to have a small thickness, light can be introduced into the space between the light blocking layer LS and the gate electrode G. 11, which shows a preferred embodiment of the present invention, when the light blocking layer LS has a thickness of 500 ANGSTROM or more, the amount of light entering between the light blocking layer LS and the gate electrode G is remarkable . Figures 13a and 13b show the difference in the amount of light input in these two cases. 13A is an experimental photograph showing the amount of light flowing between the light blocking layer and the gate electrode when the light blocking layer has a thickness of about 300 ANGSTROM. 13B is an experimental photograph showing the amount of light flowing between the light blocking layer and the gate electrode when the light blocking layer has a thickness of 500 ANGSTROM or more.

도 13a를 참조하면, 광 차단층(LS)이 존재하지만, 두께가 300Å 정도로 무척 얇게 형성되어 있다. 이 경우, 광 차단층(LS)의 가장자리 부분에서 회절되거나, 기판(SUB)의 하측 측부에서 유입되는 빛이 소스 전극(S)에서 반사되어 채널 층(A)이 위치하는 공간인 게이트 전극(G)과 광 차단층(LS) 사이의 공간으로 유입되는 양이 적색으로 밝게(①) 나타나는 것을 볼 수 있다.Referring to FIG. 13A, a light blocking layer LS is present, but the thickness of the light blocking layer LS is very small, about 300 ANGSTROM. In this case, light diffracted at the edge portion of the light blocking layer LS or light reflected from the source electrode S from the lower side of the substrate SUB is applied to the gate electrode G ) And the light blocking layer (LS) appear bright (①) in a red color.

한편, 도 13b를 참조하면, 광 차단층(LS)이 500Å 이상의 두꺼운 두께로 형성되어 있다. 이 경우, 광 차단층(LS)의 가장자리 부분에서 회절되거나, 기판(SUB)의 하측 측부에서 유입되는 빛이 소스 전극(S)에서 반사되어 채널 층(A)이 위치하는 공간인 게이트 전극(G)과 광 차단층(LS) 사이의 공간으로 유입되는 양이 현저하게 저하되어 희미한 색상으로 표시되는(②) 것을 볼 수 있다. 이는 광 차단층(LS)의 두께가 두꺼워 지면서, 가장자리에서의 빛 회절 효과가 줄어들며, 소스 전극(S)과 광 차단층(LS) 사이의 수직 공간 이격 거리가 좁아지기 때문에 빛의 유입이 현저하게 줄어드는 것으로 판단된다.Referring to FIG. 13B, the light blocking layer LS is formed to have a thickness of 500 ANGSTROM or more. In this case, light diffracted at the edge portion of the light blocking layer LS or light reflected from the source electrode S from the lower side of the substrate SUB is applied to the gate electrode G ) And the light blocking layer LS is remarkably lowered and displayed in a faint color ((2)). This is because the thickness of the light blocking layer LS is increased, the light diffraction effect at the edge is reduced, and the vertical space separation distance between the source electrode S and the light blocking layer LS becomes narrow, Respectively.

이에 더불어, 도 10에서 문제가 되었던, 광 차단층(LS)과 소스 전극(S) 사이의 공간으로 유입되고 소스 전극(S) 및 드레인 전극(D)의 수직 측벽에 의해 반사되었던 빛은, 채널 층(A)으로 유입되지 않는다. 즉, 도 10과 비교하였을 때, 채널 층(A)이 광 차단층(LS)의 두께만큼 더 위에 배치된다. 따라서, 소스 전극(S) 및 드레인 전극(D)의 수직 측벽에 의해 반사된 빛은 채널 층(A)의 아래에 있는 버퍼 층(BUF)으로만 유도된다.In addition to this, the light which has entered into the space between the light blocking layer LS and the source electrode S, which has been a problem in Fig. 10, and which has been reflected by the vertical sidewalls of the source electrode S and the drain electrode D, And does not flow into the layer (A). That is, when compared with FIG. 10, the channel layer A is disposed higher by the thickness of the light blocking layer LS. Therefore, the light reflected by the vertical sidewalls of the source electrode S and the drain electrode D is guided only to the buffer layer BUF below the channel layer A. [

또한, 채널 층(A)의 상부에는 게이트 전극(G)이 중첩되어 있어 상부에서 유입되는 빛을 효과적으로 차단할 수 있다. 그리고 광 차단층(LS)과 게이트 전극(G)의 크기가 거의 동일하기 때문에, 상부에서 유입된 빛이 광 차단층(LS)에 의해 반사되어 채널 층(A)으로 유입되는 것도 최소한으로 줄일 수 있다. 그 결과 본 발명의 바람직한 실시 예에 의한 박막 트랜지스터 기판의 채널 층(A)은 외부에서 유입되는 빛을 최대한으로 방지할 수 있는 구조를 갖는다.In addition, since the gate electrode G is overlapped on the channel layer A, the light from the upper part can be effectively blocked. Since the sizes of the light blocking layer LS and the gate electrode G are substantially equal to each other, the light reflected from the upper portion by the light blocking layer LS and flowing into the channel layer A can be minimized have. As a result, the channel layer (A) of the thin film transistor substrate according to the preferred embodiment of the present invention has a structure capable of preventing light from the outside from being maximally prevented.

더구나, 광 차단층(LS)을 게이트 전극(G)과 전기적으로 연결하면, 이중 게이트 구조의 박막 트랜지스터 기판을 구성할 수 있다. 즉, 본 발명의 바람직한 실시 예에 의한 박막 트랜지스터 기판은, 금속 산화물 반도체 물질을 채널 층으로 사용하여 우수한 특성을 확보할 수 있으며, 외부에서 유입되는 빛을 최대한으로 차단하여 특성의 열화를 방지할 수 있고, 소자 작동 효율이 높은 이중 게이트 구조를 달성할 수 있다.In addition, when the light blocking layer LS is electrically connected to the gate electrode G, a thin film transistor substrate having a double gate structure can be formed. That is, the thin film transistor substrate according to the preferred embodiment of the present invention can secure excellent characteristics by using a metal oxide semiconductor material as a channel layer and can prevent light from being externally introduced to the maximum to prevent deterioration of characteristics And a double gate structure with high element operation efficiency can be achieved.

본 발명의 바람직한 실시 예에서는 버퍼 층(BUF)이 기판(SUB) 전체에 도포된 경우에 대해서 설명하였다. 필요하다면, 버퍼 층(BUF)은 광 차단층(LS)을 완전히 덮는 구조를 갖는 섬 모양(island shape)을 가질 수도 있다. 버퍼 층(BUF)이 섬 모양을 갖는 경우, 이를 패턴하기 위한 마스크 공정이 더 추가된다는 단점이 있다. 하지만, 화소 영역 중에서 화소 전극이 배치되는 영역에는 버퍼 층(BUF)이 형성되지 않기 때문에, 액정 표시장치나, 버퍼 층(BUF)이 형성된 방향으로 발광하는 유기발광 다이오드 표시장치의 경우에서는, 광 투과율이 더 우수하다는 장점이 있다. 따라서, 제조하는 평판 표시장치의 구조 및 제조 여건에 따라서, 적절하게 선택하는 것이 바람직하다.In the preferred embodiment of the present invention, the buffer layer (BUF) is applied to the entire substrate SUB. If necessary, the buffer layer BUF may have an island shape having a structure that completely covers the light blocking layer LS. When the buffer layer BUF has an island shape, there is a disadvantage that a mask process for patterning the buffer layer BUF is further added. However, since the buffer layer (BUF) is not formed in the region where the pixel electrode is arranged in the pixel region, in the case of the organic light emitting diode display device emitting light in the liquid crystal display device or the direction in which the buffer layer BUF is formed, Is more advantageous. Therefore, it is preferable to appropriately select it according to the structure and manufacturing conditions of the flat panel display device to be manufactured.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the present invention should not be limited to the details described in the detailed description, but should be defined by the claims.

T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 G: 게이트 전극
S: 소스 전극 D: 드레인 전극
A: 반도체 채널 층 ES: 에치 스토퍼
GI: 게이트 절연막 PAS: 보호막
PA1: 제1 보호막 PA2: 제2 보호막
PAC: 평탄화 막 DH: 드레인 콘택홀
SL: 스캔 배선
SP: 스캔 패드 SPI: 스캔 패드 중간 단자
SPH: 스캔 패드 콘택홀 SPT: 스캔 패드 단자
VDD: 구동 전류 배선 ST: 스위칭 TFT
DT: 구동 TFT OLED: 유기발광 다이오드
SG, DG: 게이트 전극 SS, DS: 소스 전극
SD, DD: 드레인 전극 SE, DE: 에치 스토퍼
CAT: 캐소드 전극(층) ANO: 애노드 전극(층)
BANK: 뱅크 CF: 칼라 필터
OLE: (백색) 유기층 OC: 오버코트 층
PL: 평탄화 막 PH: 화소 콘택홀
SA: 소스 영역 DA: 드레인 영역
Ggs: 게이트-소스 이격 거리 Ggd: 게이트-드레인 이격 거리
BUF: 버퍼 층 LS: 광 차단층T: Thin film transistor SUB: Substrate
GL: gate wiring CL: common wiring
DL: Data wiring PXL: Pixel electrode
COM: Common electrode GP: Gate pad
DP: Data pad GPT: Gate pad terminal
DPT: Data pad terminal GPH: Gate pad contact hole
DPH: data pad contact hole G: gate electrode
S: source electrode D: drain electrode
A: semiconductor channel layer ES: etch stopper
GI: gate insulating film PAS: protective film
PA1: first protective film PA2: second protective film
PAC: planarization film DH: drain contact hole
SL: scan wiring
SP: Scan Pads SPI: Scan Pads Intermediate Terminals
SPH: Scan pad contact hole SPT: Scan pad terminal
VDD: drive current wiring ST: switching TFT
DT: Driving TFT OLED: Organic Light Emitting Diode
SG, DG: gate electrode SS, DS: source electrode
SD, DD: drain electrode SE, DE: etch stopper
CAT: cathode electrode (layer) ANO: anode electrode (layer)
BANK: Bank CF: Color filter
OLE: (white) organic layer OC: overcoat layer
PL: planarization film PH: pixel contact hole
SA: source region DA: drain region
Ggs: gate-source separation distance Ggd: gate-drain separation distance
BUF: buffer layer LS: light blocking layer

Claims (10)

기판;
상기 기판 위에 배치되며, 반도체 층, 상기 반도체 층의 중앙 영역인 채널 층과 중첩하여 상부에 적층된 게이트 절연막 및 게이트 전극, 상기 반도체 층의 일측 변 영역인 소스 영역과 접촉하는 소스 전극, 그리고 상기 반도체 층의 타측 변 영역인 드레인 영역과 접촉하는 드레인 전극을 포함하는 박막 트랜지스터;
상기 반도체 층과 상기 기판 사이에 개재된 버퍼 층; 그리고
상기 버퍼 층과 상기 기판 사이에서 상기 채널 층과 중첩하고 적어도 500Å 이상의 두께를 갖고, 한쪽 끝 변은 상기 게이트 전극과 상기 소스 전극 사이의 이격 거리의 중간에 위치하고, 다른 끝 변은 상기 게이트 전극과 상기 드레인 전극 사이의 이격 거리의 중간에 위치하는, 광 차단층을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
Board;
A source electrode which is in contact with a source region which is one side portion of the semiconductor layer, and a gate electrode which is formed on the semiconductor layer and which overlaps with a channel layer which is a central region of the semiconductor layer, A thin film transistor including a drain electrode in contact with a drain region which is the other side region of the layer;
A buffer layer interposed between the semiconductor layer and the substrate; And
Wherein the gate electrode and the source electrode overlap each other with the channel layer between the buffer layer and the substrate and have a thickness of at least 500 ANGSTROM or more and one end is located at a midpoint of a distance between the gate electrode and the source electrode, And a light blocking layer located in the middle of the distance between the drain electrodes.
제 1 항에 있어서,
상기 광 차단층의 두께는 500Å 이상 5000Å인 것으로서,
상기 채널 층은 상기 소스 영역 및 상기 드레인 영역보다 상부로 500Å 이상 돌출된 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
The thickness of the light blocking layer ranges from 500 Å to 5000 Å,
Wherein the channel layer protrudes more than 500 angstroms above the source region and the drain region.
제 1 항에 있어서,
상기 게이트 전극은 상기 소스 전극과 상기 드레인 전극 사이에 배치되되, 상기 소스 전극의 끝단 및 상기 드레인 전극의 끝단으로부터 일정 거리 이격되어 배치되는 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
Wherein the gate electrode is disposed between the source electrode and the drain electrode, and is spaced apart from the end of the source electrode and the end of the drain electrode.
제 1 항에 있어서,
상기 광 차단층은 상기 게이트 전극과 실질적으로 동일한 크기를 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
Wherein the light blocking layer has substantially the same size as the gate electrode.
제 1 항에 있어서,
상기 광 차단층의 폭은, 상기 채널 층의 폭보다는 같거나 크고, 상기 소스 전극과 상기 드레인 전극 사이의 이격 간격보다 같거나 작은 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
Wherein a width of the light blocking layer is equal to or greater than a width of the channel layer and is equal to or smaller than a spacing distance between the source electrode and the drain electrode.
삭제delete 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 광 차단층의 폭은, 상기 채널 층의 폭보다는 크되, 상기 소스 전극 및 상기 드레인 전극의 끝 단으로부터 적어도 2㎛ 이상 이격된 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
Wherein a width of the light blocking layer is larger than a width of the channel layer and is separated by at least 2 mu m from an end of the source electrode and the drain electrode.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 광 차단층은, 금속 물질을 포함하고 상기 게이트 전극과 전기적으로 연결되어, 이중 게이트 구조를 형성하는 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
Wherein the light blocking layer comprises a metal material and is electrically connected to the gate electrode to form a double gate structure.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 기판 상에서 매트릭스 방식으로 배열된 다수의 화소 영역들; 그리고
각 화소 영역에 형성된 화소 전극을 더 포함하고,
상기 박막 트랜지스터는 상기 각 화소 영역에 적어도 하나씩 배치되며, 상기 화소 전극은 상기 박막 트랜지스터의 상기 드레인 전극과 연결되는 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
A plurality of pixel regions arranged in a matrix manner on the substrate; And
Further comprising a pixel electrode formed in each pixel region,
Wherein at least one of the thin film transistors is disposed in each of the pixel regions, and the pixel electrode is connected to the drain electrode of the thin film transistor.
제 1 항에 있어서,
상기 채널 층은, 금속 산화물 반도체 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.The method according to claim 1,
Wherein the channel layer comprises a metal oxide semiconductor material.
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