KR101396463B1 - 무선 통신 시스템의 동적 재구성 방법 및 장치 - Google Patents

무선 통신 시스템의 동적 재구성 방법 및 장치 Download PDF

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Abstract

본 발명은 처리 회로(10, 11)를 가지고, 자유 프로그램가능 논리 회로를 포함하고 수신 신호 및 송신 신호를 처리하는 무선 통신 시스템에 관한 것이다. 자유 프로그램가능 논리 회로의 프로그래밍은 송신 동작 및 수신 동작으로 이를 조절하기 위해 변경된다. 버스 시스템을 통해 자유 프로그램가능 논리 제어로 기능 블록을 충전하고 방전함으로써 상기 변경은 수행되었다. 무선 통신 시스템의 기능의 어떠한 중단 없이 조절이 발생된다.
자유-프로그램가능 논리 회로, 무선 통신 시스템, 처리 회로

Description

무선 통신 시스템의 동적 재구성 방법 및 장치{Method and device for the dynamic reconfiguration of a radio communications system}
본 발명은 무선 통신 시스템의 동적 재구성 방법 및 장치에 관한 것이다.
통상적으로, 신호 처리에 필요한 모든 기능 유닛은 무선 통신 시스템 내에서 독립적으로 설치되고 전체 시스템에 연결되어 있다. 장치 설치의 복잡도, 장치 부피 및 비용을 감소시키기 위한 장치가 US 2006/00073804 A1에 제안되어 있으며, 이는 무선 통신 시스템의 작동 상태 기능 블록의 변화 동안 재구성하며, 다른 작동 상태에서 다른 구성을 필요로 한다. US 2006/00073804 A1과 관련하여, 재구성은 다른 기능 블록의 교환이 아니라, 시스템 내의 데이터의 처리 방향의 전환만을 의미하는 것으로 이해된다. 결과로, 여러 번 동일한 기능 블록의 구조화(structuring)를 예방한다. 구조화는 FPGA(Field Programmable Gate Array)상에서 이행된다. 이 해결책의 하나의 단점은 다른 작동 상태에서 다른 구성에 필요한 동일한 기능 블록들이 전형적 무선 통신 시스템의 적은 비율의 구조만을 나타낸다는 점이다. 또다른 단점은 다른 기능 블록을 필요로 하는 기능이 이용가능하지 않아 이행될 수 없다는 점이다.
따라서, 장치 설치의 복잡도, 장치 부피 및 비용은 작은 비율만큼 감소될 수 있다.
본 발명은 무선 통신 시스템 및 무선 통신 시스템 작동 방법을 제공하는 것을 목적으로 하며, 이는 장치 구조의 낮은 복잡도와 동시에 적은 장치 부피를 제공하며, 비용면에서 감소를 달성하고 동시에 가장 다양한 가능한 파형을 지원한다.
상기 목적은 독립항 제 1 항의 특징에 의해 장치와 관련하고 독립항 제 9 항의 특징에 의한 방법과 관련한 발명에 따라 달성된다. 또다른 이점은 이들을 인용하는 종속항의 내용을 통해 형성된다.
무선 통신 시스템은 처리 회로를 구비한다. 처리 회로는 수신된 신호 및 송신된 신호를 처리한다. 자유-프로그램가능 논리 회로(freely-programmable logic circuit)는 처리 회로의 일부를 형성한다. 프로그래밍을 변경함으로써 다른 동작 상태에 적응된다. 여기서, 송신 모드 및 수신 모드는 자유-프로그램가능 논리 회로의 다른 프로그래밍에 의해 특징지어진다. 따라서, 기능 블록은 자유-프로그램가능 논리 회로로부터 이출되고(언로딩) 또한 이입된다(로딩된다).
여기서, 바람직하게는 재프로그래밍은 무선 통신 시스템의 실행시간(run time)에 이행된다. 프로그램가능 논리 회로로서 프로그래밍 회로의 적어도 일부분을 실행함으로써, 가능한 회로 구조의 매우 큰 유연성을 달성한다. 또한, 이는 장치 구도의 낮은 복잡도, 작은 장치 부피 및 낮은 비용을 가져온다.
FPGA를 가지는 프로그램가능 논리 회로의 하나의 이점은 낮은 비용과 동시에 높은 처리 속도를 보장한다. 처리가 자유-프로그램가능 논리 회로의 원격 부분에서 연속되기 때문에, 서브-영역으로의 자유-프로그램가능 논리 회로의 재프로그래밍의 유리한 세분화(breaking down)는 높은 처리 속도를 달성하는 반면, 서브-영역은 재프로그램된다. 또한, 자유-프로그램가능 논리 회로의 재프로그래밍이 현재 사용하지 않는 영역에서만 이행되기 때문에, 신호의 일관성을 보장하고, 따라서 어떠한 신호도 부정확하게 영향받지 않는다.
개별적 신호부(signal portion)들 또는 신호들에 의해 여러 번 자유-프로그램가능 논리 회로의 개별 서브-영역들을 통한 실행의 유리한 가능성의 결과로서, 회로 구조의 복잡도 및 이에 의한 크기 및 비용이 또한 감소될 수 있다. 다른 파형들의 처리를 위한 하나의 유리한 응용은 추가로 모든 통신 태스크에 대해 하나의 처리 회로를 제공하는 어려움 없이 무선 통신 시스템의 사용에 있어 매우 큰 유연성을 허용한다.
자유-프로그램가능 논리 회로의 영역들이 이미 실행된다는 유리한 점을 이용해, 재구성이 이들 영역에서 시작될 수 있는 반면, 프로-프로그램가능 논리 회로의 다른 영역들은 여전히 처리로 사용된다. 이는 재구성에 필요한 시간을 감소시킴으로써 처리 회로의 처리 속도를 증가시킨다.
본 발명은 이의 유리한 예시적 실시예가 나타나 있는, 도면을 참고로 하여 이하 예로서 설명되어 있다. 도면은 다음과 같다:
도 1은 본 발명에 따른 예시적 무선 통신 시스템의 구조에 관한 개략도를 나타낸다;
도 2는 본 발명에 따른 처리 회로의 예시적 구조를 나타낸다;
도 3은 수신 모드에서 예시적인 FPGA의 내부 구성의 블록도를 나타낸다;
도 4는 송신 모드에서 예시적인 FPGA의 내부 구성의 블록도를 나타낸다;
도 5는 수신 모드에서 송신 모드로 재프로그래밍의 끝에서 예시적인 FPGA의 내부 구성의 블록도를 나타낸다;
도 6은 수신 모드에서 송신 모드로 재프로그래밍의 시작에서 예시적인 FPGA의 내부 구성의 블록도를 나타낸다;
도 7은 신호부의 처리에서 일반 기능의 예시적인 FPGA의 내부 구성에 관한 블록도를 나타낸다;
도 8은 개별 서브-영역들의 다중 활용을 위한 재프로그래밍 이후 일반 기능의 예시적인 FPGA의 내부 구성에 관한 블록도를 나타낸다.
우선, 무선 통신 시스템의 일반 기능 및 구조는 도 1 및 2를 참고하여 설명될 것이다. 재프로그래밍의 일반 기능은 도 3 및 4에 의해 설명된다. 블록 방식(block wise) 재프로그래밍은 도 5 및 6을 기초로 설명된다. 도 7 및 8은 다른 동작의 이행에 대한 처리 회로의 개별 영역의 다양한 활용을 나타낸다. 몇 경우에, 유사한 설명으로 동일한 소자에 관한 설명 및 표현을 반복하지 않는다.
도 1은 본 발명에 따른 예시적인 무선 통신 시스템의 구조의 개략도를 나타낸다. 안테나(1)는 처리 회로(2)에 연결된다. 처리 회로는 유출 및 유입 신호 모두를 처리한다.
도 2는 본 발명에 따른 처리 회로의 예시적 구조를 나타낸다. 아날로그-디지털/디지털-아날로그 컨버터(10)는 FPGA(11)에 연결된다. FPGA는 데이터 소스(12) 및 데이터 싱크(13)에 연결된다. 아날로그-디지털/디지털-아날로그 컨버터(10)는 안테나(1)로부터 수신 신호를 잡아, 이들을 디지털화하고, FPGA(11)로 이들을 라우팅한다. FPGA(11)는 신호를 복조하고 디코딩하며 선택적으로 동작을 더 이행한다. 수신된 데이터는 데이터 싱크(13)로 라우팅된다. 데이터 소스(12)는 데이터를 발생하고, 이는 송신을 위해 결정된다. 데이터는 FPGA(11)로 전송된다. FPGA(11)는 신호를 형성하기 위해 데이터를 코딩하고 변조한다. 선택적으로, 또다른 동작이 FPGA(11)에 의해 이행된다. 디지털 형태로 여전히 존재하는 신호는 아날로그-디지털/디지털-아날로그 컨버터(10)로 전송되고, 이에 의해 아날로그 신호로 변환되며 안테나(1)로 라우팅된다.
도 3은 수신 모드에서 예시적인 FPGA의 내부 구성의 블록도를 나타낸다. 신호는 I/O 영역(40)을 통해 수신된다. 수신된 신호는 기능 블록들, 즉 오버플로우(overflow) 제어(30), 감산(substraction) 직류부(31), 등화 필터(32), 수치 제어 오실레이터(33)(NCO), 리샘플러(re-sampler)(34), 하이-데시메이션(high-decimation) 필터(35)(데시메이션 필터), 반대역 필터(36), FIR/다상 필터(polyphase filter)(37), 코르딕(cordic)(38)(진폭 및 위상의 결정에 대한 코르딕 알고리즘의 이행) 및 FIR 필터(39)를 통해 연속하여 진행한다. 결정된 데이터는 I/O 영역(40)을 통해 라우팅된다.
도 4는 송신 모드에서의 예시적인 FPGA의 내부 구성의 블록도를 나타낸다. 송신을 위해 결정된 데이터를 I/O 영역(60)에서 획득된다. 이들은 기능 블록들, 즉 FIR/다상 필터(57), 전력 제어(56), 리샘플러(54), 수치-제어 오실레이터(53)(NCO) 및 등화기(52)를 통해 연속하여 진행하며, 이때 아날로그 신호로 변환된다. 송신 모드가 수신 모드와 비교하여 감소된 복잡도를 요하기 때문에, FPGA의 모든 영역이 송신 모드로 활용되는 것이 아님은 명백하다. 기능 블록(50, 51, 58 및 59)은 사용되지 않은 채로 있다. 수신 모드와 비교하여, I/O 영역(60)에 관하여 기능 블록의 위치 및 방향, 또한 기능 블록의 시퀀스는 변경되었다. 또한, 기능 블록 즉, 하이-데시메이션 필터(35) 및 반대역 필터(36)는 전력 제어(56)로 교체되었다.
도 5는 수신 모드에서 송신 모드로의 재프로그래밍의 시작에서 예시적인 FPGA의 내부 구성의 블록도를 나타낸다. 도 3을 참고로 하여 설명된 바와 같이, 신호부(80)를 I/O 영역(81)이 획득한다. 이로부터, 신호부(80)는 도 3을 참고로 하여 설명된 시퀀스에서의 블록들을 통해 진행한다. 여기서, 흰색 화살표는 기능 블록의 원래의 구성을 나타낸다. 검정 화살표는 기능 블록의 현재 구성을 나타낸다. 도 5에서, 신호부(80)는 이미 기능 블록들, 즉 오버플로우 제어(70), 감산 직류부(71), 등화 필터(72) 및 수치-제어 오실레이터(73)를 통해 진행하였다. 신호부(80)는 기능 블록 리샘플러(74)에서 현재 처리되고 있다.
FPGA의 재프로그래밍이 블록-방식으로 이행되기 때문에, 신호부가 이미 진행하였던 기능 블록들은 새로운 동작 상태로 이미 적응될 수 있다. 따라서, 기능 블록들, 즉 수치 제어 오실레이터(73) 및 등화 필터(72)의 구성은 이미 변환된다. 유사하게, I/O 영역(81)으로의 기능 블록 등화 필터(72)의 연결이 설정된다. 더이상 필요하지 않은 기능 블록들, 즉 오버플로우 제어(70) 및 감산 직류부(71)는 재프로그래밍 복잡도를 감소하기 위해, 남아있으며, 이들은 더이상 신호 흐름의 일부가 아니다. 대안으로는, 이 방식으로 비워진 공간은 송신 모드의 추가 기능의 이행을 위해 사용될 수 있다.
도 6은 수신 모드에서 송신 모드로의 재프로그래밍의 끝에서 예시적인 FPGA의 내부 구성의 블록도를 나타낸다. 도 5를 참고로 하여 설명된 바와 같이, 이때 신호부(100)는 기능 블록들, 즉 오버플로우 제어(70), 감산 직류부(71), 등화 필터(72), 수치-제어 오실레이터(73) 리샘플러(74), 하이-데시메이션 필터(75), 반대역 필터(76), FIR/다상 필터(77) 및 코르딕(78)을 통해 이미 진행하였다. 현재, 신호부(100)는 기능 블록 FIR 필터(99)에 의해 처리되고 있다. 기능 블록, 즉 하이-데시메이션 필터(75) 및 반대역 필터(76)가 새로운 기능 블록 전력 제어(96)에 의해 교체된다는 것은 명백하다. 이 기능 블록은 필터(75, 76)가 이전에 실행되었던 FPGA의 동일 영역에서 실행되었다. 도 5를 참고로 설명된 바와 같이, FPGA의 재프로그래밍은 블록-방식으로 이행된다.
신호부(100)가 이미 수신 모드의 기능 블록의 대부분을 이미 통해 진행하였기 때문에, 대부분의 기능 블록은 이미 송신 모드로 변환되었다. 이 방식으로, 기능 블록들, 즉 등화 필터(92), 수치-제어 오실레이터(93) 및 리샘플러(94)의 이 구성은 이미 변환되었다. 또한, 기능 블록들, 즉 등화 필터(92)와 FIR/다상 필터(97)의 I/O 영역(101)로의 연결이 설정된다. 기능 블록 하이-데시메이션 필터(75) 및 반대역 필터(76)는 기능 블록 전력 제어(96)로 교체된다. 기능 블록, 즉 FIR/다상 필터(97), 전력 제어(96) 및 리샘플러(94)의 연결은 또한 변환된다. 더이상 필요되지 않는 기능 블록들, 즉 오버플로우 제어(90), 감산 직류부(91) 및 코르딕(98)은 재프로그래밍의 복잡도를 감소하기 위해, 남아있으나, 이들은 더이상 신호 흐름의 일부가 아니다. 대안으로는, 비워진 영역들은 추가 기능들의 이행을 위해 활용될 수 있다. 신호부(100)가 기능 블록 코르딕(98) 및 FIR 필터(99)를 통해 여전히 진행하고 있는 동안, 이를 위해 필요한 모든 기능 블록들이 동작할 준비가 되어 있기 때문에, 송신 모드는 이미 시작될 수 있다.
도 5 및 도 6은 처리 회로(2)의 2 가지의 동작을 나타내며, 이는 처리 회로의 구조를 수정하지 않고 스스로 각각 동작될 수 있다. 일 유형의 동작의 필요한 기능 블록이 FPGA 내에 완전히 수용될 수 있기 때문에, 가능하다. 도 7 및 도 8을 참고로, FPGA 상에서 동시에 수용될 수 있는 더 많은 수의 기능 블록을 필요로 하는 일 유형의 동작이 이하 제시되어 있다. 따라서, 데이터-포함 재프로그래밍은 동작하는 동안 필수적이다.
도 7은 신호부(130)의 처리 동안 일반 기능의 예시적인 FPGA의 내부 구성의 블록도를 나타낸다. 신호부(130)는 기능 블록a(120)에서 기능 블록i(128)을 통해 이미 진행하였다. 신호부(130)는 기능 블록j(129)에 의해 현재 처리되고 있다. FPGA의 재프로그래밍은 또다른 처리를 위해 필요하다. 또다른 절차가 도 8에 제시되어 있다.
도 8은 개별 서브-영역들의 다양한 활용을 위한 재프로그래밍 이후 일반 기능의 예시적인 FPGA의 내부 구성의 블록도를 나타낸다. 신호부(160)는 도 7로부터 기능 블록a(120)에서 기능 블록i(128)을 통해 이미 진행하였고 기능 블록j(159)에 의해 현재 처리되고 있다. FPGA의 재프로그래밍 이후, 기능 블록c(122)에서 기능 블록i(128)은 새로운 기능 블록k(158)에서 기능 블록q(152)로 교체되었다. 기능 블록 q(152)의 I/O 영역(160)으로의 연결이 또한 수립된다. 신호부(160)는 기능 블록j(159)에서 기능 블록 k(158)로 새로 라우팅되고, 기능 블록 k(158) 및 다음 기능 블록 l(157)에서 기능 블록 q(152)에 의해 처리되며 I/O 영역을 통해 출력한다. 따라서, FPGA에 의해 동작이 이행되고, FPGA에서의 전체로서 수용될 수 없다.
블록 방식의, 동작하는 동안 데이터를 포함하는 재프로그래밍만이 이 복잡한 동작의 이행을 허용한다. FPGA의 서브-영역들의 단일 재프로그래밍이 충분하지 않다면, 필요한 만큼 종종 과정이 반복될 수 있으며, 따라서, FPGA의 각각의 서브-영역이 다른 기능 블록이 필요한 만큼 종종 사용될 수 있다.
본 발명은 제시된 예시적 실시예에 제한되지 않는다. 예를 들어, 전술한 바와 같이, 다른 기능 블록들은 처리 회로에 의해 표현될 수 있다. 또한, 2 개 이상의 처리 단계에 의해 각각의 서브-영역들의 활용이 가능하다. 도면에 앞에서 설명된 모든 특징은 본 발명의 범위 내에서 필요한 경우 서로 결합될 수 있다.
본 발명의 내용에 포함되어 있음.

Claims (19)

  1. 처리 회로(2)를 가지는 무선 통신 시스템으로서,
    처리 회로(2)는 수신 신호 및 송신 신호를 처리하고, 처리 회로(2)는 자유-프로그램가능 논리 회로를 포함하며, 처리 회로(2)는 자유-프로그램가능(freely-programmable) 논리 회로의 프로그래밍을 변경함으로써 무선 통신 시스템의 송신 모드 및 수신 모드에 적응될 수 있고,
    수신 모드에서 송신 모드로 또는 송신 모드에서 수신 모드로의 전환의 경우에, 무선 통신 시스템의 기능 블록(30-39, 50-59, 70-79, 90-99, 120-129, 150-159)은 자유-프로그램가능 논리 회로의 프로그래밍을 변경함으로써 논리 회로로부터 이출되거나 또는 논리 회로로 이입되며,
    자유-프로그램가능 논리 회로의 재프로그래밍은 서브-영역에서 이행되고,
    재프로그래밍에 의해 영향받지 않은 자유-프로그램가능 논리 회로의 서브-영역들은 재프로그래밍 동안 기능의 중단의 영향을 받지 않는 것을 특징으로 하는 무선 통신 시스템.
  2. 제 1 항에 있어서,
    자유-프로그램가능 논리 회로의 재프로그래밍은 무선 통신 시스템의 기능을 중단하지 않고 이행되는 것을 특징으로 하는 무선 통신 시스템.
  3. 제 2 항에 있어서,
    자유-프로그램가능 논리 회로는 FPGA(Field Programmable Gate Array)(11)인 무선 통신 시스템.
  4. 제 1 항에 있어서,
    개별 신호부(130, 160)는 자유-프로그램가능 논리 회로의 서브-영역(152-158)을 통해 여러번 진행하고, 자유-프로그램가능 논리 회로의 서브-영역(152-158)의 프로그래밍은 신호부(130, 160)의 처리 및 라우팅 이후 변경되는 것을 특징으로 하는 무선 통신 시스템.
  5. 제 4 항에 있어서,
    개별 신호부(130, 160)는 자유-프로그램가능 논리 회로의 변경된 서브-영역(152-158)을 통해 다시 진행하고, 자유-프로그램가능 논리 회로의 서브-영역 내의 재프로그래밍 및 신호 처리의 단계들은 신호부(130, 160)에 필요한 만큼 자주 반복될 수 있는 것을 특징으로 하는 무선 통신 시스템.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    자유-프로그램가능 논리 회로는 다른 파형의 처리를 위한 다른 프로그래밍을 제공하고,
    다른 파형은 다른 변조 방법, 코딩 방법, 암호화 방법, 주파수, 스펙트럼 또는 전력에 의해 제공되는 것을 특징으로 하는 무선 통신 시스템.
  7. 제 4 항 또는 제 5 항에 있어서,
    자유-프로그램가능 논리 회로의 주어진 영역(70-79)을 통해 처리하기 위한 재프로그래밍 전에 결정되는, 마지막 신호부(80, 100)는 주어진 신호에 의해 디스플레이되고,
    이 마지막 신호부에 이미 처리되었던, 자유-프로그래밍 논리 회로의 영역(70-73, 90-98)은 재프로그래밍을 위해 방출되며,
    자유-프로그램가능 논리 회로의 방출 영역(70-73, 90-98)의 프로그래밍은 변경되는 반면, 마지막 신호부(80, 100)는 자유-프로그램가능 논리 회로의 다른 변경되지 않은 영역(74-79, 99)에 의해 여전히 처리되고 있는 것을 특징으로 하는 무선 통신 시스템.
  8. 처리 회로를 가지는 무선 통신 시스템의 동작 방법으로서,
    수신 신호 및 송신 신호의 처리는 처리 회로(2)에 의해 구현되고, 처리는 처리 회로(2) 내에 포함된 자유-프로그램가능 논리 회로에 의해 적어도 부분적으로 구현되며, 처리 회로(2)는 자유-프로그램가능 논리 회로의 프로그램밍을 변경함으로써 무선 통신 시스템의 다른 동작 조건에 적응되고,
    수신 모드로부터 송신 모드로 또는 송신 모드에서 수신 모드로의 전환의 경우에, 기능 블록(30-39, 50-59, 70-79, 90-99, 120-129, 150-159)은 자유-프로그램가능 논리 회로의 프로그래밍을 변경함으로써 논리 회로로부터 이출되거나 또는 논리회로로 이입되며,
    자유-프로그램가능 논리 회로의 재프로그래밍은 서브-영역에서 구현되고,
    재프로그램밍에 의해 영향받지 않는 자유-프로그램가능 논리 회로의 서브영역들은 재프로그래밍 동안 기능의 중단의 영향을 받지 않는 것을 특징으로 하는 무선 통신 시스템의 동작 방법.
  9. 제 8 항에 있어서,
    수신 모드에서 송신 모드로 또는 송신 모드에서 수신 모드로의 전환은:
    무선 통신 시스템의 동작시,
    a: 송신 모드 또는 수신 모드 각각에서 자유-프로그램가능 논리 회로에 의해 신호를 처리하는 단계;
    b: 자유-프로그램가능 논리 회로의 프로그래밍을 변경하는 단계; 및
    c: 수신 모드 또는 송신 모드 각각에서 자유-프로그램가능 논리 회로에 의해 신호를 연속하여 처리하는 단계로 구현되는 것을 특징으로 하는 무선 통신 시스템의 동작 방법.
  10. 제 8 항에 있어서,
    자유-프로그램가능 논리 회로의 프로그래밍의 변경은 무선 통신 시스템의 기능을 중단하지 않고 구현되는 것을 특징으로 하는 무선 통신 시스템의 동작 방법.
  11. 제 10 항에 있어서,
    자유-프로그램가능 논리 회로는 FPGA(Field Programmable Gate Array)(11)인 것을 특징으로 하는 무선 통신 시스템의 동작 방법.
  12. 제 8 항에 있어서,
    자유-프로그램가능 논리 회로의 재프로그래밍은:
    a. 자유-프로그램가능 논리 회로에 의해 신호를 처리하는 단계;
    b. 무선 통신 시스템의 동작 상태를 전환하는 단계;
    c. 자유-프로그램가능 논리 회로의 사용되지 않은 서브-영역의 프로그래밍을 변경하는 단계;
    d. 자유-프로그램가능 논리 회로에 의해 신호를 연속하여 처리하는 단계; 및
    e. 자유-프로그램가능 논리 회로의 프로그래밍이 새로운 동작 상태에 완벽히 적응될 때까지 단계 c 및 d를 반복하는 단계로 구현되는 것을 특징으로 하는 무선 통신 시스템의 동작 방법.
  13. 제 8 항에 있어서,
    개별 신호부(130, 160)는 여러 번 자유-프로그램가능 논리 회로의 서브-영역(152-158)을 통해 진행하고,
    자유-프로그램가능 논리 회로의 서브-영역(152-158)의 프로그래밍은 신호부(130, 160)의 처리 및 라우팅 이후 변경되는 것을 특징으로 하는 무선 통신 시스템의 동작 방법.
  14. 제 13 항에 있어서,
    신호부(130, 160)는 다시 자유-프로그램가능 논리 회로의 변경된 서브-영역(152-158)을 통해 진행하고,
    자유-프로그램가능 논리 회로의 서브-영역 내의 재프로그래밍하는 단계 및 신호를 처리하는 단계는 신호부(130, 160)에 필요한 만큼 자주 반복될 수 있는 것을 특징으로 하는 무선 통신 시스템의 동작 방법.
  15. 제 14 항에 있어서,
    신호부(130, 160)가 자유-프로그램가능 논리 회로의 개별 서브-영역들을 통해 반복하여 진행하는 것은:
    a. 자유-프로그램가능 논리 회로의 제 1 서브-영역 상에서 기능 블록들에 의해 신호부(130, 160)를 처리하는 단계;
    b. 자유-프로그램가능 논리 회로의 제 2 서브-영역 상에서 기능 블록들에 의해 신호부(130, 160)를 처리하는 단계;
    c. 자유-프로그램가능 논리 회로의 제 1 서브-영역의 기능 블록들을 변경하는 단계;
    d. 자유-프로그램가능 논리 회로의 제 1 서브-영역 상에서 기능 블록들에 의해 신호부(130, 160)를 처리하는 단계;
    e. 자유-프로그램가능 논리 회로의 제 2 서브-영역 상의 기능 블록들을 변경하는 단계; 및
    f. 신호부의 처리가 완료될 때까지 단계 b에서 e를 반복하는 단계로 구현되는 것을 특징으로 하는 무선 통신 시스템의 동작 방법.
  16. 제 8 항 내지 제 15 항 중 어느 한 항에 있어서,
    자유-프로그램가능 논리 회로는 다른 파형의 처리에서 다르게 프로그램되고,
    다른 파형은 다른 변조 방법, 코딩 방법, 암호화 방법, 주파수, 스펙트럼 또는 전력에 의해 실행되는 것을 특징으로 하는 무선 통신 시스템의 동작 방법.
  17. 제 14 항 또는 제 15 항에 있어서,
    자유-프로그램가능 논리 회로의 주어진 영역(70-79)에 의해 처리하기 위해 결정되는, 마지막 신호부(80, 100)는 프로그래밍의 변경 전에 주어진 신호에 의해 디스플레이되고,
    이 마지막 신호부에 이미 처리되었던, 자유-프로그램가능 논리 회로의 영역(70-73, 90-98)은 재프로그래밍을 위해 방출되며,
    자유-프로그램가능 논리 회로의 방출 영역(70-73, 90-98)의 프로그래밍은 변경되는 반면, 마지막 신호부(80, 100)는 자유-프로그램가능 논리 회로의 다른 변경되지 않은 영역(74-79, 99)에 의해 여전히 처리되고 있는 것을 특징으로 하는 무선 통신 시스템의 동작 방법.
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