ES2351028T3 - Procedimiento y dispositivo para la reconfiguración dinámica de un sistema de radiocomunicaciones. - Google Patents
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Abstract
Sistema de radiocomunicaciones con un circuito de procesamiento (2), en el que el circuito de procesamiento (2) procesa señales de recepción y señales de emisión, en el que el circuito de procesamiento (2) comprende un circuito lógico libremente programable, en el que el circuito de procesamiento (2) es adaptable a un servicio de recepción y a un servicio de emisión del sistema de radiocomunicaciones gracias al cambio de la programación del circuito lógico libremente programable, en el que, en el momento de la conmutación del servicio de recepción al servicio de emisión y/o del servicio de emisión al servicio de recepción mediante el cambio de la programación del circuito lógico libremente programable se exportan bloques funcionales (30-39, 50-59, 70-79, 90-99, 120-129, 150-159) del sistema de radiocomunicaciones del circuito lógico y/o se importan en el circuito lógico, en el que la reprogramación del circuito lógico libremente programable se realiza en áreas parciales y en el que las áreas parciales no afectadas por la reprogramación del circuito lógico libremente programable no sufren ninguna interrupción de su función durante la reprogramación.
Description
Procedimiento y dispositivo para la
reconfiguración dinámica de un sistema de radiocomunicaciones.
La invención se refiere a un procedimiento y un
dispositivo para la reconfiguración dinámica de un sistema de
radiocomunicaciones.
Habitualmente, en los sistemas de
radiocomunicaciones se montan todas las unidades funcionales que se
necesitan para el procesamiento de las señales de forma
independiente y se conectan formando el sistema global. Para la
reducción de la complejidad del montaje de los equipos, del volumen
de los equipos y de los costes, en el documento US 2006/00073804 A1
se propone un dispositivo que reconfigura los bloques funcionales de
un sistema de radiocomunicaciones que se necesitan en distintos
estados de servicio en distintas conexiones al cambiar de estado de
servicio. En el documento US 2006/00073804 A1, por reconfiguración
se entiende exclusivamente la inversión de la dirección de
procesamiento de los datos en el sistema, pero no un intercambio de
bloques funcionales diferentes. De este modo se evita un montaje
múltiple de bloques funcionales idénticos. El montaje se realiza en
un FPGA (Field Programable Gate Array), es decir, en una matriz de
puertas programables por campo. Un inconveniente de esta solución
es que los bloques funcionales idénticos, que se necesitan en
distintos estados de servicio en distintas configuraciones,
representan sólo una pequeña parte del montaje de un sistema de
radiocomunicaciones típico. Otro inconveniente es que no existen
funciones que requieran otros bloques funcionales, por lo que no
pueden ser realizadas.
Por lo tanto, la complejidad del montaje de los
equipos, el volumen de los equipos y los costes sólo pueden
reducirse un poco.
La invención tiene el objetivo de crear un
sistema de radiocomunicaciones y un procedimiento para el
funcionamiento de un sistema de radiocomunicaciones que con una
complejidad reducida del montaje de los equipos presente un volumen
de equipos reducido, suponga costes reducidos y soporte al mismo
tiempo formas de ondas lo más diferentes posible.
El objetivo se consigue según la invención para
el dispositivo mediante las características de la reivindicación
independiente 1 y para el procedimiento mediante las características
de la reivindicación independiente 8. Las reivindicaciones
subordinadas se refieren a variantes ventajosas.
Un sistema de radiocomunicaciones está provisto
de un circuito de procesamiento. El circuito de procesamiento
procesa tanto señales de recepción como señales de emisión. Parte
del circuito de procesamiento es un circuito lógico libremente
programable. Mediante un cambio de su programación se adapta a
distintos estados de servicio. El servicio de emisión y el servicio
de recepción se caracterizan aquí por una programación diferente del
circuito lógico libremente programable. Para ello, se descargan
(exportan) y cargan (importan) bloques funcionales del circuito
lógico libremente programable.
La reprogramación se realiza preferiblemente
durante el tiempo de ejecución del sistema de radiocomunicaciones.
Gracias a la realización de al menos una parte del circuito de
procesamiento como circuito lógico programable se consigue una
flexibilidad muy grande del posible montaje del circuito. Esto
conduce, además, a una complejidad reducida del montaje de los
equipos, un volumen reducido de los equipos y costes reducidos.
Una realización ventajosa del circuito lógico
programable mediante un FPGA hace que haya una elevada velocidad de
procesamiento consiguiéndose al mismo tiempo costes reducidos. La
estructuración ventajosa de la reprogramación del circuito lógico
libremente programable en áreas parciales hace que haya una elevada
velocidad de procesamiento, puesto que el procesamiento continua en
amplias áreas del circuito lógico libremente programable mientras
que se reprograma un área parcial. Además, se garantiza la
consistencia de las señales, puesto que una reprogramación del
circuito lógico libremente programable se realiza sólo en áreas que
no se están usando en un momento determinado no pudiendo
distorsionarse, por lo tanto, ninguna señal.
Gracias a la posibilidad ventajosa del paso
múltiple de las señales o segmentos de señales por distintas áreas
parciales del circuito lógico libremente programable, puede
reducirse aún más la complejidad del montaje del circuito y, por lo
tanto, el tamaño y los costes. Un uso ventajoso para el
procesamiento de distintas formas de ondas permite adicionalmente
una flexibilidad muy grande de la aplicación del sistema de
radiocomunicaciones, sin el esfuerzo de tener que poner a
disposición un circuito de procesamiento para cualquier tarea de
comunicación concebible.
Gracias a una marcación ventajosa de las áreas
del circuito lógico libremente programable por las que ya se ha
pasado, la reconfiguración puede comenzar ya en estas áreas,
mientras que otras áreas del circuito lógico libremente programable
aún están ocupadas con el procesamiento. Esto aumenta la velocidad
de procesamiento del circuito de procesamiento gracias a la
reducción del tiempo necesario para la reconfiguración.
A continuación, la invención se explicará a
título de ejemplo con ayuda del dibujo, en el que está representado
un ejemplo de realización ventajoso de la invención. En el dibujo
muestran:
La Figura 1 una visión global del montaje de un
sistema de radiocomunicaciones según la invención realizado a
título de ejemplo;
la Figura 2 un montaje realizado a título de
ejemplo de un circuito de procesamiento según la invención;
la Figura 3 un diagrama de bloques de la
conexión interior de un FPGA realizado a título de ejemplo en
servicio de recepción;
la Figura 4 un diagrama de bloques de la
conexión interior de un FPGA realizado a título de ejemplo en
servicio de emisión;
la Figura 5 un diagrama de bloques de la
conexión interior de un FPGA realizado a título de ejemplo al
principio de la reprogramación del servicio de recepción al
servicio de emisión;
la Figura 6 un diagrama de bloques de la
conexión interior de un FPGA realizado a título de ejemplo al final
de la reprogramación del servicio de recepción al servicio de
emisión;
la Figura 7 un diagrama de bloques de la
conexión interior de un FPGA realizado a título de ejemplo de
función genérica durante el procesamiento de un segmento de señal
y
la Figura 8 un diagrama de bloques de la
conexión interior de un FPGA realizado a título de ejemplo de
función genérica después de la reprogramación para el uso múltiple
de distintas áreas parciales.
En primer lugar, se explicará con ayuda de las
Figuras 1 y 2 el montaje y el funcionamiento general del sistema de
radiocomunicaciones. Mediante las Figuras 3 y 4 se muestra en
general la función de la reprogramación. Con ayuda de las Figuras 5
y 6 se muestra la reprogramación por bloques. Las Figuras 7 y 8
muestran el uso múltiple de áreas individuales del circuito de
procesamiento para la realización de distintas operaciones. En
figuras similares, los elementos idénticos en parte no se han
representado y descrito de forma repetida.
La Figura 1 muestra una visión global del
montaje de un sistema de radiocomunicaciones según la invención
realizado a título de ejemplo. Una antena 1 está conectada con un
circuito de procesamiento 2. El circuito de procesamiento procesa
tanto señales salientes como señales entrantes.
En la Figura 2 se muestra un montaje realizado a
título de ejemplo de un circuito de procesamiento según la
invención. Un convertidor
analógico-digital/digital-analógico
10 está conectado con un FPGA 11. El FPGA 11 estás conectado con
una fuente de datos 12 y un sumidero de datos 13. El convertidor
analógico-digital/digital-analógico
10 recibe señales recibidas de la antena 1, las digitaliza y las
transmite al FPGA 11. El FPGA 11 demodula y decodifica las señales
y realiza, dado el caso, otras operaciones. Los datos recibidos son
transmitidos al sumidero de datos 13. La fuente de datos 12 genera
datos destinados a la emisión. Los datos se transmiten al FPGA 11.
El FPGA 11 codifica y modula los datos convirtiéndolos en una señal.
Dado el caso, el FPGA 11 realiza otras operaciones. La señal que se
presenta aún en forma digital es transmitida al convertidor
analógico-digital/digital-analógico
10, es convertida por éste en una señal analógica y es transmitida a
la antena 1.
La Figura 3 muestra un diagrama de bloques de la
conexión interior de un FPGA realizado a título de ejemplo en
servicio de recepción. Las señales se reciben mediante un área E/S
40. Las señal recibidas pasan sucesivamente por los bloques
funcionales control de desbordamiento 30, sustracción parte de
tensión continua 31, filtro equilibrador 32, oscilador con control
numérico 33 (NCO), remuestreador 34, filtro de alto diezmado 35
(filtro de decimación), halfband-filter 36 (filtro
semibanda), filtro FIR/polifase 37, algoritmo CORDIC 38
(implementación del algoritmo CORDIC para determinar la amplitud y
la fase) y filtro FIR 39. Los datos determinados se transmiten a
través del área E/S 40.
En la Figura 4 está representado un diagrama de
bloques de la conexión interior de un FPGA realizado a título de
ejemplo en el servicio de emisión. Los datos previstos para la
emisión son recibidos por un área E/S 60. Pasan sucesivamente por
los bloques funcionales filtro FIR/polifase 57, control de potencia
56, remuestreador 54, oscilador con control numérico 53 (NCO) y
equilibrador 52 y se convierten a continuación en una señal
analógica. Se ve claramente que en el servicio de emisión no pueden
usarse todas las áreas del FPGA, puesto que el servicio de emisión
requiere una complejidad menor que el servicio de recepción. Los
bloques funcionales 50, 51 58 y 59 no se usan. En comparación con
el servicio de recepción, se ha cambiado la posición y la dirección
de la interfaz de los bloques funcionales al área E/S 60, al igual
que el orden de los bloques funcionales. Además, los bloques
funcionales filtro de alto diezmado 35 y filtro semibanda 36 han
sido sustituidos por un control de potencia 56.
La Figura 5 muestra un diagrama de bloques de la
conexión interior de un FPGA realizado a título de ejemplo al
principio de la reprogramación del servicio de recepción al servicio
de emisión. Como está descrito en relación con la Figura 3, un área
E/S 81 recibe un segmento de señal 80. Desde allí, el segmento de
señal 80 pasa por los bloques en el orden descrito en la Figura 3.
Aquí, las flechas no ennegrecidas representan la conexión original
de los bloques funcionales. Las flechas ennegrecidas representan la
conexión actual de los bloques funcionales. En la Figura 5, el
segmento de señal 80 ya ha pasado por los bloques funcionales
control de desbordamiento 70, sustracción parte de tensión continua
71, filtro equilibrador 72 y oscilador con control numérico 73. En
este momento, el segmento de señal 80 es procesado en el bloque
funcional remuestreador 74.
Puesto que la reprogramación del FPGA se realiza
por bloques, los bloques funcionales por los que ya ha pasado el
segmento de señal, ya pueden adaptarse al nuevo estado de servicio.
De este modo, la conexión de los bloques funcionales oscilador con
control numérico 73 y filtro equilibrador 72 ya se ha cambiado.
También se ha establecido la conexión entre el bloque funcional
filtro equilibrador 72 y el área E/S 81. Los bloques funcionales que
ya no se necesitan, es decir, control de desbordamiento 70 y
sustracción parte de tensión continua 71 se han dejado para reducir
el esfuerzo de reprogramación, aunque ya no forman parte del flujo
de la señal. Como alternativa, el espacio así liberado puede usarse
para la implantación de funciones adicionales del servicio de
emisión.
En la Figura 6 está representado un diagrama de
bloques de la conexión interior de un FPGA realizado a título de
ejemplo al final de la reprogramación del servicio de recepción al
servicio de emisión. Como se ha descrito en relación con la Figura
5, el segmento de señal 100 ha pasado en este momento ya por los
bloques funcionales control de desbordamiento 70, sustracción parte
de tensión continua 71, filtro equilibrador 72, oscilador con
control numérico 73, remuestreador 74, filtro de alto diezmado 75,
filtro semibanda 76, filtro FIR/polifase 77, algoritmo CORDIC 78 de
la Figura 5. En el momento actual, el segmento de señal 100 es
procesado por el bloque funcional filtro FIR 99. Se puede ver
claramente que los bloques funcionales filtro de alto diezmado 75 y
filtro semibanda 76 han sido sustituidos por el nuevo bloque
funcional control de potencia 96. Este bloque funcional fue
realizado en el área idéntica del FPGA en la que anteriormente
estaban realizados los filtros 75 y 76. Como se ha escrito en
relación con la Figura 5, la reprogramación del FPGA se hace por
bloques.
Puesto que el segmento de señal 100 ya ha pasado
por la mayor parte de los bloques funcionales del servicio de
recepción, la mayor parte de los bloques funcionales ya han cambiado
al servicio de emisión. Por ejemplo, la conexión de los bloques
funcionales filtro equilibrador 92, oscilador con control numérico
93 y remuestreador 94 ya se han cambiado. Además, se ha establecido
la conexión entre los bloques funcionales filtro equilibrador 92 y
filtro FIR/polifase 97 al área E/S 101. Los bloques funcionales
filtro de alto diezmado 75 y filtro semibanda 76 fueron sustituidos
por el bloque funcional control de potencia 96. También se ha
cambiado la conexión de los bloques funcionales filtro FIR/polifase
97, control de potencia 96 y remuestreador 94. Los bloques
funcionales ya no necesarios, control de desbordamiento 90,
sustracción parte de tensión continua 91 y algoritmo CORDIC 98 se
dejaron para reducir el esfuerzo de reprogramación, aunque ya no
forman parte del flujo de la señal. Como alternativa, las áreas
liberadas podrían usarse para la implementación de funciones
adicionales. Mientras que el segmento de señal 100 pasa aún por los
bloques funcionales algoritmo CORDIC 98 y filtro FIR 99, ya podría
reanudarse el servicio de emisión, puesto que todos los bloques
funcionales necesarios para ello están listos para el servicio.
En la Figura 5 y en la Figura 6 están
representados dos estados de servicio del circuito de procesamiento
2, que pueden hacerse funcionar respectivamente de forma
independiente, sin cambio de la estructura del circuito de
procesamiento. Esto es posible puesto que los bloques funcionales
necesarios de un estado de servicio pueden estar integrados
completamente en el FPGA. Con ayuda de la Figura 7 y de la Figura 8
se explicará a continuación un estado de servicio que requiere un
número más elevado de bloques funcionales de los que pueden alojarse
al mismo tiempo en el FPGA. Por consiguiente, es necesario un
reprogramación que contiene datos durante el servicio.
La figura 7 muestra un diagrama de bloques de la
conexión interior de un FPGA realizado a título de ejemplo de
función genérica durante el procesamiento de un segmento de señal
130. El segmento de señal 130 ya ha pasado por los bloques
funcionales a 120 a i 128. En el momento actual, el segmento de
señal 130 es procesado por el bloque funcional j 129. Para el
procesamiento posterior es necesaria una reprogramación del FPGA. El
posterior desarrollo está representado en la Figura 8.
En la Figura 8 se muestra un diagrama de bloques
de la conexión interior de un FPGA realizado a título de ejemplo de
función genérica después de la reprogramación para el uso múltiple
de distintas áreas parciales. El segmento de señal 160 ya ha pasado
por los bloques funcionales a 120 a i 128 de la Figura 7 y es
procesado actualmente por el bloque funcional j 159. Después de la
reprogramación del PFGA, los bloques funcionales c 122 a i 128
fueron sustituidos por los nuevos bloques funcionales k 158 a q 152.
También se ha establecido una conexión del bloque funcional q 152
con el área E/S 160. El segmento de señal 160 es transmitido ahora
por el bloque funcional j 159 al bloque funcional k 158 y es
procesado por éste y los bloques funcionales siguientes 1 157 a q
152 y es emitido por el área E/S. Por lo tanto, el FPGA ha realizado
una operación que no podría estar alojada íntegramente en el
FPGA.
Sólo la reprogramación que contiene datos,
realizada por bloques, en el funcionamiento permite la realización
de esta operación compleja. Cuando no basta con una reprogramación
única de las áreas parciales del FPGA, el proceso puede repetirse
cuantas veces se desee, pudiendo ser usada, por lo tanto, cada área
parcial del FPGA las veces que se desee por los distintos bloques
funcionales.
La invención no está limitada al ejemplo de
realización representado. Como ya se ha mencionado anteriormente,
por ejemplo es posible reproducir distintos bloques funcionales
mediante el circuito de procesamiento. También es posible que más
de dos etapas de procesamiento usen determinadas áreas parciales.
Todas las características anteriormente descritas o las
características mostradas en las figuras pueden combinarse a libre
elección en el marco de la invención.
Claims (17)
1. Sistema de radiocomunicaciones con un
circuito de procesamiento (2),
en el que el circuito de procesamiento (2)
procesa señales de recepción y señales de emisión,
en el que el circuito de procesamiento (2)
comprende un circuito lógico libremente programable,
en el que el circuito de procesamiento (2) es
adaptable a un servicio de recepción y a un servicio de emisión del
sistema de radiocomunicaciones gracias al cambio de la programación
del circuito lógico libremente programable,
en el que, en el momento de la conmutación del
servicio de recepción al servicio de emisión y/o del servicio de
emisión al servicio de recepción mediante el cambio de la
programación del circuito lógico libremente programable se exportan
bloques funcionales (30-39, 50-59,
70-79, 90-99,
120-129, 150-159) del sistema de
radiocomunicaciones del circuito lógico y/o se importan en el
circuito lógico,
en el que la reprogramación del circuito lógico
libremente programable se realiza en áreas parciales y en el que
las áreas parciales no afectadas por la reprogramación del circuito
lógico libremente programable no sufren ninguna interrupción de su
función durante la reprogramación.
2. Sistema de radiocomunicaciones según la
reivindicación 1, caracterizado porque la reprogramación del
circuito lógico libremente programable se realiza sin interrupción
de la función del sistema de radiocomunicaciones.
3. Sistema de radiocomunicaciones según la
reivindicación 2, caracterizado porque el circuito lógico
libremente programable es un FPGA (11).
4. Sistema de radiocomunicaciones según una de
las reivindicaciones 1 a 3, caracterizado porque distintos
segmentos de señal (130, 160) pasan varias veces por las áreas
parciales (152-158) del circuito lógico libremente
programable y porque la programación de las áreas parciales
(152-158) del circuito lógico libremente programable
se cambia tras el procesamiento y la transmisión de un segmento de
señal (130, 160).
5. Sistema de radiocomunicaciones según la
reivindicación 4, caracterizado porque el segmento de señal
(130, 160) vuelve a pasar por las áreas parciales
(152-158) modificadas del circuito lógico libremente
programable y porque las etapas reprogramación y procesamiento de
señal en un área parcial del circuito lógico libremente programable
puede repetirse las veces que se desee para un segmento de señal
(130, 160).
6. Sistema de radiocomunicaciones según una de
las reivindicaciones 1 a 5, caracterizado porque el circuito
lógico libremente programable presenta programaciones diferentes
cuando procesa distintas formas de ondas y porque las distintas
formas de ondas provienen de distintos procedimientos de modulación
y/o procedimientos de codificación y/o procedimientos de cifrado
y/o frecuencias y/o espectros y/o potencias.
7. Sistema de radiocomunicaciones según la
reivindicación 4 ó 5, caracterizado porque el último segmento
de señal (80, 100) que antes de una reprogramación está previsto
para ser procesado por parte de un área determinada
(70-79) del circuito lógico libremente programable
se indica mediante una señal determinada, porque las áreas
(70-73, 90-98) del circuito lógico
libremente programable que ya han procesado este último segmento de
señal se liberan para la reprogramación y porque se cambia la
programación de las áreas (70-73,
90-98) liberadas del circuito lógico libremente
programable mientras que el último segmento de señal (80, 100) aún
es procesado por otras áreas (74-79, 99) no
modificadas del circuito lógico libremente programable.
8. Procedimiento para el funcionamiento de un
sistema de radiocomunicaciones con un circuito de procesamiento
(2),
en el que el procesamiento de señales de
recepción y de señales de emisión es realizado por el circuito de
procesamiento (2),
en el que el procesamiento es realizado al menos
en parte por un circuito lógico libremente programable contenido en
el circuito de procesamiento (2), en el que el circuito de
procesamiento (2) es adaptado mediante un cambio de la programación
del circuito lógico libremente programable a distintos estados de
servicio del sistema de radiocomunicaciones,
en el que, en el momento de la conmutación del
servicio de recepción al servicio de emisión y/o del servicio de
emisión al servicio de recepción mediante el cambio de la
programación del circuito lógico libremente programable se exportan
bloques funcionales (30-39, 50-59,
70-79, 90-99,
120-129, 150-159) del circuito
lógico y/o se importan en el circuito lógico,
en el que la reprogramación del circuito lógico
libremente programable se realiza en áreas parciales y en el que
las áreas parciales no afectadas por la reprogramación del circuito
lógico libremente programable no sufren ninguna interrupción de su
función durante la reprogramación.
9. Procedimiento según la reivindicación 8,
caracterizado porque durante el funcionamiento del sistema de
radiocomunicaciones, en el momento de la conmutación del servicio
de recepción al servicio de emisión y/o del servicio de emisión al
servicio de recepción se realizan las siguientes etapas:
- a.
- procesamiento de señales mediante el circuito lógico libremente programable en el servicio de emisión o en el servicio de recepción;
- b.
- cambio de la programación del circuito lógico libremente programable;
- c.
- continuación del procesamiento de señales mediante el circuito lógico libremente programable en el servicio de recepción o en el servicio de emisión.
10. Procedimiento según la reivindicación 8 ó 9,
caracterizado porque el cambio de la programación del
circuito lógico libremente programable se realiza sin interrupción
de la función del sistema de radiocomunicaciones.
11. Procedimiento según la reivindicación 10,
caracterizado porque el circuito lógico libremente
programable es un FPGA (11).
12. Procedimiento según una de las
reivindicaciones 8 a 11, caracterizado porque para la
reprogramación del circuito lógico libremente programable se
realizan las siguientes etapas:
- a.
- procesamiento de señales mediante el circuito lógico libremente programable;
- b.
- cambio del estado de servicio del sistema de radiocomunicaciones;
- c.
- cambio de la programación de las áreas parciales no usadas del circuito lógico libremente programable;
- d.
- continuación del procesamiento de señales mediante el circuito lógico libremente programable;
- e.
- repetición de las etapas c. y d. hasta que la programación del circuito lógico libremente programable esté completamente adaptado al nuevo estado de servicio.
13. Procedimiento según una de las
reivindicaciones 8 a 12, caracterizado porque distintos
segmentos de señal (130, 160) pasan varias veces por las áreas
parciales (152-158) del circuito lógico libremente
programable y porque se cambia la programación de las áreas
parciales (152-158) del circuito lógico libremente
programable tras el procesamiento y la transmisión de un segmento
de señal (130, 160).
14. Procedimiento según la reivindicación 13,
caracterizado porque el segmento de señal (130, 160) vuelve
a pasar por las áreas parciales (152-158)
modificadas del circuito lógico libremente programable y porque las
etapas reprogramación y procesamiento de señal pueden repetirse las
veces que se desee en un área parcial del circuito lógico
libremente programable para un segmento de señal (130, 160).
15. Procedimiento según la reivindicación 14,
caracterizado porque para el paso repetido de segmentos de
señal (130, 160) por distintas áreas parciales del circuito lógico
libremente programable se realizan las siguientes etapas:
- a.
- procesamiento de los segmentos de señales (130, 160) mediante los bloques funcionales en primeras áreas parciales del circuito lógico libremente programable;
- b.
- procesamiento de los segmentos de señales (130, 160) mediante los bloques funcionales en segundas áreas parciales del circuito lógico libremente programable;
- c.
- cambio de los bloques funcionales de las primeras áreas parciales del circuito lógico libremente programable;
- d.
- procesamiento de los segmentos de señales (130, 160) mediante los bloques funcionales en primeras áreas parciales del circuito lógico libremente programable;
- e.
- cambio de los bloques funcionales de las segundas áreas parciales del circuito lógico libremente programable;
- f.
- repetición de las etapas b. a e. hasta que haya finalizado el procesamiento de los segmentos de señales.
16. Procedimiento según una de las
reivindicaciones 8 a 15, caracterizado porque el circuito
lógico libremente programable se programa de diferentes maneras
para el procesamiento de distintas formas de ondas y porque las
distintas formas de ondas se realizan mediante distintos
procedimientos de modulación y/o procedimientos de codificación y/o
procedimientos de cifrado y/o frecuencias y/o espectros y/o
potencias.
potencias.
17. Procedimiento según la reivindicaciones 14 ó
15, caracterizado porque el último segmento de señal (80,
100) que está previsto para ser procesado por parte de un área
determinada (70-79) del circuito lógico libremente
programable se indica mediante una señal determinada antes de un
cambio de la programación, porque las áreas (70-73,
90-98) del circuito lógico libremente programable
que ya han procesado este último segmento de señal se liberan para
la reprogramación y porque la programación de las áreas
(70-73, 90-98) liberadas del
circuito lógico libremente programable se cambia mientras que el
último segmento de señal aún es procesado por otras áreas
(74-79, 99) no modificados del circuito lógico
libremente programable.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE102007022970 | 2007-05-16 | ||
| DE102007022970A DE102007022970A1 (de) | 2007-05-16 | 2007-05-16 | Verfahren und Vorrichtung zur dynamischen Rekonfiguration eines Funkkommunikationssystems |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| ES2351028T3 true ES2351028T3 (es) | 2011-01-31 |
Family
ID=39471675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| ES08734615T Active ES2351028T3 (es) | 2007-05-16 | 2008-03-14 | Procedimiento y dispositivo para la reconfiguración dinámica de un sistema de radiocomunicaciones. |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US8346182B2 (es) |
| EP (1) | EP2145392B1 (es) |
| JP (1) | JP2010531556A (es) |
| KR (1) | KR101396463B1 (es) |
| CN (1) | CN101675595B (es) |
| AT (1) | ATE484105T1 (es) |
| DE (2) | DE102007022970A1 (es) |
| ES (1) | ES2351028T3 (es) |
| IL (1) | IL202032A (es) |
| PT (1) | PT2145392E (es) |
| WO (1) | WO2008138420A1 (es) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE539491T1 (de) * | 2009-05-28 | 2012-01-15 | Univ Duisburg Essen | Digitaler empfänger, digitaler sender, verfahren zur bedienung eines digitalen empfängers oder eines digitalen senders und computerprogramm |
| US9268551B2 (en) | 2013-06-27 | 2016-02-23 | Raytheon Company | Runtime creation, assignment, deployment and updating of arbitrary radio waveform techniques for a radio waveform generation device |
| CN104811143B (zh) * | 2015-03-17 | 2018-05-29 | 华为技术有限公司 | 一种信号变频电路以及信号变频方法 |
| ES2672014T3 (es) | 2015-06-16 | 2018-06-12 | Framatome | Matriz de puertas programable por campo que comprende una pluralidad de bloques funcionales y dispositivo de control para una central eléctrica |
| KR20210088652A (ko) * | 2018-11-05 | 2021-07-14 | 자일링크스 인코포레이티드 | 네트워크 인터페이스 디바이스 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2306835A1 (en) * | 1997-11-03 | 1999-05-14 | Harris Corporation | A field programmable radio frequency communications equipment including a configurable if circuit and method therefor |
| US6185418B1 (en) * | 1997-11-07 | 2001-02-06 | Lucent Technologies Inc. | Adaptive digital radio communication system |
| JPH11346186A (ja) * | 1998-06-01 | 1999-12-14 | Toyo Commun Equip Co Ltd | 移動無線端末 |
| JP3636277B2 (ja) * | 1998-09-11 | 2005-04-06 | 富士ゼロックス株式会社 | 情報処理システム |
| JP3587095B2 (ja) * | 1999-08-25 | 2004-11-10 | 富士ゼロックス株式会社 | 情報処理装置 |
| US6678646B1 (en) * | 1999-12-14 | 2004-01-13 | Atmel Corporation | Method for implementing a physical design for a dynamically reconfigurable logic circuit |
| JP3832557B2 (ja) * | 2000-05-02 | 2006-10-11 | 富士ゼロックス株式会社 | プログラマブル論理回路への回路の再構成方法および情報処理システム |
| US7188159B2 (en) * | 2000-08-09 | 2007-03-06 | Infineon Technologies Ag | Efficient software download to configurable communication device |
| US20030021580A1 (en) * | 2001-07-18 | 2003-01-30 | Photoris, Inc. | Method and apparatus for coupling terminal equipment to a node in an optical communications network |
| CN1593050A (zh) | 2001-09-26 | 2005-03-09 | 皇家飞利浦电子股份有限公司 | 用于可重新配置多媒体系统的方法和装置 |
| JP3925632B2 (ja) * | 2002-04-19 | 2007-06-06 | ソニー株式会社 | 通信システム、通信端末装置、サーバ装置および通信方式変更方法 |
| JP2004023753A (ja) * | 2002-06-20 | 2004-01-22 | Denso Corp | ソフトウェア無線機 |
| WO2004032355A1 (ja) | 2002-10-07 | 2004-04-15 | Matsushita Electric Industrial Co., Ltd. | 通信装置及び通信装置再構築方法 |
| US20040190553A1 (en) | 2003-03-26 | 2004-09-30 | Ward Vivian John | Flexible channel system |
| US20040242261A1 (en) * | 2003-05-29 | 2004-12-02 | General Dynamics Decision Systems, Inc. | Software-defined radio |
| WO2005114857A1 (en) * | 2004-05-21 | 2005-12-01 | Matsushita Electric Industrial Co., Ltd. | Wireless communications terminal, communications protocol switching method, communications protocol switching program, and integrated circuit of wireless communications terminal |
| JP4276677B2 (ja) * | 2004-06-14 | 2009-06-10 | パナソニック株式会社 | 無線通信装置 |
| JP4353052B2 (ja) | 2004-10-04 | 2009-10-28 | 株式会社日立製作所 | 半導体集積回路 |
| JP4475145B2 (ja) * | 2005-03-04 | 2010-06-09 | 株式会社日立製作所 | ソフトウェア無線機及びライブラリ構成 |
| US7929486B2 (en) * | 2005-11-22 | 2011-04-19 | Broadcom Corporation | Programmable wireless access point supporting configuration profile updating |
| US7587177B1 (en) * | 2005-12-12 | 2009-09-08 | Exalt, Inc. | Electronically configurable transmit and receive paths for FDD wireless communication devices |
| US8103213B2 (en) * | 2008-09-03 | 2012-01-24 | Nokia Corporation | Software-defined radio configuration |
-
2007
- 2007-05-16 DE DE102007022970A patent/DE102007022970A1/de not_active Withdrawn
-
2008
- 2008-03-14 ES ES08734615T patent/ES2351028T3/es active Active
- 2008-03-14 AT AT08734615T patent/ATE484105T1/de active
- 2008-03-14 WO PCT/EP2008/002065 patent/WO2008138420A1/de active Application Filing
- 2008-03-14 JP JP2010507806A patent/JP2010531556A/ja active Pending
- 2008-03-14 CN CN2008800141905A patent/CN101675595B/zh active Active
- 2008-03-14 DE DE502008001482T patent/DE502008001482D1/de active Active
- 2008-03-14 KR KR1020097023843A patent/KR101396463B1/ko not_active IP Right Cessation
- 2008-03-14 EP EP08734615A patent/EP2145392B1/de active Active
- 2008-03-14 PT PT08734615T patent/PT2145392E/pt unknown
- 2008-03-14 US US12/598,198 patent/US8346182B2/en active Active
-
2009
- 2009-11-10 IL IL202032A patent/IL202032A/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100016578A (ko) | 2010-02-12 |
| CN101675595B (zh) | 2012-11-14 |
| PT2145392E (pt) | 2010-11-12 |
| ATE484105T1 (de) | 2010-10-15 |
| WO2008138420A1 (de) | 2008-11-20 |
| US8346182B2 (en) | 2013-01-01 |
| IL202032A0 (en) | 2010-06-16 |
| IL202032A (en) | 2013-10-31 |
| EP2145392A1 (de) | 2010-01-20 |
| CN101675595A (zh) | 2010-03-17 |
| EP2145392B1 (de) | 2010-10-06 |
| US20100227572A1 (en) | 2010-09-09 |
| DE102007022970A1 (de) | 2008-11-20 |
| KR101396463B1 (ko) | 2014-05-20 |
| JP2010531556A (ja) | 2010-09-24 |
| DE502008001482D1 (de) | 2010-11-18 |
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