JP2010531556A - 無線通信システムの動的再構成のための方法および装置 - Google Patents

Abstract

【解決手段】本発明は、自由にプログラム可能な論理制御部を有し、受信信号と送信信号とを処理する処理回路（１０、１１）を備える無線通信システムに関する。自由にプログラム可能な論理制御部のプログラミングは、それを送信動作と受信動作とに調整するために変更される。この変更は、バスシステムを介して、自由にプログラム可能な論理制御部における機能ブロックをエクスポートしインポートすることによって行われる。調整は、無線通信システムの機能を中断することなく行われる。

Description

本発明は、無線通信システムの動的再構成のための方法および装置に関する。

従来、信号の処理に求められる全ての機能ユニットは、無線通信システム内で独立してセットアップされるとともに、システム全体に接続されている。装置のセットアップの複雑性、装置の体積およびコストを低減するために、様々な動作ステージにおいて様々な構成を有することを求められる無線通信システムの機能ブロックを、動作状態の変化時に再構成する装置が特許文献１において提案されている。特許文献１に関しては、再構成は、様々な機能ブロックの置換ではなく、システム内のデータの処理方向を切り替えることのみを意味するものとして理解されるべきである。その結果、同一の機能ブロックが何回か構造化されることが回避される。構造化は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、つまりフィールドプログラマブルゲートアレイ上で実行される。この方策の欠点は、様々な動作ステージで様々な構成を求められる同一の機能ブロックが、通常の無線通信システムの構成の小さな部分の役割しか果たしていないことである。他の欠点の１つは、他の機能ブロックを必要とする機能を利用できず、したがって、その機能を実行できないことである。

米国特許出願公開第２００６／００７３８０４号明細書

従って、装置セットアップの複雑性、装置の体積およびコストは、小さな割合しか低減することができない。

本発明は、装置の体積を小さくするとともに、装置構成の複雑性を軽減し、これによりコスト低減を達成すると同時に可能な限り様々な波形をサポートする無線通信システム、および無線通信システムを動作させる方法を提供するという目的に基づくものである。

この目的は、独立請求項１の特徴による装置および独立請求項９の特徴による方法に係る発明によって達成される。これらの請求項に関係する従属請求項の発明の対象は、有利な更なる態様により構成される。

無線通信システムには、処理回路が備えられている。処理回路は、受信信号と送信信号とを処理する。自由にプログラム可能な論理回路が、処理回路の一部を形成している。自由にプログラム可能な論理回路は、そのプログラミングを変更することによって様々な動作ステージに適合させられる。ここで、送信モードと受信モードとは、自由にプログラム可能な論理回路の異なるプログラミングによって特徴づけられる。したがって、機能ブロックは、自由にプログラム可能な論理回路からエクスポート（アンロード）され、またインポート（ロード）される。

ここで、再プログラミングが、無線通信システムの動作中に行われることが好ましい。プログラミング回路の少なくとも一部を、プログラム可能な論理回路として実現することにより、可能な回路構成の融通性が大幅に高められる。更に、これは、装置構成の複雑性の軽減と、装置体積の低減と、コストの低減とにつながる。

ＦＰＧＡを備えたプログラム可能な論理回路の有利な更なる一態様により、高処理速度と同時に低コストが保証される。自由にプログラム可能な論理回路の再プログラミングの下位領域への有利な分解により、下位領域を再プログラミングしている間に、自由にプログラム可能な論理回路の、他の部分で処理が継続されるので、高速処理が達成される。更に、自由にプログラム可能な論理回路の再プログラミングは、現在使用されていない領域でのみ実行され、したがって、誤って影響を受ける信号が生じないようにすることができるので、信号の一貫性が保証される。

信号または信号部分が、自由にプログラム可能な論理回路の個々の下位領域を数回通過できるようにするのが有利であり、それにより、回路構成の複雑性を、また、それに応じてサイズとコストを更に低減することができる。更に、様々な波形の処理に対して適用するのも有利であり、それにより、考えられる通信タスクのそれぞれに対して１つの処理回路を設けるという困難さを伴うことなく、無線通信システムの使用における融通性を大幅に高めることができる。

自由にプログラム可能な論理回路の、既に通過済みの領域をマーキングするのが有利であり、それにより、これらの領域において、自由にプログラム可能な論理回路の他の領域が処理のために利用されている間に再構成を開始することができる。これにより、再構成に必要とされる時間を低減することで、処理回路の処理速度が高められる。

本発明を、本発明の有利な例示的な実施形態を示す図面を参照した例示によって以下に記載する。図面は以下の通りである。

本発明にかかる一例の無線通信システムの構造の概観を示す図である。 本発明にかかる処理回路の一例の構成を示す図である。 一例のＦＰＧＡの内部の、受信モードでの構成のブロック図である。 一例のＦＰＧＡの内部の、送信モードでの構成のブロック図である。 一例のＦＰＧＡの内部の、受信モードから送信モードへの再プログラミングの開始時の構成のブロック図である。 一例のＦＰＧＡの内部の、受信モードから送信モードへの再プログラミングの終了時の構成のブロック図である。 一般的な機能を有する一例のＦＰＧＡの内部の、信号の一部分の処理時の構成のブロック図である。 一般的な機能を有する一例のＦＰＧＡの内部の、個々の下位領域を多重利用するための再プログラミング後の構成のブロック図である。

まず、図１および図２を参照して、無線通信システムの構成と一般的な機能を説明する。再プログラミングの一般的な機能を、図３および図４を用いて説明する。ブロック形式の再プログラミングを、図５および図６に基づいて説明する。図７および図８は、様々な動作を実行するための処理回路の個々の領域の多角的な利用を示している。類似した説明においては同一の構成要素の表現や記載を繰り返さない場合がある。

図１は、本発明にかかる一例の無線通信システムの構造の概観を示している。アンテナ１が、処理回路２に接続されている。処理回路は、出ていく信号と入ってくる信号の両方を処理する。

図２は、本発明にかかる処理回路の一例の構造を示している。アナログ‐デジタル／デジタル‐アナログ変換器１０がＦＰＧＡ１１に接続されている。ＦＰＧＡは、データソース１２とデータシンク１３とに接続されている。アナログ‐デジタル／デジタル‐アナログ変換器１０は、受信信号をアンテナ１から取り上げ、デジタル化し、ＦＰＧＡ１１へと送る。ＦＰＧＡ１１は、信号を復調し、復号し、追加の動作を任意に実行する。受信データは、データシンク１３へと送られる。データソース１２は、送信用に求められるデータを生成する。そのデータはＦＰＧＡ１１へと送信される。ＦＰＧＡ１１は、そのデータを符号化し、変調して信号を形成する。任意構成として、追加の動作がＦＰＧＡ１１によって実行される。まだデジタルであるその信号は、アナログ‐デジタル／デジタル‐アナログ変換器１０へと送信され、アナログ‐デジタル／デジタル‐アナログ変換器１０によってアナログ信号に変換され、アンテナ１へと送られる。

図３は、一例のＦＰＧＡの内部の、受信モードでの構成のブロック図を示している。信号は、Ｉ／Ｏ領域４０を介して受信される。受信信号は、機能ブロックであるオーバーフロー制御部３０と、減算直流部３１と、等化フィルタ３２と、数値制御オシレータ３３（ＮＣＯ）と、リサンプラー３４と、高デシメーションフィルタ３５（デシメーションフィルタ）と、ハーフバンドフィルタ３６（ハーフバンドフィルタ）と、ＦＩＲ／多相フィルタ３７と、ｃｏｒｄｉｃ３８（振幅および位相を求めるためのｃｏｒｄｉｃアルゴリズムの実装）と、ＦＩＲフィルタ３９とを順に通過する。求められたデータは、Ｉ／Ｏ領域４０を介して送られる。

図４は、一例のＦＰＧＡの内部の、送信モードでの構成のブロック図を示している。送信用に求められたデータが、Ｉ／Ｏ領域６０によって取り上げられる。それらのデータは、機能ブロックであるＦＩＲ／多相フィルタ５７と、電力制御部５６と、リサンプラー５４と、数値制御オシレータ５３（ＮＣＯ）と、イーコライザ５２とを順に通過し、その後、アナログ信号へと変換される。送信モードは受信モードに比べて必要とする複雑性が低いので、送信モードではＦＰＧＡの領域の全てが利用されてはいないということがはっきりとわかる。機能ブロック５０、５１、５８および５９は使用されないままとなっている。受信モードと比較して、Ｉ／Ｏ領域６０に対する機能ブロックのインターフェースの位置と向きに加え、機能ブロックの順番が変更されている。更に、機能ブロックである高デシメーションフィルタ３５とハーフバンドフィルタ３６とは、電力制御部５６に置き換えられている。

図５は、一例のＦＰＧＡの内部の、受信モードから送信モードへの再プログラミングの開始時の構成のブロック図を示している。図３を参照して上述したように、信号部分８０はＩ／Ｏ領域８１によって取り上げられる。ここから、信号部分８０は図３を参照して上述した順番でブロックを通過する。これに関して、黒でない矢印は、機能ブロックの元の構成を示している。黒の矢印は、機能ブロックの現在の構成を示している。図５では、信号部分８０は、機能ブロックであるオーバーフロー制御部７０と、減算直流部７１と、等化フィルタ７２と、数値制御オシレータ７３とを既に通過している。信号部分８０は、現在、機能ブロックであるリサンプラー７４で処理されている。

ＦＰＧＡの再プログラミングはブロック式に実行されるので、信号部分が既に通過した機能ブロックは、既に、新たな動作状態に適合させることが可能となっている。従って、機能ブロックである数値制御オシレータ７３と等化フィルタ７２との構成は既に切り替えられている。同様に、機能ブロックである等化フィルタ７２のＩ／Ｏ領域８１への接続がセットアップされている。もはや必要とされなくなった機能ブロックであるオーバーフロー制御部７０と減算直流部７１とは、再プログラミングの複雑性を軽減するためにそのままにされ、この際、これらは、もはや、信号の流れの一部ではなくなっている。あるいは、このように解放された空間は、送信モードの追加機能の実行のために使用することもできる。

図６は、一例のＦＰＧＡの内部の、受信モードから送信モードへの再プログラミングの終了時の構成のブロック図を示している。図５を参照して上述したように、この時、信号部分１００は既に、図５の機能ブロックであるオーバーフロー制御部７０と、減算直流部７１と、等化フィルタ７２と、数値制御オシレータ７３と、リサンプラー７４と、高デシメーションフィルタ７５と、ハーフバンドフィルタ７６と、ＦＩＲ／多相フィルタ７７と、ｃｏｒｄｉｃ７８とを通過している。現在、信号部分１００は、機能ブロックであるＦＩＲフィルタ９９によって処理されている。機能ブロックである高デシメーションフィルタ７５とハーフバンドフィルタ７６とは、新たな機能ブロックである電力制御部９６に置き換えられていることがはっきりとわかる。この機能ブロックは、ＦＰＧＡの、フィルタ７５と７６が前に実現されていたのと同一の領域で実現されている。図５を参照して上述したように、ＦＰＧＡの再プログラミングはブロック式に実行される。

信号部分１００は、既に受信モードの機能ブロックの大半を通過しているので、機能ブロックの大半は既に送信モードに変換されている。このように、機能ブロックである等化フィルタ９２と、数値制御オシレータ９３と、リサンプラー９４とは既に変換されている。更に、機能ブロックである等化フィルタ９２とＦＩＲ／多相フィルタ９７とのＩ／Ｏ領域１０１への接続がセットアップされている。機能ブロックである高デシメーションフィルタ７５およびハーフバンドフィルタ７６は、機能ブロックである電力制御部９６に置き換えられている。機能ブロックであるＦＩＲ／多相フィルタ９７と、電力制御部９６と、リサンプラー９４との接続も変換されている。もはや必要とされていない機能ブロックであるオーバーフロー制御部９０と、減算直流部９１とｃｏｒｄｉｃ９８とは、再プログラミングの複雑性を軽減するために残されているが、これらはもはや信号の流れの一部ではない。あるいは、解放された領域は、追加の機能を実行するために利用できる。信号部分１００が、機能ブロックであるｃｏｒｄｉｃ９８とＦＩＲフィルタ９９とをまだ通過している間に、送信モードに必要となる全ての機能ブロックは既に動作の準備が整っているので、既に送信モードを開始可能である。

図５および図６は、処理回路２の２種類の動作を示しおり、各動作は、処理回路の構成を修正することなくそれらのために実行することができる。これは、一種類の動作に必要とされる機能ブロックをＦＰＧＡ内で完全に提供することができるため可能である。図７および図８を参照して、同時に提供できる数以上の機能ブロックをＦＰＧＡ上に必要とする種類の動作を以下に示す。その結果、動作中に、データを含んだ状態での再プログラミングが必要となる。

図７は、一般的な機能を有する一例のＦＰＧＡの内部の、信号部分１３０を処理中の構成のブロック図を示している。信号部分１３０は、機能ブロックａ１２０〜機能ブロックｉ１２８を既に通過している。信号部分１３０は現在機能ブロックｊ１２９によって処理されている。ＦＰＧＡの再プログラミングが更なる処理のために求められている。更なる手順を図８に表す。

図８は、一般的な機能を有する一例のＦＰＧＡの内部の、個々の下位領域の多重利用のための再プログラミング後の構成のブロック図を示す。信号部分１６０は、既に図７の機能ブロックａ１２０〜機能ブロックｉ１２８を通過しており、現在、機能ブロックｊ１５９によって処理されている。ＦＰＧＡの再プログラミング後、機能ブロックｃ１２２〜ｉ１２８は新たな機能ブロックｋ１５８〜ｑ１５２に置き換えられている。機能ブロックｑ１５２のＩ／Ｏ領域１６１への接続もセットアップされている。信号部分１６０は、これから、機能ブロックｊ１５９から機能ブロックｋ１５８へと送られ、機能ブロックｋ１５８と後続の機能ブロックｌ１５７〜ｑ１５７とによって処理され、Ｉ/Ｏ領域を介して出力される。この結果、全体をＦＰＧＡ内で提供できない動作がＦＰＧＡによって実行される。

ブロック式の、データを含んだ状態での、動作中の再プログラミングのみによって、この複雑な動作の実行が可能になる。例えば、ＦＰＧＡの下位領域の１回の再プログラミングでは不十分な場合、必要とされる回数だけ処理を繰り返すことができ、これにより、ＦＰＧＡの各下位領域は、様々な機能ブロックによって必要とされる回数だけ使用できる。

本発明は、例示した実施形態に制限されない。例えば、既に上記したが、様々な機能ブロックが、処理回路に想定されてよい。更に、２回を超える処理ステップで個々の下位領域を利用することが可能である。上記した、または図面に示す全ての特徴は、本発明の枠内で必要に応じて互いに組み合わせることができる。

Claims (19)

1. 処理回路（２）を有する無線通信システムであって、
   前記処理回路（２）は、受信信号と送信信号とを処理し、
   前記処理回路（２）は、自由にプログラム可能な論理回路を含み、
   自由にプログラム可能な前記論理回路のプログラミングを変更することにより、前記処理回路（２）を前記無線通信システムの受信モードと送信モードとに適合させることができる無線通信システムにおいて、
   前記受信モードから前記送信モードへ、および/または前記送信モードから前記受信モードへ切り替える場合、自由にプログラム可能な前記論理回路のプログラミングを変更することにより、前記無線通信システムの機能ブロック（３０〜３９，５０〜５９，７０〜７９，９０〜９９，１２０〜１２９，１５０〜１５９）が前記論理回路からエクスポートされ、および/または前記論理回路へとインポートされることを特徴とする無線通信システム。
2. 自由にプログラム可能な前記論理回路の再プログラミングが、前記無線通信システムの機能を中断することなく実行されることを特徴とする請求項１に記載の無線通信システム。
3. 自由にプログラム可能な前記論理回路はＦＰＧＡ（１１）であることを特徴とする請求項２に記載の無線通信システム。
4. 自由にプログラム可能な前記論理回路の再プログラミングが下位領域で実行され、自由にプログラム可能な前記論理回路の、再プログラミングに影響されない前記下位領域は再プログラミング中に機能を中断されないことを特徴とする請求項１〜３のいずれか１つに記載の無線通信システム。
5. 自由にプログラム可能な前記論理回路の前記下位領域（１５２〜１５８）を、個々の信号部分（１３０，１６０）が複数回通過させられ、自由にプログラム可能な前記論理回路の前記下位領域（１５２〜１５８）のプログラミングは、信号部分（１３０，１６０）の処理と送り出しの後に変更されることを特徴とする請求項４に記載の無線通信システム。
6. 自由にプログラム可能な前記論理回路の、変更された前記下位領域（１５２〜１５８）を、前記信号部分（１３０，１６０）が再度通過させられ、
   自由にプログラム可能な前記論理回路の下位領域内での再プログラミングと信号処理のステップを、信号部分（１３０，１６０）に対して必要な回数だけ繰り返すことができることを特徴とする請求項５に記載の無線通信システム。
7. 自由にプログラム可能な前記論理回路は、様々な波形の処理のために様々なプログラミングを提供し、
   様々な変調方法および/または符号化方法および/または暗号化方法および/または周波数および/またはスペクトルおよび/または電力により、様々な波形が供給されることを特徴とする請求項１〜６のいずれか１つに記載の無線通信システム。
8. 自由にプログラム可能な前記論理回路の所与の領域（７０〜７９）による処理のための再プログラミングの前に求められた最終の信号部分（８０、１００）が、所与の信号によって表され、
   自由にプログラム可能な前記論理回路の、当該最終の信号部分を既に処理した領域（７０〜７３，９０〜９８）は、再プログラミングのために解放され、
   前記最終の信号部分（８０，１００）が依然として、自由にプログラム可能な前記論理回路の、他の変更されていない領域（７４〜７９，９９）によって処理されている間に、自由にプログラム可能な前記論理回路の、解放された領域（７０〜７３，９０〜９８）のプログラミングが変更されることを特徴とする請求項５または６に記載の無線通信システム。
9. 処理回路（２）を有する無線通信システムの動作の方法であって、
   受信信号と送信信号との処理が前記処理回路（２）によって実行され、
   前記処理は、少なくとも部分的に、前記処理回路（２）に含まれている自由にプログラム可能な論理回路によって実行され、
   自由にプログラム可能な前記論理回路のプログラミングを変更することにより、前記処理回路（２）が前記無線通信システムの様々な動作状態に適応させられる方法において、
   受信モードから送信モードへ、および/または前記送信モードから前記受信モードへと切り替える場合に、自由にプログラム可能な前記論理回路のプログラミングを変更することにより、機能ブロック（３０〜３９，５０〜５９，７０〜７９，９０〜９９，１２０〜１２９，１５０〜１５９）が前記論理回路からエクスポートされ、または前記論理回路へとインポートされることを特徴とする方法。
10. 前記無線通信システムの動作における
    ａ）前記送信モードまたは前記受信モードにおける、自由にプログラム可能な前記論理回路によって信号を処理するステップと、
    ｂ）自由にプログラム可能な前記論理回路のプログラミングを変更するステップと、
    ｃ）前記受信モードまたは前記送信モードにおける、自由にプログラム可能な前記論理回路によって信号の処理を継続するステップと、
    が、前記受信モードから前記送信モードへの、および/または前記送信モードから前記受信モードへの切り替え中に実行されることを特徴とする請求項９に記載の方法。
11. 自由にプログラム可能な前記論理回路のプログラミングの変更は、前記無線通信システムの機能を中断することなく実行されることを特徴とする請求項９または１０に記載の方法。
12. 自由にプログラム可能な前記論理回路はＦＰＧＡ（１１）であることを特徴とする請求項１１に記載の方法。
13. 自由にプログラム可能な前記論理回路の再プログラミングが下位領域で実行され、自由にプログラム可能な前記論理回路の、再プログラミングに影響されない前記下位領域は前記再プログラミング中に機能を中断されないことを特徴とする請求項９〜１２のいずれか１つに記載の方法。
14. ａ）自由にプログラム可能な前記論理回路によって信号を処理するステップと、
    ｂ）前記無線通信システムの動作状態を切り替えるステップと、
    ｃ）自由にプログラム可能な前記論理回路の、使用されていない下位領域のプログラミングを変更するステップと、
    ｄ）自由にプログラム可能な前記論理回路による信号の処理を継続するステップと、
    ｅ）自由にプログラム可能な前記論理回路のプログラミングが完全に新たな動作状態に適合するまで、ステップｃとｄとを繰り返すステップと、
    を、自由にプログラム可能な前記論理回路の再プログラミングのために実行することを特徴とする請求項１３に記載の方法。
15. 自由にプログラム可能な前記論理回路の前記下位領域（１５２〜１５８）を、個々の信号部分（１３０，１６０）が複数回通過させられ、自由にプログラム可能な前記論理回路の前記下位領域（１５２〜１５８）のプログラミングが、信号部分（１３０，１６０）の処理と送り出しの後に変更されることを特徴とする請求項１３または１４に記載の方法。
16. 自由にプログラム可能な前記論理回路の、変更された前記下位領域（１５２〜１５８）を、前記信号部分（１３０、１６０）が再度通過させられ、
    自由にプログラム可能な前記論理回路の下位領域内での再プログラミングと信号処理のステップを、信号部分（１３０，１６０）に対して必要な回数だけ繰り返すことができることを特徴とする請求項１５に記載の方法。
17. 信号部分（１３０，１６０）が、自由にプログラム可能な前記論理回路の個々の下位領域を繰り返し通過する間に、
    ａ）自由にプログラム可能な前記論理回路の第１の下位領域上の機能ブロックによって前記信号部分（１３０，１６０）を処理するステップと、
    ｂ）自由にプログラム可能な前記論理回路の第２の下位領域上の機能ブロックによって前記信号部分（１３０，１６０）を処理するステップと、
    ｃ）自由にプログラム可能な前記論理回路の前記第１の下位領域の前記機能ブロックを変更するステップと、
    ｄ）自由にプログラム可能な前記論理回路の前記第１の下位領上の前記機能ブロックによって前記信号部分（１３０，１６０）を処理するステップと、
    ｅ）自由にプログラム可能な前記論理回路の前記第２の下位領域の前記機能ブロックを変更するステップと、
    ｆ）前記信号部分の処理が完了するまでステップｂ〜ｅを繰り返すステップと、
    が実行されることを特徴とする請求項１６に記載の方法。
18. 自由にプログラム可能な前記論理回路は、様々な波形の処理時に様々にプログラミングされ、
    様々な波形は、様々な変調方法および/または符号化方法および/または暗号化方法および/または周波数および/またはスペクトルおよび/または電力によって実現されることを特徴とする請求項９〜１７のいずれか１つに記載の方法。
19. 自由にプログラム可能な前記論理回路の所与の領域（７０〜７９）による処理の間に求められた最終の信号部分（８０，１００）が、プログラミングの変更前に所与の信号によって表され、
    自由にプログラム可能な前記論理回路の、当該最終の信号部分を既に処理した領域（７０〜７３，９０〜９８）が、再プログラミングのために解放され、
    前記最終の信号部分が、依然として、自由にプログラム可能な前記論理回路の、他の変更されていない領域（７４〜７９，９９）によって処理されている間に、自由にプログラム可能な前記論理回路の、解放された前記領域（７０〜７３，９０〜９８）のプログラミングが変更されることを特徴とする請求項１６または１７に記載の方法。

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