KR101391559B1 - 고전압 애플리케이션용 임베디드 ＪＦＥＴｓ - Google Patents

고전압 애플리케이션용 임베디드 ＪＦＥＴｓ Download PDF

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Abstract

장치는 매립 웰 영역, 제1 전도성의 제1 HVW 영역, 및 제1 HVW 영역 위에 있는 절연 영역을 포함한다. 제1 전도성 타입의 드레인 영역은 절연 영역의 제1 측면 상에, 그리고 제1 HVW 영역의 상면 영역에 배치된다. 제1 전도성 타입과 반대인 제2 전도성 타입의 제1 웰 영역과 제2 웰 영역은 절연 영역의 제2 측면상에 있다. 제1 전도성 타입의 제2 HVW 영역은 제1 및 제2 웰 영역 사이에 배치되고, 제2 HVW 영역은 매립 웰 영역에 접속된다. 제1 전도성 타입의 소스 영역은 제2 HVW 영역의 상면 영역 내에 있고, 소스 영역, 드레인 영역, 및 매립 웰 영역은 JFET를 형성한다.

Description

고전압 애플리케이션용 임베디드 ＪＦＥＴｓ{EMBEDDED JFETs FOR HIGH VOLTAGE APPLICATIONS}
접합형 전계 효과 트랜지스터(JFET)는 전자적-제어 스위치 또는 전압-제어 저항으로서 사용될 수 있는 일종의 전계 효과 트랜지스터이다. JFET에서, 전하는 소스와 드레인 사이에서 반도체 채널을 통해 흐른다. 게이트에 바이어스 전압을 인가함으로써 소스와 드레인 사이에서 흐르는 전류가 지연되거나 스위칭 오프되도록 JFET의 채널이 핀칭(pinching)될 수 있다.
JFET는 다양한 구조를 갖는다. JFET의 다른 용도에 맞추기 위해 다른 구조의 JFET가 디자인된다. 예컨대, JFET는 높은 드레인 전압, 고전류 등이 인가되도록 디자인될 수 있다.
본 발명의 배경이 되는 기술에 해당되는 기술문헌은 다음과 같다.
1). J. A. APPELS, H. M. J. VAES, AND W. N. J. RUTS, "Thin Layer High-Voltage Junction FET (Resurf JFET)," IEEE VOL. EDL-2. NO. 2; FEBRUARY 1981
2). Philips "Lateral thin film silicon on insulator(SOI) JFET device," U.S Patent No. 5,973,341, 1999
3). Chorng-Wei Liaw, Leaf Yeh, Ming-Jang Lin, and Chrong Jung Lin, "Pinch-Off Voltage-Adjustable High-Voltage Junction Field-Effect Transistor," IEEE, EDLVOL. 28, No. 8, AUGUST 2007
본 발명에 의한 실시형태의 구현 및 사용을 이하 상세히 설명한다. 그러나, 실시형태가 매우 다양한 특정 콘텍스트로 실시될 수 있는 다수의 적용 가능한 발명 컨셉을 제공한다는 것을 인식해야 한다. 논의되는 특정 실시형태는 예시적이고, 본 발명의 범위를 한정하지 않는다.
다양한 예시적 실시형태에 따라 고전압 접합형 전계 효과 트랜지스터(JFET)가 제공된다. 실시형태의 변경 및 동작이 논의된다. 다양한 도면과 예시적 실시형태를 통해, 유사한 엘리먼트에 유사한 도면부호가 사용된다. 예시된 실시형태에서, 실시형태의 개념을 설명하기 위해 n형 JFET가 제공된다. 실시형태의 가르침은, 각각 반대로 도핑된 영역의 도전형을 가진 p형 JFET의 형성을 위해 용이하게 이용 가능하다는 것이 인식된다.
실시형태와 그 장점의 더 완전한 이해를 위해, 첨부 도면과 관련된 이하의 설명에 참조가 이루어진다.
도 1a 내지 도 4c는 몇가지 예시적 실시형태에 따른 접합형 전계 효과 트랜지스터(JFET)의 상면도 및 단면도이다.
도 5는 도 3a 내지 도 4c에 도시된 JFET의 등가 회로도를 나타낸다.
도 1a 내지 도 1c는 몇가지 예시적 실시형태에 따른 JFET(100)의 상면도 및 단면도이다. 상면도인 도 1a를 참조하면, JFET(100)는 드레인 영역(20), 게이트 전극(24), 및 소스 영역(26)을 포함한다. 게이트 전극(24)은 드레인 영역(20)과 소스 영역(26) 사이에 배치된다. 복수의 콘택트(30)는 각각 밑에 있는 드레인 영역(20), 게이트 전극(24), 및 소스 영역(26) 위에 형성되어 전기적으로 연결된다. 또한, High-Voltage N-Well(HVNW)(38), P-Well(40)(40A 및 40B를 포함), 및 P형 매립층(PBL : P-type Buried Layer)(42)도 JFET(100)에 포함된다.
도 1b는 도 1a에 도시된 JFET(100)의 단면도를 나타내고, 이 단면도는 도 1a 내의 평면 교차선 1B-1B로부터 얻어진다. JFET(100)는, 예컨대 n형 기판이 사용될 수도 있지만, p형 기판이 될 수 있는 기판(34) 위에 형성된다. Buried N-Well(BNW)(36)이 기판(34) 위에 형성된다. 일부 실시형태에서, BNW(36)는, 예컨대 약 1014/㎤ 과 약 1017/㎤ 사이의 불순물 농도로 n형 불순물에 의해 도핑된다. BNW(36) 위에 HVNW(38)와 PW 영역(40)이 형성된다. HVNW(38)와 PW 영역(40)은, 예컨대 각각 약 1014/㎤과 약 1017/㎤의 불순물 농도로 n형 불순물과 p형 불순물에 의해 도핑될 수 있다. PBL(42)은 HVNW(38)의 아래, 그리고 BNW(36)의 위에 형성되고, p형이다. PBL(42)의 불순물 농도는 약 1025/㎤과 1017/㎤ 사이가 될 수 있다. 드레인 영역(20)과 소스 영역(26)은 약 1019/㎤보다 더 크거나 약 1019/㎤와 약 1021/㎤ 사이의 n형 불순물 농도를 가질 수 있는 심하게 도핑된["+"사인(sign)으로 나타냄] n형 영역이다.
절연 영역(46)은 HVNW(38) 위에 형성된다. 일부 실시형태에서, 절연 영역(46)은 실리콘의 산화를 통해 형성된 필드 산화물층 영역(field oxide region)이다. 대체 실시형태에서, 절연 영역(46)은 Shallow Trench Isolation(STI) 영역이 될 수 있다. PBL(42)의 부분은 절연 영역(46)에 대하여 그 아래에서 정렬된다. PBL(42)의 형성은 드레인 영역(20)에 인가되는 고전압으로 인해 전계가 높을 수 있는 Reducing Surface Electric Field(RESURF)를 위해 사용될 수 있다.
PW 영역(40)은 소스 영역(26)이 형성되는 HVNW(38)의 부분에 의해 서로에 대하여 이격되는 PW 영역(40A)과 PW(40B)를 포함한다. 도 1a에 도시된 바와 같이, PW 영역(40A)은 PBL(42) 중 하나에 각각 접속된 PW 영역(40A1, 40A2, 및 40A3)도 포함한다. 따라서, 전압이 PW 영역(40A)에 인가되면, 전압은 PW 영역(40A)을 통해 PBL(42)에 인가될 수 있다. 도 1b를 참조하면, 일부 실시형태에서, 심하게 도핑된 p형(P+) 영역(48A 및 48B)은 각각 PW 영역(40A 및 40B) 내에 형성된다. P+ 영역(48A 및 48B)은 각각 PW 영역(40A 및 40B)의 픽업 영역(pickup region)으로서 작용한다. PW 영역(40A 및 40B)은 위에 놓인 금속 접속을 통해 전기적으로 상호 접속될 수 있고, 이로 인해 JFET(100)의 동작 중에 동일 전압 레벨에 있다.
게이트 유전체(22) 및 게이트 전극(24)은 HVNW(38), 절연 영역(46)에 대하여 그 위에 형성되어 정렬되고, PW 영역(40A) 위로 연장될 수 있다. 일부 실시형태에서, 동일 전압이 게이트 전극(24)과 P+ 영역(48A)에 인가되고, 이로 인해 PW 영역(40A)에 인가될 수 있도록 P+ 영역(48A)과 게이트 전극(24)은 금속 라인(50) 중 하나와 접촉 플러그(30)를 통해 전기적으로 상호 접속된다. 게이트 전극(24)이 형성될 때 동시에 형성되는 전도 특징부(conductive feature)(52)는 절연 영역(46) 위에 있고, 금속 라인(50) 중 하나와 접촉 플러그(30)를 통해 드레인 영역(20)에 전기 접속될 수 있다.
도 1b를 참조하면, 드레인 영역(20)과 소스 영역(26) 사이에 n형 영역으로 형성된 전류 채널[화살표(54)로 도시됨]이 있고, 이 전류 채널이 드레인 영역(20)과 소스 영역(26)에 접속되어 있는 것이 관찰된다. 제1 전류(I1)는 전류 채널(54)을 통해 드레인 영역(20)과 소스 영역(26) 사이에서 흐를 수 있다. 전류 채널(54)은 드레인 영역(20), BNW(36)[PBL(42) 아래에 있음] 아래의 HVNW(38)의 부분과 PW 영역(40A 및 40B) 사이의 HVNW(38)의 부분을 포함한다. 전압 소스(60)는 드레인 영역(20), PW 영역(40A/40B), 및 소스 영역(26)에 전압을 공급한다. 드레인 영역(20), PW 영역(40A/40B), 및 소스 영역(26)에 적절한 전압이 인가되면 전류(I1)는 전류 채널(54)을 통해 흐른다. 전압 소스(60)는 JFET(100)를 턴 오프(turn off)하기 위해 드레인 영역(20), PW 영역(40A/40B), 및 소스 영역(26)에 인가되는 전압을 조정하도록 구성될 수도 있다. 예컨대, PW 영역(40A/40B)과 HVNW(38)와, BNW(36) 사이의 접합으로 인해 형성되는 공핍 영역(56)이 개략적으로 도시되어 있다. 소스 영역(26) 상의 바이어스 전압의 증가시키고 및/또는 PW 영역(40A 및 40B) 상의 바이어스를 감소시킴으로써, 화살표 58로 도시된 방향으로 공핍 영역(56)이 커진다. 바이어스 전압이 JFET(100)의 핀치-오프 전압에 도달하면, 결국 반대측으로부터의 공핍 영역(56)이 서로 결합된다. 따라서, 전류 채널(54)은 PW 영역(40A/40B)에 의해 핀치-오프되고, 전류(I1)가 턴 오프된다. 따라서, PW 영역(40A 및 40B)은 전류(I1)를 핀치-오프하는데 사용될 수 있다. PW 영역(40A 및 40B) 사이의 간격을 조정함으로써 핀치-오프 전압이 조정될 수 있다는 것이 관찰된다.
도 1c는 도 1a에 도시된 JFET(100)의 단면도를 나타내고, 이 단면도는 도 1a 내의 평면 교차선 1C-1C로부터 얻어진다. 도 1c는 드레인 영역(20)과 소스 영역(26) 사이를 흐르는 제2 전류 채널을 나타낸다. 제2 전류 채널을 흐르는 전류는 I2로 표시된다. 전류(I2)는 포션(portion)(I2A, I2B, 및 I2C)을 포함하는 것이 관찰된다. 전류 포션(current portion)(I2A)은 HVNW(38) 내에 있고, PBL(42)보다 레벨(level)이 더 높다(도 1b 참조). 전류 포션(I2B)은 PBL(42)과 동일 레벨이다. 전류 포션(I2C)은 BNW(36) 내에 있고, PBL(42)보다 레벨이 더 낮다.
다시 도 1a를 참조하면, PW 영역(40A1, 40A2, 및 40A3)도 주위를 둘러싸는 HVNW(38)에 의해 공핍 영역을 형성한다. 도 1b에 도시된 전류(I1)의 동작과 마찬가지로, 소스 영역(26) 상의 바이어스 전압을 증가시키고, 및/또는 PW 영역(40A1, 40A2, 및 40A3) 상의 바이어스 전압을 감소시킴으로써, 각 공핍 영역이 서로를 향하여(그리고 화살표 58로 도시된 방향으로) 커지고, 결국 서로 결합된다. 따라서, 도 1c에서의 전류(I2)는 PW 영역(40A1, 40A2, 및 40A3)에 의해 핀칭(pinching)된다. PW 영역(40A1, 40A2, 및 40A3) 사이의 간격을 조정함으로써 핀치-오프 전압이 조정될 수 있다는 것이 관찰된다.
도 1b 및 1c에 도시된 바와 같이, 드레인 영역(20)과 소스 영역(26) 사이의 전류는 전류(I1)(도 1b) 및 전류(I2)(도 1c)를 포함한다. 전류(I1)는 소스 영역(26)에 도달하기 위해 PW 영역(40) 아래로부터 상방으로 흐른다. 전류(I2)는 인접한 PW 영역(40A1, 40A2, 및 40A3) 사이와 인접한 PBL(42) 사이로 흐른다. 따라서, 소스 영역(26)과 드레인 영역(20) 사이의 각 전류는 3차원이다. 전류는 전류(I1)와 전류(I2)를 모두 포함하기 때문에, 전류는 전류(I1 및 I2) 중 하나만 존재하는 경우보다 더 클 수 있다.
도 1a 내지 도 4c는 몇가지 예시적 실시형태에 따른 접합형 전계 효과 트랜지스터(JFET)의 상면도 및 단면도이다. 반대로 기재되어 있지 않으면, 이들 실시형태에서의 콤포넌트의 재료 및 특성은, 도 1a 내지 1c에 도시된 실시형태에 있어서 유사한 도면부호에 의해 표시된 유사한 콤포넌트와 실질적으로 동일하다.
도 2a는 JFET(200)의 상면도이다. JFET(200)는, 도 2a에 도시된 연속적인 PW 영역(40)을 형성하기 위해 도 1a에 도시된 PW 영역(40B, 40A1, 40A2, 및 40A3)이 서로 병합되어 있는 것을 제외하면, 도 1a에 도시된 JFET(100)와 유사한 상면도를 갖는다. 환언하면, 도 2a에 도시된 PW 영역(40)은 PW 영역(40A1, 40A2 및 40A3)이 PW 영역(40B)과 병합될 때까지 도 1a에 도시된 PW 영역(40A1, 40A2 및 40A3)이 PW 영역(40B)을 향해 연장된 것으로 간주될 수 있다. 이에 따라, 도 1a에 도시된 연속적인 소스 영역(26)은 이제 소스 영역(26A 및 26B)으로 분리된다. 따라서, PW 영역(40)은 소스 영역(26A 및 26B)의 우측 에지 아래로 연장되는 레그(leg)(40A1, 40A2 및 40A3)를 포함하는 것으로 취급될 수 있다. 마찬가지로, PW 레그(40A1, 40A2 및 40A3)는 드레인 영역(20)으로부터 소스 영역(26A 및 26B)으로 흐르는 전류(I2)를 핀칭(pinching)할 수 있고, 전류(I2)의 핀치-오프는 도 2a에서 화살표 58로 표시되어 있다.
도 2b는 도 2a의 평면 교차선 2B-2B로부터 얻어지는 단면도이다. 전류(I2)는 HVNW(38) 내에서 흐르는 부분, BNW(36) 내의 부분, 및 PBL(42)과 동일 레벨인 부분(도 2c)을 포함하는 것이 관찰된다.
도 2c는 도 2a의 평면 교차선 2C-2C로부터 얻어지는 단면도이다. 도 2c에 도시된 바와 같이, 전류(I1)도 BNW(36) 내에서 흘러서 소스 영역(26A 및 26B)에 도달할 수 있다. 또한, 전류(I1)의 핀치-오프는 PW 영역(40)을 통해 달성되고, 화살표 58은 PW 영역(40)에 인가되는 핀치-오프 전압에 의해 야기되는 공핍 영역의 성장 방향을 나타낸다. 따라서, 전류(I1)와 전류(I2)도 포함하는 JFET(200)의 온-전류도 하이(high)이다.
도 3a는 JFET(300)의 상면도이다. JFET(300)는, 소스 영역(26A 및 26B)이 PW 링(ring)을 형성하는 PW 영역(40)에 의해 전체적으로 둘러싸이는 것을 제외하고, 도 2a에 도시된 JFET(200) 및 도 1a에 도시된 JFET(100)과 유사한 상면도를 갖는다. 소스 영역(26A 및 26B)도 PW 영역(40)에 의해 서로에 대하여 절연된다.
도 3b는 도 3a의 평면 교차선 3B-3B로부터 얻어지는 단면도이다. 도 3b에 도시된 바와 같이, 전류(I1)는 BNW(36) 내에서 흘러서 소스 영역(26)에 도달할 수 있다. 또한, 전류(I1)의 핀치-오프는 PW 영역(40)을 통해 달성되고, 화살표 58은 PW 영역(40)에 인가되는 전압에 의해 야기되는 공핍 영역의 성장 방향을 나타낸다. 각 소스 영역(26A 및 26B) 아래에 있는 HVNW(38)의 부분도 PW 영역(40)에 의해 전체적으로 둘러싸인다. PW(40)에 의해 둘러싸인 HVNW(38) 부분의 상면 사이즈를 조정함으로써 JFET(300)의 핀치-오프 전압이 조정될 수 있는 것으로 관찰된다.
도 3c는 도 3a의 평면 교차선 3C-3C로부터 얻어지는 단면도이다. PW 영역(40)과 PBL(42)이 전류(I2)의 경로 상에 있기 때문에, "X"로 나타낸 바와 같이, PBL(42)과 동일하거나 더 높은 레벨에서, 그리고 HVNW(38) 내에서 소스-드레인 전류가 존재하지 않는 것이 관찰된다.
또한, 도 3a 내지 3c는 게이트 전극(24)으로부터 PW 영역(48)의 분리(decoupling)를 나타낸다. 게이트 전극(24)으로부터 PW 픽업(pickup) 영역(48)을 전기적으로 분리시킴으로써 MOS 소스 영역(126)이 PW 영역(40)에 형성될 수 있다. PW 픽업 영역(48), MOS 소스 영역(126), 및 게이트 전극(24)에 상이한 전압이 인가될 수 있다. 따라서, 도 3b 및 3c에 도시된 바와 같이, MOS 소스 영역(126), 게이트 전극(24), 및 드레인(20)은 각각 금속 산화물 반도체(MOS) 트랜지스터(62)의 소스 영역, 게이트, 및 드레인 영역을 형성한다. 드레인 영역(20)은 MOS 트랜지스터(62) 및 JFET(300) 모두에 있어서 드레인 영역으로서 기능한다. 한편, PW 픽업 영역(48)은 JFET(300)의 게이트로서 기능한다. JFET(300)의 핀치-오프 또는 터닝-온(turning-on)은 PW 픽업 영역(48)에 적합한 전압, 예컨대 부전압(negative voltages) 또는 접지 전압(ground voltages)을 인가함으로써 달성될 수 있다.
도 5는 도 3a 내지 3c에 도시된 구조의 등가 회로도를 나타내고, MOS 트랜지스터(62) 및 JFET(300)의 드레인 영역(20), 소스 영역(126 및 26), 및 게이트(24 및 48)가 각각 표시되어 있다. MOS 트랜지스터(62)와 JFET(300)를 집적시킴으로써, 조합되어 집적된 MOS 트랜지스터(62)와 JFET(300)에 의해 사용되는 칩 면적이 감소될 수 있다.
도 4a는 JFET(400)의 상면도이다. JFET(400)는, PW 영역(40)이 HVNW 영역(38)의 분리된 부분에 의해 서로에 대하여 이격된 PW 영역(40A, 40B, 및 40C)으로 분리되는 것을 제외하고, 도 3에 도시된 JFET(300)과 유사한 상면도를 갖는다. PW 영역(40B)으로부터 PW 영역(40A)을 분리하기 위해, HVNW 영역(38) 위에 절연 영역(46')이 형성된다(도 4b 및 4c 참조).
또한, MOS 소스 영역(126), 게이트 전극(24), 및 드레인(20)은 각각 MOS 트랜지스터(62)의 소스 영역, 게이트, 및 드레인 영역을 형성한다. 드레인 영역(20)은 MOS 트랜지스터(62) 및 JFET(400) 모두에 있어서 드레인 영역으로서 기능한다. 한편, PW 픽업 영역(48B 및 48C)은 JFET(400)의 게이트로서 기능하도록 상호 접속된다. JFET(400)의 핀치-오프 및 터닝-온(turning-on)은 PW 픽업 영역(48B 및 48C)에 적합한 전압을 인가함으로써 달성될 수 있다. 턴-온되면, JFET(400)는 PBL(42) 아래로 흐르고, JFET(400)의 소스 영역(26)으로 흐르는 전류(I1)를 갖는다(도 4b 및 4c). 도 4a의 평면 교차선 4B-4B 및 4C-4C로부터 얻어지는 단면도인 도 4b 및 4c에 전류(I1)가 도시되어 있다. 또한, 도 4a 내지 4c에 도시된 구조의 등가 회로도는 도 5에 도시되어 있다.
본 실시형태에서, JFET의 핀치-오프 전압은, PW 영역(40) 사이의 거리와 같은 채널폭을 조정함으로써, 용이하게 조정될 수 있다. 본 실시형태는, 400V보다 더 높게 되는 실시형태에 따라, JFET의 드레인 전압에 의해 고전압 JFET를 위한 솔루션도 제공한다. 3D 채널[예컨대, 도 1b 및 1c에 도시된 전류(I1 및 I2)를 참조]의 사용으로 인해, JFET의 턴-온 저항은 로우(low)이다.
일부 실시형태에 의하면, 장치는 기판 위에 있는 제1 전도성 타입의 매립 웰 영역(buried well region)과, 매립 웰 영역 위에 있는 제1 전도성 타입의 제1 HVW 영역과, 제1 HVW 영역 위에 있는 절연 영역을 포함한다. 제1 전도성 타입의 드레인 영역은 절연 영역의 제1 측면 상에, 그리고 제1 HVW 영역의 상면 영역에 배치된다. 게이트 전극은 절연 영역의 제2 측면 상의 제1 부분과, 절연 영역 위로 연장된 제2 부분을 포함한다. 제1 전도성 타입과 반대인 제2 전도성 타입의 제1 웰 영역과 제2 웰 영역은 절연 영역의 제2 측면상에 있다. 제1 전도성 타입의 제2 HVW 영역은 제1 및 제2 웰 영역 사이에 배치되고, 제2 HVW 영역은 매립 웰 영역에 접속된다. 제1 전도성 타입의 소스 영역은 제2 HVW 영역의 상면 영역 내에 있고, 소스 영역, 드레인 영역, 및 매립 웰 영역은 JFET를 형성한다.
다른 실시형태에 의하면, 장치는 기판; 기판 위에 있는 제1 전도성 타입의 매립 웰 영역; 매립 웰 영역 위에 있는 제1 전도성 타입의 HVW 영역; HVW 영역 위에 있는 절연 영역; 및 절연 영역의 제1 측면 상에 그리고 HVW 영역 위에 있는 제1 전도성 타입의 드레인 영역;을 포함한다. 게이트 전극은 절연 영역의 제2 측면 상의 제1 부분과, 절연 영역 위로 연장된 제2 부분을 포함한다. 제1 전도성 타입의 소스 영역은 HVW 영역의 제1 부분 위에 배치되고, 소스 영역, 드레인 영역, 및 매립 웰 영역은 JFET를 형성한다. 제1 전도성 타입과 반대인 제2 전도성 타입의 제1, 제2, 및 제3 웰 영역은 절연 영역의 제2 측면 상에 배치되어 상호 접속되고, 제1 및 제2 웰 영역은 HVW 영역의 제2 부분에 의해 서로에 대하여 이격되어 있다. 제3 웰 영역은 HVW 영역의 제1 부분에 의해 제1 및 제2 웰 영역으로부터 이격되어 있다.
또 다른 실시형태에 의하면, 장치는 기판; 기판 위에 있는 제1 전도성 타입의 매립 웰 영역; 매립 웰 영역 위에 있는 제1 전도성 타입의 HVW 영역; HVW 영역 위에 있는 절연 영역; 절연 영역의 제1 측면 상에 그리고 HVW 영역 위에 있는 제1 전도성 타입의 드레인 영역; 및 절연 영역의 제2 측면 상의 제1 부분과 절연 영역 위로 연장된 제2 부분을 구비한 게이트 전극;을 포함한다. 제1 전도성 타입과 반대인 제2 전도성 타입의 웰 영역은 절연 영역의 제2 측면상에 배치된다. 웰 영역은 바디(body); 및 상기 바디로부터 절연 영역을 향하여 연장되는 제1 레그와 제2 레그;를 포함하고, 바디와 제1 및 제2 레그는 HVW 영역의 3개의 에지와 접촉한다. 제1 전도성 타입의 소스 영역은 HVW 영역의 부분 위에 배치되고, 소스 영역은 웰 영역의 제1 및 제2 레그 사이에 있고, 소스 영역, 드레인 영역, 및 매립 웰 영역은 JFET를 형성한다.
실시형태와 그 장점을 상세히 설명했지만, 청구범위에 의해 규정된 바와 같은 실시형태의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 치환, 및 개조가 이루어질 수 있다는 것이 이해되어야 한다. 또한, 본 출원의 범위는 본 명세서에 기재된 프로세스와, 머신과, 제조와, 상황, 수단, 방법, 및 스텝의 조합에 대한 특정 실시형태에 한정되는 것으로 의도되지 않는다. 본 발명으로부터 통상의 기술자가 용이하게 인식할 것이므로, 여기 개시된 대응 실시형태와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일 결과를 얻는 기존의 또는 추후 개발될 프로세스, 머신, 제조, 그리고 상황, 수단, 방법 또는 스텝의 조합은 본 발명에 따라 사용될 수 있다. 따라서, 청구범위는 프로세스, 머신, 제조, 그리고 상황, 수단, 방법, 또는 스텝의 조합 등을 그 범위 내에 포함하는 것으로 의도된다. 또한, 각 청구항은 개별 실시형태를 구성하고, 다양한 청구항과 실시형태의 조합은 본 발명의 범위 내에 있다.

Claims (10)

  1. 기판;
    상기 기판 위에 있는 제1 전도성 타입의, 매립 웰 영역(buried well region);
    상기 매립 웰 영역 위에 있는 제1 전도성 타입의, 제1 고전압 웰(HVW : High Voltage Well) 영역;
    상기 제1 HVW 영역 위에 있는, 절연 영역;
    상기 절연 영역의 제1 측면 상에, 그리고 상기 제1 HVW 영역의 상면 영역 내에 있는 제1 전도성 타입의, 드레인 영역;
    상기 절연 영역의 제2 측면 상의 제1 부분과 상기 절연 영역 위로 연장된 제2 부분을 포함하는, 게이트 전극;
    상기 절연 영역의 제2 측면 상에 있고, 상기 제1 전도성 타입과 반대인 제2 전도성 타입의, 제1 웰 영역;
    제1 및 제2 웰 영역 사이에 있고, 제1 전도성 타입이며, 상기 매립 웰 영역에 접속된, 제2 HVW 영역; 및
    상기 제2 HVW 영역의 상면 영역 내에 있는 제1 전도성 타입의, 소스 영역;
    을 포함하고,
    상기 소스 영역, 상기 드레인 영역, 및 상기 매립 웰 영역은 접합형 전계 효과 트랜지스터(JFET : Junction Field-Effect Transistor)를 형성하는, 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 웰 영역은 상기 매립 웰 영역에서 흐르는 전류를 핀치-오프(pinch-off)하도록 구성된, 장치.
  3. 제1항에 있어서,
    상기 제1 HVW 영역과 상기 매립 웰 영역 사이에 있고 제2 전도성 타입이며 상기 제1 웰 영역에 접속된 매립 웰 층(buried well layer)을 더 포함하는, 장치.
  4. 제1항에 있어서,
    상기 매립 웰 영역 위에 있고, 제1 HVW 영역의 부분에 의해 상기 제1 웰 영역으로부터 이격되어(spaced apart) 있는 제3 웰 영역을 더 포함하고,
    상기 드레인 영역과 상기 소스 영역에 대하여 그 사이에서 접촉하여 접속된 연속적인(continuous) HVW 영역을 형성하기 위해, 상기 제1 HVW 영역이 상기 제2 HVW 영역에 접속된, 장치.
  5. 제1항에 있어서,
    상기 제1 및 제2 웰 영역은 상기 제2 HVW 영역과 상기 소스 영역을 전체적으로 둘러싸는 연속적인 웰 링(continuous well ring)의 부분인, 장치.
  6. 기판;
    상기 기판 위에 있는 제1 전도성 타입의, 매립 웰 영역;
    상기 매립 웰 영역 위에 있는 제1 전도성 타입의, 고전압 웰(HVW) 영역;
    상기 HVW 영역 위에 있는, 절연 영역;
    상기 절연 영역의 제1 측면 상에 있고, 상기 HVW 영역 위에 있는 제1 전도성 타입의, 드레인 영역;
    상기 절연 영역의 제2 측면 상의 제1 부분과 상기 절연 영역 위로 연장된 제2 부분을 포함하는, 게이트 전극;
    상기 드레인 영역, 및 상기 매립 웰 영역과 함께 접합형 전계 효과 트랜지스터(JFET)를 형성하는 소스 영역으로서, 상기 HVW 영역의 제1 부분 위에 있는 제1 전도성 타입의, 소스 영역;
    상기 절연 영역의 제2 측면 상에 있고, 서로 상호 접속되며, 제1 전도성 타입과 반대인 제2 전도성 타입의, 제1, 제2, 및 제3 웰 영역;
    을 포함하고,
    상기 제1 및 제2 웰 영역은 상기 HVW 영역의 제2 부분에 의해 서로에 대하여 이격되어 있고, 상기 제3 웰 영역은 상기 HVW 영역의 제1 부분에 의해 상기 제1 및 제2 웰 영역으로부터 이격되어 있는, 장치.
  7. 제6항에 있어서,
    상기 JFET는 소스-드레인 전류를 구비하도록 구성되고,
    상기 소스-드레인 전류는,
    상기 HVW 영역의 제2 부분을 통해 흐르는 제1 부분; 및
    상기 매립 웰 영역을 통해 흐르는 제2 부분;
    을 포함하고,
    상기 소스-드레인 전류의 제2 부분은 상기 기판의 상면에 수직인 수직 방향으로 상기 HVW 영역의 제1 부분을 통해 흐르는, 장치.
  8. 기판;
    상기 기판 위에 있는 제1 전도성 타입의, 매립 웰 영역;
    상기 매립 웰 영역 위에 있는 제1 전도성 타입의, 고전압 웰(HVW) 영역;
    상기 HVW 영역 위에 있는 절연 영역;
    상기 절연 영역의 제1 측면 상에 있고, 상기 HVW 영역 위에 있는 제1 전도성 타입의, 드레인 영역;
    상기 절연 영역의 제2 측면 상의 제1 부분과 상기 절연 영역 위로 연장된 제2 부분을 포함하는, 게이트 전극;
    상기 절연 영역의 제2 측면 상에 있고, 제1 전도성 타입과 반대인 제2 전도성 타입인 웰 영역으로서, 바디(body)와, 상기 바디로부터 상기 절연 영역을 향하여 연장되는 제1 레그(leg) 및 제2 레그를 포함하고, 상기 바디와 상기 제1 및 제2 레그는 상기 HVW 영역의 3개의 에지와 접촉하는, 웰 영역; 및
    상기 HVW 영역의 부분 위에, 그리고 상기 HVW 영역의 제1 및 제2 레그 사이에 있는 제1 전도성 타입의, 소스 영역;
    을 포함하고,
    상기 소스 영영역, 상기 드레인 영역, 및 상기 매립 웰 영역은 접합형 전계 효과 트랜지스터(JFET)를 형성하는, 장치.
  9. 제8항에 있어서,
    상기 각 제1 및 제2 레그는 상기 소스 영역보다 상기 절연 영역에 근접한 부분을 포함하는, 장치.
  10. 제8항에 있어서,
    상기 JFET는 소스-드레인 전류를 구비하도록 구성되고,
    상기 소스-드레인 전류는,
    상기 웰 영역의 제1 및 제2 레그 사이를 흐르는 제1 부분; 및
    상기 매립 웰 영역을 통해 흐르는 제2 부분;
    을 포함하고,
    상기 소스-드레인 전류의 제2 부분은 상기 기판의 상면에 수직인 수직 방향으로 상기 HVW 영역을 통해 흐르는, 장치.
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