KR101389298B1 - 반도체 장치를 제작하는 방법 - Google Patents

반도체 장치를 제작하는 방법 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

재료의 이용 효율을 향상시키고, 또한, 제작 공정을 간략화하여 제작 가능한 표시장치 및 그 제작기술을 제공하는 것을 목적으로 한다. 또한, 이들의 표시장치를 구성하는 배선 등의 패턴을, 원하는 형상으로 제어성 좋게 형성할 수 있는 기술을 제공하는 것도 목적으로 한다.
마스크층을 형성할 때, 형성하고자 하는 패턴의 외측(패턴의 윤곽, 단부에 상당함)에 액상의 마스크층 형성 재료를 포함하는 조성물을 부착시켜, 프레임형의 제 1 마스크층을 형성한다. 프레임형의 제 1 마스크층의 내측의 공간을 충전하도록, 액상의 제 2 마스크층 형성 재료를 포함하는 조성물을 부착시켜 제 2 마스크층을 형성한다. 제 1 마스크층 및 제 2 마스크층은 접하여 형성되고, 제 2 마스크층의 주위를 둘러싸도록 제 1 마스크층이 형성되기 때문에, 제 1 마스크층 및 제 2 마스크층은 연속된 하나의 마스크층으로서 사용할 수 있다.

Description

반도체 장치를 제작하는 방법{A method for manufacturing a semiconductor device}
본 발명은, 인쇄법을 사용한 표시장치의 제작방법에 관한 것이다.
박막 트랜지스터(이하, 「TFT」라고도 기재함.) 및 그것을 사용한 전자회로는, 반도체막, 절연막 및 도전막 등의 각종 박막을 기판상에 적층하고, 적절하게 포토리소그래피 기술에 의해 소정의 패턴을 형성하여 제조되어 있다. 포토리소그래피 기술이란, 포토마스크라고 불리는 투명한 평판면상에 빛을 통과시키지 않은 재료로 형성한 회로 등의 패턴을, 빛을 이용하여 목적으로 하는 기판상에 전사하는 기술이고, 반도체 집적회로 등의 제조공정에 있어서 널리 사용되고 있다.
종래의 포토리소그래피 기술을 사용한 제조공정에서는, 포토레지스트라고 불리는 감광성의 유기수지재료를 사용하여 형성되는 마스크 패턴의 취급뿐이라도, 노광, 현상, 소성, 박리와 같은 다단층의 공정이 필요하게 된다. 따라서, 포토리소그래피 공정의 회수가 늘어날수록, 제조 비용은 필연적으로 올라가게 된다. 이러한 문제점을 개선하기 위해서, 포토리소그래피 공정을 삭감하여 TFT를 제조하는 것이 시도되고 있다(예를 들면, 특허문헌 1 참조.). 특허문헌 1에서는, 포토리소그래피 공정에 의해서 형성된 레지스트 마스크를, 1회 사용한 후, 팽윤에 의해 체적 팽창을 시켜서 다른 형상의 레지스트 마스크로서 다시 사용하고 있다.
[특허문헌 1]
일본 공개특허공보 2000-133636호
본 발명은, TFT 및 그것을 사용하는 전자회로 및 TFT에 의해서 형성되는 표시장치의 제조공정에 있어서 포토리소그래피 공정의 회수를 삭감하여, 제조공정을 간략화하여, 1변이 1미터를 넘는 대면적의 기판에도, 저렴한 비용으로 수율(收率) 좋게 제조할 수 있는 기술을 제공하는 것을 목적으로 한다.
또한, 본 발명은, 그 표시장치를 구성하는 배선 등의 구성물을, 소망의 형상으로 제어성 좋게 형성할 수 있는 기술을 제공하는 것도 목적으로 한다.
본 발명은, 박막을 소망의 패턴으로 가공할 때에 사용하는 마스크층을, 포토리소그래피 공정을 사용하지 않고 선택적으로 소망의 형상을 갖도록 형성한다. 특히 마스크층의 형상은 가공되는 박막의 형상에 크게 영향을 주기 때문에, 변형이나 형성 위치 어긋남 등의 형상 불량 및 제어성 부족은 얻어지는 표시장치의 수율이나 신뢰성을 저하시키는 원인이 된다.
본 발명에서는, 액상의 조성물을 피형성 영역에 부착시킨 후, 소성, 건조 등에 의해서 고화시켜 마스크층을 형성한다. 이러한 방법의 경우, 마스크층의 형상이나 형성 영역의 정확성을 높이기 위해서는, 액상의 조성물을 피형성 영역에 미세하고 또 정확한 패턴으로 부착시킬 필요가 있다. 특히, 회로를 형성하기 위한 배선층을 위한 마스크층을 형성할 때, 배선층의 피형성 영역의 위치 어긋남은, 단락(short) 등 전기적 특성에 악영향을 준다.
따라서, 본 발명에서 나타내는 마스크층 형성 방법으로서는, 마스크층을 형성할 때, 적어도 2공정 이상으로 나누어 형성한다. 마스크층을 형성할 때, 형성하고자 하는 패턴의 외측(패턴의 윤곽, 단부에 상당함)에 액상의 마스크층 형성 재료를 포함하는 조성물을 부착시켜, 프레임형의 제 1 마스크층을 형성한다. 제 1 마스크층은 프레임처럼 닫혀진 영역으로 하는 것이 바람직하다. 다음에 프레임형의 제 1 마스크층의 내측의 공간을 충전하도록, 액상의 제 2 마스크층 형성 재료를 포함하는 조성물을 부착시켜 제 2 마스크층을 형성한다. 제 1 마스크층 및 제 2 마스크층은 접하여 형성되고, 제 2 마스크층의 주위를 둘러싸도록 제 1 마스크층이 형성되기 때문에, 제 1 마스크층 및 제 2 마스크층은 연속된 하나의 마스크층으로서 사용할 수 있다.
액상의 조성물을 사용하여 마스크층 등을 형성하는 경우, 조성물의 점도나 고화할 때의 건조조건(온도나 압력 등), 피형성 영역과의 젖음성 등에 의해서, 형성되는 마스크층의 형상은 크게 영향을 받는다. 따라서, 낮은 점도이거나, 피형성 영역과의 젖음성이 높으면, 액상의 조성물은 피형성 영역으로 넓게 젖어 버리는, 한편, 높은 점도이거나, 피형성 영역과의 젖음성이 낮으면, 반대로 마스크층 내부나 표면에 공간(핀홀이라고도 함) 및 요철을 갖고 평탄성이 나빠져 버린다는 문제가 생길 수 있다.
따라서, 본 발명에서는, 마스크층의 형성 영역의 윤곽을 결정하는 제 1 마스크층을 비교적 점도가 높고, 피형성 영역에 대하여 젖음성이 낮은 조성물을 부착시켜 형성하면, 소망의 패턴의 윤곽이 되는 측단부가 제어성 좋게 형성할 수 있다. 제 1 마스크층의 범위 내에는 점도가 낮고, 피형성 영역에 대하여 젖음성이 높은 액상의 조성물을 부착시켜 형성하면, 내부나 표면의 기포 등에 기인하는 공간이나 요철 등이 경감되어, 평탄성이 높은 균일한 마스크층을 형성할 수 있다. 따라서, 마스크층을 마스크층 외측과 내측을 분리하여 만듦으로써, 제어성 좋게 소망의 패턴을 갖는 평탄성 및 결함이 경감된 마스크층을 형성할 수 있다.
또한, 절연층을 개재하여 도전층끼리를 전기적으로 접속하는 경우, 절연층에 개구(소위 콘택트홀이 됨)를 형성한다. 이 경우, 절연층상에 마스크층을 형성하지 않고, 레이저광의 조사에 의해서 선택적으로 개구를 형성한다. 제 1 도전층 및 제 1 도전층상에 절연층을 적층하고, 제 1 도전층 및 절연층의 적층에 있어서 개구를 형성하는 영역에 선택적으로, 절연층측으로부터 레이저광을 조사한다. 레이저광은 절연층을 투과하지만, 제 1 도전층에 흡수된다. 제 1 도전층은 흡수한 레이저광의 에너지에 의해서 가열되어 증발하고, 위에 적층하고 있는 절연층을 파괴한다. 따라서, 제 1 도전층 및 절연층에 개구가 형성되고, 절연층하의 도전층의 일부가 개구의 측벽 및 저면(또는 측벽만)에 노출된다. 노출된 제 1 도전층과 접하도록 개구에 제 2 도전층을 형성함으로써, 제 1 도전층 및 제 2 도전층은 절연층을 개재하여 전기적으로 접속할 수 있다. 요컨대, 본 발명에 있어서는, 도전층상에 형성된 절연층으로의 개구 형성을, 도전층에 레이저광을 조사하여, 레이저 어브레이전(abrasion)에 의해서 도전층의 레이저 조사 영역을 증발시켜, 절연층에 개구를 형성한다.
레이저광에 의해서 선택적으로 개구를 형성할 수 있기 때문에 마스크층을 형성하지 않아도 좋고 공정 및 재료를 삭감할 수 있다. 또한 레이저광은 대단히 작은 스폿에 집광할 수 있기 때문에, 가공해야 할 도전층 및 절연층을 소정의 형상으로 높은 정밀도로 가공할 수 있고, 또 단시간에 순간적으로 레이저광으로 가열되기 때문에, 가공영역 이외의 영역을 거의 가열하지 않아도 된다는 이점이 있다.
본 발명은 표시기능을 갖는 장치인 표시장치에도 사용할 수 있고, 본 발명을 사용하는 표시장치에는, 일렉트로루미네선스(이하 「EL」이라고도 함.)라고 불리는 발광을 발현하는 유기물, 무기물, 또는 유기물과 무기물의 혼합물을 포함하는 층을, 전극간에 개재시킨 발광소자와 TFT가 접속된 발광 표시 장치나, 액정재료를 갖는 액정소자를 표시소자로서 사용하는 액정표시장치 등이 있다.
본 발명의 표시장치의 제작방법의 하나는, 도전막을 형성하고, 도전막상에 제 1 마스크 형성 재료를 포함하는 조성물을 토출하여 프레임형의 제 1 마스크층을 형성하고, 프레임형의 제 1 마스크층으로 둘러싸인 영역에, 제 2 마스크 형성 재료를 포함하는 조성물을 토출하여 제 1 마스크층의 범위 내에 제 2 마스크층을 형성하고, 제 1 마스크층 및 제 2 마스크층을 사용하여 도전막을 가공하여 도전층을 형성한다.
본 발명의 표시장치의 제작방법의 하나는, 도전막을 형성하고, 도전막상에 제 1 마스크 형성 재료를 포함하는 조성물을 토출하여 프레임형의 제 1 마스크층을 형성하고, 프레임형의 제 1 마스크층으로 둘러싸인 영역에, 제 2 마스크 형성 재료를 포함하는 조성물을 토출하여 제 1 마스크층의 범위 내에 제 2 마스크층을 형성하고, 제 1 마스크층 및 제 2 마스크층을 사용하여 도전막을 가공하여 도전층을 형성하고, 제 1 마스크 형성 재료를 포함하는 조성물의 점도는 제 2 마스크 형성 재료를 포함하는 조성물의 점도보다 높다.
본 발명의 표시장치의 제작방법의 하나는, 도전막을 형성하고, 도전막상에 제 1 마스크 형성 재료를 포함하는 조성물을 토출하여 프레임형의 제 1 마스크층을 형성하고, 프레임형의 제 1 마스크층으로 둘러싸인 영역에, 제 2 마스크 형성 재료를 포함하는 조성물을 토출하여 제 1 마스크층의 범위 내에 제 2 마스크층을 형성하고, 제 1 마스크층 및 제 2 마스크층을 사용하여 도전막을 가공하여 도전층을 형성하고, 제 1 마스크 형성 재료를 포함하는 조성물의 도전막에 대한 젖음성은, 제 2 마스크 형성 재료를 포함하는 조성물의 도전막에 대한 젖음성보다 낮다.
상기 구성에 있어서, 제 1 마스크층 형성 재료를 포함하는 조성물 및 제 2 마스크층 형성 재료를 포함하는 조성물은 연속적으로 토출되어도 좋고, 액적의 상태로 간헐적으로 토출되어도 좋다. 예를 들면, 마스크층의 외측에 프레임형으로 위치하는 제 1 마스크층을 형성할 때는, 제 1 마스크 형성 재료를 포함하는 조성물은 연속적으로 토출하고, 프레임형의 제 1 마스크층 내를 충전하도록 형성되는 제 2 마스크층을 형성할 때는, 제 2 마스크 형성 재료를 포함하는 조성물은 간헐적으로 토출한다고 하여도 좋다. 이와 같이 형성하는 패턴에 의해서, 액상의 조성물의 토출 방법을 다르게 하여도 좋다.
또한, 별도 공정에서 형성되는 제 1 마스크층 및 제 2 마스크층은, 막두께가 거의 동일 정도이거나 달라도 좋다. 예를 들면 앞 공정에서 형성되는 제 1 마스크층은 프레임형이기 때문에, 제 1 마스크층의 프레임의 높이(막두께)보다 낮은 높이로 제 2 마스크층 형성 재료를 포함하는 조성물을 토출하여, 제 2 마스크층을 형성하면, 제 2 마스크층의 막두께보다 제 1 마스크층의 막두께를 크게 할 수 있다.
상기에서 형성하는 도전층은, 표시장치를 구성하는 어느 도전층에 사용할 수 있다. 예를 들면 배선층, 게이트 전극층, 소스 전극층, 드레인 전극층, 및 화소 전극층 등에 사용할 수 있다. 또한, 상기 프레임형의 제 1 마스크층 및 제 1 마스크층 내측에 형성되는 제 2 마스크층과 같은 마스크층은, 도전막의 가공 이외에도 표시장치에 있어서, 소망의 형상으로 가공할 때는 자유롭게 사용할 수 있다. 예를 들면, 반도체층, 격벽으로서 기능하는 절연층 등의 패턴 가공에도 사용할 수 있다.
본 발명의 표시장치의 제작방법의 하나는, 도전층을 형성하여, 도전층상에 절연층을 형성하고, 도전층 및 절연층에 선택적으로 레이저광을 조사하여 도전층의 조사 영역의 일부 및 절연층의 조사 영역을 제거하여 도전층 및 절연층에 개구를 형성하고, 개구에 도전층과 접하도록 도전막을 형성한다.
본 발명의 표시장치의 제작방법의 하나는, 제 1 도전층 및 제 1 도전층상에 제 2 도전층을 형성하고, 제 1 도전층 및 제 2 도전층상에 절연층을 형성하고, 제 1 도전층, 제 2 도전층 및 절연층에 선택적으로 레이저광을 조사하고, 제 2 도전층의 조사 영역 및 절연층의 조사 영역을 제거하여 제 2 도전층 및 절연층에 개구를 형성하고, 개구에 제 1 도전층 및 제 2 도전층과 접하도록 도전막을 형성한다.
상기 구성에 있어서 개구를 형성하는 도전층으로서 크롬, 몰리브덴, 니켈, 티타늄, 코발트, 동, 또는 알루미늄 중 일종 또는 복수를 사용하여 형성할 수 있다. 또한, 개구를 형성하는 절연층은 레이저광을 투과하는 재료, 예를 들면 투광성의 유기수지 등을 사용하여 형성할 수 있다.
본 발명에 의해, 표시장치 등을 구성하는 배선 등의 구성물을, 소망의 형상으로 형성할 수 있다. 또한 복잡한 포토리소그래피 공정을 경감하여, 간략화된 공정에서 표시장치를 제작할 수 있기 때문에, 재료의 손실이 적고, 비용 절감도 달성할 수 있다. 따라서 고성능, 고신뢰성의 표시장치를 수율(收率) 좋게 제작할 수 있다.
도 1은 본 발명을 설명하는 개념도.
도 2는 본 발명을 설명하는 개념도.
도 3은 본 발명을 설명하는 개념도.
도 4는 본 발명을 설명하는 개념도.
도 5는 본 발명을 설명하는 개념도.
도 6은 본 발명을 설명하는 개념도.
도 7은 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 8은 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 9는 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 10은 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 11은 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 12는 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 13은 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 14는 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 15는 본 발명의 표시장치를 설명하는 도면.
도 16은 본 발명의 표시모듈의 구성예를 설명하는 단면도.
도 17은 본 발명의 표시장치를 설명하는 도면.
도 18은 본 발명의 표시장치를 설명하는 도면.
도 19는 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 20은 본 발명의 표시모듈의 구성예를 설명하는 단면도.
도 21은 본 발명의 표시장치를 설명하는 도면.
도 22는 본 발명에 적용할 수 있는 발광소자의 구성을 설명하는 도면.
도 23은 본 발명에 적용할 수 있는 발광소자의 구성을 설명하는 도면.
도 24는 본 발명에 적용할 수 있는 발광소자의 구성을 설명하는 도면.
도 25는 본 발명의 표시장치의 상면도.
도 26은 본 발명의 표시장치의 상면도.
도 27은 본 발명이 적용되는 전자기기의 주요한 구성을 도시하는 블록도.
도 28은 본 발명이 적용되는 전자기기를 도시하는 도면.
도 29는 본 발명이 적용되는 전자기기를 도시하는 도면.
도 30은 본 발명에 적용할 수 있는 액적 토출 장치의 구성을 설명하는 도면.
도 31은 본 발명에 적용할 수 있는 레이저 직접 묘화 장치의 구성을 설명하는 도면.
도 32는 본 발명의 표시패널에 있어서 주사선측 구동회로를 TFT로 형성하는 경우의 회로 구성을 설명하는 도면.
도 33은 본 발명의 표시패널에 있어서 주사선측 구동회로를 TFT로 형성하는 경우의 회로 구성을 설명하는 도면(시프트 레지스터회로).
도 34는 본 발명의 표시패널에 있어서 주사선측 구동회로를 TFT로 형성하는 경우의 회로 구성을 설명하는 도면(버퍼회로).
도 35는 본 발명을 설명하는 개념도.
도 36은 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 37은 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 38은 본 발명의 표시장치의 제작방법을 설명하는 도면.
발명을 실시하기 위한 최량의 형태
본 발명의 실시형태에 관해서, 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 여러 가지로 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 동일 기능을 갖는 부분에는 동일 부호를 다른 도면간에서 공통적으로 사용하며, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 보다 간략화한 공정에서 저렴한 비용으로 제작하는 것을 목적으로 한 표시장치의 제작방법에 관해서, 도 1 및 도 2를 사용하여 설명한다.
본 발명은, 배선층 또는 전극을 형성하는 도전층이나, 소정의 패턴에 형성하기 위한 마스크층 등 표시장치 등을 제작하기 위해서 필요한 구성물 중, 적어도 하나 또는 그 이상을, 선택적으로 소망의 형상으로 형성 가능한 방법에 의해 형성하여 표시장치를 제작하는 것을 특징으로 하는 것이다. 본 발명에 있어서, 구성물(패턴이라고도 함)이란, 박막 트랜지스터나 표시장치를 구성하는, 배선층, 게이트 전극층, 소스 전극층, 드레인 전극층 등의 도전층, 반도체층, 마스크층, 절연층 등을 말하며, 소정의 형상을 갖고 형성되는 모든 구성 요소를 포함한다. 선택적으로 소망의 패턴으로 형성물을 형성 가능한 방법으로서, 특정한 목적으로 조합된 조성물의 액적을 선택적으로 토출(분출)하여 소정의 패턴으로 도전층이나 절연층 등을 형성하는 것이 가능한, 액적토출(분출)법(그 방식에 따라서는, 잉크젯법이라고도 불림.)을 사용한다. 또한, 구성물이 소망의 패턴으로 전사, 또는 묘사할 수 있는 방법, 예를 들면 각종 인쇄법(스크린(공판) 인쇄, 오프셋(평판) 인쇄, 철판 인쇄나 그라비아(오목판) 인쇄 등 소망의 패턴으로 형성되는 방법), 디스펜서법, 선택적인 도포법 등도 사용할 수 있다.
본 실시형태는, 유동체인 구성물 형성 재료를 포함하는 조성물을, 액적으로서 토출(분출)하여, 소망의 패턴으로 형성하는 방법을 사용하고 있다. 구성물의 피형성 영역에, 구성물 형성 재료를 포함하는 액적을 토출하고, 소성, 건조 등을 하여 고정화하여 소망의 패턴의 구성물을 형성한다.
액적 토출법에 사용하는 액적 토출 장치의 일 형태를 도 30에 도시한다. 액적토출수단(1403)의 개개의 헤드(1405), 헤드(1412)는 제어수단(1407)에 접속되고, 그것이 컴퓨터(1410)로 제어함으로써 미리 프로그래밍된 패턴으로 묘화할 수 있다. 묘화하는 타이밍은, 예를 들면, 기판(1400)상에 형성된 마커(1411)를 기준으로 하면 좋다. 또는, 기판(1400)의 에지를 기준으로 하여 기준점을 확정시켜도 좋다. 이것을 촬상수단(1404)에서 검출하여, 화상처리수단(1409)에서 디지털 신호로 변환한 것을 컴퓨터(1410)에서 인식하여 제어신호를 발생시켜 제어수단(1407)에 보낸다. 촬상수단(1404)으로서는, 전하결합소자(CCD)나 상보형 금속산화물 반도체를 이용한 이미지 센서 등을 사용할 수 있다. 물론, 기판(1400)상에 형성되어야 할 패턴의 정보는 기억매체(1408)에 격납된 것이며, 이 정보를 기초로 하여 제어수단(1407)에 제어신호를 보내고, 액적토출수단(1403)의 개개의 헤드(1405), 헤드(1412)를 개별로 제어할 수 있다. 토출하는 재료는, 재료공급원(1413), 재료공급원(1414)으로부터 배관을 통해서 헤드(1405), 헤드(1412)에 각각 공급된다.
헤드(1405) 내부는, 점선(1406)이 나타내는 것처럼 액상의 재료를 충전하는 공간과, 토출구인 노즐을 갖는 구조로 되어 있다. 도시하지 않지만, 헤드(1412)도 헤드(1405)와 동일한 내부 구조를 갖는다. 헤드(1405)와 헤드(1412)의 노즐을 다른 사이즈로 형성하면, 다른 재료를 다른 폭으로 동시에 묘화할 수 있다. 하나의 헤드로, 도전성 재료나 유기, 무기재료 등을 각각 토출하여, 묘화할 수 있고, 층간막과 같은 광영역에 묘화하는 경우는, 스루풋을 향상시키기 때문에 복수의 노즐로부터 동재료를 동시에 토출하여, 묘화할 수 있다. 대형기판을 사용하는 경우, 헤드(1405), 헤드(1412)는 기판상을, 화살표의 방향으로 자유롭게 주사하여, 묘화하는 영역을 자유롭게 설정할 수 있고, 동일한 패턴을 한 장의 기판에 복수 묘화할 수 있다.
액적 토출법을 사용하여 도전층을 형성하는 경우, 입자형으로 가공된 도전성 재료를 포함하는 조성물을 토출하고, 소성에 의해서 융합이나 융착 접합시켜 고화함으로써 도전층을 형성한다. 이와 같이 도전성 재료를 포함하는 조성물을 토출하여, 소성함으로써 형성된 도전층(또는 절연층)에 있어서는, 스퍼터법 등으로 형성한 도전층(또는 절연층)이, 대부분은 주상(柱狀)구조를 나타내는 것에 대하여, 대부분의 입자계(粒界)를 갖는 다결정상태를 나타내는 경우가 많다.
본 발명의 실시형태의 개념을 도전층의 형성 방법을 사용하여, 도 1및 도 2에 의해 설명한다. 도 1a2 내지 도 2e2는, 도전층의 상면도이고, 도 1a1 내지 도 1e1은 도 1a2 내지 도 1e2에 있어서의 선 Y-Z의 단면도이다.
도 1a1, 도 1a2에 도시하는 바와 같이, 기판(700)상에, 도전막(701)을 형성한다.
본 발명은, 박막을 소망의 패턴으로 가공할 때에 사용하는 마스크층을, 포토리소그래피 공정을 사용하지 않고 선택적으로 소망의 형상을 갖도록 형성한다. 특히 마스크층의 형상은 가공되는 박막의 형상에 크게 영향을 주기 때문에, 변형이나 형성 위치 어긋남 등의 형상 불량 및 제어성 부족은 얻어지는 표시장치의 수율이나 신뢰성을 저하시키는 원인이 된다.
본 발명에서는, 액상의 조성물을 피형성 영역에 부착시킨 후, 소성, 건조 등에 의해서 고화시켜 마스크층을 형성한다. 이러한 방법의 경우, 마스크층의 형상이나 형성 영역의 정확성을 높이기 위해서는, 액상의 조성물을 피형성 영역에 미세하고 또 정확한 패턴으로 부착시킬 필요가 있다. 특히, 회로를 형성하기 위한 배선층을 위한 마스크층을 형성할 때, 배선층의 피형성 영역의 위치 어긋남은, 단락 등 전기적 특성에 악영향을 준다.
따라서, 본 발명에서 나타내는 마스크층 형성 방법으로서는, 마스크층을 형성할 때, 적어도 2공정 이상으로 나누어 형성한다. 마스크층을 형성할 때, 형성하고자 하는 패턴의 외측(패턴의 윤곽, 단부에 상당함)에 액상의 제 1 마스크층 형성 재료를 포함하는 조성물을 부착시켜, 프레임형의 제 1 마스크층을 형성한다. 제 1 마스크층은 프레임과 같이 닫혀진 영역으로 하는 것이 바람직하다. 본 실시형태에 있어서는, 도전막(701)상에 액적 토출 장치(702a, 702b)를 사용하여 액상의 마스크층 형성 재료를 포함하는 조성물을 토출하고, 제 1 마스크층(703; 703a, 703b)을 형성한다. 제 1 마스크층(703)은 가공하고자 하는 도전층의 패턴의 단부의 윤곽을 찾아가도록 닫혀진 프레임형으로 형성된다(도 1b1, 도 1b2 참조.).
다음에 프레임형의 제 1 마스크층의 내측의 공간을 충전하도록, 액상의 제 2 마스크층 형성 재료를 포함하는 조성물을 부착시켜 제 2 마스크층을 형성한다. 본 실시형태에 있어서는, 고리(링)형의 제 1 마스크층(703)의 내측을 충전하도록 액적 토출 장치(704)를 사용하여, 액상의 제 2 마스크층 형성 재료를 포함하는 조성물을 토출하여, 제 2 마스크층(705)을 형성한다(도 1c1, 도 1c2 참조.) 제 1 마스크층 및 제 2 마스크층은 접하여 형성되고, 제 2 마스크층의 주위를 둘러싸도록 제 1 마스크층(703)이 형성되기 때문에, 제 1 마스크층(703) 및 제 2 마스크층(705)은 연속된 하나의 마스크층으로서 사용할 수 있다.
액상의 조성물을 사용하여 마스크층 등을 형성하는 경우, 조성물의 점도나 고화할 때의 건조조건(온도나 압력 등), 피형성 영역과의 젖음성 등에 의해서, 형성되는 마스크층의 형상은 크게 영향을 받는다. 따라서, 낮은 점도이거나, 피형성 영역과의 젖음성이 높으면, 액상의 조성물은 피형성 영역으로 넓게 젖어 버리는, 한편, 높은 점도이거나, 피형성 영역과의 젖음성이 낮으면, 반대로 마스크층 내부나 표면에 공간(핀홀이라고도 함) 및 요철을 갖고 평탄성이 나빠져 버리는 문제가 생길 수 있다. 마스크층의 형상이 가공하는 박막의 패턴형상에 반영되기 때문에, 마스크층 표면의 평탄성이 나쁘면 얻어지는 도전층이나 절연층 등의 형성물의 평탄성에도 불량을 줄 수 있다. 또한 마스크층에 핀홀 등의 결함을 가지면, 에칭 처리시의 에칭가스 또는 에천트 등이 그 결함에 진입하여, 도전막의 에칭영역 이외의 영역을 에칭하여 버려, 결과적으로 형상 불량의 형성물이 되어 버린다.
따라서, 본 발명에서는, 마스크층의 형성 영역의 윤곽을 결정하는 제 1 마스크층(703)을 비교적 점도가 높고, 피형성 영역에 대하여 젖음성이 낮은 조성물을 부착시켜 형성하면, 소망의 패턴의 윤곽이 되는 측단부를 제어성 좋게 형성할 수 있다. 제 1 마스크층(703)의 범위 내에는 점도가 낮고, 피형성 영역에 대하여 젖음성 높은 액상의 조성물을 부착시켜 형성하면, 내부나 표면에 기포 등에 기인하는 공간이나 요철 등이 경감되고, 평탄성이 높은 균일한 제 2 마스크층(705)을 형성할 수 있다. 따라서, 마스크층을 마스크층 외측(제 1 마스크층(703))과 내측(제 2 마스크층(705))을 분리하여 만듦으로써, 제어성 좋게 소망의 패턴을 갖는 평탄성 및 결함이 경감된 마스크층을 형성할 수 있다.
제 1 마스크층(703) 및 제 2 마스크층(705)을 사용하여, 도전막(701)을 가공하여, 도전층(706)을 형성한다(도 1d1, 도 1d2 참조.). 제 1 마스크층(703) 및 제 2 마스크층(705)을 제거하여, 소망의 형상으로 가공된 도전층(706)을 노출시킨다(도 1e1, 도 1e2 참조.).
본 실시형태에서는 가공을 위한 마스크층은 조성물을 선택적으로 토출하여 형성한다. 이와 같이 선택적으로 마스크층을 형성하면 가공 공정이 간략화되는 효과가 있다.
제 1 마스크층 형성 재료를 포함하는 조성물 및 제 2 마스크층 형성 재료를 포함하는 조성물은 연속적으로 토출되어도 좋고, 액적의 상태로 간헐적으로 토출되어도 좋다. 예를 들면, 마스크층의 외측에 프레임형으로 위치하는 제 1 마스크층을 형성할 때는, 제 1 마스크층 형성 재료를 포함하는 조성물은 연속적으로 토출하고, 프레임형의 제 1 마스크층 내를 충전하도록 형성되는 제 2 마스크층을 형성할 때는, 제 2 마스크층 형성 재료를 포함하는 조성물은 간헐적으로 토출하는 것으로 하여도 좋다. 이와 같이 형성하는 패턴에 의해서, 액상의 조성물의 토출 방법을 다르게 하여도 좋다. 액상의 조성물의 토출 방법의 예를 도 6a 내지 도 6c에 도시한다.
도 6a에 있어서, 기판(760)상에 도전막(761)이 형성되어 있고, 액적 토출 장치(763)에 의해 마스크층 형성 재료를 포함하는 조성물이 토출되고, 마스크층(764)이 형성되어 있다. 도 6a에 있어서, 마스크층 형성 재료를 포함하는 조성물은 간헐적으로 토출되어 있다.
도 6b에 있어서, 기판(765)상에 도전막(766)이 형성되어 있고, 액적 토출 장치(767)에 의해 마스크층 형성 재료를 포함하는 조성물이 토출되고, 마스크층(768)이 형성되어 있다. 도 6b에 있어서, 마스크층 형성 재료를 포함하는 조성물은 연속적으로 토출되어 있다.
도 6c는 동일기판(770)상에 설치된 도전막(771)에 있어서, 형성되는 마스크층의 형상에 따라서, 간헐적으로 마스크층 형성 재료를 포함하는 조성물이 토출되는 영역과, 연속적으로 마스크층 형성 재료를 포함하는 조성물이 토출되는 영역이 분리되어 만들어지는 예이다. 도 6c에 있어서, 액적 토출 장치(774)는 마스크층 형성 재료를 포함하는 조성물은 연속적으로 토출되어 마스크층(775)을 형성하고, 한편 액적 토출 장치(772)는 마스크층 형성 재료를 포함하는 조성물을 간헐적으로 토출하여 마스크층(773)을 형성하고 있다. 이와 같이 액상의 조성물의 토출 방법은 형성하는 마스크층의 형상에 따라서 적절하게 설정할 수 있다.
마스크층은, 에폭시수지, 페놀수지, 노볼락수지, 아크릴수지, 멜라민수지, 우레탄수지 등의 수지재료를 사용한다. 또한, 벤조사이클로부텐, 파릴렌, 플루오르화아릴렌에테르, 투과성을 갖는 폴리이미드 등의 유기재료, 실록산계 중합체 등의 중합에 의해서 생긴 화합물 재료, 수용성 호모중합체와 수용성 공중합체를 포함하는 조성물 재료 등을 사용하여 액적 토출법으로 형성한다. 또는, 감광제를 포함하는 시판의 레지스트재료를 사용하여도 좋고, 예를 들면, 포지티브형 레지스트 또는 네거티브형 레지스트를 사용하여도 좋다. 어느 재료를 사용한다고 해도, 그 표면 장력과 점도는, 용매의 농도를 조정하는, 계면활성제 등을 더하는 등으로 적절하게 조정한다.
도전막(701)의 가공은, 드라이에칭 또는 웨트에칭에 의해 에칭가공하면 좋다. 병행평판형 RIE 에칭법, ICP(Inductively Coupled Plasma: 유도결합형 플라즈마) 에칭법을 사용하여, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극온도 등)을 적절하게 조절함으로써, 도전층을 테이퍼형상으로 에칭할 수 있다. 또, 에칭용 가스로서는, Cl2, BCl3, SiCl4 또는 CCl4 등을 대표로 하는 염소계가스, CF4, SF6 또는 NF3 등을 대표로 하는 불소계가스 또는 O2를 적절하게 사용할 수 있다.
평탄성 및 결함이 경감된 제 1 마스크층(703) 및 제 2 마스크층(705)을 사용하기 때문에, 도전층(706)도 소망의 형상으로 제어성 좋게 형성할 수 있어, 형상 불량 등이 생기지 않는다.
본 실시형태에서는, 패턴의 윤곽을 따라서 주변 단부를 형성하는 제 1 마스크층과, 제 1 마스크층의 내부를 충전하는 제 2 마스크층과의 2공정에서 제작하는 예를 나타내지만, 외측 프레임의 제 1 마스크층을 복수의 공정에서 형성하여도 좋고, 제 1 마스크층 내를 충전하는 제 2 마스크층도 복수의 공정에서 형성하여도 좋다.
제 1 마스크층 및 제 2 마스크층의 다른 형상의 예를 도 2a 내지 도 2c에 도시한다. 도 2a 내지 도 2c는, 도 1d1에 상당한다. 도 1d에서는, 제 1 마스크층이 형성하는 범위 내에 제 2 마스크층 형성 재료를 포함하는 조성물을 프레임를 초과하지 않도록 충전하여, 제 2 마스크층을 형성하는 예이고, 제 2 마스크층의 막두께쪽이 제 1 마스크층의 막두께보다 작다. 도 2a는, 제 1 마스크층(703a, 703b)에 대하여 제 2 마스크층(715a)이 거의 같은 높이까지 충전되어 있고, 제 1 마스크층(703a, 703b)의 막두께와 제 2 마스크층(715a)의 막두께는 거의 같은 크기이다. 본 발명에 있어서, 마스크층은 액상의 조성물을 형성 영역에 부착하여, 그 후 고화함으로써 형성하기 때문에, 도 2에 도시하는 바와 같이 얻어지는 마스크층은 액체(액적)의 형상을 반영하여, 단부에 곡률을 갖는 형상(도 2의 제 1 마스크층(703a)에 보여지는 소위 돔 형상)으로 형성될 수 있다.
도 2b는, 제 2 마스크층(715b) 표면이 중심을 향하여 막두께가 커지고 있는 형상이고, 제 1 마스크층(703a, 7031)에 접하고 있는 제 2 마스크층(715b)의 측단부의 막두께는 제 1 마스크층(703a, 703b)의 막두께보다 작지만, 제 2 마스크층(715b)의 중앙부에서는, 제 1 마스크층(703a, 703b)의 막두께보다 크다. 한편, 도 2c는, 제 2 마스크층(715c) 표면이 중심을 향하여 막두께가 작아져 있는 형상이고, 제 1 마스크층(703a, 703b)에 접하고 있는 제 2 마스크층(715c)의 측단부의 막두께는 제 1 마스크층(703a, 703b)의 막두께보다 작고, 제 2 마스크층(715c)의 중앙부에서는, 제 1 마스크층(703a, 703b)의 막두께보다 더 작다. 이와 같이, 제 1 마스크층 및 제 2 마스크층의 상호의 젖음성이나 점도에 의해서 제 2 마스크층의 형상은 다양하게 변화할 수 있다. 또한, 토출 직후의 액상의 조성물의 단계와, 건조(또는 가열) 등에 의해 고화함으로써, 마스크층의 형상은 변형하게 된다. 이러한 고화 후의 형성물의 변형은, 형성 재료, 용매, 고화조건(압력, 온도, 시간) 등에 따라서 변화하기 때문에, 소망의 형상이 얻어지는 조건으로 적절하게 설정하면 좋다.
또한, 제 1 마스크층 및 제 2 마스크층을 선택적으로 형성하기 위해서, 형성 영역에 젖음성의 제어를 하여도 좋다. 형성 영역 및 형성하지 않은 영역에 젖음성의 차(差)를 갖도록 개질 처리를 하여, 제어성 좋게 제 1 마스크층을 형성하는 예를 도 3a 내지 도 3c에 도시한다.
도 1과 마찬가지로, 기판(700)상에, 소망의 형상으로 가공하는 대상물인 도전막(701)을 형성한다. 도 3a에 도시하는 바와 같이 도전막 표면의 젖음성을 선택적으로 차를 갖도록 제어한다. 본 실시형태에서는, 도전막(701)상에 젖음성이 낮은 물질을 선택적으로 형성하고, 주위보다 젖음성이 낮은(발액성이 높음) 저젖음성 영역(707a, 707b, 707c)을 형성한다. 젖음성이 낮은(발액성이 높음) 저젖음성 영역(707a, 707b, 707c)의 형성에 의해, 주위의 영역은 젖음성이 높은(친액성이 높음) 고젖음성 영역(708a, 708b)이 된다.
액상의 제 1 마스크층 형성 재료를 포함하는 조성물을 액적 토출 장치(709a, 709b)로부터 토출하여, 선택적으로 고젖음성 영역(708a, 708b)에 제 1 마스크층(710a, 710b)을 형성한다. 이와 같이, 제 1 마스크층을 형성하는 영역 이외를, 제 1 마스크층 형성 재료를 포함하는 조성물에 대한 발액영역으로 해 두면, 액상의 제 1 마스크층 형성 재료를 포함하는 조성물은 형성 영역 외로 넓게 젖지 않고서, 제어성 좋게 고젖음성 영역(708a, 708b)에만 부착하여, 제 1 마스크층을 형성할 수 있다.
그 후, 에싱이나 자외선(UV) 조사 등에 의해서 젖음성이 낮은 물질을 제거하고, 제 2 마스크층 형성 재료를 포함하는 조성물을 액적 토출 장치(711)로부터 제 1 마스크층(710a, 710b)의 범위 내에 충전하여, 제 2 마스크층(712)을 형성한다.
액상의 마스크층 형성 재료를 포함하는 조성물은, 액상이기 때문에 피형성 영역의 표면상태에 크게 영향을 받는다. 본 발명에 있어서, 액상의 조성물의 도포영역의 젖음성을 제어하는 처리를 하여도 좋다.
고체 표면의 젖음성은, 표면의 화학적 성질 및 물리적인 표면 형상(표면 거칠기)에 영향을 받는다. 액상의 조성물에 대하여, 젖음성이 낮은 물질을 형성하면 그 표면은 액상의 조성물에 대하여 젖음성이 낮은 영역(이하, 저젖음성 영역이라고도 함)이 되고, 반대로 액상의 조성물에 대하여, 젖음성이 높은 물질을 형성하면 그 표면은, 액상의 조성물에 대하여 젖음성이 높은 영역(이하, 고젖음성 영역이라고도 함)이 된다. 본 발명에 있어서 표면의 젖음성을 제어한다는 처리는, 액상의 조성물의 부착영역에, 액상의 조성물에 대하여 젖음성이 다른 영역을 형성하는 것이다.
젖음성이 다른 영역이란, 액상의 조성물에 대하여, 젖음성에 차를 갖는 영역이고, 도전성 재료를 포함하는 조성물의 접촉각이 다른 것이고, 도전성 재료를 포함하는 조성물의 접촉각이 큰 영역은 보다 젖음성이 낮은 영역(이하, 저젖음성 영역이라고도 함)이 되고, 접촉각이 작은 영역은 젖음성이 높은 영역(이하, 고젖음성 영역이라고도 함)이 된다. 접촉각이 크면, 유동성을 갖는 액상의 조성물은, 영역 표면상에서 넓어지지 않고, 조성물을 튀겨내기 때문에, 표면을 적절하지 않지만, 접촉각이 작으면, 표면상에서 유동성을 갖는 조성물은 넓어지고, 표면을 잘 젖게 하기 때문이다. 따라서, 젖음성이 다른 영역은, 표면 에너지도 다르다. 젖음성이 낮은 영역에 있어서의 표면의, 표면 에너지는 작고, 젖음성이 높은 영역 표면에 있어서의 표면 에너지는 크다.
젖음성의 차는 양 영역의 상대적인 관계이고, 조면을 갖는 층상에, 선택적으로 저젖음성 영역을 형성함으로써 젖음성이 다른 2종류의 영역을 형성할 수 있다. 선택적으로 저젖음성 영역을 형성하는 방법으로서는, 마스크층을 형성하고, 그 마스크층을 사용하여, 선택적으로 저젖음성 물질을 형성하는 방법, 마스크층을 사용하여 선택적으로 젖음성을 낮추는 표면 처리 방법 등을 사용할 수 있다. 또한, 저젖음성 영역을 형성한 후, 그 저젖음성 효과를 선택적으로 없애는 방법(젖음성이 낮은 물질의 제거나 분해) 등을 사용할 수 있다.
표면의 젖음성을 변화시켜, 제어하는 방법으로서, 광조사의 에너지에 의해서, 표면의 물질을 분해하여, 영역 표면을 개질하여, 젖음성을 변화시키는 방법이 있다. 젖음성이 낮은 물질로서, 플루오르화탄소기(플루오르화탄소쇄)를 포함하는 물질, 또는 실란 커플링제를 포함하는 물질을 사용할 수 있다. 실란 커플링제는 단분자막을 형성할 수 있기 때문에, 분해, 개질을 효율 좋게 할 수 있고, 단시간에 젖음성을 변화시킬 수 있다. 또한, 상기 단분자막은 자기조직화막이라고도 말할 수 있다. 또한, 실란커플링제는, 플루오르화탄소기(플루오르화탄소쇄)를 갖는 것뿐만 아니고, 알킬기를 갖는 것도 기판에 배열시킴으로써, 저젖음성을 나타내기 위해서, 사용하는 것이 가능하다. 또한, 젖음성이 낮은 물질로서 티타네이트 커플링제, 알루미네이트 커플링제를 사용하여도 좋다.
본 발명에 의해, 젖음성이 크게 다른 영역(젖음성에 크게 차를 갖는 영역)을 형성할 수 있기 때문에, 액상의 마스크층 형성 재료가, 피형성 영역에만 정확하게 부착한다. 따라서, 소망의 패턴으로 정확하게 마스크층을 형성할 수 있다.
젖음성이 낮은 물질로서, 플루오르화탄소기(플루오르화탄소쇄)를 포함하는 물질, 또는 실란 커플링제를 포함하는 물질을 사용할 수 있다. 실란 커플링제는, Rn-Si-X4-n(n=1,2,3)의 화학식으로 나타난다. 여기에서, R은, 알킬기 등의 비교적 불활성인 기를 포함하는 것이다. 또한, X는 할로겐, 메톡시기, 에톡시기 또는 아세톡시기 등, 기질 표면의 수산기 또는 흡착물과의 축합에 의해 결합가능한 가수분해기로 이루어진다.
또한, 실란 커플링제의 대표예로서, R에 플루오로알킬기를 갖는 불소계실란 커플링제(플루오로알킬실란(FAS))를 사용함으로써, 더욱 젖음성을 낮출 수 있다. FAS의 R은, (CF3)(CF2)x(CH2), (x: 0 이상 10 이하의 정수, y: 0 이상 4 이하의 정수)로 나타내어지는 구조를 갖고, 복수개의 R 또는 X가 Si에 결합하고 있는 경우에는, R 또는 X는 각각 전부 같거나, 달라도 좋다. 대표적인 FAS로서는, 헵타데카플루오로테트라하이드로데실트리에톡시실란, 헵타데카플루오로테트라하이드로데실트리클로로실란, 트리데카플루오로테트라하이드로옥틸트리클로로실란, 트리플루오로프로필트리메톡시실란, 트리데카플루오로옥틸트리메톡시실란 등의 플루오로알킬실란(이하, FAS라고도 함.)을 들 수 있다. 또한, 트리데카플루오로옥틸트리클로로실란 등의 가수분해기가 할로겐인 커플링제도 사용할 수 있다. 물론 예시한 화합물에 한정되는 것은 아니다.
또한, 젖음성이 낮은 물질로서 티타네이트 커플링제, 알루미네이트 커플링제를 사용하여도 좋다. 예를 들면, 이소프로필트리이소옥타노일티타네이트, 이소프로필(디옥틸피로포스페이트)티타네이트, 이소프로필트리스테아로일티타네이트, 이소프로필트리스(디옥틸포스페이트)티타네이트, 이소프로필디메타크릴이소스테아로일티타네이트, 아세토알콕시알루미늄디이소프로필레이트 등을 들 수 있다.
상기와 같은 젖음성이 낮은 물질을 피형성 영역에 막으로서 형성하기 위해서는, 액상의 물질을 증발시켜, 피형성 영역(예를 들면 기판 등)에 형성하는 기상성장법 등을 사용할 수 있다. 또한, 젖음성이 낮은 물질은 스핀 도포법, 디핑법, 액적 토출법, 인쇄법(스크린 인쇄나 오프셋 인쇄 등)을 사용하여 형성할 수도 있고, 용매에 용해한 용액으로 하여도 좋다.
젖음성이 낮은 물질을 포함하는 용액의 용매로서는, 물, 알콜, 케톤, 탄화수소계용매(지방족 탄화수소, 방향족 탄화수소, 할로겐화탄화수소 등), 및 에테르계 화합물, 및 이들의 혼합물을 사용할 수 있다. 예를 들면, 메탄올, 에탄올, 프로판올, 아세톤, 부타논, n-펜탄, n-헥산, n-헵탄, n-옥탄, n-데칸, 디사이클로펜탄, 벤젠, 톨루엔, 크실렌, 듀렌, 인덴, 테트라하이드로나프탈렌, 데카하이드로나프탈렌, 스쿠알렌, 4염화탄소, 클로로포름, 염화메틸렌, 트리클로로에탄, 디에틸에테르, 디옥산, 디메톡시에탄 또는 테트라하이드로푸란 등을 사용한다. 상기 용액의 농도는 특히 한정은 없지만, 0.001 내지 20중량%의 범위로 하면 좋다.
또한, 상기 젖음성이 낮은 물질에, 피리딘, 트리에틸아민, 디메틸아닐린 등의 아민을 혼합하여도 좋다. 또한, 포름산, 아세트산 등의 카복실산을 촉매로서 첨가하여도 좋다.
상기한 바와 같이 젖음성이 낮은 물질을 액상의 상태로 피형성 영역에 부착시키는 스핀 도포법 등을 사용하여 단분자막을 형성할 때의 처리는, 처리온도는 실온(약 25℃)으로부터 150℃, 처리시간은 수분으로부터 12시간으로 하면 좋다. 처리조건은, 젖음성이 낮은 물질의 성질, 용액의 농도, 처리온도, 처리시간에 따라서 적절하게 설정하면 좋다.
또한, 저젖음성 영역을 형성하는 용액의 조성물의 일례로서, 플루오르화탄소(플루오로카본)쇄를 갖는 재료(불소계 수지)를 사용할 수 있다. 불소계 수지로서, 폴리테트라플루오로에틸렌(PTFE; 4플루오르화에틸렌수지), 퍼플루오로알콕시알칸(PFA; 4플루오르화에틸렌퍼플루오로알킬비닐에테르공중합수지), 퍼플루오로에틸렌프로펜공중합체(PFEP; 4플루오르화에틸렌-6플루오르화프로필렌공중합수지), 에틸렌-테트라플루오로에틸렌공중합체(ETFE: 4플루오르화에틸렌-에틸렌공중합수지), 폴리비닐리덴플루오라이드(PVDF; 플루오르화비닐리덴수지), 폴리클로로트리플루오로에틸렌(PCTFE; 3플루오르화염화에틸렌수지), 에틸렌클로로트리플루오로에킬렌공중합체(ECTFE; 3플루오르화염화에틸렌-에틸렌공중합수지), 폴리테트라플루오로에틸렌-퍼플루오로디옥솔공중합체(TFE/PDD), 폴리비닐플루오라이드(PVF; 플루오르화비닐수지) 등을 사용할 수 있다.
또한, 저젖음성을 나타내지 않는(즉, 고젖음성을 나타냄) 유기재료를 사용하고, 나중에 CF4 플라즈마 등에 의한 처리를 하여, 저젖음성 영역을 형성하여도 좋다. 예를 들면, 폴리비닐알콜(PVA)과 같은 수용성 수지를, H2O 등의 용매에 혼합한 재료를 사용할 수 있다. 또한, PVA와 다른 수용성 수지를 조합하여 사용하여도 좋다. 유기재료(유기수지재료)(폴리이미드, 아크릴)나, 실록산 재료를 사용하여도 좋다. 또, 실록산 재료란, Si-0-Si 결합을 포함할 수지에 상당한다. 실록산은, 실리콘(Si)과 산소(0)의 결합으로 골격구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 아릴기)가 사용된다. 치환기로서, 플루오로기를 사용하여도 좋다. 또는 치환기로서, 적어도 수소를 포함하는 유기기와, 플루오로기를 사용하여도 좋다. 또한, 저젖음성 표면을 갖는 재료이어도, 더욱 플라즈마 처리 등을 함으로써, 젖음성을 보다 저하시킬 수 있다.
본 실시형태에서는, 마스크층의 형성을 액적토출수단을 사용하여 행한다. 액적토출수단이란, 조성물의 토출구를 갖는 노즐이나, 1개 또는 복수의 노즐을 구비한 헤드 등의 액적을 토출할 수단을 갖는 것의 총칭으로 한다. 액적토출수단이 구비하는 노즐의 직경은, 0.02 내지 100㎛(적합하게는 30㎛ 이하)로 설정하고, 상기 노즐로부터 토출되는 조성물의 토출량은 0.001pl 내지 100pl(적합하게는 0.1pl 이상 40pl 이하, 보다 바람직하게는 10pl 이하)로 설정한다. 토출량은, 노즐의 직경의 크기에 비례하여 증가한다. 또한, 피처리물과 노즐의 토출구의 거리는, 소망의 개소에 적하하기 위해서, 가능한 한 가까이해 두는 것이 바람직하고, 적합하게는 0.1 내지 3mm(적합하게는 1mm 이하) 정도로 설정한다.
토출구로부터 토출하는 조성물은, 재료를 용매에 용해 또는 분산시킨 것을 사용한다. 용매는, 아세트산부틸, 아세트산에틸 등의 에스테르류, 이소프로필알콜, 에틸알콜 등의 알콜류, 메틸에틸케톤, 아세톤 등의 유기용제 등, 또는 물을 사용한다. 조성물의 점도는 20mPa·s 이하가 적합하고, 이것은, 토출시에 건조가 발생하는 것을 방지하는, 토출구로부터 조성물을 원활하게 토출할 수 있도록 하기 위해서이다. 또한, 조성물의 표면 장력은, 40mN/m 이하가 적합하다. 단, 사용하는 용매나, 용도에 맞추어서, 조성물의 점도 등은 적절하게 조정하면 좋다. 일례로서, ITO나, 유기인듐, 유기주석을 용매에 용해 또는 분산시킨 조성물의 점도는 5 내지 20mPa·s, 은을 용매에 용해 또는 분산시킨 조성물의 점도는 5 내지20mPa·s, 금을 용매에 용해 또는 분산시킨 조성물의 점도는 5 내지 20mPa·s로 설정하면 좋다.
각 노즐의 직경이나 소망의 패턴형상 등에 의존하지만, 노즐의 막힘 방지나 고세밀의 패턴의 제작을 위해, 도전체의 입자의 직경은 가능하면 작은 쪽이 바람직하고, 적합하게는 입자직경 O.1㎛ 이하가 바람직하다. 조성물은, 전해법, 아토마이즈법 또는 습식환원법 등의 각종 방법으로 형성되는 것이고, 그 입자 사이즈는, 일반적으로 약 0.01 내지 10㎛이다. 단, 가스중 증발법으로 형성하면, 분산제로 보호된 나노입자는 약 7nm로 미세하고, 또한 이 나노입자는, 피복제를 사용하여 각 입자의 표면을 덮으면, 용제 중에 응집이 없고, 실온에서 안정하게 분산하여, 액체와 거의 같은 거동을 나타낸다. 따라서, 피복제를 사용하는 것이 바람직하다.
또한, 조성물을 토출하는 공정은, 감압하에서 행하여도 좋다. 조성물을 토출 후, 건조와 소성의 한쪽 또는 양쪽의 공정을 행한다. 건조와 소성의 공정은, 양 공정 모두 가열처리의 공정이지만, 예를 들면, 건조는 100도(℃)에서 3분간, 소성은 200 내지 550도(℃)에서 15분간 내지 60분간에서 행하는 것이며, 그 목적, 온도와 시간이 다른 것이다. 건조 공정, 소성 공정은, 상압하 또는 감압하에서, 레이저광의 조사나 순간 열어닐, 가열로 등에 의해 행한다. 또, 이 가열처리를 하는 타이밍, 가열처리의 회수는 특히 한정되지 않는다. 건조와 소성의 공정을 양호하게 하기 위해서는, 기판을 가열해 두어도 좋고, 그 때의 온도는, 기판 등의 재질에 의존하지만, 일반적으로는 100 내지 800도(℃)(바람직하게는 200 내지 550도(℃))로 한다. 본 공정에 의해, 조성물 중의 용매의 휘발, 또는 화학적으로 분산제를 제거함과 동시에, 주위의 수지가 경화 수축함으로써, 나노입자간을 접촉시켜, 융합과 융착을 가속한다.
레이저광의 조사는, 연속 발진 또는 펄스 발진의 기체 레이저 또는 고체 레이저를 사용하면 좋다. 전자의 기체 레이저로서는, 엑시머 레이저, YAG 레이저 등을 들 수 있고, 후자의 고체 레이저로서는, Cr, Nd 등이 도핑된 YAG, YVO4, GdVO4등의 결정을 사용한 레이저 등을 들 수 있다. 또, 레이저광의 흡수율의 관계로부터, 연속 발진의 레이저를 사용하는 것이 바람직하다. 또한, 펄스발진과 연속 발진을 조합한 레이저 조사방법을 사용하여도 좋다. 단, 기판의 내열성에 의해서는, 레이저광의 조사에 의한 가열처리는, 상기 기판을 파괴하지 않도록, 수마이크로초로부터 수십초의 동안에서 순간적으로 행하면 좋다. 순간 열어닐(RTA)은, 불활성 가스의 분위기하에서, 자외광 내지 적외광을 조사하는 적외램프나 할로겐램프 등을 사용하여, 급격하게 온도를 상승시켜, 수분 내지 수마이크로초의 동안에서 순간적으로 열을 가하여 행한다. 이 처리는 순간적으로 행하기 때문에, 최표면의 박막만을 가열할 수 있고, 하층의 막에는 영향을 주지 않는다. 요컨대, 플라스틱기판 등의 내열성이 약한 기판에도 영향을 주지 않는다.
또한, 액적 토출법에 의해, 마스크층 등을 조성물을 토출하여 형성한 후, 그 평탄성을 높이기 위해서 표면을 압력에 의해서 프레스하여 평탄화하여도 좋다. 프레스 방법으로서는, 롤러형인 것을 표면에 주사함으로써, 요철을 평탄화하여, 요철을 경감시키는, 평탄한 판형인 것으로 표면을 수직으로 프레스하는 등으로 행하여도 좋다. 프레스할 때에, 가열공정을 행하여도 좋다. 또한 용제 등에 의해서 표면을 연화, 또는 융해시켜 에어 나이프로 표면의 요철부를 제거하여도 좋다. 또한, CMP법을 사용하여 연마하여도 좋다. 이 공정은, 액적 토출법에 의해서 요철이 생기는 경우에, 그 표면의 평탄화하는 경우 적용할 수 있다.
본 발명에 의해, 표시장치를 구성하는 배선 등의 구성물을, 소망의 형상으로 형성할 수 있다. 또한 복잡한 포토리소그래피 공정을 경감하여, 간략화된 공정에서 표시장치를 제작할 수 있기 때문에, 재료의 손실이 적고, 비용 절감도 달성할 수 있다. 따라서 고성능, 고신뢰성의 표시장치를 수율 좋게 제작할 수 있다.
(실시형태 2)
본 실시형태에서는, 보다 간략화한 공정에서 저비용으로 제작하는 것을 목적으로 한 콘택트홀의 형성 방법에 관해서, 도 4를 사용하여 설명한다.
절연층을 개재하여 도전층끼리를 전기적으로 접속하는 경우, 절연층에 개구(소위 콘택트홀이 됨)를 형성한다. 이 경우, 절연층상에 마스크층을 형성하지 않고, 레이저광의 조사에 의해서 선택적으로 개구를 형성한다. 제 1 도전층 및 제 1 도전층상에 절연층을 적층하고, 제 1 도전층 및 절연층의 적층에 있어서 개구를 형성하는 영역에 선택적으로, 절연층측으로부터 레이저광을 조사한다. 레이저광은 절연층을 투과하지만, 제 1 도전층에 흡수된다. 제 1 도전층은 흡수한 레이저광의 에너지에 의해서 가열되어 증발하고, 위에 적층되어 있는 절연층을 파괴한다. 따라서, 제 1 도전층 및 절연층에 개구가 형성되고, 절연층하의 도전층의 일부가 개구의 측벽 및 저면(또는 측벽만)에 노출된다. 노출된 제 1 도전층과 접하도록 개구에 제 2 도전층을 형성함으로써, 제 1 도전층 및 제 2 도전층은 절연층을 개재하여 전기적으로 접속할 수 있다. 요컨대, 본 발명에 있어서는, 도전층상에 형성된 절연층으로의 개구 형성을, 도전층에 레이저광을 조사하여, 레이저 어브레이전에 의해서 도전층의 레이저 조사 영역을 증발시켜, 절연층에 개구를 형성한다.
도 4를 사용하여 구체적으로 설명한다. 본 실시형태에서는, 도 4에 도시하는 바와 같이, 기판(720)상에, 도전층(721a), 도전층(721b), 절연층(722)이 형성되어 있다.
도전층(721a), 및 도전층(721b)은 적층 구조가 되어 있고, 본 실시형태는, 도전층(721b)에 비교적 증발하기 쉬운 저융점 금속(본 실시형태에서는 크롬)을 사용하여, 도전층(721a)에는 도전층(721b)보다도 증발하기 어려운 고융점 금속(본 실시형태에서는 텅스텐)을 사용한다.
도 4b에 도시하는 바와 같이, 절연층(722)측으로부터 레이저광(723)을 선택적으로 도전층(721a), 및 도전층(721b)에 조사하여(조사 영역(724)), 조사된 에너지에 의해 도전층(721b)의 조사 영역은 증발한다. 도전층(721b)의 조사 영역상의 절연층(722)은 제거되어, 개구(725)를 형성할 수 있다. 도전층(721b)은 도전층(728a, 728b)으로 분리되고, 절연층(722)은 절연층(727a)과 절연층(727b)으로 분리된다(도 4c 참조.). 도전층(721a), 도전층(721b)이 노출된 개구(725)에 도전층(726)을 형성하고, 도전층(721a), 도전층(721b)과 도전층(726)을 전기적으로 접속할 수 있다(도 4d 참조.).
레이저광(레이저빔이라고도 함)을 처리영역에 묘화하는, 레이저빔 묘화 장치에 관해서, 도 31을 사용하여 설명한다. 본 실시형태에서는, 레이저빔을 처리영역에 직접 조사하여 처리하기 위해서, 레이저빔 직접 묘화 장치를 사용한다. 도 31에 도시하는 바와 같이 레이저빔 직접 묘화 장치(1001)는, 레이저빔을 조사할 때의 각종 제어를 실행하는 퍼스널 컴퓨터(이하, PC라고 나타냄.; 1002)와, 레이저빔을 출력하는 레이저 발진기(1003)와, 레이저 발진기(1003)의 전원(1004)과, 레이저빔을 감쇠시키기 위한 광학계(ND 필터; 1005)와, 레이저빔의 강도를 변조하기 위한 음향광학 변조기(AOM; 1006)와, 레이저빔의 단면의 확대 또는 축소를 하기 위한 렌즈, 광로를 변경하기 위한 미러 등으로 구성되는 광학계(1007), X 스테이지 및 Y 스테이지를 갖는 기판 이동 기구(1009)와, PC로부터 출력되는 제어 데이터를 디지털-아날로그 변환하는 D/A 변환부(1010)와, D/A 변환부로부터 출력되는 아날로그 전압에 따라서 음향광학 변조기(1006)를 제어하는 드라이버(1011)와, 기판 이동 기구(1009)를 구동하기 위한 구동신호를 출력하는 드라이버(1012)를 구비하고 있다.
레이저 발진기(1003)로서는, 자외광, 가시광, 또는 적외광을 발진하는 것이 가능한 레이저 발진기를 사용할 수 있다. 레이저 발진기로서는, KrF, ArF, XeCl, Xe 등의 엑시머 레이저 발진기, He, He-Cd, Ar, He-Ne, HF 등의 기체 레이저 발진기, YAG, GdVO4, YVO4, YLF, YAlO3 등의 결정에 Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm을 도프한 결정을 사용한 고체 레이저 발진기, GaN, GaAs, GaAlAs, InGaAsP 등의 반도체 레이저 발진기를 사용할 수 있다. 또, 고체 레이저 발진기에 있어서는, 기본파의 제 1 고조파 내지 제 5 고조파를 적용하는 것이 바람직하다. 레이저 발진기로부터 사출되는 레이저광의 형상이나 레이저광의 진로를 조정하기 위해서, 셔터, 미러 또는 하프 미러 등의 반사체, 실리드리컬 렌즈나 볼록 렌즈 등에 의해서 구성되는 광학계가 설치되어 있어도 좋다.
다음에, 레이저빔 직접 묘화 장치를 사용한 막의 개질 처리에 관해서 언급한다. 기판(1008)이 기판 이동 기구(1009)에 장착되면, PC(1002)는 도면 외의 카메라에 의해서, 기판에 부착되어 있는 마커의 위치를 검출한다. 이어서, PC(1002)는, 검출한 마커의 위치 데이터와, 미리 입력되어 있는 묘화 패턴 데이터에 기초하여, 기판 이동 기구(1009)를 이동시키기 위한 이동 데이터를 생성한다. 이 후, PC(1002)가, 드라이버(1011)를 통하여 음향광학 변조기(1006)의 출력 광량을 제어함으로써, 레이저 발진기(1003)로부터 출력된 레이저빔은, 광학계(1005)에 의해서 감쇠된 후, 음향광학 변조기(1006)에 의해서 소정의 광량이 되도록 광량이 제어된다. 한편, 음향광학 변조기(1006)로부터 출력된 레이저빔은, 광학계(1007)에서 광로 및 빔형을 변화시켜, 렌즈로 집광한 후, 기판상에 형성된 하지막에 상기 빔을 조사하여, 막을 개질 처리한다. 이 때, PC(1002)가 생성한 이동 데이터에 따라서, 기판 이동 기구(1009)를 X 방향 및 Y 방향으로 이동 제어한다. 이 결과, 소정의 장소에 레이저빔이 조사되고, 막의 개질 처리가 행하여진다.
단파장의 레이저광일수록, 빔직경을 짧게 집광하는 것이 가능하기 때문에, 미세한 폭의 영역을 처리하기 위해서는, 단파장의 레이저빔을 조사하는 것이 바람직하다.
또한, 레이저빔의 막 표면에서의 스폿형상은, 점형, 원형, 타원형, 직사각형, 또는 선형(엄밀하게는 가늘고 긴 직사각형상)이 되도록 광학계에서 가공되어 있다.
또한, 도 31에 도시한 장치는, 기판의 표면측으로부터 레이저광을 조사하여 노광하는 예를 나타내었지만, 광학계나 기판 이동 기구를 적절하게 변경하여, 기판의 이면측으로부터 레이저광을 조사하여 노광하는 레이저빔 묘화 장치로 하여도 좋다.
또, 여기에서는, 기판을 이동하여 선택적으로 레이저빔을 조사하고 있지만, 이것에 한정되지 않고, 레이저빔을 XY 축 방향으로 주사하여 레이저빔을 조사할 수 있다. 이 경우, 광학계(1007)에 폴리곤미러나 갈바노미터(galvanometer) 미러를 사용하는 것이 바람직하다.
도전층(721a, 721b)은 증착법, 스퍼터링법, PVD법(Physical Vapor Deposition), 감압 CVD법(LPCVD법), 또는 플라즈마 CVD법 등의 CVD법(Chemical Vapor Deposition) 등을 사용하여 형성할 수 있다. 또한, 구성물이 소망의 패턴으로 전사, 또는 묘사할 수 있는 방법, 예를 들면 각종 인쇄법(스크린(공판) 인쇄, 오프셋(평판) 인쇄, 철판 인쇄나 그라비아(오목판) 인쇄 등 소망의 패턴으로 형성되는 방법), 디스펜서법, 선택적인 도포법 등도 사용할 수 있다. 도전층(721a, 721b)으로서 크롬, 몰리브덴, 니켈, 티타늄, 코발트, 동, 텅스텐, 또는 알루미늄 중 일종 또는 복수를 사용하여 형성할 수 있다.
도 4에 있어서는, 레이저광(723)의 조사에 의해서 도전층(721b)이 증발하여, 절연층(722)에 개구(725)를 형성하고 있고, 적층되는 도전층(721a)은 잔존하는 예를 도시하였다. 절연층하에 형성된 도전층에 이르는 개구를 형성하는 다른 예를 도 5a 내지 도 5d에 도시한다.
도 5a는, 절연층하의 적층된 도전층중 상층의 도전층의 상방부만이 레이저광에 의해 레이저 어브레이전된 예이다. 기판(730)상에 도전층(731), 도전층(732), 절연층(733)이 형성되고, 도전층(732), 절연층(733)에 형성된 개구(750)에 도전층(734)이 형성되어 있다. 개구(750)에 있어서 도전층(732)이 노출되고, 도전층(734)에 접하여 전기적으로 접속하고 있다.
절연층하의 도전층은 융점이 다른 복수종의 도전층을 적층하여도 좋고, 물론 단층이어도 좋다. 절연층하의 도전층이 단층의 예를 도 5b, 도 5c에 도시한다. 도 5b는, 절연층하의 도전층의 상방부만이 레이저광에 의해 레이저 어브레이전된 예이고, 도 5c는 절연층하의 도전층에 있어서 기판(740)이 노출할 때까지 레이저 어브레이전에 의해서 제거된 예이다.
도 5b에 있어서, 기판(735)상에 도전층(736), 절연층(738)이 형성되고, 도전층(736), 절연층(738)에 형성된 개구(751)에 도전층(739)이 형성되어 있다. 개구(751)에 있어서 도전층(736)이 노출되고, 도전층(739)에 접하여 전기적으로 접속하고 있다. 도 5b와 같이 도전층의 막두께 방향에서 상방만을 부분적으로 제거하는 경우, 레이저광의 조사조건(에너지, 조사시간 등)을 제어하거나, 도전층(736)을 두껍게 형성하면 좋다.
도 5c에 있어서, 기판(740)상에 도전층(741a, 741b), 절연층(743)이 형성되고, 도전층(741a)과 도전층(741b)의 사이, 및 절연층(743)에 형성된 개구(752)에 도전층(744)이 형성되어 있다. 개구(752)에 있어서 도전층(741a, 741b)이 노출되고, 도전층(744)에 접하여 전기적으로 접속하고 있다. 도 5b와 같이, 개구 저면에 있어서 하부 도전층과 상부 도전층이 반드시 접하지 않아도 좋고, 개구의 측면에 노출된 하부 도전층에 접하도록 상부 도전층을 형성하고, 전기적으로 접속하는 구성이어도 좋다.
또한, 콘택트홀로서 기능하는 개구의 형상도 측면이 저면에 대하여 수직이 아니어도 좋고, 도 5d와 같이 개구의 측변이 테이퍼(taper)를 갖는 형상이어도 좋다. 도 5d에 있어서, 기판(745)상에 도전층(746), 도전층(747), 절연층(748)이 형성되고, 절연층(748) 및 도전층(747)에 개구(753)가 형성되어 있다. 개구(753)는 유발(乳鉢)형상이고, 개구(753) 측면은 저면에 대하여 테이퍼를 갖는 형상으로 되어 있다. 개구(753)에는 도전층(749)이 형성되어 있다.
이와 같이, 절연층에 형성된 개구에 있어서 절연층하의 하부 도전층과 절연층상의 상부 도전층을 전기적으로 접속시킨다. 본 실시형태에서는, 제 1 도전층상에 승화성이 높은 금속으로 이루어지는 제 2 도전층을 형성하고, 레이저광에 의해서 제 2 도전층을 증발시킴으로써 제 1 도전층 및 제 2 도전층상에 형성된 절연층에 개구를 형성한다. 레이저광의 조사조건(에너지 강도, 조사시간 등) 및 절연층, 도전층의 재료의 성질(열전도율, 융점, 비점 등)에 따라서 절연층 및 도전층에 형성되는 개구의 크기나 형상은 제어할 수 있다. 레이저광의 크기 및 형성되는 개구의 크기의 예를 도 35에 도시한다.
기판(300)상에, 제 1 도전층(301a; 301a1, 301a2, 301a3), 제 2 도전층(301b)이 적층하여 형성되고, 제 1 도전층(301a; 301a1,301a2,301a3) 및 제 2 도전층(301b)을 덮도록 절연층(302)이 형성되어 있다. 도 35에 있어서, 제 1 도전층(301a; 301a1, 301a2, 301a3)은 복수의 박막을 포함하는 적층 구조를 나타내고, 예를 들면, 제 1 도전층(301a1)에 티타늄, 제 1 도전층(301a2)에 알루미늄, 제 1 도전층(301a3)에 티타늄, 제 2 도전층(301b)에 크롬을 사용할 수 있다. 또한 제 1 도전층(301a3)에는 텅스텐이나 몰리브덴 등도 사용할 수 있다. 물론 제 2 도전층(301b)도 적층 구조로 할 수 있고, 동과 크롬의 적층 등을 사용할 수 있다.
절연층(302) 및 제 2 도전층(301b)에 레이저직경 L1의 레이저광(303)을 조사하고, 절연층(302) 및 제 2 도전층(301b)에 있어서 선택적으로 조사 영역(304)이 된다. 레이저광(303)의 에너지가 크면, 도 35c와 같이, 제 2 도전층(301b)에 주어지는 에너지도 커지고, 제 2 도전층(301b)에 있어서 조사 영역 및 그 주변까지 열이 전도한다. 따라서 제 2 도전층(301b)에는 레이저광(303)의 직경 L1보다 큰 직경 L2를 갖는 개구가 형성되고, 제 2 도전층(301b)상에 형성된 절연층(302)에도 개구가 형성된다. 이상과 같이, 제 2 도전층(301b)은 제 2 도전층(308a, 308b)으로 분단되고, 절연층(302)은 절연층(307a, 307b)으로 분단되고, 개구(305)가 형성된다. 제 1 도전층(301a3)이 노출된 개구(305)에 도전막(306)을 형성하고, 제 1 도전층(301a; 301a1, 301a2, 301a3) 및 제 2 도전층(308a, 308b)과 전기적으로 접속한다(도 35d 참조.).
레이저광의 직경에 따라서 결정하는 조사 영역에 대한 개구의 크기는, 레이저광의 에너지의 크기에 의존하여, 레이저광의 에너지가 제 2 도전층을 증발시키는 데 충분한 정도 크면 에너지는 조사 영역 주변까지 전달하고, 제 2 도전층을 증발하기 때문에, 제 2 도전층에 레이저광의 조사 영역보다 큰 개구를 형성한다. 반대로 레이저광의 에너지가 작으면, 제 2 도전층에는 조사 영역과 거의 같은 크기의 개구가 형성된다. 또한, 제 2 도전층에 열전도율이 높은 승화성의 금속재료를 사용하면, 레이저광의 에너지가 전달되기 쉽기 때문에 조사 영역에 대하여 큰 개구를 형성할 수 있다.
이와 같이, 레이저광의 에너지를 제어함으로써, 레이저광을 조사되는 제 2 도전층에 있어서 증발하는 범위를 제어할 수 있기 때문에, 제 2 도전층 및 절연층에 형성하는 개구의 크기도 적절하게 제어할 수 있다.
레이저광의 조사에 의해 개구를 형성한 후, 액체로 개구 부근에 잔존하는 도전성 재료나 절연성 재료(도전층 또는 절연층이 제거된 부분의 잔존물)를 세정하여, 잔존물을 제거하여도 좋다. 이 경우, 세정에 물 등의 무반응물질을 사용하여도 좋고, 절연층과 반응하는(용해함) 에천트 등의 약액을 사용하여도 좋다. 에천트를 사용하면 개구가 오버에칭되어, 먼지 등이 제거되어 표면이 보다 평탄화된다. 또한 개구를 확대할 수도 있다.
레이저광에 의해서 선택적으로 개구를 형성할 수 있기 때문에 마스크층을 형성하지 않아도 좋고 공정 및 재료를 삭감할 수 있다. 또한 레이저광은 대단히 작은 스폿에 집광할 수 있기 때문에, 가공해야 할 도전층 및 절연층을 소정의 형상으로 높은 정밀도로 가공할 수 있거나, 또한 단시간에 순간적으로 가열되기 때문에, 가공영역 이외의 영역을 거의 가열하지 않아도 좋다는 이점이 있다.
이와 같이 복잡한 포토리소그래피 공정, 마스크층의 형성을 하지 않고, 레이저광 조사에 의해서 도전층과 도전층을 전기적으로 접속하는 개구(콘택트홀)를 절연층에 형성할 수 있다.
따라서, 본 발명을 사용하여 표시장치를 제작하면, 공정을 간략화할 수 있기 때문에, 재료의 손실이 적고, 비용 절감도 달성할 수 있다. 따라서 표시장치를 수율 좋게 제작할 수 있다.
(실시형태 3)
도 25a는 본 발명에 따른 표시패널의 구성을 도시하는 상면도이고, 절연 표면을 갖는 기판(2700)상에 화소(2702)를 매트릭스상에 배열시킨 화소부(2701), 주사선측 입력단자(2703), 신호선측 입력단자(2704)가 형성되어 있다. 화소수는 여러가지 규격에 따라서 형성하면 좋고, XGA로서 RGB를 사용한 풀 컬러표시이면 1024×768×3(RGB), UXGA로서 RGB를 사용한 풀 컬러표시이면 1600×1200×3(RGB), 풀스펙 하이비전에 대응시키고, RGB를 사용한 풀 컬러표시이면 1920×1080×3(RGB)으로 하면 좋다.
화소(2702)는, 주사선측 입력단자(2703)로부터 연장되는 주사선과, 신호선측 입력단자(2704)로부터 연장되는 신호선이 교차함으로써, 매트릭스형으로 배치된다. 화소(2702)의 각각은, 스위칭소자와 그것에 접속하는 화소 전극이 구비되어 있다. 스위칭소자의 대표적인 일례는 TFT이고, TFT의 게이트 전극측이 주사선과, 소스 또는 드레인측이 신호선과 접속됨으로써, 개개의 화소를 외부로부터 입력하는 신호에 의해서 독립적으로 제어 가능하게 하고 있다.
도 25a는, 주사선 및 신호선으로 입력하는 신호를, 외장의 구동회로에 의해 제어하는 표시패널의 구성을 도시하고 있지만, 도 26a에 도시하는 바와 같이, COG(Chip on Glass) 방식에 의해 드라이버 IC(2751)를 기판(2700)상에 실장하여도 좋다. 또한 다른 실장형태로서, 도 26b에 도시하는 바와 같은 TAB(Tape Automated Bonding) 방식을 사용하여도 좋다. 드라이버 IC는 단결정 반도체기판에 형성된 것이어도 좋고, 유리기판상에 TFT로 회로를 형성한 것이어도 좋다. 도 26에 있어서, 드라이버 IC(2751)는, FPC(2750)와 접속하고 있다.
또한, 화소에 형성하는 TFT를, 결정성이 높은 다결정(미결정) 반도체로 형성하는 경우에는, 도 26b에 도시하는 바와 같이 주사선측 구동회로(3702)를 기판(3700)상에 형성할 수도 있다. 도 26b에 있어서, 3701은 화소부이고, 3704는 신호선측 입력단자이고, 신호선측 구동회로는, 도 25a와 마찬가지로 외장의 구동회로에 의해 제어한다. 본 발명에서 형성하는 TFT와 같이, 화소부(4701)에 형성하는 TFT를 이동도가 높은, 다결정(미결정) 반도체, 단결정 반도체 등으로 형성하는 경우는, 도 25c와 같이, 화소부(4701), 주사선 구동회로(4702)와, 신호선 구동회로(4704)를 기판(4700)상에 일체로 형성할 수도 있다.
본 발명의 실시형태에 관해서, 도 7 내지 도 14를 사용하여 설명한다. 보다 상세하게는, 본 발명을 적용한, 역스태거형의 박막 트랜지스터를 갖는 표시장치의 제작방법에 관해서 설명한다. 도 7 내지 도 13a는 표시장치 화소부의 상면도이고, 도 7 내지 도 13b는, 도 7 내지 도 13a에 있어서의 선 A-C에 의한 단면도, 도 13c는 선 B-D에 의한 단면도이다. 도 14a, 도 14b도 표시장치의 단면도이다.
기판(100)은, 바륨붕규산유리, 알루미노붕규산유리 등으로 이루어지는 유리기판, 석영기판, 금속기판, 또는 본 제작공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱기판을 사용한다. 또한, 기판(100)의 표면이 평탄화되도록 CMP법 등에 의해서, 연마하여도 좋다. 또, 기판(100)상에, 절연층을 형성하여도 좋다. 절연층은, CVD법, 플라즈마 CVD법, 스퍼터링법, 스핀 도포법 등의 여러가지 방법에 의해, 규소를 포함하는 산화물 재료, 질화물 재료를 사용하여, 단층 또는 적층하여 형성된다. 이 절연층은, 형성하지 않아도 좋지만, 기판(100)으로부터의 오염물질 등을 차단하는 효과가 있다.
기판(100)상에, 도전막(101)을 형성한다. 도전막(101)은, 스퍼터링법, PVD법(Physical Vapor Deposition), 감압 CVD법(LPCVD법), 또는 플라즈마 CVD법 등의 CVD법(Chemical Vapor Deposition) 등을 사용하여 형성할 수 있다. 도전막(101)은, Ag, Au, Ni, Pt, Pd, Ir, Rh, Ta, W, Ti, Mo, Al, Cu로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물 재료로 형성하면 좋다. 또한, 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막이나, AgPdCu 합금을 사용하여도 좋다. 또한, 단층구조이거나 복수층의 구조이어도 좋고, 예를 들면, 질화텅스텐(WN)막과 몰리브덴(Mo)막의 2층 구조로 하여도 좋고, 막두께 50nm의 텅스텐막, 막두께 500nm의 알루미늄과 실리콘의 합금(Al-Si)막, 막두께 30nm의 질화티타늄막을 순차 적층한 3층 구조로 하여도 좋다. 또한, 3층 구조로 하는 경우, 제 1 도전막의 텅스텐 대신에 질화텅스텐을 사용하여도 좋고, 제 2 도전막의 알루미늄과 실리콘의 합금(Al-Si)막 대신에 알루미늄과 티타늄의 합금막(Al-Ti)을 사용하여도 좋고, 제 3 도전막의 질화티타늄막 대신에 티타늄막을 사용하여도 좋다.
본 실시형태에서는, 게이트 전극층의 형성은, 도전막(101)을 형성후, 마스크층에 의해서 소망의 형상으로 가공하여 형성한다.
본 실시형태에서는 가공을 위한 마스크층은 조성물을 선택적으로 토출하여 형성한다. 이와 같이 선택적으로 마스크층을 형성하면 가공의 공정이 간략화되는 효과가 있다.
본 실시형태에서는, 마스크층의 형성 영역의 크기 및 형상에 따라서, 액적 토출 장치의 토출구로부터 조성물의 토출 방법이 다른 것을 특징으로 한다. 비교적 광범위하게 걸쳐 형성되는 게이트 배선에 상당하는 게이트 전극층을 제작하기 위한 마스크층(102; 102a, 102b)은, 도 7에 도시하는 바와 같이, 액적 토출 장치(136a, 136b)로부터의 조성물의 토출이 정지하지 않고, 연속적으로 토출시켜 형성한다. 한편, 비교적 좁은 범위에 형성되는 게이트 전극층에 상당하는 마스크층(103; 103a, 103b)은, 도 7에 도시하는 바와 같이, 액적 토출 장치(137a, 137b)로부터의 조성물을 적하하여 형성한다. 이와 같이 형성하는 패턴에 의해서, 액상의 조성물의 토출 방법을 다르게 하여도 좋다.
마스크층은, 에폭시수지, 페놀수지, 노볼락수지, 아크릴수지, 멜라민수지, 우레탄수지 등의 수지재료를 사용한다. 또한, 벤조사이클로부텐, 파릴렌, 플루오르화아릴렌에테르, 투과성을 갖는 폴리이미드 등의 유기재료, 실록산계 중합체 등의 중합에 의해서 생성된 화합물 재료, 수용성 호모중합체와 수용성 공중합체를 포함하는 조성물 재료 등을 사용하여 액적 토출법으로 형성한다. 또는, 감광제를 포함하는 시판의 레지스트재료를 사용하여도 좋고, 예를 들면, 대표적인 포지티브형 레지스트인, 노볼락수지와 감광제인 나프토퀴논디아지드 화합물, 네거티브형 레지스트인 베이스수지, 디페닐실란올 및 산 발생제 등을 사용하여도 좋다. 어느 재료를 사용한다고 해도, 그 표면 장력과 점도는, 용매의 농도를 조정하는, 계면활성제 등을 더하는 등을 하여 적절하게 조정한다.
마스크층(102; 102a, 102b), 마스크층(103; 103a, 103b)을 사용하여 도전막(101)을 가공하고, 게이트 전극층(104a, 104b, 105a, 105b)을 형성한다.
도전막(101)의 가공은, 드라이에칭 또는 웨트에칭에 의해 에칭 가공하면 좋다. ICP(Inductively Coupled Plasma: 유도결합형 플라즈마) 에칭법을 사용하여, 에칭조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극온도 등)을 적절하게 조절함으로써, 전극층을 테이퍼형상으로 에칭할 수 있다. 또, 에칭용 가스로서는, Cl2, BCl3, SiCl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6 또는 NF3등을 대표로 하는 불소계 가스 또는 O2를 적절하게 사용할 수 있다.
다음에, 게이트 전극층(104a, 104b, 105a, 105b)의 위에 게이트 절연층(106)을 형성한다. 게이트 절연층(106)으로서는, 규소의 산화물 재료 또는 질화물 재료 등의 재료로 형성하면 좋고, 적층이거나 단층이어도 좋다. 본 실시형태로서는, 질화규소막, 산화규소막의 2층의 적층을 사용한다. 또한 그것들이나, 산화질화규소막의 단층, 3층 이상으로 이루어지는 적층이어도 좋다. 적합하게는, 치밀한 막질을 갖는 질화규소막을 사용하면 좋다. 또한, 액적 토출법으로 형성되는 도전층에 은이나 동 등을 사용하는 경우, 그 위에 배리어막으로서 질화규소막이나 NiB 막을 형성하면, 불순물의 확산을 막고, 표면을 평탄화하는 효과가 있다. 또, 낮은 성막온도로 게이트 누설 전류가 적은 치밀한 절연막을 형성하기 위해서는, 아르곤 등의 희가스원소를 반응가스에 포함하여, 형성되는 절연막중에 혼입시키면 좋다.
다음에 반도체층을 형성한다. 일 도전성 형(型)을 갖는 반도체층은 필요에 따라서 형성하면 좋다. 또한 n 형을 갖는 반도체층을 형성하고, n 채널형 TFT의 NMOS구조, p 형을 갖는 반도체층을 형성한 p 채널형 TFT의 PMOS구조, n 채널형 TFT와 p 채널형 TFT의 CMOS 구조를 제작할 수 있다. 또한, 도전성을 부여하기 위해서, 도전성을 부여하는 원소를 도핑에 의해서 첨가하여, 불순물 영역을 반도체층에 형성함으로써 n 채널형 TFT, p 채널형 TFT를 형성할 수도 있다. n 형을 갖는 반도체층을 형성하는 대신에, PH3 가스에 의한 플라즈마 처리를 함으로써, 반도체층에 도전성을 부여하여도 좋다.
반도체층을 형성하는 재료는, 실란이나 게르만(germane)으로 대표되는 반도체재료가스를 사용하여 기상성장법이나 스퍼터링법으로 제작되는 어몰퍼스 반도체(이하「AS」라고도 함.), 상기 비정질 반도체를 빛에너지나 열에너지를 이용하여 결정화시킨 다결정 반도체, 또는 세미어몰퍼스(미결정 또는 마이크로크리스탈이라고도 불림. 이하「SAS」라고도 함.) 반도체 등을 사용할 수 있다. 반도체층은 각종 수단(스퍼터법, LPCVD법, 또는 플라즈마 CVD법 등)에 의해 성막할 수 있다.
SAS는, 비정질과 결정구조(단결정, 다결정을 포함함)의 중간적인 구조를 갖고, 자유에너지적으로 안정된 제 3 상태를 갖는 반도체로서, 단거리질서를 갖고 격자 일그러짐을 갖는 결정질인 영역을 포함하고 있다. 적어도 막중의 일부 영역에는, 0.5 내지 20nm의 결정영역을 관측할 수 있고, 규소를 주성분으로 하는 경우에는 라만 스펙트럼이 520cm-1보다도 저파수측으로 시프트하고 있다. X선 회절에서는 규소 결정 격자에 유래한다는 (111),(220)의 회절피크가 관측된다. 미결합수(댕글링 본드)를 종단화하기 위해서 수소 또는 할로겐을 적어도 1원자% 또는 그 이상 포함시키고 있다. SAS는, 규소를 포함하는 기체를 글로방전 분해(플라즈마 CVD)하여 형성한다. 규소를 포함하는 기체로서는, SiH4, 그 외에도 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하는 것이 가능하다. 또한 F2, GeF4를 혼합시켜도 좋다. 이 규소를 포함하는 기체를 H2, 또는, H2와 He, Ar, Kr, Ne로부터 선택된 일종 또는 복수종의 희가스원소로 희석하여도 좋다. 희석률은 2 내지 1000배의 범위, 압력은 대략 0.1Pa 내지 133Pa의 범위, 전원주파수는 1MHz 내지 120MHz, 바람직하게는 13MHz 내지 60MHz 이다. 기판 가열 온도는 300℃ 이하가 바람직하고, 100 내지 200℃의 기판 가열 온도라도 형성 가능하다. 여기에서, 주로 성막시에 들어가는 불순물 원소로서, 산소, 질소, 탄소 등의 대기성분에 유래하는 불순물은 1×1O20cm-3 이하로 하는 것이 바람직하고, 특히, 산소 농도는 5×1019cm-3 이하, 바람직하게는 1×1O19cm-3 이하가 되도록 하는 것이 바람직하다. 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희가스원소를 포함하여 격자 일그러짐을 더욱 조장시킴으로써 안정성이 증가하여 양호한 SAS가 얻어진다. 또한 반도체층으로서 불소계가스로 형성되는 SAS 층에 수소계가스로 형성되는 SAS 층을 적층하여도 좋다.
어몰퍼스 반도체로서는, 대표적으로는 수소화어몰퍼스실리콘, 결정성 반도체로서는 대표적으로는 폴리실리콘 등을 들 수 있다. 폴리실리콘(다결정 실리콘)에는, 800℃ 이상의 프로세스 온도를 거쳐서 형성되는 폴리실리콘을 주재료로서 사용한 소위 고온 폴리실리콘이나, 600℃ 이하의 프로세스 온도에서 형성되는 폴리실리콘을 주재료로서 사용한 소위 저온 폴리실리콘, 또한 결정화를 촉진하는 원소 등을 첨가하여 결정화시킨 폴리실리콘 등을 포함하고 있다. 물론, 상술한 바와 같이, 세미어몰퍼스반도체 또는 반도체층의 일부에 결정상(結晶相)을 포함하는 반도체를 사용할 수도 있다.
반도체층에, 결정성 반도체층을 사용하는 경우, 그 결정성 반도체층의 제작방법은, 각종 방법(레이저결정화법, 열결정화법, 또는 니켈 등의 결정화를 조장하는 원소를 사용한 열결정화법 등)을 사용하면 좋다. 또한, SAS인 미결정 반도체를 레이저 조사하여 결정화하여, 결정성을 높일 수도 있다. 결정화를 조장하는 원소를 도입하지 않은 경우는, 비정질 규소막에 레이저광을 조사하기 전에, 질소분위기하 500℃에서 1시간 가열함으로써 비정질 규소막의 함유수소농도를 1×1O 20atoms/cm3 이하로까지 방출시킨다. 이것은 수소를 많이 포함한 비정질 규소막에 레이저광을 조사하면 비정질 규소막이 파괴되어 버리기 때문이다.
비정질 반도체층으로의 금속원소의 도입의 방법으로서는, 상기 금속원소를 비정질 반도체층의 표면 또는 그 내부에 존재시킬 수 있는 수법이면 특히 한정은 없고, 예를 들면 스퍼터법, CVD법, 플라즈마 처리법(플라즈마 CVD법도 포함함), 흡착법, 금속염의 용액을 도포하는 방법을 사용할 수 있다.이 중 용액을 사용하는 방법은 간편하고, 금속원소의 농도 조정이 용이하다는 점에서 유용하다. 또한, 이 때 비정질 반도체층의 표면의 젖음성을 개선하여, 비정질 반도체층의 표면전체에 수용액을 널리 퍼지게 하게 하기 위해서, 산소분위기 중에서의 UV 광의 조사, 열산화법, 하이드록시 라디칼을 포함하는 오존수 또는 과산화수소에 의한 처리 등에 의해, 산화막을 성막하는 것이 바람직하다.
비정질 반도체층의 결정화는, 열처리와 레이저광 조사에 의한 결정화를 조합하여도 좋고, 열처리나 레이저광 조사를 단독으로, 복수회 행하여도 좋다.
또한, 결정성 반도체층을, 직접 기판에 플라즈마법에 의해 형성하여도 좋다. 또한, 선형 플라즈마법을 사용하여, 결정성 반도체층을 선택적으로 기판에 형성하여도 좋다.
반도체로서, 유기반도체재료를 사용하여, 인쇄법, 디스펜서법, 스프레이법, 스핀도포법, 액적 토출법 등으로 형성할 수 있다. 이 경우, 상기 에칭 공정이 필요하기 때문에, 공정수를 삭감하는 것이 가능하다. 유기반도체로서는, 펜타센 등의 저분자재료, 고분자재료 등이 사용되고, 유기색소, 도전성 고분자재료 등의 재료도 사용할 수 있다. 본 발명에 사용하는 유기반도체재료로서는, 그 골격이 공액 2중결합으로 구성되는 π전자공액계의 고분자재료가 바람직하다. 대표적으로는, 폴리티오펜, 폴리플루오렌, 폴리(3-알킬티오펜), 폴리티오펜유도체 등의 가용성의 고분자재료를 사용할 수 있다.
그 외에도 본 발명에 사용할 수 있는 유기반도체재료로서는, 가용성의 전구체를 성막한 후에 처리함으로써 반도체층을 형성할 수 있는 재료가 있다. 또, 이러한 유기반도체재료로서는, 폴리티에닐렌비닐렌, 폴리(2,5-티에닐렌비닐렌), 폴리아세틸렌, 폴리아세틸렌 유도체, 폴리알릴렌비닐렌 등이 있다.
전구체를 유기반도체로 변환할 때는, 가열처리뿐만 아니라 염화수소가스 등의 반응촉매를 첨가하는 것이 이루어진다. 또한, 이들의 가용성 유기반도체재료를 용해시키는 대표적인 용매로서는, 톨루엔, 크실렌, 클로로벤젠, 디클로로벤젠, 아니솔, 클로로포름, 디클로로메탄, γ부틸락톤, 부틸셀로솔브, 사이클로헥산, NMP(N-메틸-2-피롤리돈), 사이클로헥사논, 2-부타논, 디옥산, 디메틸포름아미드(DMF) 또는, THF(테트라하이드로푸란) 등을 적용할 수 있다.
게이트 절연층(106)상에, 반도체막(107) 및 일 도전형을 갖는 반도체막(108)을 형성한다. 본 실시형태에서는, 반도체막(107) 및 일 도전형을 갖는 반도체막(108)으로서 비정질 반도체층을 형성한다. 본 실시형태에서는, 일 도전형을 갖는 반도체막으로서, n 형을 부여하는 불순물 원소인 인(P)을 포함하는 n 형을 갖는 반도체막을 형성한다. 일 도전형을 갖는 반도체막은, 소스영역 및 드레인영역으로서 기능한다. 일 도전형을 갖는 반도체막은 필요에 따라서 형성하면 좋고, n 형을 부여하는 불순물 원소(P, As)를 갖는 n 형을 갖는 반도체막이나 p 형을 부여하는 불순물 원소(B)를 갖는 p 형을 갖는 반도체막을 형성할 수 있다.
게이트 전극층(104, 105)과 마찬가지로, 반도체막(107) 및 일 도전형을 갖는 반도체막(108)을 마스크층을 사용하여, 소망의 형상으로 가공한다. 반도체막(107) 및 일 도전형을 갖는 반도체막(108)상에 액적 토출 장치(110a, 110b)에 의해서 마스크층 형성 재료를 포함하는 조성물을 토출하고, 선택적으로 마스크층(109a, 109b)을 형성한다(도 8a 내지 도 8c 참조.).
마스크층(109a, 109b)을 사용하여 반도체막(107) 및 일 도전형을 갖는 반도체막(108)을 가공하여, 반도체층(111a, 111b), 일 도전형을 갖는 반도체층(112a, 112b)을 형성한다.
레지스트나 폴리이미드 등의 절연체로 이루어지는 마스크층을 액적 토출법을 사용하여 형성하고, 그 마스크층을 사용하여, 에칭가공에 의해 게이트 절연층(106)의 일부에 개구(114)를 형성하고, 그 하층측에 배치되어 있는 게이트 전극층(105)의 일부를 노출시킨다. 에칭가공은 플라즈마에칭(드라이에칭) 또는 웨트에칭의 어느 쪽을 채용하여도 좋지만, 대면적 기판을 처리하기 위해서는 플라즈마 에칭이 적합하다. 에칭 가스로서는, CF4, NF3, Cl2, BCl3,등의 불소계 또는 염소계의 가스를 사용하여, He나 Ar 등의 불활성 가스를 적절하게 더하여도 좋다. 또한, 대기압 방전의 에칭가공을 적용하면, 국소적인 방전가공도 가능하여, 기판의 전체면에 마스크층을 형성할 필요는 없다.
또한, 실시형태 2에서 나타낸 것처럼 레이저광을 사용하여 개구(114)를 형성하여도 좋다. 게이트 절연층(106)측으로부터 레이저광을 선택적으로 게이트 전극층(105)에 조사하고, 조사된 에너지에 의해 게이트 전극층(105)의 조사 영역의 일부는 증발한다. 게이트 전극층(105)의 조사 영역상의 게이트 절연층(106)은 제거되어, 개구(114)를 형성할 수 있다. 게이트 전극층(105)이 노출된 개구(114)에 소스 전극층 또는 드레인 전극층을 형성하는 도전막(113)을 형성하여, 게이트 전극층(105)과 소스 전극층 또는 드레인 전극층은 전기적으로 접속할 수 있다.
본 실시형태에서는, 소스 전극층 또는 드레인 전극층의 형성은, 도전막(113)을 형성한 후, 마스크층에 의해서 소망의 형상으로 가공하여 형성한다.
도전막(113)은, 스퍼터링법, PVD법(Physical Vapor Deposition), 감압 CVD법(LPCVD법), 또는 플라즈마 CVD법 등의 CVD법(Chemical Vapor Deposition) 등을 사용하여 형성할 수 있다. 도전막(113)을 형성하는 도전성 재료로서는, Ag(은), Au(금), Cu(동), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 한 조성물을 사용할 수 있다. 또한, 투광성을 갖는 인듐주석산화물(ITO), 산화규소를 포함하는 인듐주석산화물(ITSO), 유기인듐, 유기주석, 산화아연, 질화티타늄 등을 조합하여도 좋다.
본 실시형태에서는 가공을 위한 마스크층은 조성물을 선택적으로 토출하여 형성한다. 이와 같이 선택적으로 마스크층을 형성하면 가공의 공정이 간략화되는 효과가 있다.
본 실시형태에서는, 마스크층의 형성 영역의 크기 및 형상에 따라서, 액적 토출 장치의 토출구로부터 조성물의 토출 방법이 다른 것을 특징으로 한다. 비교적 광범위하게 걸쳐 형성되는 소스 배선 또는 드레인배선에 상당하는 소스 전극층 또는 드레인 전극층을 제작하기 위한 마스크층(115a, 115c)은, 도 9에 도시하는 바와 같이, 액적 토출 장치(116a, 116b)로부터의 조성물의 토출이 정지하지 않고, 연속적으로 토출시켜 형성한다. 한편, 비교적 좁은 범위에 형성되는 소스 전극층 또는 드레인 전극층에 상당하는 마스크층(115b, 115d)은, 도 9에 도시하는 바와 같이, 액적 토출 장치(117a, 117b)로부터의 조성물을 간헐적으로 적하하여 형성한다. 이와 같이 형성하는 패턴에 따라서, 액상의 조성물의 토출 방법을 다르게 하여도 좋다.
마스크층은, 에폭시수지, 페놀수지, 노볼락수지, 아크릴수지, 멜라민수지, 우레탄수지 등의 수지재료를 사용한다. 또한, 벤조사이클로부텐, 파릴렌, 플루오르화아릴렌에테르, 투과성을 갖는 폴리이미드 등의 유기재료, 실록산계 중합체 등의 중합에 의해서 생성된 화합물 재료, 수용성 호모중합체와 수용성 공중합체를 포함하는 조성물 재료 등을 사용하여 액적 토출법으로 형성한다. 또는, 감광제를 포함하는 시판의 레지스트 재료를 사용하여도 좋고, 예를 들면, 대표적인 포지티브형 레지스트이다, 노볼락수지와 감광제인 나프토퀴논디아지드화합물, 네거티브형 레지스트인 베이스수지, 디페닐실란올 및 산(酸) 발생제 등을 사용하여도 좋다. 어느 재료를 사용한다고 해도, 그 표면 장력과 점도는, 용매의 농도를 조정하는, 계면활성제 등을 더하는 등으로 적절하게 조정한다.
마스크층(115a, 115b, 115c, 115d)을 사용하여 도전막(113)을 가공하고, 소스 전극층 또는 드레인 전극층(120, 121, 122, 123)을 형성한다.
도전막(113)의 가공은, 드라이에칭 또는 웨트 에칭에 의해 에칭 가공하면 좋다. ICP(Inductively Coupled Plasma: 유도결합형 플라즈마) 에칭법을 사용하여, 에칭조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극온도 등)을 적절하게 조절함으로써, 전극층을 테이퍼형상으로 에칭할 수 있다. 또, 에칭용가스로서는, Cl2, BCl3, SiCl4 또는 CCl4 등을 대표로 하는 염소계가스, CF4, SF6 또는 NF3 등을 대표로 하는 불소계가스 또는 O2를 적절하게 사용할 수 있다.
또한, 본 실시형태에서, 소망의 형상으로의 가공을 하기 위한 마스층을 액적 토출법에 의해서 형성할 때, 전처리로서, 피막형성형역 및 그 근방을 젖음성이 다른 영역을 형성하는 처리를 하여도 좋다. 본 발명에 있어서, 액적 토출법에 의해 액적을 토출하여 도전층, 절연층, 마스크층 등의 구성물을 형성할 때, 구성물의 피형성 영역에, 그 형성 재료에 대한 저점음성 영역, 고젖음성 영역을 형성하여, 형성물의 형상을 제어할 수 있다. 이 처리를 피형성 영역에 행함으로써, 피형성 영역에서는, 젖음성에 차가 생겨, 젖음성이 높은 피형성 영역만 액적이 머물러, 제어성 좋게 소망의 패턴으로 형성물을 형성할 수 있다. 이 공정은, 액상재료를 사용하는 경우, 모든 형성물(절연층, 도전층, 마스크층, 배선층 등)의 전처리로서 적용할 수 있다.
소스 전극층 또는 드레인 전극층(120)은 소스 배선층으로서도 기능하고, 소스 전극층 또는 드레인 전극층(122)은 전원선으로서도 기능한다. 소스 전극층 또는 드레인 전극층(120, 121, 122, 123)을 형성한 후, 반도체층(111a, 111b), 일 도전형을 갖는 반도체층(112a, 112b)을 소망의 형상으로 가공한다. 본 실시형태에서는, 소스 전극층 또는 드레인 전극층(120, 121, 122, 123)을 마스크로 하여, 반도체층(111a, 111b), 일 도전형을 갖는 반도체층(112a, 112b)을 에칭에 의해 가공하고, 반도체층(118a, 118b), 일 도전형을 갖는 반도체층(119a, 119b, 119c, 119d)을 형성한다.
게이트 절연층(106)에 형성한 개구(114)에 있어서, 소스 전극층 또는 드레인 전극층(121)과 게이트 전극층(105)을 전기적으로 접속시킨다. 소스 전극층 또는 드레인 전극층(122)의 일부는 용량소자를 형성한다.
또한, 액적 토출법을 조합함으로써, 스핀 도포법 등에 의한 전체면 도포 형성과 비교하여, 재료의 손실을 막고, 비용 절감이 가능하게 된다.
이상의 공정에서 역스태거형 박막 트랜지스터인 트랜지스터(124a, 124b)를 제작한다(도 10a 내지 도 10c 참조.).
계속해서, 게이트 절연층(106)상에 발광소자의 제 1 전극층을 형성한다. 본 실시형태에 있어서는, 제 1 전극층의 형성은, 도전막(126)을 형성한 후, 마스크층에 의해서 소망의 형상으로 가공하여 형성한다.
도전막(126)은, 스퍼터링법, PVD법(Physical Vapor Deposition), 감압 CVD법(LPCVD법), 또는 플라즈마 CVD법 등의 CVD법(Chemical Vapor Deposition) 등을 사용하여 형성할 수 있다. 도전막(126)을 형성하는 도전성 재료로서는, 인듐주석산화물(ITO), 산화규소를 포함하는 인듐주석산화물(ITSO), 산화아연(ZnO) 등으로 형성할 수 있다. 보다 바람직하게는, ITO에 산화규소가 2 내지 10중량% 포함된 타깃을 사용하여 스퍼터링법으로 산화규소를 포함하는 산화인듐주석을 사용한다. 그 밖에, ZnO에 갈륨(Ga)을 도프한 도전성 재료, 산화규소를 포함하여 산화인듐에 2 내지 20중량%의 산화아연(ZnO)을 혼합한 타깃을 사용하여 형성된 산화물 도전성 재료인 인듐아연산화물(IZO(indium zinc oxide))을 사용하여도 좋다.
본 실시형태에서는 가공을 위한 마스크층은 조성물을 선택적으로 토출하여 형성한다. 이와 같이 선택적으로 마스크층을 형성하면 가공의 공정이 간략화되는 효과가 있다.
본 실시형태의 제 1 전극층에 사용하는 마스크층 형성 방법으로서는, 마스크층을 형성할 때, 적어도 2공정 이상으로 나누어 형성한다. 마스크층을 형성할 때, 형성하고자 하는 패턴의 외측(패턴의 윤곽, 단부에 상당함)에 액상의 마스크층 형성 재료를 포함하는 조성물을 부착시켜, 프레임형의 제 1 마스크층을 형성한다. 도 11a 내지 도 11c에 도시하는 바와 같이 도전막(126)상에 액적 토출 장치(128a, 128b)에 의해 프레임형의 제 1 마스크층(127; 127a, 127b)을 형성한다.
제 1 마스크층은 프레임과 같이 닫혀진 영역으로 하는 것이 바람직하다. 다음에 프레임형의 제 1 마스크층의 내측의 공간을 충전하도록, 액상의 제 2 마스크층 형성 재료를 포함하는 조성물을 부착시켜 제 2 마스크층을 형성한다. 도 12a 내지 도 12c에 도시하는 바와 같이 도전막(126)상의 제 1 마스크층(127)의 범위 내에 액적 토출 장치(130)에 의해 제 2 마스크층(129)을 형성한다. 제 1 마스크층(127) 및 제 2 마스크층(129)은 접하여 형성되고, 제 2 마스크층(129)의 주위를 둘러싸도록 제 1 마스크층(127)이 형성되기 때문에, 제 1 마스크층(127) 및 제 2 마스크층(129)은 연속된 하나의 마스크층으로서 사용할 수 있다.
액상의 조성물을 사용하여 마스크층 등을 형성하는 경우, 조성물의 점도나 고화할 때의 건조조건(온도나 압력 등), 피형성 영역과의 젖음성 등에 의해서, 형성되는 마스크층의 형상은 크게 영향을 받는다. 따라서, 낮은 점도이거나, 피형성 영역과의 젖음성이 높으면, 액상의 조성물은 피형성 영역으로 넓게 젖어 버리는, 한편, 높은 점도이거나, 피형성 영역과의 젖음성이 낮으면, 반대로 마스크층 내부나 표면에 공간(핀홀이라고도 함) 및 요철을 갖고 평탄성이 나빠져 버린다는 문제가 생길 수 있다.
따라서, 본 발명에서는, 마스크층의 형성 영역의 윤곽을 결정하는 제 1 마스크층을 비교적 점도가 높고, 피형성 영역에 대하여 젖음성이 낮은 조성물을 부착시켜 형성하면, 소망의 패턴의 윤곽이 되는 측단부를 제어성 좋게 형성할 수 있다. 제 1 마스크층의 범위 내에는 점도가 낮고, 피형성 영역에 대하여 젖음성이 높은 액상의 조성물을 부착시켜 형성하면, 내부나 표면에 기포 등에 기인하는 공간이나 요철 등이 경감되어, 평탄성이 높은 균일한 마스크층을 형성할 수 있다. 의하여, 마스크층을 마스크층 외측과 내측을 분리하여 만듦으로써, 제어성 좋게 소망의 패턴을 갖는 평탄성 및 결함이 경감된 마스크층을 형성할 수 있다.
제 1 마스크층(127) 및 제 2 마스크층(129)을 사용하여 도전막(126)을 가공하여, 제 1 전극층(134)을 형성한다(도 13a 내지 도 13c 참조.). 평탄성 및 결함이 경감된 제 1 마스크층(127) 및 제 2 마스크층(129)을 사용하기 때문에, 제 1 전극층(134)도 소망의 형상으로 제어성 좋게 형성할 수 있어, 형상 불량 등이 생기지 않는다.
마스크층은, 에폭시수지, 페놀수지, 노볼락수지, 아크릴수지, 멜라민수지, 우레탄수지 등의 수지재료를 사용한다. 또한, 벤조사이클로부텐, 파릴렌, 플루오르화아릴렌에테르, 투과성을 갖는 폴리이미드 등의 유기재료, 실록산계 중합체등의 중합에 의해서 생성된 화합물 재료, 수용성 호모중합체와 수용성 공중합체를 포함하는 조성물 재료 등을 사용하여 액적 토출법으로 형성한다. 또는, 감광제를 포함하는 시판의 레지스트 재료를 사용하여도 좋고, 예를 들면, 대표적인 포지티브형 레지스트이다, 노볼락수지와 감광제인 나프토퀴논디아지드화합물, 네거티브형 레지스트인 베이스수지, 디페닐실란올 및 산 발생제 등을 사용하여도 좋다. 어느 재료를 사용하더라도, 그 표면 장력과 점도는, 용매의 농도를 조정하는, 계면활성제 등을 더하는 등으로서 적절하게 조정한다.
도전막(126)의 가공은, 드라이에칭 또는 웨트에칭에 의해 에칭가공하면 좋다. ICP(Inductively Coupled Plasma: 유도결합형 플라즈마) 에칭법을 사용하여, 에칭조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극온도 등)을 적절하게 조절함으로써, 전극층을 테이퍼형상으로 에칭할 수 있다. 또, 에칭용 가스로서는, Cl2, BCl3, SiCl4 또는 CCl4 등을 대표로 하는 염소계가스, CF4, SF6 또는 NF3 등을 대표로 하는 불소계가스 또는 O2를 적절하게 사용할 수 있다.
제 1 전극층(134)은, 그 표면이 평탄화되도록, CMP법, 폴리비닐알콜계의 다공질체로 식정(拭淨)하여, 연마하여도 좋다. 또한 CMP법을 사용한 연마 후에, 제 1 전극층(134)의 표면에 자외선조사, 산소플라즈마 처리 등을 행하여도 좋다.
이상의 공정에 의해, 기판(100)상에 보텀게이트형의 TFT와 제 1 전극층(134)이 접속된 표시패널용의 TFT 기판이 완성된다. 또한 본 실시형태의 TFT는 역스태거형이다.
다음에, 절연층(131; 격벽이라고도 불림)을 선택적으로 형성한다. 절연층(131)은, 제 1 전극층(134)상에 개구부를 갖도록 형성한다. 본 실시형태에서는, 절연층(131)을 전체면에 형성하고, 레지스트 등의 마스크에 의해서, 에칭하여 가공한다. 절연층(131)을, 직접 선택적으로 형성할 수 있는 액적 토출법, 인쇄법, 디스펜서법 등을 사용하여 형성하는 경우는, 에칭에 의한 가공은 반드시 필요는 없다.
절연층(131)은, 산화규소, 질화규소, 산화질화규소, 산화알루미늄, 질화알루미늄, 산질화알루미늄그 밖의 무기절연성 재료, 또는 아크릴산, 메타크릴산 및 이들의 유도체, 또는 폴리이미드(polyimide), 방향족폴리아미드, 폴리벤조이미다졸(polybenzimidazole) 등의 내열성 고분자, 또는 실록산계재료를 출발재료로서 형성된 규소, 산소, 수소로 이루어지는 화합물중 Si-O-Si 결합을 포함하는 무기실록산, 규소에 결합할 수소가 메틸이나 페닐과 같은 유기기에 의해서 치환된 유기실록산계의 절연재료로 형성할 수 있다. 아크릴, 폴리이미드등의 감광성, 비감광성의 재료를 사용하여 형성하여도 좋다. 절연층(131)은 곡률 반경이 연속적으로 변화하는 형상이 바람직하고, 위에 형성되는 전계발광층(132), 제 2 전극층(133)의 피복성이 향상된다.
또한, 액적 토출법에 의해, 절연층(131)을 조성물을 토출하여 형성한 후, 그 평탄성을 높이기 위해서 표면을 압력에 의해서 프레스하여 평탄화하여도 좋다. 프레스 방법으로서는, 롤러형인 것을 표면에 주사함으로써, 요철을 경감하는, 평탄한 판형인 것으로 표면을 수직으로 프레스하는 등으로 행하여도 좋다. 또한 용제 등에 의해서 표면을 연화, 또는 융해시켜 에어나이프로 표면의 요철부를 제거하여도 좋다. 또한, CMP법을 사용하여 연마하여도 좋다. 이 공정은, 액적 토출법에 의해서 요철이 생기는 경우에, 그 표면의 평탄화하는 경우 적용할 수 있다. 이 공정에 의해 평탄성이 향상되면, 표시패널의 표시 불균일함 등을 방지할 수 있어, 고섬세한 화상을 표시할 수 있다.
표시패널용의 TFT 기판인 기판(100)의 위에, 발광소자를 형성한다(도 14a , 도 14b 참조.).
전계발광층(132)을 형성하기 전에, 대기압 중에서 200℃의 열처리를 하여 제 1 전극층(134), 절연층(131) 중 또는 그 표면에 흡착하고 있는 수분을 제거한다. 또한, 감압하에서 200 내지 400℃, 바람직하게는 250 내지 350℃에서 열처리를 하여, 그대로 대기에 노출시키지 않고 전계발광층(132)을 진공증착법이나, 감압하의 액적 토출법으로 형성하는 것이 바람직하다.
전계발광층(132)으로서, 적색(R), 녹색(G), 청색(B)의 발광을 나타내는 재료를, 각각 증착마스크를 사용한 증착법 등에 의해서 선택적으로 형성한다. 적색(R), 녹색(G), 청색(B)의 발광을 나타내는 재료는 컬러 필터 마찬가지로, 액적 토출법에 의해 형성할 수도 있고(저분자 또는 고분자재료 등), 이 경우 마스크를 사용하지 않더라도, RGB의 분리 도포를 할 수 있기 때문에 바람직하다. 전계발광층(132)상에 제 2 전극층(133)을 적층 형성하여, 발광소자를 사용한 표시기능을 갖는 표시장치가 완성된다.
도시하지 않지만, 제 2 전극층(133)을 덮도록 하여 패시베이션막을 형성하는 것은 유효하다. 표시장치를 구성할 때에 형성되는 패시베이션(보호)막은, 단층구조이거나 다층구조이어도 좋다. 패시베이션막으로서는, 질화규소(SiN),산화규소(SiO2), 산화질화규소(SiON), 질화산화규소(SiNO), 질화알루미늄(AlN), 산화질화알루미늄(AlON), 질소 함유량이 산소 함유량보다도 많은 질화산화알루미늄(AlNO) 또는 산화알루미늄, 다이아몬드라이크카본(DLC), 질소함유탄소막(CNx)을 포함하는 절연막으로 이루어지고, 상기 절연막을 단층 또는 조합한 적층을 사용할 수 있다. 예를 들면 질소함유탄소막(CNx), 질화규소(SiN)와 같은 적층, 또한 유기재료를 사용할 수도 있고, 스티렌 중합체 등 고분자의 적층이어도 좋다. 또한, 실록산 재료를 사용하여도 좋다.
이 때, 커버리지가 좋은 막을 패시베이션막으로서 사용하는 것이 바람직하고, 탄소막, 특히 DLC 막을 사용하는 것은 유효하다. DLC 막은 실온으로부터 100℃ 이하의 온도 범위에서 성막 가능하기 때문에, 내열성이 낮은 전계발광층의 상방에도 용이하게 성막할 수 있다. DLC 막은, 플라즈마 CVD법(대표적으로는, RF 플라즈마 CVD법, 마이크로파 CVD법, 전자 사이클로톤 공명(ECR) CVD법, 열필라멘트 CVD법 등), 연소염법, 스퍼터법, 이온빔증착법, 레이저증착법 등으로 형성할 수 있다. 성막에 사용하는 반응가스는, 수소가스와, 탄화수소계의 가스(예를 들면 CH4, C2H2, C6H6 등)를 사용하여, 글로 방전에 의해 이온화하여, 부(負)의 자기바이어스가 가해진 캐소드에 이온을 가속 충돌시켜 성막한다. 또한, CN 막은 반응가스로서 C2H4가스와 N2 가스를 사용하여 형성하면 좋다. DLC 막은 산소에 대한 블로킹 효과가 높고, 전계발광층의 산화를 억제하는 것이 가능하다. 그 때문에, 이 후에 계속되는 밀봉 공정을 하는 동안에 전계발광층이 산화되는 문제를 방지할 수 있다.
소자를 갖는 기판(100)상에 밀봉재를 형성하여, 기판(100)은 밀봉 기판에 의해 밀봉한다. 그 후, 게이트 전극층(104)과 전기적으로 접속하여 형성되는 게이트 배선층에, 플렉시블 배선기판을 접속하고, 외부와의 전기적인 접속을 하여도 좋다. 이것은, 소스 배선층이기도 한 소스 전극층 또는 드레인 전극층(120)과 전기적으로 접속하여 형성되는 소스 배선층도 마찬가지이다.
소자를 갖는 기판(100)과 밀봉 기판의 사이에는 충전제를 봉입하여 밀봉한다. 충전제의 봉입에는 적하법을 사용할 수도 있다. 충전제 대신에, 질소 등의 불활성 가스를 충전하여도 좋다. 또한, 건조제를 표시장치 내에 설치함으로써, 발광소자의 수분에 의한 열화를 방지할 수 있다. 건조제의 설치장소는, 밀봉 기판측이거나, 소자를 갖는 기판(100)측이어도 좋고, 밀봉재가 형성되는 영역에 기판에 오목부를 형성하여 설치하여도 좋다. 또한, 밀봉 기판의 구동회로 영역이나 배선영역 등 표시에 기여하지 않은 영역에 대응하는 장소에 설치하면, 건조제가 불투명한 물질이어도 개구율을 저하시키는 경우가 없다. 충전제에 흡습성의 재료를 포함하도록 형성하여, 건조제의 기능을 갖게 하여도 좋다. 이상에 의해, 발광소자를 사용한 표시기능을 갖는 표시장치가 완성된다.
본 실시형태에서는, 스위칭 TFT는 싱글 게이트 구조를 나타내었지만, 더블 게이트 구조 등의 멀티 게이트 구조이어도 좋다. 또한 반도체층을 SAS나 결정성 반도체를 사용하여 제작한 경우, 일 도전형을 부여하는 불순물의 첨가에 의해서 불순물 영역을 형성할 수도 있다. 이 경우, 반도체층은 농도가 다른 불순물 영역을 갖고 있어도 좋다. 예를 들면, 반도체층의 채널영역 근방, 게이트 전극층과 적층하는 영역은, 저농도 불순물 영역으로 하고, 그 외측의 영역을 고농도 불순물 영역으로 하여도 좋다.
본 실시형태는 실시형태 1 또는 실시형태 2와 적절하게 조합할 수 있다.
본 발명에 의해, 표시장치를 구성하는 배선 등의 구성물을, 소망의 형상으로 형성할 수 있다. 또한 복잡한 포토리소그래피 공정을 경감하여, 간략화된 공정에서 표시장치를 제작할 수 있기 때문에, 재료의 손실이 적고, 비용 절감도 달성할 수 있다. 따라서 고성능, 고신뢰성의 표시장치를 수율 좋게 제작할 수 있다.
(실시형태 4)
본 실시형태에서는, 보다 간략화한 공정에서 저비용으로 제작하는 것을 목적으로 한 표시장치의 예에 관해서 설명한다. 상세하게는 표시소자에 발광소자를 사용하는 발광 표시 장치에 관해서 설명한다. 본 실시형태에 있어서의 표시장치의 제작방법을, 도 15를 사용하여 상세하게 설명한다.
절연 표면을 갖는 기판(150)의 위에 하지막으로서, 스퍼터링법, PVD법(Physical Vapor Deposition), 감압 CVD법(LPCVD법), 또는 플라즈마 CVD법 등의 CVD법(Chemical Vapor Deposition) 등에 의해 질화산화규소막을 사용하여 하지막(151a)을 10 내지 200nm(바람직하게는 50 내지 150nm) 형성하고, 산화질화규소막을 사용하여 하지막(151b)을 50 내지 200nm(바람직하게는 100 내지 150nm) 적층한다. 또는 아크릴산, 메타크릴산 및 이들의 유도체, 또는 폴리이미드(polyimide),방향족 폴리아미드, 폴리벤조이미다졸(polybenzimidazole) 등의 내열성 고분자, 또는 실록산수지를 사용하여도 좋다. 또한, 폴리비닐알콜, 폴리비닐부티랄 등의 비닐수지, 에폭시수지, 페놀수지, 노볼락수지, 아크릴수지, 멜라민수지, 우레탄수지등의 수지재료를 사용하여도 좋다. 또한, 벤조사이클로부텐, 파릴렌, 플루오르화아릴렌에테르, 폴리이미드 등의 유기재료, 수용성 호모중합체와 수용성 공중합체를 포함하는 조성물 재료 등을 사용하여도 좋다. 또한, 옥사졸수지를 사용할 수도 있고, 예를 들면 광경화형 폴리벤조옥사졸 등을 사용할 수 있다.
또한, 액적 토출법이나, 인쇄법(스크린 인쇄나 오프셋 인쇄 등 패턴이 형성되는 방법), 스핀 도포법등의 도포법, 침지법, 디스펜서법 등을 사용할 수 있다. 본 실시형태에서는, 플라즈마 CVD법을 사용하여 하지막(151a), 하지막(151b)을 형성한다. 기판(150)으로서는 유리기판, 석영기판이나 실리콘기판, 금속기판, 또는 스테인리스기판의 표면에 절연막을 형성한 것을 사용하여 좋다. 또한, 본 실시형태의 처리온도에 견딜 수 있는 내열성을 갖는 플라스틱기판을 사용하여도 좋고, 필름과 같은 가요성 기판을 사용하여도 좋다. 플라스틱기판으로서는 PET(폴리에틸렌텔레프탈레이트), PEN(폴리에틸렌나프탈레이트), PES(폴리에테르설폰)로 이루어지는 기판, 가요성 기판으로서는 아크릴 등의 합성 수지를 사용할 수 있다. 본 실시형태에서 제작하는 표시장치는, 기판(150)을 통과시켜 발광소자로부터의 빛을 추출하는 구성이기 때문에, 기판(150)은 투광성을 가질 필요가 있다.
하지막으로서는, 산화규소, 질화규소, 산화질화규소, 질화산화규소등을 사용할 수 있고, 단층이거나 2층, 3층과 같은 적층 구조라도 좋다.
이어서, 하지막상에 반도체막을 형성한다. 반도체막은 25 내지200nm(바람직하게는 30 내지 150nm)의 두께로 각종 수단(스퍼터법, LPCVD법, 또는 플라즈마 CVD법 등)에 의해 성막하면 좋다. 본 실시형태에서는, 비정질 반도체막을, 레이저 결정화하여, 결정성 반도체막으로 하는 것을 사용하는 것이 바람직하다.
이렇게 하여 얻어진 반도체막에 대하여, 박막 트랜지스터의 임계치전압을 제어하기 위해서 미량의 불순물 원소(붕소 또는 인)의 도핑을 하여도 좋다. 이 불순물 원소의 도핑은, 결정화공정 전의 비정질 반도체막에 행하여도 좋다. 비정질 반도체막의 상태에서 불순물 원소를 도핑하면, 그 후의 결정화를 위한 가열처리에 의해서, 불순물의 활성화도 할 수 있다. 또한, 도핑 시에 생기는 결함 등도 개선할 수 있다.
다음에 결정성 반도체막을, 소망의 형상으로 에칭 가공하여, 반도체층을 형성한다.
에칭가공은, 플라즈마에칭(드라이에칭) 또는 웨트에칭의 어느 쪽을 채용하여도 좋지만, 대면적 기판을 처리하기 위해서는 플라즈마 에칭이 적합하다. 에칭 가스로서는, CF4, NF3 등의 불소계, 또는 Cl2, BCl3 등의 염소계의 가스를 사용하여, He나 Ar 등의 불활성 가스를 적절하게 더하여도 좋다. 또한, 대기압방전의 에칭가공을 적용하면, 국소적인 방전가공도 가능하여, 기판의 전체면에 마스크층을 형성할 필요는 없다.
본 발명에 있어서, 배선층 또는 전극층을 형성하는 도전층이나, 소정의 패턴을 형성하기 위한 마스크층 등을, 액적 토출법과 같은 선택적으로 패턴을 형성할 수 있는 방법에 의해 형성하여도 좋다. 액적토출(분출)법(그 방식에 따라서는, 잉크젯법이라고도 불림.)은, 특정한 목적으로 조합된 조성물의 액적을 선택적으로 토출(분출)하여 소정의 패턴(도전층이나 절연층 등)을 형성할 수 있다. 이 때, 피형성 영역에 젖음성이나 밀착성을 제어하는 처리를 하여도 좋다. 또한, 패턴이 전사, 또는 묘사할 수 있는 방법, 예를 들면 인쇄법(스크린 인쇄나 오프셋 인쇄 등 패턴이 형성되는 방법), 디스펜서법 등도 사용할 수 있다. 본 실시형태에 있어서, 게이트 전극층, 반도체층, 소스 전극층, 드레인 전극층 등은 실시형태 1과 같이 액적 토출법 등에 의해서 복수의 공정에서 선택적으로 정확하게 형성된 마스크층에 의해서 가공할 수 있다. 따라서 공정 간략화하고, 재료의 손실도 방지할 수 있기 때문에, 저비용화를 달성할 수 있다.
본 실시형태에 있어서, 사용하는 마스크는, 에폭시수지, 아크릴수지, 페놀수지, 노볼락수지, 멜라민수지, 우레탄수지 등의 수지재료를 사용한다. 또한, 벤조사이클로부텐, 파릴렌, 플루오르화아릴렌에테르, 투광성을 갖는 폴리이미드 등의 유기재료, 실록산계 중합체 등의 중합에 의해서 생성된 화합물 재료, 수용성 호모중합체와 수용성 공중합체를 포함하는 조성물 재료 등을 사용할 수도 있다. 또는, 감광제를 포함하는 시판의 레지스트 재료를 사용하여도 좋고, 예를 들면, 대표적인 포지티브형 레지스트인, 노볼락수지와 감광제인 나프토퀴논디아지드화합물, 네거티브형 레지스트인 베이스수지, 디페닐실란올 및 산 발생제 등을 사용하여도 좋다. 액적 토출법을 사용하는 경우, 어느 재료를 사용한다고 해도, 그 표면 장력과 점도는, 용매의 농도를 조정하는, 계면활성제 등을 더하는 등으로서 적절하게 조정한다.
반도체층을 덮는 게이트 절연층(157)을 형성한다. 게이트 절연층은 플라즈마 CVD법 또는 스퍼터법 등을 사용하여, 두께를 10 내지 150nm으로 하여 규소를 포함하는 절연막으로 형성한다. 게이트 절연층으로서는, 질화규소, 산화규소, 산화질화규소, 질화산화규소로 대표되는 규소의 산화물 재료 또는 질화물 재료 등의 재료로 형성하면 좋고, 적층이거나 단층이어도 좋다. 또한, 절연층은 질화규소막, 산화규소막, 질화규소막의 3층의 적층, 산화질화규소막의 단층, 2층으로 이루어지는 적층이어도 좋다.
이어서, 게이트 절연층상에 게이트 전극층을 형성한다. 게이트 전극층은, 스퍼터링법, 증착법, CVD법 등의 수법에 의해 형성할 수 있다. 게이트 전극층은 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 동(Cu), 크롬(Cr), 네오듐(Nd)으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물 재료로 형성하면 좋다. 또한, 게이트 전극층으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막이나, AgPdCu 합금을 사용하여도 좋다. 또한, 게이트 전극층은 단층이거나 적층이어도 좋다.
본 실시형태에서는 게이트 전극층을 테이퍼형상을 갖도록 형성하지만, 본 발명은 그것에 한정되지 않고, 게이트 전극층을 적층 구조로 하여, 1층만이 테이퍼형상을 갖고, 다른쪽은 이방성 에칭에 의해서 수직인 측면을 갖고 있어도 좋다. 본 실시형태와 같이, 테이퍼 각도도 적층하는 게이트 전극층간으로 달라도 좋고, 동일하여도 좋다. 테이퍼형상을 가짐으로써, 그 위에 적층하는 막의 피복성이 향상되고, 결함이 경감되기 때문에 신뢰성이 향상된다.
게이트 전극층을 형성할 때의 에칭 공정에 의해서, 게이트 절연층은 다소 에칭되고, 막두께가 줄어드는(소위 막 감소) 경우가 있다.
반도체층에 불순물 원소를 첨가하여, 불순물 영역을 형성한다. 불순물 영역은, 그 농도를 제어함으로써 고농도 불순물 영역 및 저농도 불순물 영역으로 할 수 있다. 저농도 불순물 영역을 갖는 박막 트랜지스터를, LDD(Light doped drain) 구조라고 부른다. 또한 저농도 불순물 영역은, 게이트 전극과 겹치도록 형성할 수 있고, 이러한 박막 트랜지스터를, GOLD(Gate Overlaped LDD) 구조라고 부른다. 또한 박막 트랜지스터의 극성은, 불순물 영역에 인(P) 등을 사용함으로써 n 형으로 한다. p 형으로 하는 경우는, 붕소(B) 등을 첨가하면 된다.
본 실시형태에서는, 불순물 영역이 게이트 절연층을 개재하여 게이트 전극층과 겹치는 영역을 Lov 영역으로 나타내고, 불순물 영역이 게이트 절연층을 개재하여 게이트 전극층과 겹치지 않은 영역을 Loff 영역으로 나타낸다. 도 15에서는, 불순물 영역에서 빗금과 흰바탕으로 나타내어지고 있지만, 이것은, 흰 바탕부분에 불순물 원소가 첨가되어 있지 않다는 것을 나타내는 것은 아니고, 이 영역의 불순물 원소의 농도 분포가 마스크나 도핑조건을 반영하고 있는 것을 직감적으로 이해할 수 있도록 하였기 때문이다. 또, 이것은 본 명세서의 다른 도면에 있어서도 같다.
불순물 원소를 활성화하기 위해서 가열처리, 강광의 조사, 또는 레이저광의 조사를 하여도 좋다. 활성화와 동시에 게이트 절연층으로의 플라즈마 대미지나 게이트 절연층과 반도체층의 계면으로의 플라즈마 대미지를 회복할 수 있다.
이어서, 게이트 전극층, 게이트 절연층(157)을 덮는 제 1 층간절연층을 형성한다. 본 실시형태에서는, 절연막(167)과 절연막(168)의 적층 구조로 한다. 절연막(167) 및 절연막(168)은, 스퍼터법, 또는 플라즈마 CVD를 사용한 질화규소막, 질화산화규소막, 산화질화규소막, 산화규소막 등을 사용할 수 있고, 다른 규소를 포함하는 절연막을 단층 또는 3층 이상의 적층 구조로서 사용하여도 좋다.
또한, 질소분위기 중에서, 300 내지 550℃에서 1 내지 12시간의 열처리를 하여, 반도체층을 수소화하는 공정을 한다. 바람직하게는, 400 내지 500℃에서 행한다. 이 공정은 층간절연층인 절연막(167)에 포함되는 수소에 의해 반도체층의 댕글링 본드를 종단하는 공정이다. 본 실시형태에서는, 410도(℃)에서 가열처리를 한다.
절연막(167), 절연막(168)으로서는 그 외에 질화알루미늄(AlN), 산화질화알루미늄(AlON), 질소 함유량이 산소 함유량보다도 많은 질화산화알루미늄(AlNO) 또는 산화알루미늄, 다이아몬드라이크카본(DLC), 질소함유탄소(CN), 폴리실라잔, 그 밖의 무기절연성 재료를 포함하는 물질로부터 선택된 재료로 형성할 수 있다. 또한, 실록산을 포함하는 재료를 사용하여도 좋다. 또한, 유기절연성 재료를 사용하여도 좋고, 유기재료로서는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조사이클로부텐을 사용할 수 있다. 또한, 옥사졸수지를 사용할 수도 있고, 예를 들면 광경화형 폴리벤조옥사졸 등을 사용할 수 있다.
이어서, 레지스트로 이루어지는 마스크를 사용하여 절연막(167), 절연막(168), 게이트 절연층에 반도체층에 이르는 콘택트홀(개구)을 형성한다. 개구를 덮도록 도전막을 형성하고, 도전막을 에칭하여 각 소스영역 또는 드레인영역의 일부와 각각 전기적으로 접속하는 소스 전극층 또는 드레인 전극층을 형성한다. 소스 전극층 또는 드레인 전극층은, PVD법, CVD법, 증착법 등에 의해 도전막을 성막한 후, 소망의 형상으로 에칭하여 형성할 수 있다. 또한, 액적 토출법, 인쇄법, 디스펜서법, 전계도금법 등에 의해, 소정의 장소에 선택적으로 도전층을 형성할 수 있다. 또한 리플로법, 다마신법을 사용하여도 좋다. 소스 전극층 또는 드레인 전극층의 재료는, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Si, Ge, Zr, Ba 등의 금속 또는 그 합금, 또는 그 금속질화물을 사용하여 형성한다. 또한, 이들의 적층 구조로 하여도 좋다.
이상의 공정에서 주변구동회로 영역(204)에 Lov 영역에 p 형 불순물 영역을 갖는 p 채널형 박막 트랜지스터인 박막 트랜지스터(285), Lov 영역에 n 채널형 불순물 영역을 갖는 n 채널형 박막 트랜지스터인 박막 트랜지스터(275)를, 화소영역(206)에 Loff 영역에 n 형 불순물 영역을 갖는 멀티채널형의 n 채널형 박막 트랜지스터인 박막 트랜지스터(265), Lov 영역에 p 형 불순물 영역을 갖는 p 채널형 박막 트랜지스터인 박막 트랜지스터(255)를 갖는 액티브매트릭스기판을 제작할 수 있다.
본 실시형태에 한정되지 않고, 화소영역의 박막 트랜지스터는 채널형성 영역이 1개 형성되는 싱글 게이트 구조이거나, 2개 형성되는 더블 게이트 구조 또는 3개 형성되는 트리플 게이트 구조이어도 좋다. 또한, 주변 구동회로 영역의 박막 트랜지스터도, 싱글 게이트 구조, 더블 게이트 구조 또는 트리플게이트 구조이어도 좋다.
다음에 제 2 층간절연층으로서 절연막(181)을 형성한다. 도 15에 있어서, 스크라이브에 의한 떼어냄을 위한 분리 영역(201), FPC의 접착부인 외부단자 접속영역(202), 주변부의 리드(lead) 배선영역인 배선영역(203), 주변구동회로 영역(204), 화소영역(206)이다. 배선영역(203)에는 배선(179a), 배선(179b)이 형성되고, 외부단자 접속영역(202)에는, 외부단자와 접속하는 단자전극층(178)이 형성되어 있다.
절연막(181)으로서는 산화규소, 질화규소, 산화질화규소, 질화산화규소, 질화알루미늄(AlN), 질소를 포함하는 산화알루미늄(산화질화알루미늄이라고도 함; AlON), 산소를 포함하는 질화알루미늄(질화산화알루미늄이라고도 함; AlNO), 산화알루미늄, 다이아몬드라이크카본(DLC), 질소함유탄소막(CN), PSG(인유리), BPSG(인붕소유리), 알루미나막, 그 밖의 무기절연성 재료를 포함하는 물질로부터 선택된 재료로 형성할 수 있다. 또한, 실록산수지를 사용하여도 좋다. 또한, 유기절연성 재료를 사용하여도 좋고, 유기재료로서는, 감광성, 비감광성이어도 좋고, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조사이클로부텐, 폴리실라잔, 저유전율(Low-k) 재료를 사용할 수 있다. 또한, 옥사졸 수지를 사용할 수도 있고, 예를 들면 광경화형 폴리벤조옥사졸 등을 사용할 수 있다. 평탄화를 위해 형성하는 층간절연층으로서는, 내열성 및 절연성이 높고, 또, 평탄화율이 높은 것이 요구되기 때문에, 절연막(181)의 형성 방법으로서는, 스핀 도포법으로 대표되는 도포법을 사용하면 바람직하다.
절연막(181)은, 그 외 디핑법, 스프레이 도포, 닥터 나이프(doctor knife), 롤피복기, 커턴피복기, 나이프피복기, CVD법, 증착법 등을 채용할 수 있다. 액적 토출법에 의해 절연막(181)을 형성하여도 좋다. 액적 토출법을 사용한 경우에는 재료액을 절약할 수 있다. 또한, 액적 토출법과 같이 패턴이 전사, 또는 묘사할 수 있는 방법, 예를 들면 인쇄법(스크린 인쇄나 오프셋 인쇄 등 패턴이 형성되는 방법), 디스펜서법 등도 사용할 수 있다.
화소영역(206)의 절연막(181)에 미세한 개구, 요컨대 콘택트홀을 형성한다. 소스전극층 또는 드레인전극층은 절연막(181)에 형성된 개구로 제 1 전극층(185)과 전기적으로 접속하고 있다. 절연막(181)에 형성되는 개구를 실시형태 2에서 나타낸 것처럼 레이저광을 조사함으로써 형성할 수 있다. 본 실시형태는, 소스전극층 또는 드레인전극층에 비교적 증발하기 쉬운 저융점금속(본 실시형태에서는 크롬)을 사용한다. 절연막(181)측으로부터 레이저광을 선택적으로 소스전극층 또는 드레인전극층에 조사하고, 조사된 에너지에 의해 소스전극층 또는 드레인전극층의 조사 영역의 일부는 증발한다. 소스전극층 또는 드레인전극층의 조사 영역상의 절연막(181)은 제거되어, 개구를 형성할 수 있다. 소스전극층 또는 드레인전극층이 노출된 개구에 제 1 전극층(185)을 형성하여, 소스전극층 또는 드레인전극층과 제 1 전극층(185)은 전기적으로 접속할 수 있다.
제 1 전극층(185)은 양극, 또는 음극으로서 기능하여, Ti, Ni, W, Cr, Pt, Zn, Sn, In, 또는 Mo로부터 선택된 원소, 또는 TiN, TiSiXNY, WSiX, WNX, WSiXNY, NbN 등의 상기 원소를 주성분으로 하는 합금재료 또는 화합물 재료를 주성분으로 하는 막 또는 그 적층막을 총 막두께 100nm 내지 800nm의 범위에서 사용하면 좋다.
본 실시형태에서는, 표시소자로서 발광소자를 사용하여, 발광소자로부터의 빛을 제 1 전극층(185)측으로부터 추출하는 구조이기 때문에, 제 1 전극층(185)이 투광성을 갖는다. 제 1 전극층(185)으로서, 투명도전막을 형성하고, 소망의 형상으로 에칭함으로써 제 1 전극층(185)을 형성한다.
본 발명에 있어서는, 투광성 전극층인 제 1 전극층(185)에, 구체적으로는 투광성을 갖는 도전성 재료로 이루어지는 투명 도전막을 사용하면 좋고, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물 등을 사용할 수 있다. 물론, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화규소를 첨가한 인듐주석산화물(ITSO) 등도 사용할 수 있다.
또한, 투광성을 갖지 않는 금속막과 같은 재료에서도 막 두께를 얇게(바람직하게는, 5nm 내지 30nm 정도의 두께) 하여 광을 투과 가능한 상태로 하여 두는 것으로, 제 1 전극층(185)으로부터 광을 방사하는 것이 가능해진다. 또한, 제 1 전극층(185)에 사용할 수 있는 금속박막으로서는, 티타늄, 텅스텐, 니켈, 금, 백금, 은, 알루미늄, 마그네슘, 칼슘, 리튬, 및 이들의 합금으로 이루어지는 도전막 등을 사용할 수 있다.
제 1 전극층(185)은, 증착법, 스퍼터법, CVD법, 인쇄법, 디스펜서법 또는 액적 토출법 등을 사용하여 형성할 수 있다. 본 실시형태에서는, 제 1 전극층(185)으로서, 산화텅스텐을 포함하는 인듐아연산화물을 사용하여 스퍼터링법에 의해서 제작한다. 제 1 전극층(185)은, 바람직하게는 총 막 두께 100nm 내지 800nm의 범위로 사용하면 좋다.
제 1 전극층(185)은, 그 표면이 평탄화되도록, CMP법, 폴리비닐알콜계의 다공질체로 깨끗이 하여, 연마하여도 좋다. 또한 CMP법을 사용한 연마 후에, 제 1 전극층(185)의 표면에 자외선 조사, 산소플라즈마 처리 등을 하여도 좋다.
제 1 전극층(185)을 형성 후, 가열처리를 하여도 좋다. 이 가열처리에 의해, 제 1 전극층(185) 중에 포함되는 수분은 방출된다. 따라서, 제 1 전극층(185)은 탈가스 등이 생기지 않기 때문에, 제 1 전극층상에 수분에 의해서 열화되기 쉬운 발광 재료를 형성하여도, 발광 재료는 열화되지 않고, 신뢰성이 높은 표시장치를 제작할 수 있다.
다음에, 제 1 전극층(185)의 단부, 소스 전극층 또는 드레인 전극층을 덮는 절연층(186; 격벽, 장벽 등으로 불림)을 형성한다.
절연층(186)으로서는 산화규소, 질화규소, 산화질화규소, 질화산화규소 등을 사용할 수 있고, 단층이어도 좋고 2층, 3층과 같은 적층 구조이어도 좋다. 또한, 절연층(186)의 다른 재료로서, 질화알루미늄, 산소 함유량이 질소 함유량보다도 많은 산화질화알루미늄, 질소 함유량이 산소 함유량보다도 많은 질화산화알루미늄 또는 산화알루미늄, 다이아몬드 라이크 카본(DLC), 질소 함유탄소, 폴리실라잔, 그 밖의 무기 절연성 재료를 포함하는 물질로부터 선택된 재료로 형성할 수 있다. 실록산을 포함하는 재료를 사용하여도 좋다. 또한, 유기 절연성 재료를 사용하여도 좋고, 유기 재료로서는, 감광성, 비감광성 어느 것이나 좋고, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조사이클로부텐, 폴리실라잔을 사용할 수 있다. 또한, 옥사졸수지를 사용할 수도 있고, 예를 들면 광 경화형 폴리벤조옥사졸 등을 사용할 수 있다.
절연층(186)은, 스퍼터링법, PVD법(Physical Vapor Deposition), 감압 CVD법(LPCVD법), 또는 플라즈마 CVD법 등의 CVD법(Chemical Vapor Deposition), 또한, 선택적으로 패턴을 형성할 수 있는 액적 토출법이나, 패턴을 전사 또는 묘사할 수 있는 인쇄법(스크린인쇄나 오프셋인쇄 등 패턴이 형성되는 방법), 디스펜서법, 기타 스핀코트법 등의 도포법, 침지법 등을 사용할 수도 있다.
원하는 형상으로 가공하는 에칭가공은, 플라즈마 에칭(드라이 에칭) 또는 웨트 에칭의 어느 쪽을 채용하여도 좋다. 대면적 기판을 처리하기 위해서는 플라즈마 에칭이 적합하다. 에칭가스로서는, CF4, NF3 등의 불소계의 가스, 또는 Cl2, BCl3 등의 염소계의 가스를 사용하여, He나 Ar 등의 불활성 가스를 적절하게 첨가하여도 좋다. 또한, 대기압 방전의 플라즈마 에칭가공을 적용하면, 국소적인 방전가공도 가능하고, 기판의 전면에 마스크층을 형성할 필요는 없다.
도 15a에 도시하는 접속 영역(205)에 있어서, 제 2 전극층과 같은 공정, 같은 재료로 형성되는 배선층은 게이트 전극층과 같은 공정, 같은 재료로 형성되는 배선층과 전기적으로 접속한다.
제 1 전극층(185)의 위에는 발광층(188)이 형성된다. 또, 도 15에서는 1화소밖에 도시하지 않았지만, 본 실시형태에서는 R(빨강), G(초록), B(파랑)의 각 색에 대응한 전계 전극층을 나누어 만들고 있다.
다음에, 발광층(188)의 위에 도전막으로 이루어지는 제 2 전극층(189)이 형성된다. 제 2 전극층(189)으로서는, Al, Ag, Li, Ca, 또는 이들의 합금이나 화합물 MgAg, MgIn, AlLi, CaF2, 또는 질화칼슘을 사용하면 좋다. 이렇게 해서 제 1 전극층(185), 발광층(188) 및 제 2 전극층(189)으로 이루어지는 발광소자(190)가 형성된다(도 15b 참조).
도 15에 도시한 본 실시형태의 표시장치에 있어서, 발광소자(190)로부터 발한 광은, 제 1 전극층(185)측으로부터, 도 15b 중의 화살표시의 방향으로 투과하여 사출된다.
본 실시형태에서는, 제 2 전극층(189)상에 패시베이션막(보호막)으로서 절연층을 형성하여도 좋다. 이와 같이 제 2 전극층(189)을 덮도록 하여 패시베이션막을 형성하는 것은 유효하다. 패시베이션막으로서는, 질화규소, 산화규소, 산화질화규소, 질화산화규소, 질화알루미늄, 산화질화알루미늄, 질소 함유량이 산소 함유량보다도 많은 질화산화알루미늄 또는 산화알루미늄, 다이아몬드 라이크 카본(DLC), 질소 함유 탄소막을 포함하는 절연막으로 이루어지고, 상기 절연막을 단층 또는 조합한 적층을 사용할 수 있다. 또는 실록산수지를 사용하여도 좋다.
이 때, 커버리지가 좋은 막을 패시베이션막으로서 사용하는 것이 바람직하고, 탄소막, 특히 DLC막을 사용하는 것은 유효하다. DLC막은 실온으로부터 100℃ 이하의 온도범위에서 성막 가능하기 때문에, 내열성이 낮은 발광층(188)의 상방에도 용이하게 성막할 수 있다. DLC막은, 플라즈마 CVD법(대표적으로는, RF 플라즈마 CVD법, 마이크로파 CVD법, 전자 사이클로트론 공명(ECR) CVD법, 열 필라멘트 CVD법 등), 연소염법(燃燒炎法), 스퍼터법, 이온빔 증착법, 레이저 증착법 등으로 형성할 수 있다. 성막에 사용하는 반응가스는, 수소가스와, 탄화수소계의 가스(예를 들면 CH4, C2H2, C6H6 등)를 사용하여, 글로방전에 의해 이온화하여, 부(負)의 자기 바이어스가 가해진 캐소드에 이온을 가속 충돌시켜 성막한다. 또한, CN막은 반응가스로서 C2H4가스와 N2가스를 사용하여 형성하면 좋다. DLC막은 산소에 대한 블로킹 효과가 높고, 발광층(188)의 산화를 억제하는 것이 가능하다. 그 때문에, 이후에 계속되는 밀봉 공정을 하는 동안에 발광층(188)이 산화한다는 문제를 방지할 수 있다.
이와 같이 발광소자(190)가 형성된 기판(150)과, 밀봉기판(195)을 밀봉재(192)에 의해서 고착하여, 발광소자를 밀봉한다(도 15 참조). 밀봉재(192)로서는, 대표적으로는 가시광 경화성, 자외선 경화성 또는 열경화성의 수지를 사용하는 것이 바람직하다. 예를 들면, 비스페놀 A형 액상수지, 비스페놀 A형 고형 수지, 함브롬에폭시 수지, 비스페놀 F형 수지, 비스페놀 AD형 수지, 페놀형 수지, 크레졸형 수지, 노볼락형 수지, 환상지방족에폭시 수지, 에피비스(Epi-Bis)형 에폭시 수지, 글리시딜에스테르수지, 글리시딜아민계 수지, 헤테로사이클릭식 에폭시 수지, 변성 에폭시 수지 등의 에폭시 수지를 사용할 수 있다. 또, 밀봉재로 둘러싸인 영역에는 충전재(193)를 충전하여도 좋고, 질소 분위기 하에서 밀봉함으로써, 질소 등을 봉입하여도 좋다. 본 실시형태는, 하면(下面) 사출형이기 때문에, 충전재(193)는 투광성을 가질 필요는 없지만, 충전재(193)를 투과하여 광을 추출하는 구조의 경우는, 투광성을 가질 필요가 있다. 대표적으로는 가시광 경화, 자외선 경화 또는 열경화의 에폭시 수지를 사용하면 좋다. 이상의 공정에서, 본 실시형태에 있어서의, 발광소자를 사용한 표시 기능을 갖는 표시장치가 완성된다. 또한 충전재는, 액상의 상태로 적하하여, 표시장치 내에 충전할 수도 있다. 충전제로서, 건조제 등의 흡습성을 포함하는 물질을 사용하면, 한층 더 흡수 효과를 얻을 수 있고, 소자의 열화를 막을 수 있다.
EL 표시 패널 내에는 소자의 수분에 의한 열화를 막기 위해서, 건조제가 설치된다. 본 실시형태에서는, 건조제는, 화소 영역을 둘러싸도록 밀봉기판에 형성된 오목부에 설치되어, 박형화를 방해하지 않는 구성으로 한다. 또한, 게이트 배선층에 대응하는 영역에도 건조제를 형성하고, 흡수 면적을 넓게 하면, 흡수 효과가 높다. 또한, 직접 발광하지 않는 게이트 배선층상에 건조제를 형성하면, 광 추출 효율을 저하시키지도 않는다.
또, 본 실시형태에서는, 유리기판으로 발광소자를 밀봉한 경우를 개시하지만, 밀봉의 처리는, 발광소자를 수분으로부터 보호하기 위한 처리이고, 커버재로 기계적으로 봉입하는 방법, 열경화성수지 또는 자외광 경화성수지로 봉입하는 방법, 금속산화물이나 질화물 등의 배리어 능력이 높은 박막에 의해 밀봉하는 방법 중 어느 것을 사용한다. 커버재로서는, 유리, 세라믹, 플라스틱 또는 금속을 사용할 수 있지만, 커버재측에 광을 방사시키는 경우는 투광성이어야만 한다. 또한, 커버재와 상기 발광소자가 형성된 기판은 열경화성수지 또는 자외광 경화성수지 등의 밀봉재를 사용하여 접합되고, 열처리 또는 자외광 조사 처리에 의해서 수지를 경화시켜 밀폐공간을 형성한다. 이 밀폐공간 중에 산화바륨으로 대표되는 흡습재를 형성하는 것도 유효하다. 이 흡습재는, 밀봉재의 위에 접하여 형성하여도 좋고, 발광소자로부터의 광을 방해하지 않는, 격벽의 위나 주변부에 형성하여도 좋다. 또, 커버재와 발광소자가 형성된 기판의 공간을 열경화성 수지 또는 자외광 경화성수지로 충전하는 것도 가능하다. 이 경우, 열경화성 수지 또는 자외광 경화성수지 중에 산화바륨으로 대표되는 흡습재를 첨가하여 두는 것은 유효하다.
또한, 소스 전극층 또는 드레인 전극층과 제 1 전극층이 직접 접하여 전기적인 접속을 하지 않고, 배선층을 개재하여 접속하고 있어도 좋다.
본 실시형태에서는, 외부단자 접속 영역(202)에 있어서, 단자 전극층(178)에 이방성 도전층(196)에 의해서 FPC(194)를 접속하여, 외부와 전기적으로 접속하는 구조로 한다. 또한 표시장치의 상면도인 도 15a에서 도시하는 바와 같이, 본 실시형태에 있어서 제작되는 표시장치는 신호선 구동회로를 갖는 주변 구동회로 영역(204), 주변 구동회로 영역(209) 이외에, 주사선 구동회로를 갖는 주변 구동회로 영역(207), 주변 구동회로 영역(208)이 형성되어 있다.
본 실시형태에서는, 상기와 같은 회로로 형성하지만, 본 발명은 이것에 한정되지 않고, 주변 구동회로로서 IC 칩을 상술한 COG 방식이나 TAB 방식에 의해서 실장한 것이어도 좋다. 또한, 게이트선 구동회로, 소스선 구동회로는 복수이어도 단수이어도 좋다.
또한, 본 발명의 표시장치에 있어서, 화면표시의 구동방법은 특별히 한정되지 않고, 예를 들면, 점 순차 구동방법이나 선 순차 구동방법이나 면 순차 구동방법 등을 사용하면 좋다. 대표적으로는, 선 순차 구동방법으로 하고, 시분할 계조 구동방법이나 면적 계조 구동방법을 적절하게 사용하면 좋다. 또한, 표시장치의 소스선에 입력하는 영상 신호는, 아날로그 신호이어도 좋고, 디지털 신호이어도 좋고 적절하게, 영상 신호에 맞추어 구동회로 등을 설계하면 좋다.
본 실시형태는 실시형태 1 또는 실시형태 2와 적절하게 조합할 수 있다.
본 발명에 의해, 표시장치를 구성하는 배선 등의 구성물을, 원하는 형상으로 형성할 수 있다. 또한 복잡한 포토리소그래피 공정을 경감하여, 간략화된 공정으로 표시장치를 제작할 수 있기 때문에, 재료의 손실이 적고, 비용 절감도 달성할 수 있다. 따라서 고성능, 고신뢰성의 표시장치를 수율 좋게 제작할 수 있다.
(실시형태 5)
본 발명을 적용하여 박막 트랜지스터를 형성하고, 상기 박막 트랜지스터를 사용하여 표시장치를 형성할 수 있지만, 발광소자를 사용하고, 더욱이, 상기 발광소자를 구동하는 트랜지스터로서 n채널형 트랜지스터를 사용한 경우, 상기 발광소자로부터 발생하는 광은, 하방 방사, 상방 방사, 양쪽 방사 중 어느 것을 행한다. 여기에서는, 각각의 경우에 따른 발광소자의 적층 구조에 관해서, 도 17을 사용하여 설명한다.
또한, 본 실시형태에서는, 본 발명을 적용한 채널 보호형의 박막 트랜지스터(461, 471, 481)를 사용한다. 박막 트랜지스터(481)는, 투광성을 갖는 기판(480)상에 형성되고, 게이트 전극층(493), 게이트 절연막(497), 반도체층(494), n형을 갖는 반도체층(495a), n형을 갖는 반도체층(495b), 소스 전극층 또는 드레인 전극층(487a), 소스 전극층 또는 드레인 전극층(487b), 채널 보호층(496)에 의해 형성된다. 게이트 전극층, 반도체층, 소스 전극층, 드레인 전극층 등은 액적 토출법 등에 의해서 선택적으로 정확히 형성된 마스크층에 의해서 가공할 수 있다. 따라서 공정을 간략화되고, 재료의 손실도 방지할 수 있기 때문에, 저비용화를 달성할 수 있다.
본 실시형태에서는, 반도체층으로서 비정질 반도체층을 사용한다. 그러나 본 실시형태에 한정되지 않고, 반도체층으로서 결정성 반도체층을 사용하고, 일 도전형의 반도체층으로서 n형을 갖는 반도체층을 사용할 수도 있다. n형을 갖는 반도체층을 형성하는 대신에, PH3가스에 의한 플라즈마 처리를 함으로써, 반도체층에 도전성을 부여하여도 좋다. 폴리실리콘과 같은 결정성 반도체층을 사용하는 경우, 일 도전형의 반도체층을 형성하지 않고, 결정성 반도체층에 불순물을 도입(첨가)하여 일 도전형을 갖는 불순물 영역을 형성하여도 좋다. 또한, 펜타센 등의 유기 반도체를 사용할 수도 있고, 유기 반도체를 액적 토출법 등에 의해서 선택적으로 형성하면, 가공 공정을 간략화할 수 있다.
반도체층으로서 결정성 반도체층을 사용하는 경우를 설명한다. 우선, 비정질 반도체층을 결정화하여, 결정성 반도체층을 형성한다. 결정화 공정에서, 비정질 반도체층에 결정화를 촉진하는 원소(촉매원소, 금속원소라고도 나타냄)를 첨가하고, 열처리(550℃ 내지 750℃에서 3분 내지 24시간)에 의해 결정화를 한다. 결정화를 조장하는 원소로서는, 이 규소의 결정화를 조장하는 금속원소로서는 철(Fe), 니켈(Ni), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스미늄(Os), 이리듐(Ir), 백금(Pt), 동(Cu) 및 금(Au)으로부터 선택된 일종 또는 복수 종류를 사용할 수 있다.
결정화를 촉진하는 원소를 결정성 반도체층으로부터 제거, 또는 경감하기 위해서, 결정성 반도체층에 접하여, 불순물 원소를 포함하는 반도체층을 형성하고, 게터링 싱크로서 기능시킨다. 불순물 원소로서는, n형을 부여하는 불순물 원소, p형을 부여하는 불순물 원소나 희가스원소 등을 사용할 수 있고, 예를 들면 인(P), 질소(N), 비소(As), 안티몬(Sb), 비스무트(Bi), 붕소(B), 헬륨(He), 네온(Ne), 아르곤(Ar), Kr(크립톤), Xe(크세논)으로부터 선택된 일종 또는 복수종을 사용할 수 있다. 결정화를 촉진하는 원소를 포함하는 결정성 반도체층에 접하여, n형을 갖는 반도체층을 형성하고, 열처리(550℃ 내지 750℃에서 3분 내지 24시간)를 한다. 결정성 반도체층 중에 포함되는 결정화를 촉진하는 원소는, n형을 갖는 반도체층 중으로 이동하여, 결정성 반도체층 중의 결정화를 촉진하는 원소는 제거, 또는 경감되어, 반도체층이 형성된다. 한편 n형을 갖는 반도체층은, 결정성을 촉진하는 원소인 금속원소를 포함하는, n형을 갖는 반도체층이 되고, 그 후 원하는 형상으로 가공되어 n형을 갖는 반도체층이 된다. 이와 같이 n형을 갖는 반도체층은, 반도체층의 게터링 싱크로서도 기능하고, 그대로 소스 영역 및 드레인 영역으로서도 기능한다.
반도체층의 결정화 공정과 게터링 공정을 복수의 가열처리에 의해 행하여도 좋고, 결정화 공정과 게터링 공정을 한번의 가열처리에 의해 할 수도 있다. 이 경우는, 비정질 반도체층을 형성하고, 결정화를 촉진하는 원소를 첨가하여, 게터링 싱크가 되는 반도체층을 형성한 후, 가열처리를 하면 좋다.
본 실시형태에서는, 게이트 절연층을 복수층의 적층으로 형성하고, 게이트 절연막(497)으로서 게이트 전극층(493)측으로부터 질화산화규소막, 산화질화규소막을 형성하고, 2층의 적층 구조로 한다. 적층되는 절연층은, 동일 챔버 내에서 진공을 깨지 않고 동일 온도 하에서, 반응가스를 바꾸면서 연속적으로 형성하면 좋다. 진공을 깨지 않고 연속적으로 형성하면, 적층하는 막끼리의 계면이 오염되는 것을 막을 수 있다.
채널 보호층(496)은, 액적 토출법을 사용하여 폴리이미드 또는 폴리비닐알콜 등을 적하하여도 좋다. 그 결과, 노광 공정을 생략할 수 있다. 채널 보호층으로서는, 무기 재료(산화규소, 질화규소, 산화질화규소, 질화산화규소 등), 감광성 또는 비감광성의 유기 재료(유기수지 재료; 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트, 벤조사이클로부텐 등), 저유전율 재료 등의 일종, 또는 복수종으로 이루어지는 막, 또는 이들 막의 적층 등을 사용할 수 있다. 또한, 실록산 재료를 사용하여도 좋다. 제작법으로서는, 플라즈마 CVD법이나 열 CVD법 등의 기상성장법이나 스퍼터링법을 사용할 수 있다. 또한, 액적 토출법이나, 디스펜서법, 인쇄법(스크린인쇄나 오프셋인쇄 등 패턴이 형성되는 방법)을 사용할 수도 있다. 도포법으로 얻어지는 SOG막 등도 사용할 수 있다.
우선, 기판(480)측에 방사하는 경우, 요컨대 하방 방사를 하는 경우에 관해서, 도 17a를 사용하여 설명한다. 이 경우, 박막 트랜지스터(481)에 전기적으로 접속하도록, 제 1 전극층(484)은 소스 전극층 또는 드레인 전극층(487b)에 접하고, 제 1 전극층(484), 전계 발광층(485), 제 2 전극층(486)이 차례로 적층된다. 광이 투과하는 기판(480)은 적어도 가시 영역의 광에 대하여 투광성을 가질 필요가 있다.
다음에, 기판(460)과 반대측으로 방사하는 경우, 요컨대 상방 방사를 하는 경우에 관해서, 도 17b를 사용하여 설명한다. 박막 트랜지스터(461)는, 상술한 박막 트랜지스터의 같이 형성할 수 있다. 박막 트랜지스터(461)에 전기적으로 접속하는 소스 전극층 또는 드레인 전극층(462)이 제 1 전극층(463)과 접하여, 전기적으로 접속한다. 제 1 전극층(463), 전계 발광층(464), 제 2 전극층(465)이 차례로 적층된다. 소스 전극층 또는 드레인 전극층(462)은 반사성을 갖는 금속층이고, 발광소자로부터 방사되는 광을 화살표시의 상면에 반사한다. 소스 전극층 또는 드레인 전극층(462)과 제 1 전극층(463)은 적층되어 있기 때문에, 제 1 전극층(463)에 투광성의 재료를 사용하여, 광이 투과하여도, 상기 광은 소스 전극층 또는 드레인 전극층(462)에 있어서 반사되어, 기판(460)과 반대측에 방사한다. 물론 제 1 전극층(463)을, 반사성을 갖는 금속막을 사용하여 형성하여도 좋다. 발광소자로부터 방출하는 광은 제 2 전극층(465)을 투과하여 방출되기 때문에, 제 2 전극층(465)은, 적어도 가시 영역에서 투광성을 갖는 재료로 형성한다.
마지막으로, 광이 기판(470)측과 그 반대측의 양측에 방사하는 경우, 요컨대 양쪽 방사를 하는 경우에 관해서, 도 17c를 사용하여 설명한다. 박막 트랜지스터(471)도 채널 보호형의 박막 트랜지스터이다. 박막 트랜지스터(471)의 반도체층에 전기적으로 접속하는 소스 전극층 또는 드레인 전극층(475)에 제 1 전극층(472)이 전기적으로 접속하고 있다. 제 1 전극층(472), 전계 발광층(473), 제 2 전극층(474)이 차례로 적층된다. 이때, 제 1 전극층(472)과 제 2 전극층(474)의 어느 것이나 적어도 가시 영역에서 투광성을 갖는 재료, 또는 광을 투과할 수 있는 두께로 형성하면, 양쪽 방사가 실현된다. 이 경우, 광이 투과하는 절연층이나 기판(470)도 적어도 가시 영역의 광에 대하여 투광성을 가질 필요가 있다.
본 실시형태는, 실시형태 1 내지 4와 각각 자유롭게 조합하는 것이 가능하다.
본 발명에 의해, 표시장치를 구성하는 배선 등의 구성물을, 원하는 형상으로 형성할 수 있다. 또한 복잡한 포토리소그래피 공정을 경감하여, 간략화된 공정으로 표시장치를 제작할 수 있기 때문에, 재료의 손실이 적고, 비용 절감도 달성할 수 있다. 따라서 고성능, 고신뢰성의 표시장치를 수율 좋게 제작할 수 있다.
(실시형태 6)
본 실시형태에서는, 더욱 간략화한 공정에서 저비용으로 제작하는 것을 목적으로 한 표시장치의 예에 관해서 설명한다. 자세하게는 표시소자에 발광소자를 사용하는 발광 표시 장치에 관해서 설명한다.
본 실시형태에서는, 본 발명의 표시장치의 표시소자로서 적용할 수 있는 발광소자의 구성을, 도 22를 사용하여 설명한다.
도 22는 발광소자의 소자 구조이고, 제 1 전극층(870)과 제 2 전극층(850)의 사이에, 유기 화합물과 무기 화합물을 혼합하여 이루어지는 전계 발광층(860)이 끼워져 있는 발광소자이다. 전계 발광층(860)은, 도시한 바와 같이, 제 1 층(804), 제 2 층(803), 제 3 층(802)으로 구성되어 있고, 특히 제 1 층(804) 및 제 3 층(802)에 큰 특징을 갖는다.
우선, 제 1 층(804)은, 제 2 층(803)에 홀을 수송하는 기능을 하는 층이고, 적어도 제 1 유기 화합물과, 제 1 유기 화합물에 대하여 전자수용성을 나타내는 제 1 무기 화합물을 포함하는 구성이다. 중요한 것은, 단순히 제 1 유기 화합물과 제 1 무기 화합물이 서로 혼합되어 있는 것은 아니고, 제 1 무기 화합물이 제 1 유기 화합물에 대하여 전자수용성을 나타내는 점이다. 이러한 구성으로 하는 것으로, 본래 내재적인 캐리어를 거의 갖지 않는 제 1 유기 화합물에 많은 홀 캐리어가 발생하여, 극히 우수한 홀 주입성 및 홀 수송성을 나타낸다.
따라서 제 1 층(804)은, 무기 화합물을 혼합함으로써 얻어진다고 생각되고 있는 효과(내열성의 향상 등)뿐만 아니라, 우수한 도전성(제 1 층(804)에 있어서는 특히, 홀 주입성 및 수송성)도 얻을 수 있다. 이것은, 서로 전자적인 상호작용을 미치지 않는 유기 화합물과 무기 화합물을 단순히 혼합한 종래의 홀 수송층에서는, 얻을 수 없는 효과이다. 이 효과에 의해, 종래보다도 구동전압을 낮게 할 수 있다. 또한, 구동전압의 상승을 초래하지 않고 제 1 층(804)을 두껍게 할 수 있기 때문에, 먼지 등에 기인하는 소자의 단락도 억제할 수 있다.
그런데, 상술한 바와 같이, 제 1 유기 화합물에는 홀 캐리어가 발생하기 때문에, 제 1 유기 화합물로서는 홀 수송성의 유기 화합물이 바람직하다. 홀 수송성의 유기 화합물로서는, 예를 들면, 프탈로시아닌(약칭: H2Pc), 동프탈로시아닌(약칭: CuPc), 바나딜프탈로시아닌(약칭: VOPc), 4,4',4''-트리스(N, N-디페닐아미노)트리페닐아민(약칭: TDATA), 4,4',4''-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민(약칭: MTDATA), 1,3,5-트리스[N, N-디(m-톨릴)아미노]벤젠(약칭: m-MTDAB), N,N'-디페닐-N,N'-비스(3-메틸페닐)-1,1'-비페닐-4,4'-디아민(약칭: TPD), 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(약칭: NPB), 4,4'-비스{N-[4-디(m-톨릴)아미노]페닐-N-페닐아미노}비페닐(약칭: DNTPD), 4,4',4''-트리스(N-카르바졸일)트리페닐아민(약칭: TCTA) 등을 들 수 있지만, 이들에 한정되는 것은 아니다. 또한, 상술한 화합물 중에서도, TDATA, MTDATA, m-MTDAB, TPD, NPB, DNTPD, TCTA 등으로 대표되는 방향족아민 화합물은, 홀 캐리어가 발생하기 쉽고, 제 1 유기 화합물로서 적합한 화합물군이다.
한편, 제 1 무기 화합물은, 제 1 유기 화합물로부터 전자를 받아들이기 쉬운 것이면 어떤 것이어도 좋고, 여러가지의 금속산화물 또는 금속질화물이 가능하지만, 주기표 제4족 내지 제12족 중 어떤 천이금속산화물이 전자수용성을 나타내기 쉬워 적합하다. 구체적으로는, 산화티타늄, 산화지르코늄, 산화바나듐, 산화몰리브덴, 산화텅스텐, 산화레늄, 산화루테늄, 산화아연 등을 들 수 있다. 또한, 상술한 금속산화물 중에서도, 주기표 제4족 내지 제8족 중 어떤 천이금속산화물은 전자수용성이 높은 것이 많아, 바람직한 1군이다. 특히 산화바나듐, 산화몰리브덴, 산화텅스텐, 산화루테늄은 진공증착이 가능하여 다루기 쉽기 때문에 적합하다.
또, 제 1 층(804)은, 상술한 유기 화합물과 무기 화합물의 조합을 적용한 층을, 복수 적층하여 형성하고 있어도 좋다. 또한, 다른 유기 화합물 또는 다른 무기 화합물을 더욱 포함하고 있어도 좋다.
다음에, 제 3 층(802)에 관해서 설명한다. 제 3 층(802)은, 제 2 층(803)에 전자를 수송하는 기능을 하는 층이고, 적어도 제 3 유기 화합물과, 제 3 유기 화합물에 대하여 전자공여성을 나타내는 제 3 무기 화합물을 포함하는 구성이다. 중요한 것은, 단 제 3 유기 화합물과 제 3 무기 화합물이 서로 혼합되어 있는 것이 아니고, 제 3 무기 화합물이 제 3 유기 화합물에 대하여 전자공여성을 나타내는 점이다. 이러한 구성으로 하는 것으로, 본래 내재적인 캐리어를 거의 갖지 않는 제 3 유기 화합물에 많은 전자캐리어가 발생하여, 극히 우수한 전자주입성 및 전자수송성을 나타낸다.
따라서 제 3 층(802)은, 무기 화합물을 혼합함으로써 얻어진다고 생각되고 있는 효과(내열성의 향상 등)뿐만 아니라, 우수한 도전성(제 3 층(802)에 있어서는 특히, 전자주입성 및 수송성)도 얻을 수 있다. 이것은, 서로 전자적인 상호작용을 미치지 않는 유기 화합물과 무기 화합물을 단순히 혼합한 종래의 전자수송층에서는 얻을 수 없는 효과이다. 이 효과에 의해, 종래보다도 구동전압을 낮게 할 수 있다. 또한, 구동전압의 상승을 초래하지 않고 제 3 층(802)을 두껍게 할 수 있기 때문에, 먼지 등에 기인하는 소자의 단락도 억제할 수 있다.
그런데, 상술한 바와 같이, 제 3 유기 화합물에는 전자캐리어가 발생하기 때문에, 제 3 유기 화합물로서는 전자수송성의 유기 화합물이 바람직하다. 전자수송성의 유기 화합물로서는, 예를 들면, 트리스(8-퀴놀리노레이트)알루미늄(약칭: Alq3), 트리스(4-메틸-8-퀴놀리노레이트)알루미늄(약칭: Almq3), 비스(10-하이드록시벤조[h]-퀴놀리네이트)베릴륨(약칭: BeBq2), 비스(2-메틸-8-퀴놀리노레이트; 4-페닐페노라트)알루미늄(약칭: BAlq), 비스[2-(2'-하이드록시페닐)벤조옥사졸레이트]아연(약칭: Zn(BOX)2), 비스[2-(2'-하이드록시페닐)벤조티아졸레이트]아연(약칭: Zn(BTZ)2), 바소페난트롤린(약칭: BPhen), 바소쿠프로인(약칭: BCP), 2-(4-비페닐릴)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(약칭: PBD), 1,3-비스[5-(4-tert-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(약칭: OXD-7), 2,2',2''-(1,3,5-벤젠트리일)-트리스(1-페닐-1H-벤조이미다졸; 약칭: TPBI), 3-(4-비페니릴)-4-페닐-5-(4-tert-부틸페닐)-1,2,4-트리아졸(약칭: TAZ), 3-(4-비페니릴)-4-(4-에틸페닐)-5-(4-tert-부틸페닐)-1,2,4-트리아졸(약칭: p-EtTAZ) 등을 들 수 있지만, 이들에 한정되는 것은 아니다. 또한, 상술한 화합물 중에서도, Alq3, Almq3, BeBq2, BAlq, Zn(BOX)2, Zn(BTZ)2 등으로 대표되는 방향환을 포함하는 킬레이트 배위자를 갖는 킬레이트 금속착체나, BPhen, BCP 등으로 대표되는 페난트롤린 골격을 갖는 유기 화합물이나, PBD, OXD-7 등으로 대표되는 옥사디아졸 골격을 갖는 유기 화합물은, 전자캐리어가 발생하기 쉬고, 제 3 유기 화합물로서 적합한 화합물군이다.
한편, 제 3 무기 화합물은, 제 3 유기 화합물에 전자를 부여하기 쉬운 것이면 어떤 것이어도 좋고, 여러가지의 금속산화물 또는 금속질화물이 가능하지만, 알칼리금속산화물, 알칼리토류금속산화물, 희토류금속산화물, 알칼리금속질화물, 알칼리토류금속질화물, 희토류금속질화물이 전자공여성을 나타내기 쉬워 적합하다. 구체적으로는, 산화리튬, 산화스트론튬, 산화바륨, 산화에르븀, 질화리튬, 질화마그네슘, 질화칼슘, 질화이트륨, 질화란탄 등을 들 수 있다. 특히 산화리튬, 산화바륨, 질화리튬, 질화마그네슘, 질화칼슘은 진공증착이 가능하여 다루기 쉽기 때문에 적합하다.
또, 제 3 층(802)은, 상술한 유기 화합물과 무기 화합물의 조합을 적용한 층을, 복수 적층하여 형성하고 있어도 좋다. 또한, 다른 유기 화합물 또는 다른 무기 화합물을 더욱 포함하고 있어도 좋다.
다음에, 제 2 층(803)에 관해서 설명한다. 제 2 층(803)은 발광 기능을 하는 층이고, 발광성의 제 2 유기 화합물을 포함한다. 또한, 제 2 무기 화합물을 포함하는 구성이어도 좋다. 제 2 층(803)은, 여러가지의 발광성의 유기 화합물, 무기 화합물을 사용하여 형성할 수 있다. 단, 제 2 층(803)은, 제 1 층(804)이나 제 3 층(802)과 비교하여 전류가 흐르기 어렵다고 생각되기 때문에, 그 막 두께는 10nm 내지 100nm 정도가 바람직하다.
제 2 유기 화합물로서는, 발광성의 유기 화합물이면 특별히 한정되는 것은 아니고, 예를 들면, 9,10-디(2-나프틸)안트라센(약칭: DNA), 9,10-디(2-나프틸)-2-tert-부틸안트라센(약칭: t-BuDNA), 4,4'-비스(2,2-디페닐비닐)비페닐(약칭: DPVBi), 쿠마린30, 쿠마린6, 쿠마린545, 쿠마린545T, 페릴렌, 루블렌, 페리플란텐, 2,5,8,11-테트라(tert-부틸)페릴렌(약칭: TBP), 9,10-디페닐안트라센(약칭: DPA), 5,12-디페닐테트라센, 4-(디시아노메틸렌)-2-메틸-[p-(디메틸아미노)스티릴]-4H-피란(약칭: DCM1), 4-(디시아노메틸렌)-2-메틸-6-[2-(쥬롤리딘-9-일)에테닐]-4H-피란(약칭: DCM2), 4-(디시아노메틸렌)-2,6-비스[p-(디메틸아미노)스티릴]-4H-피란(약칭: BisDCM) 등을 들 수 있다. 또한, 비스[2-(4',6'-디플루오로페닐)피리디네이토N, C2'] 이리듐(피콜리나트; 약칭: FIrpic), 비스{2-[3',5'-비스(트리플루오로메틸)페닐]피리디네이토N, C2'} 이리듐(피콜리나트; 약칭: Ir (CF3ppy)2(pic)), 트리스(2-페닐피리디네이토N, C2') 이리듐(약칭: Ir(ppy)3), 비스(2-페닐피리디네이토N, C2') 이리듐(아세틸아세토네이트; 약칭: Ir(ppy)2(acac)), 비스[2-(2'-티에닐)피리디네이토N, C3'] 이리듐(아세틸아세토네이트; 약칭: Ir(thp)2(aCaC)), 비스(2-페닐퀴노리네이트N, C2') 이리듐(아세틸아세토네이트; 약칭: Ir(pq)2(acac)), 비스[2-(2'-벤조티에닐)피리디네이토N, C3'] 이리듐(아세틸아세토네이트; 약칭: Ir(btp)2(acac)) 등의 인광을 방출할 수 있는 화합물을 사용할 수도 있다.
제 2 층(803)을 1중항 여기 발광 재료 외에, 금속착체 등을 포함하는 3중항 여기 재료를 사용하여도 좋다. 예를 들면, 적색의 발광성의 화소, 녹색의 발광성의 화소 및 청색의 발광성의 화소 중, 휘도 반감시간이 비교적 짧은 적색의 발광성의 화소를 3중항 여기 발광 재료로 형성하고, 다른 것을 1중항 여기 발광 재료로 형성한다. 3중항 여기 발광 재료는 발광효율이 좋기 때문에, 같은 휘도를 얻는 데 소비전력이 적어도 된다고 하는 특징이 있다. 즉, 적색화소에 적용한 경우, 발광소자에 흘리는 전류량이 적어도 되기 때문에, 신뢰성을 향상시킬 수 있다. 저소비전력화로서, 적색의 발광성의 화소와 녹색의 발광성의 화소를 3중항 여기 발광 재료로 형성하고, 청색의 발광성의 화소를 1중항 여기 발광 재료로 형성하여도 좋다. 인간의 시감도(視感度)가 높은 녹색의 발광소자도 3중항 여기 발광 재료로 형성하는 것으로, 더욱 저소비전력화를 도모할 수 있다.
또한, 제 2 층(803)에 있어서는, 상술한 발광을 나타내는 제 2 유기 화합물뿐만 아니라, 더욱 다른 유기 화합물이 첨가되어 있어도 좋다. 첨가할 수 있는 유기 화합물로서는, 예를 들면, 먼저 설명한 TDATA, MTDATA, m-MTDAB, TPD, NPB, DNTPD, TCTA, Alq3, Almq3, BeBq2, BAlq, Zn(BOX)2, Zn(BTZ2), BPhen, BCP, PBD, OXD-7, TPBI, TAZ, p-EtTAZ, DNA, t-BuDNA, DPVBi 등 외에, 4,4'-비스(N-카르바졸일)비페닐(약칭: CBP), 1,3,5-트리스[4-(N-카르바졸일)페닐]벤젠(약칭: TCPB) 등을 사용할 수 있지만, 이들에 한정되는 것은 아니다. 또, 이와 같이 제 2 유기 화합물이외에 첨가하는 유기 화합물은, 제 2 유기 화합물을 효율 좋게 발광시키기 위해서, 제 2 유기 화합물의 여기 에너지보다도 큰 여기 에너지를 갖고, 또한 제 2 유기 화합물보다도 많이 첨가되어 있는 것이 바람직하다(이것에 의해, 제 2 유기 화합물의 농도 소광(消光)을 막을 수 있다). 또, 다른 기능으로서, 제 2 유기 화합물과 함께 발광을 나타내어도 좋다(이것에 의해, 백색 발광 등도 가능해진다).
제 2 층(803)은, 발광 파장대가 다른 발광층을 화소마다 형성하고, 컬러표시를 하는 구성으로 하여도 좋다. 전형적으로는, R(빨강), G(초록), B(파랑)의 각 색에 대응한 발광층을 형성한다. 이 경우에도, 화소의 광 방사측에 그 발광 파장대의 광을 투과하는 필터를 설치한 구성으로 하는 것으로, 색 순도의 향상이나, 화소부의 경면화(鏡面化(비침))의 방지를 도모할 수 있다. 필터를 설치하는 것으로, 종래 필요시되었던 원편광판 등을 생략하는 것이 가능해지고, 발광층으로부터 방사되는 광의 손실을 없앨 수 있다. 또, 사방(斜方)으로부터 화소부(표시화면)를 본 경우에 일어나는 색조의 변화를 저감할 수 있다.
제 2 층(803)에서 사용할 수 있는 재료는 저분자계 유기 발광 재료이어도 고분자계 유기 발광 재료이어도 좋다. 고분자계 유기 발광 재료는 저분자계와 비교하여 물리적 강도가 높고, 소자의 내구성이 높다. 또한 도포에 의해 성막하는 것이 가능하기 때문에, 소자의 제작이 비교적 용이하다.
발광색은, 발광층을 형성하는 재료로 결정되기 때문에, 이들을 선택하는 것으로 원하는 발광을 나타내는 발광소자를 형성할 수 있다. 발광층의 형성에 사용할 수 있는 고분자계의 전계 발광 재료는, 폴리파라페닐렌비닐렌계, 폴리파라페닐렌계, 폴리티오펜계, 폴리플루오렌계를 들 수 있다.
폴리파라페닐렌비닐렌계에는, 폴리(파라페닐렌비닐렌)[PPV]의 유도체, 폴리(2,5-디알콕시-1,4-페닐렌비닐렌)[RO-PPV], 폴리(2-(2'-에틸-헥소시)-5-메톡시-1,4-페닐렌비닐렌)[MEH-PPV], 폴리(2-(디알콕시페닐)-1,4-페닐렌비닐렌)[ROPh-PPV] 등을 들 수 있다. 폴리파라페닐렌계에는, 폴리파라페닐렌[PPP]의 유도체, 폴리(2,5-디알콕시-1,4-페닐렌)[RO-PPP], 폴리(2,5-디헥소시-1,4-페닐렌) 등을 들 수 있다. 폴리티오펜계에는, 폴리티오펜[PT]의 유도체, 폴리(3-알킬티오펜)[PAT], 폴리(3-헥실티오펜)[PHT], 폴리(3-사이클로헥실티오펜)[PCHT], 폴리(3-사이클로헥실-4-메틸티오펜)[PCHMT], 폴리(3,4-디사이클로헥실티오펜)[PDCHT], 폴리[3-(4-옥틸페닐)-티오펜][POPT], 폴리[3-(4-옥틸페닐)-2,2-비티오펜][PTOPT] 등을 들 수 있다. 폴리플루오렌계에는, 폴리플루오렌[PF]의 유도체, 폴리(9,9-디알킬플루오렌)[PDAF], 폴리(9,9-디옥틸플루오렌)[PDOF] 등을 들 수 있다.
상기 제 2 무기 화합물로서는, 제 2 유기 화합물의 발광을 소광하기 어려운 무기 화합물이면 어떤 것이어도 좋고, 여러가지의 금속산화물이나 금속질화물을 사용할 수 있다. 특히, 주기표 제13족 또는 제14족의 금속산화물은, 제 2 유기 화합물의 발광을 소광하기 어렵기 때문에 바람직하고, 구체적으로는 산화알루미늄, 산화갈륨, 산화규소, 산화게르마늄이 적합하다. 단, 이들에 한정되는 것은 아니다.
또, 제 2 층(803)은, 상술한 유기 화합물과 무기 화합물의 조합을 적용한 층을, 복수 적층하여 형성하고 있어도 좋다. 또한, 다른 유기 화합물 또는 다른 무기 화합물을 더욱 포함하고 있어도 좋다. 발광층의 층 구조는 변화시킬 수 있는 것으로, 특정한 전자주입 영역이나 발광 영역을 구비하지 않은 대신에, 오로지 이 목적용 전극층을 구비하거나, 발광성의 재료를 분산시켜 구비하거나 하는 변형은, 본 발명의 취지를 일탈하지 않는 범위에 있어서 허용될 수 있는 것이다.
상기와 같은 재료로 형성한 발광소자는, 순방향으로 바이어스하는 것으로 발광한다. 발광소자를 사용하여 형성하는 표시장치의 화소는, 단순 매트릭스방식, 또는 액티브 매트릭스방식으로 구동할 수 있다. 어떻게 하여도, 개개의 화소는, 어떤 특정한 타이밍으로 순방향 바이어스를 인가하여 발광시키게 되지만, 어떤 일정 기간은 비발광 상태로 되어 있다. 이 비발광시간에 역방향의 바이어스를 인가하는 것으로 발광소자의 신뢰성을 향상시킬 수 있다. 발광소자에서는, 일정 구동 조건 하에서 발광 강도가 저하되는 열화나, 화소 내에서 비발광 영역이 확대하여 외관상 휘도가 저하되는 열화 모드가 있지만, 순방향 및 역방향으로 바이어스를 인가하는 교류적인 구동을 하는 것으로, 열화의 진행을 느리게 할 수 있고, 발광 표시 장치의 신뢰성을 향상시킬 수 있다. 또한, 디지털 구동, 아날로그 구동 어느 것이나 적용 가능하다.
따라서, 밀봉기판에 컬러필터(착색층)를 형성하여도 좋다. 컬러필터(착색층)는 증착법이나 액적 토출법에 의해서 형성할 수 있고, 컬러필터(착색층)를 사용하면, 고세밀의 표시를 할 수도 있다. 컬러필터(착색층)에 의해, 각 RGB의 발광 스펙트럼에 있어서 넓은 피크가 날카로운 피크가 되도록 보정할 수 있기 때문이다.
단색의 발광을 나타내는 재료를 형성하고, 컬러필터나 색 변환층을 조합함으로써 풀컬러표시를 할 수 있다. 컬러필터(착색층)나 색 변환층은, 예를 들면 밀봉기판에 형성하고, 소자기판에 접착하면 좋다.
물론 단색 발광의 표시를 하여도 좋다. 예를 들면, 단색 발광을 사용하여 에어리어 컬러 타입의 표시장치를 형성하여도 좋다. 에어리어 컬러 타입은, 패시브 매트릭스형의 표시부가 적합하고, 주로 문자나 기호를 표시할 수 있다.
제 1 전극층(870) 및 제 2 전극층(850)은 일함수를 고려하여 재료를 선택할 필요가 있고, 그리고 제 1 전극층(870) 및 제 2 전극층(850)은, 화소 구성에 의해 모두 양극, 또는 음극이 될 수 있다. 구동용 박막 트랜지스터의 극성이 p채널형인 경우, 도 22a와 같이 제 1 전극층(870)을 양극, 제 2 전극층(850)을 음극으로 하면 좋다. 또한, 구동용 박막 트랜지스터의 극성이 n채널형인 경우, 도 22b와 같이, 제 1 전극층(870)을 음극, 제 2 전극층(850)을 양극으로 하면 바람직하다. 제 1 전극층(870) 및 제 2 전극층(850)에 사용할 수 있는 재료에 관해서 설명한다. 제 1 전극층(870), 제 2 전극층(850)이 양극으로서 기능하는 경우는 일함수가 큰 재료(구체적으로는 4.5eV 이상의 재료)가 바람직하고, 제 1 전극층, 제 2 전극층(850)이 음극으로서 기능하는 경우는 일함수가 작은 재료(구체적으로는 3.5eV 이하의 재료)가 바람직하다. 그렇지만, 제 1 층(804)의 홀 주입, 홀 수송 특성이나, 제 3 층(802)의 전자주입성, 전자수송 특성이 우수하기 때문에, 제 1 전극층(870), 제 2 전극층(850) 모두, 거의 일함수의 제한을 받지 않고, 여러가지의 재료를 사용할 수 있다.
도 22a, 도 22b에 있어서의 발광소자는, 제 1 전극층(870)으로부터 광을 추출하는 구조이기 때문에, 제 2 전극층(850)은, 반드시 광투광성을 가질 필요는 없다. 제 2 전극층(850)으로서는, Ti, Ni, W, Cr, Pt, Zn, Sn, In, Ta, Al, Cu, Au, Ag, Mg, Ca, Li 또는 Mo로부터 선택된 원소, 또는 TiN, TiSiXNY, WSiX, WNX, WSiXNY, NbN 등의 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료를 주성분으로 하는 막 또는 이들의 적층막을 총 막 두께 100nm 내지 800nm의 범위로 사용하면 좋다.
제 2 전극층(850)은, 증착법, 스퍼터법, CVD법, 인쇄법, 디스펜서법 또는 액적 토출법 등을 사용하여 형성할 수 있다.
또한, 제 2 전극층(850)에 제 1 전극층(870)으로 사용하는 재료와 같은 투광성을 갖는 도전성 재료를 사용하면, 제 2 전극층(850)으로부터도 광을 추출하는 구조가 되고, 발광소자로부터 방사되는 광은, 제 1 전극층(870)과 제 2 전극층(850)의 양쪽으로부터 방사되는 양면 방사 구조로 할 수 있다.
또, 제 1 전극층(870)이나 제 2 전극층(850)의 종류를 바꾸는 것으로, 본 발명의 발광소자는 여러 가지의 배리에이션을 갖는다.
도 22b는, 전계 발광층(860)이, 제 1 전극층(870)측부터 제 3 층(802), 제 2 층(803), 제 1 층(804)의 순서로 구성되어 있는 케이스이다.
이상에서 설명한 바와 같이, 본 발명의 발광소자는, 제 1 전극층(870)과 제 2 전극층(850)의 사이에 끼워진 층이, 유기 화합물과 무기 화합물이 복합된 층을 포함하는 전계 발광층(860)으로 이루어져 있다. 그리고, 유기 화합물과 무기 화합물을 혼합함으로써, 각각 단독으로는 얻을 수 없는 높은 캐리어 주입성, 캐리어 수송성과 같은 기능을 얻을 수 있는 층(즉, 제 1 층(804) 및 제 3 층(802))이 형성되어 있는 유기 및 무기 복합형의 발광소자이다. 또한, 상기 제 1 층(804), 제 3 층(802)은, 제 1 전극층(870)측에 형성되는 경우, 특히 유기 화합물과 무기 화합물이 복합된 층일 필요가 있고, 제 2 전극층(850)측에 형성되는 경우, 유기 화합물, 무기 화합물뿐이어도 좋다.
또, 전계 발광층(860)은 유기 화합물과 무기 화합물이 혼합된 층이지만, 그 형성 방법으로서는 여러가지의 수법을 사용할 수 있다. 예를 들면, 유기 화합물과 무기 화합물의 양쪽을 저항 가열에 의해 증발시켜, 공증착하는 수법을 들 수 있다. 기타, 유기 화합물을 저항 가열에 의해 증발시키는 한편, 무기 화합물을 일렉트론빔(EB)에 의해 증발시켜, 공증착하여도 좋다. 또한, 유기 화합물을 저항 가열에 의해 증발시키는 동시에, 무기 화합물을 스퍼터링하여, 양쪽을 동시에 퇴적하는 수법도 들 수 있다. 기타, 습식법에 의해 성막하여도 좋다.
또한, 제 1 전극층(870) 및 제 2 전극층(850)에 관해서도 마찬가지로, 저항 가열에 의한 증착법, EB 증착법, 스퍼터링, 습식법 등을 사용할 수 있다.
도 22c는, 도 22a에 있어서, 제 1 전극층(870)에 반사성을 갖는 전극층을 사용하고, 제 2 전극층(850)에 투광성을 갖는 전극층을 사용하고 있고, 발광소자로부터 방사된 광은 제 1 전극층(870)에서 반사되고, 제 2 전극층(850)을 투과하여 방사된다. 마찬가지로 도 22d는, 도 22b에 있어서, 제 1 전극층(870)에 반사성을 갖는 전극층을 사용하고, 제 2 전극층(850)에 투광성을 갖는 전극층을 사용하고 있고, 발광소자로부터 방사된 광은 제 1 전극층(870)에서 반사되고, 제 2 전극층(850)을 투과하여 방사된다.
본 실시형태는, 상기한 발광소자를 갖는 표시장치에 관한 실시형태와 자유롭게 조합하는 것이 가능하다. 본 실시형태는, 상기한 실시형태 1 내지 5 각각과 적절하게 자유롭게 조합할 수 있다.
본 발명에 의해, 표시장치 등을 구성하는 배선 등의 구성물을, 원하는 형상으로 형성할 수 있다. 또한 복잡한 포토리소그래피 공정을 경감하여, 간략화된 공정으로 표시장치를 제작할 수 있기 때문에, 재료의 손실이 적고, 비용 절감도 달성할 수 있다. 따라서 고성능, 고신뢰성의 표시장치를 수율 좋게 제작할 수 있다.
(실시형태 7)
본 실시형태에서는, 더욱 간략화한 공정에서 저비용으로 제작하는 것을 목적으로 한 표시장치의 예에 관해서 설명한다. 자세하게는 표시소자에 발광소자를 사용하는 발광 표시 장치에 관해서 설명한다. 본 실시형태에서는, 본 발명의 표시장치의 표시소자로서 적용할 수 있는 발광소자의 구성을, 도 23 및 도 24를 사용하여 설명한다.
일렉트로루미네선스를 이용하는 발광소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 의해서 구별되고, 일반적으로, 전자는 유기 EL소자, 후자는 무기 EL 소자라고 불리고 있다.
무기 EL 소자는, 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 전자는, 발광 재료의 입자를 바인더 중에 분산시킨 전계 발광층을 갖고, 후자는, 발광 재료의 박막으로 이루어지는 전계 발광층을 갖고 있는 점에 차이는 있지만, 고전계이고 가속된 전자를 필요로 하는 점에서는 공통이다. 또, 얻어지는 발광의 메카니즘으로서는, 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광과, 금속이온의 내각(內殼) 전자천이를 이용하는 국재형(局在型) 발광이 있다. 일반적으로, 분산형 무기 EL에서는 도너-억셉터 재결합형 발광, 박막형 무기 EL 소자에서는 국재형 발광인 경우가 많다.
본 발명에서 사용할 수 있는 발광 재료는, 모체 재료와 발광 중심이 되는 불순물 원소로 구성된다. 함유시키는 불순물 원소를 변화시키는 것으로, 여러 가지 색의 발광을 얻을 수 있다. 발광 재료의 제작방법으로서는, 고상법이나 액상법(공침법) 등의 여러 가지의 방법을 사용할 수 있다. 또한, 분무 열분해법, 복분해법, 전구체의 열분해 반응에 의한 방법, 역미셀법(reversed micelle method)이나 이들의 방법과 고온소성을 조합한 방법, 동결건조법 등의 액상법 등도 사용할 수 있다.
고상법은, 모체 재료와, 불순물 원소 또는 불순물 원소를 포함하는 화합물을 칭량하여, 유발(mortar)에서 혼합, 전기로에서 가열, 소성을 하여 반응시켜, 모체 재료에 불순물 원소를 함유시키는 방법이다. 소성온도는, 700 내지 1500℃가 바람직하다. 온도가 지나치게 낮은 경우는 고상 반응이 진행되지 않고, 온도가 지나치게 높은 경우는 모체 재료가 분해되어 버리기 때문이다. 또, 분말 상태에서 소성을 하여도 좋지만, 펠릿 상태로 소성을 하는 것이 바람직하다. 비교적 고온에서의 소성을 필요로 하지만, 간단한 방법이기 때문에, 생산성이 좋아 대량생산에 적합하다.
액상법(공침법)은, 모체 재료 또는 모체 재료를 포함하는 화합물과, 불순물 원소 또는 불순물 원소를 포함하는 화합물을 용액 중에서 반응시켜, 건조시킨 후, 소성을 하는 방법이다. 발광 재료의 입자가 균일하게 분포하여, 입자직경이 작고 낮은 소성온도에서도 반응이 진행될 수 있다.
발광 재료에 사용하는 모체 재료로서는, 황화물, 산화물, 질화물을 사용할 수 있다. 황화물로서는, 예를 들면, 황화아연(ZnS), 황화카드뮴(CdS), 황화칼슘(CaS), 황화이트륨(Y2S3), 황화갈륨(Ga2S3), 황화스트론튬(SrS), 황화바륨(BaS) 등을 사용할 수 있다. 또한, 산화물로서는, 예를 들면, 산화아연(ZnO), 산화이트륨(Y2O3) 등을 사용할 수 있다. 또한, 질화물로서는, 예를 들면, 질화알루미늄(AlN), 질화갈륨(GaN), 질화인듐(InN) 등을 사용할 수 있다. 또, 셀렌화아연(ZnSe), 텔루루화아연(ZnTe) 등도 사용할 수 있고, 황화칼슘-갈륨(CaGa2S4), 황화스트론튬갈륨(SrGa2S4), 황화바륨-갈륨(BaGa2S4) 등의 3원계의 혼정(混晶)이어도 좋다.
국재형 발광의 발광 중심으로서, 망간(Mn), 동(Cu), 사마륨(Sm), 테르븀(Tb), 에르븀(Er), 툴륨(Tm), 유로퓸(Eu), 세륨(Ce), 프로세오듐(Pr) 등을 사용할 수 있다. 또, 불소(F), 염소(Cl) 등의 할로겐원소가 첨가되어 있어도 좋다. 할로겐원소는 전하 보상으로서 기능할 수도 있다.
한편, 도너-억셉터 재결합형 발광의 발광 중심으로서, 도너 준위를 형성하는 제 1 불순물 원소 및 억셉터 준위를 형성하는 제 2 불순물 원소를 포함하는 발광 재료를 사용할 수 있다. 제 1 불순물 원소는, 예를 들면, 불소(F), 염소(Cl), 알루미늄(Al) 등을 사용할 수 있다. 제 2 불순물 원소로서는, 예를 들면, 동(Cu), 은(Ag) 등을 사용할 수 있다.
도너-억셉터 재결합형 발광의 발광 재료를 고상법을 사용하여 합성하는 경우, 모체 재료와, 제 1 불순물 원소 또는 제 1 불순물 원소를 포함하는 화합물과, 제 2 불순물 원소 또는 제 2 불순물 원소를 포함하는 화합물을 각각 칭량하여, 유발에서 혼합한 후, 전기로에서 가열, 소성을 한다. 모체 재료로서는, 상술한 모체 재료를 사용할 수 있고, 제 1 불순물 원소 또는 제 1 불순물 원소를 포함하는 화합물로서는, 예를 들면, 불소(F), 염소(Cl), 황화알루미늄(Al2S3) 등을 사용할 수 있고, 제 2 불순물 원소 또는 제 2 불순물 원소를 포함하는 화합물로서는, 예를 들면, 동(Cu), 은(Ag), 황화동(Cu2S), 황화은(Ag2S) 등을 사용할 수 있다. 소성온도는, 700 내지 1500℃가 바람직하다. 온도가 지나치게 낮은 경우는 고상 반응이 진행되지 않고, 온도가 지나치게 높은 경우는 모체 재료가 분해되어 버리기 때문이다. 또, 분말 상태로 소성을 하여도 좋지만, 펠릿 상태로 소성을 하는 것이 바람직하다.
또한, 고상 반응을 이용하는 경우의 불순물 원소로서, 제 1 불순물 원소와 제 2 불순물 원소로 구성되는 화합물을 조합하여 사용하여도 좋다. 이 경우, 불순물 원소가 확산되기 쉽고, 고상 반응이 진행되기 쉬워지기 때문에, 균일한 발광 재료를 얻을 수 있다. 또, 여분의 불순물 원소가 들어 가지 않기 때문에, 순도가 높은 발광 재료를 얻을 수 있다. 제 1 불순물 원소와 제 2 불순물 원소로 구성되는 화합물로서는, 예를 들면, 염화동(CuCl), 염화은(AgCl) 등을 사용할 수 있다.
또, 이들의 불순물 원소의 농도는, 모체 재료에 대하여 O.01 내지 10atom% 이면 좋고, 바람직하게는 0.05 내지 5atom%의 범위이다.
박막형 무기 EL의 경우, 전계 발광층은, 상기 발광 재료를 포함하는 층이고, 저항 가열 증착법, 전자빔 증착(EB 증착)법 등의 진공증착법, 스퍼터링법 등의 물리기상성장법(PVD), 유기 금속 CVD법, 하이드라이드 수송 감압 CVD법 등의 화학기상성장법(CVD), 원자 에피택시법(ALE) 등을 사용하여 형성할 수 있다.
도 23a 내지 도 23c에 발광소자로서 사용할 수 있는 박막형 무기 EL 소자의 일례를 도시한다. 도 23a 내지 도 23c에 있어서, 발광소자는, 제 1 전극층(50), 전계 발광층(52), 제 2 전극층(53)을 포함한다.
도 23b 및 도 23c에 도시하는 발광소자는, 도 23a의 발광소자에 있어서, 전극층과 전계 발광층간에 절연층을 형성하는 구조이다. 도 23b에 도시하는 발광소자는, 제 1 전극층(50)과 전계 발광층(52)의 사이에 절연층(54)을 갖고, 도 23c에 도시하는 발광소자는, 제 1 전극층(50)과 전계 발광층(52)의 사이에 절연층(54a), 제 2 전극층(53)과 전계 발광층(52)의 사이에 절연층(54b)을 갖고 있다. 이와 같이 절연층은 전계 발광층을 사이에 두는 한 쌍의 전극층 중 한쪽의 사이에만 형성하여도 좋고, 양쪽의 사이에 형성하여도 좋다. 또한 절연층은 단층이어도 좋고 복수층으로 이루어지는 적층이어도 좋다.
*또한, 도 23b에서는 제 1 전극층(50)에 접하도록 절연층(54)이 형성되어 있지만, 절연층과 전계 발광층의 순서를 반대로 하고, 제 2 전극층(53)에 접하도록 절연층(54)을 형성하여도 좋다.
분산형 무기 EL 소자의 경우, 입상의 발광 재료를 바인더 중에 분산시켜 막 형상의 전계 발광층을 형성한다. 발광 재료의 제작방법에 의해서, 충분히 원하는 크기의 입자를 얻을 수 없는 경우는, 유발 등에서 분쇄 등에 의해서 입자형으로 가공하면 좋다. 바인더는, 입상의 발광 재료를 분산한 상태로 고정하여, 전계 발광층으로서의 형상으로 유지하기 위한 물질이다. 발광 재료는, 바인더에 의해서 전계 발광층 중에 균일하게 분산하여 고정된다.
분산형 무기 EL 소자의 경우, 전계 발광층의 형성 방법은, 선택적으로 전계 발광층을 형성할 수 있는 액적 토출법이나, 인쇄법(스크린인쇄나 오프셋인쇄 등), 스핀코트법 등의 도포법, 침지법, 디스펜서법 등을 사용할 수도 있다. 막 두께는 특별히 한정되는 것은 아니지만, 바람직하게는, 10 내지 1000nm의 범위이다. 또한, 발광 재료 및 바인더를 포함하는 전계 발광층에 있어서, 발광 재료의 비율은 50중량% 이상 80중량% 이하로 하면 좋다.
도 24a 내지 도 24c에 발광소자로서 사용할 수 있는 분산형 무기 EL 소자의 일례를 도시한다. 도 24a에 있어서의 발광소자는, 제 1 전극층(60), 전계 발광층(62), 제 2 전극층(63)의 적층 구조를 갖고, 전계 발광층(62) 중에 바인더에 의해서 유지된 발광 재료(61)를 포함한다.
본 실시형태에 사용할 수 있는 바인더로서는, 유기 재료나 무기 재료를 사용할 수 있고, 유기 재료 및 무기 재료의 혼합 재료를 사용하여도 좋다. 유기 재료로서는, 시아노에틸셀룰로스계 수지와 같이, 비교적 유전율이 높은 중합체나, 폴리에틸렌, 폴리프로필렌, 폴리스티렌계 수지, 실리콘수지, 에폭시 수지, 플루오르화비닐리덴 등의 수지를 사용할 수 있다. 또한, 방향족폴리아미드, 폴리벤조이미다졸(polybenzimidazole) 등의 내열성 고분자, 또는 실록산수지를 사용하여도 좋다. 또, 실록산수지는, Si-0-Si 결합을 포함하는 수지에 상당한다. 실록산은, 실리콘(Si)과 산소(0)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 아릴기)가 사용된다. 치환기로서, 플루오로기를 사용하여도 좋다. 또는 치환기로서, 적어도 수소를 포함하는 유기기와, 플루오로기를 사용하여도 좋다. 또한, 폴리비닐알콜, 폴리비닐부티랄 등의 비닐수지, 페놀수지, 노볼락수지, 아크릴수지, 멜라민수지, 우레탄수지, 옥사졸수지(폴리벤조옥사졸) 등의 수지 재료를 사용하여도 좋다. 이들의 수지에, 티타늄산바륨(BaTiO3)이나 티타늄산스트론튬(SrTiO3) 등의 고유전율의 미립자를 적절히 혼합하여 유전율을 조정할 수도 있다.
바인더에 포함되는 무기 재료로서는, 산화규소(SiOx), 질화규소(SiNx), 산소 및 질소를 포함하는 규소, 질화알루미늄(AlN), 산소 및 질소를 포함하는 알루미늄 또는 산화알루미늄(Al2O3), 산화티타늄(TiO2), BaTiO3, SrTiO3, 티타늄산연(PbTiO3), 니오브산칼륨(KNbO3), 니오브산납(PbNbO3), 산화탄탈륨(Ta2O5), 탄탈륨산바륨(BaTa2O6), 탄탈륨산리튬(LiTaO3), 산화이트륨(Y2O3), 산화지르코늄(ZrO2), 그 밖의 무기 재료를 포함하는 물질로부터 선택된 재료로 형성할 수 있다. 유기 재료에, 유전율이 높은 무기 재료를 포함시킴(첨가 등에 의해서)으로써, 발광 재료 및 바인더로 이루어지는 전계 발광층의 유전율을 더욱 제어할 수 있고, 더욱 유전율을 크게 할 수 있다. 바인더에 무기 재료와 유기 재료의 혼합층을 사용하여, 높은 유전율로 하면, 발광 재료에 의해 큰 전하를 유기할 수 있다.
제작 공정에서, 발광 재료는 바인더를 포함하는 용액 중에 분산되지만 본 실시형태에 사용할 수 있는 바인더를 포함하는 용액의 용매로서는, 바인더 재료가 용해하여, 전계 발광층을 형성하는 방법(여러가지 웨트 프로세스) 및 원하는 막 두께에 적합한 점도의 용액을 제작할 수 있는 용매를 적절하게 선택하면 좋다. 유기용매 등을 사용할 수 있고, 예를 들면 바인더로서 실록산수지를 사용하는 경우는, 프로필렌글리콜모노메틸에테르, 프로필렌글리콜모노메틸에테르아세테이트(PGMEA라고도 함), 3-메톡시-3메틸-1-부탄올(MMB라고도 함) 등을 사용할 수 있다.
도 24b 및 도 24c에 도시하는 발광소자는, 도 24a의 발광소자에 있어서, 전극층과 전계 발광층간에 절연층을 형성하는 구조이다. 도 24b에 도시하는 발광소자는, 제 1 전극층(60)과 전계 발광층(62)의 사이에 절연층(64)을 갖고, 도 24c에 도시하는 발광소자는, 제 1 전극층(60)과 전계 발광층(62)의 사이에 절연층(64a), 제 2 전극층(63)과 전계 발광층(62)의 사이에 절연층(64b)을 갖고 있다. 이와 같이 절연층은 전계 발광층을 사이에 두는 한 쌍의 전극층 중 한쪽의 사이에만 형성하여도 좋고, 양쪽의 사이에 형성하여도 좋다. 또한 절연층은 단층이어도 좋고 복수층으로 이루어지는 적층이어도 좋다.
또한, 도 24b에서는 제 1 전극층(60)에 접하도록 절연층(64)이 형성되어 있지만, 절연층과 전계 발광층의 순서를 반대로 하여, 제 2 전극층(63)에 접하도록 절연층(64)을 형성하여도 좋다.
도 23에 있어서의 절연층(54), 도 24에 있어서의 절연층(64)과 같은 절연층은, 특별히 한정되는 것은 아니지만, 절연 파괴 내압이 높고, 치밀한 막질인 것이 바람직하고, 또, 유전율이 높은 것이 바람직하다. 예를 들면, 산화실리콘(SiO2), 산화이트륨(Y2O3), 산화티타늄(TiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2), 산화탄탈륨(Ta2O5), 티타늄산바륨(BaTiO3), 티타늄산스트론튬(SrTiO3), 티타늄산납(PbTiO3), 질화실리콘(Si3N4), 산화지르코늄(ZrO2) 등이나 이들의 혼합막 또는 2종이상의 적층막을 사용할 수 있다. 이들의 절연막은, 스퍼터링, 증착, CVD 등에 의해 성막할 수 있다. 또한, 절연층은 이들 절연 재료의 입자를 바인더 중에 분산하여 성막하여도 좋다. 바인더 재료는, 전계 발광층에 포함되는 바인더와 같은 재료, 방법을 사용하여 형성하면 좋다. 막 두께는 특별히 한정되는 것은 아니지만, 바람직하게는 10 내지 1000nm의 범위이다.
본 실시형태에서 개시하는 발광소자는, 전계 발광층을 사이에 두는 한 쌍의 전극층간에 전압을 인가하는 것으로 발광이 얻어지지만, 직류 구동 또는 교류 구동의 어느 것에서나 동작할 수 있다.
본 발명에 의해, 표시장치 등을 구성하는 배선 등의 구성물을, 원하는 형상으로 형성할 수 있다. 또한 복잡한 포토리소그래피 공정을 경감하여, 간략화된 공정으로 표시장치를 제작할 수 있기 때문에, 재료의 로스가 적고, 비용 절감도 달성할 수 있다. 따라서 고성능, 고신뢰성의 표시장치를 수율 좋게 제작할 수 있다.
본 실시형태는, 상기한 실시형태 1 내지 5 각각과 적절하게 자유롭게 조합할 수 있다.
(실시형태 8)
본 실시형태에서는, 더욱 간략화한 공정에서 저비용으로 제작하는 것을 목적으로 한 표시장치의 예에 관해서 설명한다. 자세하게는 표시소자에 액정표시소자를 사용하는 액정표시장치에 관해서 설명한다.
도 19a는, 액정표시장치의 상면도이고, 도 19b는 도 19a선 G-H에서의 단면도이다.
도 19a에서 도시하는 바와 같이, 화소 영역(606), 주사선 구동회로인 구동회로 영역(608a), 주사선 구동회로인 구동회로 영역(608b)이, 밀봉재(692)에 의해서, 기판(600)과 대향기판(695)의 사이에 밀봉되고, 기판(600)상에 IC 드라이버에 의해서 형성된 신호선 구동회로인 구동회로 영역(607)이 형성되어 있다. 화소 영역(606)에는 트랜지스터(622) 및 용량소자(623)가 형성되고, 구동회로 영역(608b)에는 트랜지스터(620) 및 트랜지스터(621)를 갖는 구동회로가 설치되어 있다. 기판(600)에는, 상기 실시형태와 같은 절연기판을 적용할 수 있다. 또한 일반적으로 합성수지로 이루어지는 기판은, 다른 기판과 비교하여 내열온도가 낮은 것이 우려되지만, 내열성이 높은 기판을 사용한 제작 공정 후, 전치함으로써도 채용하는 것이 가능해진다.
화소 영역(606)에는, 하지막(604a), 하지막(604b)을 개재하여 스위칭소자가 되는 트랜지스터(622)가 기판(600)상에 형성되어 있다. 본 실시형태에서는, 트랜지스터(622)에 멀티 게이트형 박막 트랜지스터(TFT)를 사용하여, 소스 영역 및 드레인 영역으로서 기능하는 불순물 영역을 갖는 반도체층, 게이트 절연층, 2층의 적층 구조인 게이트 전극층, 소스 전극층 및 드레인 전극층을 갖고, 소스 전극층 또는 드레인 전극층은, 반도체층의 불순물 영역과 화소 전극층(630)에 접하여 전기적으로 접속하고 있다.
소스 전극층 및 드레인 전극층은 적층 구조로 되어 있고, 소스 전극층 또는 드레인 전극층(644a, 644b)은 절연층(615)에 형성된 개구로 화소 전극층(630)과 전기적으로 접속하고 있다. 절연층(615)에 형성되는 개구를 실시형태 2에서 개시하는 바와 같이 레이저광을 조사함으로써 형성할 수 있다. 본 실시형태는, 소스 전극층 또는 드레인 전극층(644b)에 비교적 증발하기 쉬운 저융점 금속(본 실시형태에서는 크롬)을 사용하고, 소스 전극층 또는 드레인 전극층(644a)에는 소스 전극층 또는 드레인 전극층(644b)보다도 증발하기 어려운 고융점 금속(본 실시형태에서는 텅스텐)을 사용한다. 절연층(615)측으로부터 레이저광을 선택적으로 소스 전극층 또는 드레인 전극층(644a, 644b)에 조사하고, 조사된 에너지에 의해 소스 전극층 또는 드레인 전극층(644b)의 조사 영역은 증발한다. 소스 전극층 또는 드레인 전극층(644b)의 조사 영역상의 절연층(615)은 제거되어, 개구를 형성할 수 있다. 소스 전극층 또는 드레인 전극층(644a, 644b)이 노출된 개구에 화소 전극층(630)을 형성하고, 소스 전극층 또는 드레인 전극층(644a, 644b)과 화소 전극층(630)은 전기적으로 접속할 수 있다.
박막 트랜지스터는, 많은 방법으로 제작할 수 있다. 예를 들면, 활성층으로서, 결정성 반도체막을 적용한다. 결정성 반도체막상에는, 게이트 절연막을 개재하여 게이트 전극이 형성된다. 상기 게이트 전극을 사용하여 상기 활성층에 불순물 원소를 첨가할 수 있다. 이와 같이 게이트 전극을 사용한 불순물 원소의 첨가에 의해, 불순물 원소 첨가를 위한 마스크를 형성할 필요는 없다. 게이트 전극은, 단층 구조, 또는 적층 구조를 가질 수 있다. 불순물 영역은, 그 농도를 제어함으로써 고농도 불순물 영역 및 저농도 불순물 영역으로 할 수 있다. 이와 같이 저농도 불순물 영역을 갖는 박막 트랜지스터를, LDD(Light doped drain) 구조라고 부른다. 또한 저농도 불순물 영역은, 게이트 전극과 겹치도록 형성할 수 있고, 이러한 박막 트랜지스터를, GOLD(Gate Overlaped LDD) 구조라고 부른다. 또한 박막 트랜지스터의 극성은, 불순물 영역에 인(P) 등을 사용함으로써 n형으로 한다. p형으로 하는 경우는, 붕소(B) 등을 첨가하면 좋다. 그 후, 게이트 전극 등을 덮는 절연막(611) 및 절연막(612)을 형성한다. 절연막(611; 및 절연막(612))에 혼입된 수소원소에 의해, 결정성 반도체막의 댕글링 본드를 종단할 수 있다.
또 평탄성을 높이기 위해서, 층간 절연층으로서 절연층(615)을 형성하여도 좋다. 절연층(615)에는, 유기 재료, 또는 무기 재료, 또는 이들의 적층 구조를 사용할 수 있다. 예를 들면 산화규소, 질화규소, 산화질화규소, 질화산화규소, 질화알루미늄, 산화질화알루미늄, 질소 함유량이 산소 함유량보다도 많은 질화산화알루미늄 또는 산화알루미늄, 다이아몬드 라이크 카본(DLC), 폴리실라잔, 질소 함유탄소(CN), PSG(인유리), BPSG(인붕소유리), 알루미나, 그 밖의 무기 절연성 재료를 포함하는 물질로부터 선택된 재료로 형성할 수 있다. 또한, 유기 절연성 재료를 사용하여도 좋고, 유기 재료로서는, 감광성, 비감광성 어느 것이나 좋고, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조사이클로부텐, 실록산수지 등을 사용할 수 있다. 또, 실록산수지는, Si-0-Si 결합을 포함하는 수지에 상당한다. 실록산은, 실리콘(Si)과 산소(0)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 아릴기)가 사용된다. 치환기로서, 플루오로기를 사용하여도 좋다. 또는 치환기로서, 적어도 수소를 포함하는 유기기와, 플루오로기를 사용하여도 좋다.
또한 결정성 반도체막을 사용함으로써, 화소 영역과 구동회로 영역을 동일 기판상에 일체로 형성할 수 있다. 그 경우, 화소부의 트랜지스터와, 구동회로 영역(608b)의 트랜지스터는 동시에 형성된다. 구동회로 영역(608b)에 사용하는 트랜지스터는, CMOS 회로를 구성한다. CMOS 회로를 구성하는 박막 트랜지스터는, GOLD 구조이지만, 트랜지스터(622)와 같은 LDD 구조를 사용할 수도 있다.
본 실시형태에 한정되지 않고, 화소 영역의 박막 트랜지스터는 채널 형성 영역이 1개 형성되는 싱글게이트 구조이어도 좋고, 2개 형성되는 더블 게이트 구조 또는 2개 형성되는 트리플게이트 구조이어도 좋다. 또한, 주변 구동회로 영역의 박막 트랜지스터도, 싱글게이트 구조, 더블 게이트 구조 또는 트리플게이트 구조이어도 좋다.
또, 본 실시형태에서 개시한 박막 트랜지스터의 제작방법에 한정되지 않고, 톱게이트형(예를 들면 순스태거형), 보톰게이트형(예를 들면, 역스태거형), 또는 채널 영역의 상하에 게이트 절연막을 개재하여 배치된 2개의 게이트 전극층을 갖는, 듀얼게이트형이나 그 밖의 구조에 있어서도 적용할 수 있다.
다음에, 화소 전극층(630)을 덮도록, 인쇄법이나 액적 토출법에 의해, 배향막이라고 불리는 절연층(631)을 형성한다. 또, 절연층(631)은, 스크린인쇄법이나 오프셋인쇄법을 사용하면, 선택적으로 형성할 수 있다. 그 후, 러빙 처리를 한다. 이 러빙 처리는 액정의 모드, 예를 들면 VA 모드일 때에는 처리를 할 때가 있다. 배향막으로서 기능하는 절연층(633)도 절연층(631)과 같다. 계속해서, 밀봉재(692)를 액적 토출법에 의해 화소를 형성한 주변의 영역에 형성한다.
그 후, 배향막으로서 기능하는 절연층(633), 대향 전극으로서 기능하는 도전층(634), 컬러필터로서 기능하는 착색층(635), 편광자(641; 편광판이라고도 함), 및 편광자(642)가 형성된 대향기판(695)과, TFT 기판인 기판(600)을 스페이서(637)를 개재하여 접합하고, 그 공극(空隙)에 액정층(632)을 형성한다. 본 실시형태의 액정표시장치는 투과형이기 때문에, 기판(600)의 소자를 갖는 면과 반대측에도 편광자(643; 편광판)를 형성한다. 편광자는, 접착층에 의해서 기판에 형성할 수 있다. 밀봉재에는 충전제가 혼입되어 있어도 좋고, 또 대향기판(695)에는, 차폐막(블랙 매트릭스) 등이 형성되어 있어도 좋다. 또, 컬러필터 등은, 액정표시장치를 풀컬러표시로 하는 경우, 적색(R), 녹색(G), 청색(B)을 나타내는 재료로 형성하면 좋고, 모노 컬러표시로 하는 경우, 착색층을 없애거나, 또는 적어도 하나의 색을 나타내는 재료로 형성하면 좋다.
또, 백라이트에 RGB의 발광 다이오드(LED) 등을 배치하고, 시분할에 의해 컬러표시하는 계시가법혼색법(필드 시퀀셜법)을 채용할 때에는, 컬러필터를 설치하지 않는 경우가 있다. 블랙 매트릭스는, 트랜지스터나 CM0S 회로의 배선에 의한 외광의 반사를 저감하기 위해서, 트랜지스터나 CMOS 회로와 겹치도록 형성하면 좋다. 또, 블랙 매트릭스는, 용량소자에 겹치도록 형성하여도 좋다. 용량소자를 구성하는 금속막에 의한 반사를 방지할 수 있기 때문이다.
액정층을 형성하는 방법으로서, 디스펜서식(적하식)이나, 소자를 갖는 기판(600)과 대향기판(695)을 접합하고 나서 모세관 현상을 사용하여 액정을 주입하는 주입법을 사용할 수 있다. 적하법은, 주입법을 적용하기 어려운 대형기판을 취급할 때에 적용하면 좋다.
스페이서는 수㎛의 입자를 살포하여 형성하는 방법이어도 좋지만, 본 실시형태에서는 기판 전면에 수지막을 형성한 후 이것을 에칭가공하여 형성하는 방법을 채용하였다. 이와 같은 스페이서의 재료를, 스피너(spinner)로 도포한 후, 노광과 현상 처리에 의해서 소정의 패턴으로 형성한다. 또 크린오븐 등에서 150 내지 200℃로 가열하여 경화시킨다. 이렇게 하여 제작되는 스페이서는 노광과 현상 처리의 조건에 따라서 형상을 다르게 할 수 있지만, 바람직하게는, 스페이서의 형상은 주상으로 정상부가 평탄한 형상이 되도록 하면, 대향측의 기판을 합쳤을 때에 액정표시장치로서의 기계적인 강도를 확보할 수 있다. 형상은 원추형, 각추형 등을 사용할 수 있고, 특별한 한정은 없다.
계속해서, 배선 영역(603)과 인접하는 외부단자 접속 영역(602)에 있어서, 화소 영역과 전기적으로 접속되어 있는 단자 전극층(678a, 678b)에, 이방성 도전체층(696)을 개재하여, 접속용 배선기판인 FPC(694)를 형성한다. FPC(694)는, 외부로부터의 신호나 전위를 전달하는 역할을 한다. 상기 공정을 거쳐서, 표시 기능을 갖는 액정표시장치를 제작할 수 있다.
또 트랜지스터가 갖는 배선, 게이트 전극층, 화소 전극층(630), 대향 전극층인 도전층(634)은, 인듐주석산화물(ITO), 산화인듐에 산화아연(ZnO)을 혼합한 IZO(indium zinc oxide), 산화인듐에 산화규소(SiO2)를 혼합한 도전 재료, 유기인듐, 유기주석, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 탄탈륨(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(AI), 동(Cu), 은(Ag) 등의 금속 또는 그 합금, 또는 그 금속질화물로부터 선택할 수 있다.
편광판과, 액정층의 사이에 위상차판을 갖는 상태로 적층하여도 좋다.
또, 본 실시형태에서는 TN형의 액정 패널에 대해서 나타내고 있지만, 상기한 프로세스는 다른 방식의 액정 패널에 대해서도 마찬가지로 적용할 수 있다. 예를 들면, 유리기판과 평행하게 전계를 인가하여 액정을 배향시키는 횡전계방식의 액정 패널에 본 실시형태를 적용할 수 있다. 또한, VA(Vertical Aligment)방식의 액정 패널에 본 실시형태를 적용할 수 있다.
도 36과 도 37은, VA형 액정 패널의 화소 구조를 도시하고 있다. 도 36은 평면도이고, 도면 중에 도시하는 절단선 I-J에 대응하는 단면 구조를 도 37에 도시하고 있다. 이하의 설명에서는 이 양 도면을 참조하여 설명한다.
이 화소 구조는, 하나의 화소에 복수의 화소 전극이 있고, 각각의 화소 전극에 TFT가 접속되어 있다. 각 TFT는, 다른 게이트 신호로 구동되도록 구성되어 있다. 즉, 멀티 도메인 설계된 화소에 있어서, 개개의 화소 전극에 인가하는 신호를, 독립하여 제어하는 구성을 갖고 있다.
화소 전극층(1624)은 개구(1623; 콘택트홀)에 의해, 배선층(1618)에서 TFT(1628)와 접속하고 있다. 또한, 화소 전극층(1626)은 개구(1627; 콘택트홀)에 의해, 배선층(1619)에서 TFT(1629)와 접속하고 있다. TFT(1628)의 게이트 배선층(1602)과, TFT(1629)의 게이트 전극층(1603)에는, 다른 게이트 신호를 부여할 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 배선층(1616)은, TFT(1628)와 TFT(1629)에서 공통으로 사용되고 있다.
화소 전극층(1624)과 화소 전극층(1626)은, 마스크층 제작에 있어서 2공정에 의한 액적토출 공정을 사용하여, 실시형태 1과 같이 제작한다. 구체적으로는, 도전막을 형성하고, 제 1 액적토출 공정에 의해 화소 전극층의 패턴의 윤곽에 따라 제 1 마스크층 형성 재료를 토출하여, 프레임형의 제 1 마스크층을 형성한다. 제 2 액적토출 공정에 의해, 프레임형의 제 1 마스크층 내부를 충전하도록 제 2 마스크층 형성 재료를 포함하는 조성물을 토출하고, 제 2 마스크층을 형성한다. 제 1 마스크층 및 제 2 마스크층을 사용하여 도전막을 가공하여, 화소 전극층(1624, 1626)을 형성할 수 있다. 이와 같이 본 발명을 사용하면, 공정이 간략화되고, 재료의 로스를 막을 수 있기 때문에, 저비용으로 생산성 좋게 표시장치를 제작할 수 있다.
화소 전극층(1624)과 화소 전극층(1626)의 형상은 다르며, 슬릿(1625)에 의해서 분리되어 있다. V자형으로 확대되는 화소 전극층(1624)의 외측을 둘러싸도록 화소 전극층(1626)이 형성되어 있다. 화소 전극층(1624)과 화소 전극층(1626)에 인가하는 전압의 타이밍을, TFT(1628) 및 TFT(1629)에 의해 다르게 함으로써, 액정의 배향을 제어하고 있다. TFT(1628)는 기판(1600)상의 게이트 배선층(1602), 게이트 절연층(1606), 반도체층(1608), 일 도전형을 갖는 반도체층(1610), 배선층(1617, 1618)으로 이루어진다. TFT(1629)는 기판(1600)상의 게이트 배선층(1603), 게이트 절연층(1606), 반도체층(1609), 일 도전형을 갖는 반도체층(1611), 배선층(1616, 1619)으로 이루어진다. 배선층(1616, 1617, 1618, 1619)상에는 절연층(1620), 절연층(1622)이 형성되어 있다. 대향기판(1601)에는, 차광막(1632), 착색층(1636), 대향 전극층(1640)이 형성되어 있다. 또한, 착색층(1636)과 대향 전극층(1640)의 사이에는 평탄화막(1637)이 형성되어, 액정층(1650)의 액정의 배향 혼란을 막고 있다. 도 38에 대향기판측의 구조를 도시한다. 대향 전극층(1640)은 다른 화소간에서 공통화되어 있는 전극이지만, 슬릿(1641)이 형성되어 있다. 이 슬릿(1641)과, 화소 전극층(1624) 및 화소 전극층(1626)측의 슬릿(1625)을 교대에 맞물리도록 배치하는 것으로, 경사 전계를 효과적으로 발생시켜 액정의 배향을 제어할 수 있다. 이것에 의해, 액정이 배향하는 방향을 장소에 의해서 다르게 할 수 있고, 시야각을 확대하고 있다. 화소 전극층(1626)상에는 배향막(1648)이, 대향 전극층(1640)상에는 배향막(1646)이 형성되어 있다.
이와 같이, 화소 전극층으로서 유기 화합물과 무기 화합물을 복합화시킨 복합 재료를 사용하여 액정 패널을 제조할 수 있다. 이러한 화소 전극을 사용함으로써, 인듐을 주성분으로 하는 투명 도전막을 사용할 필요가 없고, 원재료면에서의 보틀넥(bottleneck)을 해소할 수 있다.
본 실시형태는, 상기한 실시형태 1, 실시형태 2와 적절하게 자유롭게 조합할 수 있다.
본 발명에 의해, 표시장치를 구성하는 배선 등의 구성물을, 원하는 형상으로 형성할 수 있다. 또한 복잡한 포토리소그래피 공정을 경감하여, 간략화된 공정으로 표시장치를 제작할 수 있기 때문에, 재료의 로스가 적고, 비용 절감도 달성할 수 있다. 따라서 고성능, 고신뢰성의 표시장치를 수율 좋게 제작할 수 있다.
(실시형태 9)
본 실시형태에서는, 더욱 간략화한 공정에서 저비용으로 제작하는 것을 목적으로 한 표시장치의 예에 관해서 설명한다. 자세하게는 표시소자에 액정표시소자를 사용하는 액정표시장치에 관해서 설명한다.
도 18에 도시하는 표시장치는, 기판(250)상에, 화소 영역에 역스태거형 박막 트랜지스터인 트랜지스터(220), 화소 전극층(251), 절연층(252), 절연층(253), 액정층(254), 스페이서(281), 절연층(235), 대향 전극층(256), 컬러필터(258), 블랙 매트릭스(257), 대향기판(210), 편광판(231;; 편광자), 편광판(233; 편광자), 밀봉 영역에 밀봉재(282), 단자 전극층(287), 이방성 도전층(288), FPC(286)가 형성되어 있다.
본 실시형태에서 제작되는 역스태거형 박막 트랜지스터인 트랜지스터(220)의 게이트 전극층, 소스 전극층, 드레인 전극층, 및 화소 전극층(251)은 실시형태 1에서 개시하는 바와 같이 액적 토출법에 의해서 형성되는 마스크층을 사용하여 형성할 수 있다. 구체적으로는, 도전막을 형성하고, 제 1 액적토출 공정에 의해 화소 전극층의 패턴의 윤곽에 따라 제 1 마스크층 형성 재료를 포함하는 조성물을 토출하여, 프레임형의 제 1 마스크층을 형성한다. 프레임형의 제 1 마스크층 내부를 충전하도록 제 2 마스크층 형성 재료를 포함하는 조성물을 토출하고, 제 2 마스크층을 형성한다. 제 1 마스크층 및 제 2 마스크층을 사용하여 도전막을 가공하여, 게이트 전극층, 소스 전극층, 드레인 전극층을 형성할 수 있다. 이와 같이 본 발명을 사용하면, 공정이 간략화되고, 재료의 로스를 막을 수 있기 때문에, 저비용으로 생산성 좋게 표시장치를 제작할 수 있다.
본 실시형태에서는, 반도체층으로서 비정질 반도체를 사용하고 있고, 일 도전성형을 갖는 반도체층은 필요에 따라서 형성하면 좋다. 본 실시형태에서는, 반도체층과 일 도전형을 갖는 반도체층으로서 비정질 n형 반도체층을 적층한다. 또한 n형 반도체층을 형성하고, n채널형 박막 트랜지스터의 NMOS 구조, p형 반도체층을 형성한 p채널형 박막 트랜지스터의 PM0S 구조, n채널형 박막 트랜지스터와 p채널형 박막 트랜지스터의 CM0S 구조를 제작할 수 있다.
또한, 도전성을 부여하기 위해서, 도전성을 부여하는 원소를 도핑에 의해서 첨가하여, 불순물 영역을 반도체층에 형성하는 것으로, n채널형 박막 트랜지스터, P채널형 박막 트랜지스터를 형성할 수도 있다. n형 반도체층을 형성하는 대신에, PH3가스에 의한 플라즈마 처리를 함으로써, 반도체층에 도전성을 부여하여도 좋다.
본 실시형태에서는, 트랜지스터(220)는 n채널형의 역스태거형 박막 트랜지스터로 되어 있다. 또한, 반도체층의 채널 영역상에 보호층을 형성한 채널 보호형의 역스태거형 박막 트랜지스터를 사용할 수도 있다.
이어서, 백라이트 유닛(352)의 구성에 관해서 설명한다. 백라이트 유닛(352)은, 형광을 발하는 광원(331)으로서 냉음극관, 열음극관, 발광 다이오드, 무기 EL, 유기 EL이, 형광을 효율이 좋게 도광판(335)에 유도하기 위한 램프 리플렉터(332), 형광이 전반사하면서 전면에 광을 유도하기 위한 도광판(335), 명도의 격차를 저감하기 위한 확산판(336), 도광판(335)의 아래로 샌 광을 재이용하기 위한 반사판(334)을 갖도록 구성되어 있다.
백라이트 유닛(352)에는, 광원(331)의 휘도를 조정하기 위한 제어회로가 접속되어 있다. 제어회로로부터의 신호공급에 의해, 광원(331)의 휘도를 제어할 수 있다.
트랜지스터(220)의 소스 전극층 또는 드레인 전극층(232)은 절연층(252)에 형성된 개구에서 화소 전극층(251)과 전기적으로 접속하고 있다. 절연층(252)에 형성되는 개구를 실시형태 2에서 개시하는 바와 같이 레이저광을 조사함으로써 형성할 수 있다. 본 실시형태는, 소스 전극층 또는 드레인 전극층에 비교적 증발하기 쉬운 저융점 금속(본 실시형태에서는 크롬)을 사용한다. 절연층(252)측으로부터 레이저광을 선택적으로 소스 전극층 또는 드레인 전극층에 조사하고, 조사된 에너지에 의해 소스 전극층 또는 드레인 전극층의 조사 영역의 일부는 증발한다. 소스 전극층 또는 드레인 전극층의 조사 영역상의 절연층(252)은 제거되어, 개구를 형성할 수 있다. 소스 전극층 또는 드레인 전극층이 노출된 개구에 화소 전극층(251)을 형성하고, 소스 전극층 또는 드레인 전극층과 화소 전극층(251)을 전기적으로 접속할 수 있다.
본 실시형태는 실시형태 1 또는 실시형태 2와 적절하게 조합할 수 있다.
본 발명에 의해, 표시장치를 구성하는 배선 등의 구성물을, 원하는 형상으로 형성할 수 있다. 또한 복잡한 포토리소그래피 공정을 경감하여, 간략화된 공정으로 표시장치를 제작할 수 있기 때문에, 재료의 로스가 적고, 비용 절감도 달성할 수 있다. 따라서 고성능, 고신뢰성의 표시장치를 수율 좋게 제작할 수 있다.
(실시형태 10)
본 실시형태에서는, 더욱 간략화한 공정에서 저비용으로 제작하는 것을 목적으로 한 표시장치의 일례에 관해서 설명한다.
도 21은, 본 발명을 적용한 액티브 매트릭스형의 전자페이퍼를 도시한다. 도 21에서는 액티브 매트릭스형을 도시하지만, 본 발명은 패시브 매트릭스형에도 적용할 수 있다.
전자페이퍼로서 트위스트볼 표시방식을 사용할 수 있다. 트위스트볼 표시방식은, 백과 흑으로 나누어 칠해진 구형(球形)입자를 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 생기게 한 구형입자의 방향을 제어함으로써, 표시를 하는 방법이다.
기판(580)상의 트랜지스터(581)는 역코플레이너(reversed coplanar)형의 박막 트랜지스터이고, 게이트 전극층(582), 게이트 절연층(584), 배선층(585a), 배선층(585b), 반도체층(586)을 포함한다. 또한 배선층(585b)은 제 1 전극층(587a, 587b)과 절연층(598)에 형성하는 개구에서 접하여 있고 전기적으로 접속하고 있다. 제 1 전극층(587a, 587b)과 대향기판(596)상의 제 2 전극층(588)의 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 갖고, 주위에 액체로 채워져 있는 캐비티(594)를 포함하는 구형입자(589)가 형성되어 있고, 구형입자(589)의 주위는 수지 등의 충전재(595)로 충전되어 있다(도 21 참조).
본 실시형태에 있어서, 게이트 전극층, 반도체층, 소스 전극층, 드레인 전극층, 전극층 등은 실시형태 1과 같이 액적 토출법 등에 의해서 복수의 공정에서 선택적으로 정확히 형성된 마스크층에 의해서 가공할 수 있다. 따라서 공정을 간략화되고, 재료의 로스도 방지할 수 있기 때문에, 저비용화를 달성할 수 있다.
배선층(585b)은 절연층(598)에 형성된 개구에서 제 1 전극층(587a)과 전기적으로 접속하고 있다. 절연층(598)에 형성되는 개구를 실시형태 2에서 개시하는 바와 같이 레이저광을 조사함으로써 형성할 수 있다. 본 실시형태는, 배선층(585b)에 비교적 증발하기 쉬운 저융점 금속(본 실시형태에서는 크롬)을 사용한다. 절연층(598)측으로부터 레이저광을 선택적으로 배선층(585b)에 조사하고, 조사된 에너지에 의해 배선층(585b)의 조사 영역의 일부는 증발한다. 배선층(585b)의 조사 영역상의 절연층(598)은 제거되어, 개구를 형성할 수 있다. 배선층(585b)이 노출된 개구에 제 1 전극층(587a)을 형성하고, 배선층(585b)과 제 1 전극층(587a)은 전기적으로 접속할 수 있다.
또한, 트위스트볼 대신에, 전기영동소자를 사용하는 것도 가능하다. 투명한 액체와, 정(正)으로 대전한 흰 미립자와 부(負)로 대전한 검은 미립자를 봉입한 직경 10㎛ 내지 200㎛ 정도의 마이크로캡슐을 사용한다. 제 1 전극층과 제 2 전극층의 사이에 형성되는 마이크로캡슐은, 제 1 전극층과 제 2 전극층에 의해서, 전장(電場)이 주어지면, 흰 미립자와, 검은 미립자가 반대의 방향으로 이동하여, 백 또는 흑을 표시할 수 있다. 이 원리를 응용한 표시소자가 전기영동 표시소자이고, 일반적으로 전자페이퍼라고 불리고 있다. 전기영동 표시소자는, 액정표시소자와 비교하여 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또한 소비전력이 작고, 어둑어둑한 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한번 표시한 상을 유지하는 것이 가능하기 때문에, 전파 발신원으로부터 표시 기능이 있는 표시장치를 멀리한 경우에도, 표시된 상을 보존하여 두는 것이 가능해진다.
트랜지스터는 스위칭소자로서 기능할 수 있는 것이면, 어떠한 구성으로 형성하여도 좋다. 반도체층도 비정질 반도체, 결정성 반도체, 다결정 반도체, 미결정 반도체 등 여러 가지의 반도체를 사용할 수 있고, 유기 화합물을 사용하여 유기 트랜지스터를 형성하여도 좋다.
본 실시형태에서는, 구체적으로는, 표시장치의 구성이 액티브 매트릭스형의 경우에 관해서 개시하지만, 물론 본 발명은 패시브 매트릭스형의 표시장치에도 적용할 수 있다. 패시브 매트릭스형의 표시장치에 있어서도 배선층, 전극층, 절연층 등을 원하는 패턴으로 가공할 때, 본 발명에서 개시하는 바와 같이 마스크층을 선택적으로 액적 토출법 등으로 제작하면 좋다.
본 실시형태는, 상기한 실시형태 1, 실시형태 2와 적절하게 자유롭게 조합할 수 있다.
본 발명에 의해, 표시장치를 구성하는 배선 등의 구성물을, 원하는 형상으로 형성할 수 있다. 또한 복잡한 포토리소그래피 공정을 경감하여, 간략화된 공정으로 표시장치를 제작할 수 있기 때문에, 재료의 로스가 적고, 비용 절감도 달성할 수 있다. 따라서 고성능, 고신뢰성의 표시장치를 수율 좋게 제작할 수 있다.
(실시형태 11)
다음에, 실시형태 3 내지 10에 의해서 제작되는 표시 패널에 구동용 드라이버회로를 실장하는 형태에 관해서 설명한다.
우선, COG 방식을 채용한 표시장치에 관해서, 도 26a를 사용하여 설명한다. 기판(2700)상에는, 문자나 화상 등의 정보를 표시하는 화소부(2701)와 보호회로(2713)가 설치된다. 복수의 구동회로가 설치된 기판을, 구형상으로 분단하고, 분단 후의 구동회로(2751; 드라이버 IC와도 표기)는, 기판(2700)상에 실장된다. 도 26a는 복수의 드라이버 IC(2751), 드라이버 IC(2751) 앞에 FPC(2750)를 실장하는 형태를 나타낸다. 또한, 분할하는 크기를 화소부의 신호선측의 근처의 길이와 거의 같게 하여, 단수의 드라이버 IC에, 상기 드라이버 IC의 먼저 테이프를 실장하여도 좋다.
또한, TAB 방식을 채용하여도 좋고, 그 경우는, 도 26b에서 도시하는 바와 같이 복수의 테이프를 접합하고, 상기 테이프에 드라이버 IC를 실장하면 좋다. COG 방식의 경우와 같이, 단수의 테이프에 단수의 드라이버 IC를 실장하여도 좋고, 이 경우에는, 강도 문제 때문에, 드라이버 IC를 고정하는 금속부재 등을 함께 접착하면 좋다.
이들의 표시 패널에 실장되는 드라이버 IC는, 생산성을 향상시키는 관점에서, 1변이 300mm 내지 1000mm 이상의 구형상의 기판상에 복수개 만들어 넣으면 좋다.
요컨대, 기판상에 구동회로부와 입출력단자를 하나의 유닛으로 하는 회로 패턴을 복수개 형성하고, 마지막으로 분할하여 추출하면 좋다. 드라이버 IC의 장변의 길이는, 화소부의 1변의 길이나 화소피치를 고려하여, 장변이 15 내지 80mm, 단변이 1 내지 6mm의 구형상으로 형성하여도 좋고, 화소 영역의 1변, 또는 화소부의 1변과 각 구동회로의 1변을 더한 길이로 형성하여도 좋다.
드라이버 IC의 IC 칩에 대한 외형 치수의 우위성은 장변의 길이에 있고, 장변이 15 내지 80mm로 형성된 드라이버 IC를 사용하면, 화소부에 대응하여 실장하는 데 필요한 수가 IC 칩을 사용하는 경우보다도 적어도 되고, 제조상의 수율을 향상시킬 수 있다. 또한, 유리기판상에 드라이버 IC를 형성하면, 모체로서 사용하는 기판의 형상에 한정되지 않기 때문에 생산성을 손상시키지 않는다. 이것은, 원형의 실리콘 웨이퍼로부터 IC 칩을 추출하는 경우와 비교하면 큰 우위점이다.
또한, 도 25b와 같이 주사선측 구동회로(3702)가 기판상에 일체로 형성되는 경우, 화소부(3701)의 외측의 영역에는, 신호선측의 구동회로 구동회로가 설치된 드라이버 IC가 실장된다. 이들의 드라이버 IC는, 신호선측의 구동회로이다. RGB 풀컬러에 대응한 화소 영역을 형성하기 위해서는, XGA 클래스에서 신호선의 개수가 3072개 필요하고, UXGA 클래스에서는 4800개가 필요하게 된다. 이러한 개수로 형성된 신호선은, 화소부(3701)의 단부로 수블록마다 구분하여 인출선을 형성하고, 드라이버 IC의 출력단자의 피치에 맞추어 모인다.
드라이버 IC는, 기판상에 형성된 결정질 반도체에 의해 형성되는 것이 적절하고, 상기 결정질 반도체는 연속 발광의 레이저광을 조사하는 것으로 형성되는 것이 적합하다. 따라서, 상기 레이저광을 발생시키는 발진기로서는, 연속 발광의 고체 레이저 또는 기체 레이저를 사용한다. 연속 발광의 레이저를 사용하면, 결정 결함이 적고, 대입자직경의 다결정 반도체층을 사용하여, 트랜지스터를 작성하는 것이 가능해진다. 또한 이동도나 응답속도가 양호하기 때문에 고속 구동이 가능하고, 종래보다도 소자의 동작 주파수를 향상시킬 수 있고, 특성 불균일이 적기 때문에 높은 신뢰성을 얻을 수 있다. 또, 더욱 동작 주파수의 향상을 목적으로 하여, 트랜지스터의 채널 길이방향과 레이저광의 주사방향과 일치시키면 좋다. 이것은, 연속 발광 레이저에 의한 레이저 결정화 공정에서는, 트랜지스터의 채널 길이방향과 레이저광의 기판에 대한 주사방향이 대강 병행(바람직하게는 -30도 이상 30도 이하)하면, 가장 높은 이동도를 얻을 수 있기 때문이다. 또 채널 길이방향은, 채널 형성 영역에서, 전류가 흐르는 방향, 다시 말하면 전하가 이동하는 방향과 일치한다. 이와 같이 제작한 트랜지스터는, 결정립이 채널방향으로 연장하는 다결정 반도체층에 의해서 구성되는 활성층을 갖고, 이것은 결정립계가 대강 채널방향을 따라 형성되어 있다는 것을 의미한다.
레이저 결정화를 하기 위해서는, 레이저광의 대폭적인 압축을 하는 것이 바람직하고, 그 레이저광의 형상(빔 스폿)의 폭은, 드라이버 IC의 단변과 같은 폭의 1mm 이상 3mm 이하 정도로 하는 것이 좋다. 또한, 피조사체에 대하여, 충분히 또한 효율적인 에너지 밀도를 확보하기 위해서, 레이저광의 조사 영역은, 선형인 것이 바람직하다. 단, 여기에서 말하는 선형은, 엄밀한 의미에서 선을 뜻하고 있는 것은 아니고, 애스펙트비가 큰 직사각형 또는 장타원형을 의미한다. 예를 들면, 애스펙트비가 2이상(바람직하게는 10이상 10000이하)인 것을 가리킨다. 이와 같이, 레이저광의 레이저광의 형상(빔 스폿)의 폭을 드라이버 IC의 단변과 같은 길이로 하는 것으로, 생산성을 향상시킨 표시장치의 제작방법을 제공할 수 있다.
도 26a, 도 26b와 같이 주사선 구동회로 및 신호선 구동회로의 양쪽으로서, 드라이버 IC를 실장하여도 좋다. 그 경우에는, 주사선측과 신호선측에서 사용하는 드라이버 IC의 사양을 다른 것으로 하면 좋다.
화소 영역은, 신호선과 주사선이 교차하여 매트릭스를 형성하고, 각 교차부에 대응하여 트랜지스터가 배치된다. 본 발명은, 화소 영역에 배치되는 트랜지스터로서, 비정질 반도체 또는 세미어몰퍼스 반도체를 채널부로 한 TFT를 사용하는 것을 특징으로 한다. 비정질 반도체는, 플라즈마 CVD법이나 스퍼터링법 등의 방법에 의해 형성한다. 세미어몰퍼스 반도체는, 플라즈마 CVD법으로 300℃ 이하의 온도로 형성하는 것이 가능하고, 예를 들면, 외치 550×650mm의 무알칼리 유리기판이어도, 트랜지스터를 형성하는 데 필요한 막 두께를 단시간에 형성한다고 하는 특징을 갖는다. 이러한 제조기술의 특징은, 대화면의 표시장치를 제작하는 것에 있어서 유효하다. 또한, 세미어몰퍼스 TFT는, SAS로 채널 형성 영역을 구성함으로써 2 내지 10㎠/V·sec의 전계 효과 이동도를 얻을 수 있다. 또한 본 발명을 사용하면, 패턴을 원하는 형상으로 제어성 좋게 형성할 수 있기 때문에, 미세한 배선도 쇼트 등의 불량이 생기지 않고 안정적으로 형성할 수 있다. 이와 같이, 시스템 온 패널화를 실현한 표시 패널을 제작할 수 있다.
반도체층을 SAS로 형성한 TFT를 사용함으로써, 주사선측 구동회로도 기판상에 일체로 형성할 수 있고, 반도체층을 AS로 형성한 TFT를 사용하는 경우에는, 주사선측 구동회로 및 신호선측 구동회로의 양쪽을 드라이버 IC를 실장하면 좋다.
이 경우에는, 주사선측과 신호선측에서 사용하는 드라이버 IC의 사양을 다른 것으로 것이 적합하다. 예를 들면, 주사선측의 드라이버 IC를 구성하는 트랜지스터에는 30V 정도의 내압이 요구되지만, 구동 주파수는 100kHz 이하이고, 비교적 고속동작은 요구되지 않는다. 따라서, 주사선측의 드라이버를 구성하는 트랜지스터의 채널 길이(L)는 충분히 크게 설정하는 것이 적합하다. 한편, 신호선측의 드라이버 IC의 트랜지스터에는, 12V 정도의 내압이 있으면 충분하지만, 구동 주파수는 3V에서 65MHz 정도이고, 고속동작이 요구된다. 그 때문에, 드라이버를 구성하는 트랜지스터의 채널 길이 등은 미크론 룰로 설정하는 것이 적합하다.
드라이버 IC의 실장방법은, 특별히 한정되는 것이 아니라, COG 방법이나 와이어 본딩방법, 또는 TAB 방법을 사용할 수 있다.
드라이버 IC의 두께는, 대향기판과 같은 두께로 하는 것으로, 양자간의 높이는 거의 같은 것이 되고, 표시장치 전체로서의 박형화에 기여한다. 또한, 각각의 기판을 같은 재질의 것으로 제작함으로써, 이 표시장치에 온도변화가 생겨도 열 응력이 발생하지 않고, TFT로 제작된 회로의 특성을 손상시키지 않는다. 이외에도, 본 실시형태에서 개시하는 바와 같이 IC 칩보다도 장척의 드라이버 IC로 구동회로를 실장함으로써, 1개의 화소 영역에 대하여, 실장되는 드라이버 IC의 개수를 줄일 수 있다.
이상과 같이 하여, 표시 패널에 구동회로를 넣을 수 있다.
(실시형태 12)
실시형태 3 내지 10에 의해서 제작되는 표시 패널(EL 표시 패널, 액정표시 패널)에 있어서, 반도체층을 비정질 반도체, 또는 SAS로 형성하고, 주사선측의 구동회로를 기판상에 형성하는 예를 게시한다.
도 32는, 1 내지 15㎠/V·sec의 전계 효과 이동도를 얻을 수 있는 SAS를 사용한 n채널형 TFT로 구성하는 주사선측 구동회로의 블록도를 도시하고 있다.
도 32에 있어서 8500으로 도시하는 블록이 1단분의 샘플링 펄스를 출력하는 펄스 출력회로에 상당하고, 시프트 레지스터는 n개의 펄스 출력회로에 의해 구성된다. 8501은 버퍼회로이고, 그 전에 화소(8502)가 접속된다.
도 33은, 펄스 출력회로(8500)의 구체적인 구성을 도시한 것이고, n채널형의 TFT(8601 내지 8613)로 회로가 구성되어 있다. 이 때, SAS를 사용한 n채널형의 TFT의 동작 특성을 고려하여, TFT의 사이즈를 결정하면 좋다. 예를 들면, 채널 길이를 8㎛로 하면, 채널 폭은 10 내지 80㎛의 범위로 설정할 수 있다.
또한, 버퍼회로(8501)의 구체적인 구성을 도 34에 도시한다. 버퍼회로도 마찬가지로 n채널형의 TFT(8620 내지 8635)로 구성되어 있다. 이 때, SAS를 사용한 n채널형의 TFT의 동작 특성을 고려하여, TFT의 사이즈를 결정하면 좋다. 예를 들면, 채널 길이를 10㎛로 하면, 채널 폭은 10 내지 1800㎛의 범위로 설정하게 된다.
이러한 회로를 실현하기 위해서는, TFT 상호를 배선에 의해서 접속할 필요가 있다.
이상과 같이 하여, 표시 패널에 구동회로를 넣을 수 있다.
(실시형태 13)
본 실시형태를 도 16을 사용하여 설명한다. 도 16은, 본 발명을 적용하여 제작되는 TFT 기판(2800)을 사용하여 EL 표시 모듈을 구성하는 일례를 도시하고 있다. 도 16에 있어서, TFT 기판(2800)상에는, 화소에 의해 구성된 화소부가 형성되어 있다.
도 16에서는, 화소부의 외측이고, 구동회로와 화소의 사이에 보호회로(2801)가 설치되어 있다. 보호회로(2801)는 화소에 형성된 것과 같은 TFT를 갖는다. 또는 그 TFT의 게이트와 소스 또는 드레인의 한쪽을 접속하여 다이오드와 같이 동작시킨 것을 갖고 있다. 구동회로(2809)는, 단결정 반도체로 형성된 드라이버 IC, 유리기판상에 다결정 반도체막으로 형성된 스틱 드라이버 IC, 또는 SAS로 형성된 구동회로 등이 적용되어 있다.
TFT 기판(2800)은, 액적 토출법으로 형성된 스페이서(2806a), 스페이서(2806b)를 개재하여 밀봉기판(2820)과 고착되어 있다. 스페이서는, 기판의 두께가 얇고, 또한 화소부의 면적이 대형화된 경우에도, 2장의 기판의 간격을 일정하게 유지하기 위해서 형성하여 두는 것이 바람직하다. TFT(2802), TFT(2803)와 각각 접속하는 발광소자(2804), 발광소자(2805)상으로, TFT 기판(2800)과 밀봉기판(2820)의 사이에 있는 공극에는 적어도 가시 영역의 광에 대하여 투광성을 갖는 수지 재료를 충전하여 고체화하여도 좋고, 무수화한 질소 또는 불활성 기체를 충전시켜도 좋다.
도 16에서는 발광소자(2804), 발광소자(2805)를 상방 방사형(톱 이미션형)의 구성으로 한 경우를 도시하고, 도면 중에 도시하는 화살표시의 방향에 광을 방사하는 구성으로 하고 있다. 각 화소는, 화소를 적색, 녹색, 청색으로서 발광색을 다르게 하여 두는 것으로, 다색표시를 할 수 있다. 또한, 이 때 밀봉기판(2820)측에 각 색에 대응한 착색층(2807a), 착색층(2807b), 착색층(2807c)을 형성하여 두는 것으로, 외부에 방사되는 발광의 색 순도를 높일 수 있다. 또한, 화소를 백색 발광소자로서 착색층(2807a), 착색층(2807b), 착색층(2807c)과 조합하여도 좋다.
*외부회로인 구동회로(2809)는, 외부회로기판(2811)의 일단에 형성된 주사선 또는 신호선 접속단자와, 배선기판(2810)에서 접속된다. 또한, TFT 기판(2800)에 접하여 또는 근접시켜, 열을 기기의 외부로 전하기 위해서 사용되는, 파이프형의 고효율의 열전도 디바이스인 히트 파이프(2813)와 방열판(2812)을 설치하고, 방열 효과를 높이는 구성으로 하여도 좋다.
또, 도 16에서는, 톱 이미션의 EL 모듈로 하였지만, 발광소자의 구성이나 외부회로기판의 배치를 바꿔 보톰 이미션 구조, 물론 상면, 하면 양쪽으로부터 광이 방사하는 양쪽 방사 구조로 하여도 좋다. 톱 이미션형의 구성의 경우, 격벽이 되는 절연층을 착색하여 블랙 매트릭스로서 사용하여도 좋다. 이 격벽은 액적 토출법에 의해 형성할 수 있고, 폴리이미드 등의 수지 재료에, 안료계의 흑색수지나 카본 블랙 등을 혼합시켜 형성하면 좋고, 그 적층이어도 좋다.
또한, EL 표시 모듈은, 위상차판이나 편광판을 사용하여, 외부로부터 입사하는 광의 반사광을 차단하도록 하여도 좋다. 또한 상방 방사형의 표시장치이면, 격벽이 되는 절연층을 착색하여 블랙 매트릭스로서 사용하여도 좋다. 이 격벽은 액적 토출법 등에 의해서도 형성할 수 있고, 안료계의 흑색수지나, 폴리이미드 등의 수지 재료에, 카본 블랙 등을 혼합시켜도 좋고, 그 적층이어도 좋다. 액적 토출법에 의해서, 다른 재료를 동일 영역에 복수회 토출하여, 격벽을 형성하여도 좋다. 위상차판으로서는 λ/4판과 λ/2판을 사용하여, 광을 제어할 수 있도록 설계하면 좋다. 구성으로서는, TFT 소자기판측으로부터 차례로, 발광소자, 밀봉기판(밀봉재), 위상차판(λ/4판, λ/2판), 편광판과 같은 구성이 되고, 발광소자로부터 방사된 광은, 이들을 통과하여 편광판측으로부터 외부로 방사된다. 이 위상차판이나 편광판은 광이 방사되는 측에 설치하면 좋고, 양쪽 방사되는 양쪽 방사형의 표시장치이면 양쪽에 설치할 수도 있다. 또한, 편광판의 외측에 반사방지막을 갖고 있어도 좋다. 이것에 의해, 더욱 고섬세하고 정밀한 화상을 표시할 수 있다.
TFT 기판(2800)에 있어서, 화소부가 형성된 측에 밀봉재나 접착성의 수지를 사용하여 수지필름을 접합하고 밀봉 구조를 형성하여도 좋다. 본 실시형태에서는, 유리기판을 사용하는 유리 밀봉을 나타내었지만, 수지에 의한 수지 밀봉, 플라스틱에 의한 플라스틱 밀봉, 필름에 의한 필름 밀봉, 등 여러 가지의 밀봉방법을 사용할 수 있다. 수지필름의 표면에는 수증기의 투과를 방지하는 가스 배리어막을 형성하여 두면 좋다. 필름 밀봉 구조로 하는 것으로, 한층 더 박형화 및 경량화를 도모할 수 있다.
본 실시형태는, 실시형태 1 내지 7, 실시형태 11, 실시형태 12와 각각 조합하여 사용하는 것이 가능하다.
(실시형태 14)
본 실시형태를 도 20a 및 도 20b를 사용하여 설명한다. 도 20a, 도 20b는, 본 발명을 적용하여 제작되는 TFT 기판(2600)을 사용하여 액정표시 모듈을 구성하는 일례를 나타내고 있다.
도 20a는 액정표시 모듈의 일례이고, TFT 기판(2600)과 대향기판(2601)이 밀봉재(2602)에 의해 고착되고, 그 사이에 화소부(2603)와 액정층(2604)이 형성되고 표시 영역을 형성하고 있다. 착색층(2605)은 컬러표시를 하는 경우에 필요하고, RGB 방식의 경우는, 빨강, 초록, 파랑의 각 색에 대응한 착색층이 각 화소에 대응하여 형성되어 있다. TFT 기판(2600)과 대향기판(2601)의 외측에는 편광판(2606, 2607), 확산판(2613)이 배치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)에 의해 구성되고, 회로기판(2612)은, 플렉시블 배선기판(2609)에 의해 TFT 기판(2600)의 배선회로부(2608)와 접속되고, 컨트롤회로나 전원회로 등의 외부회로가 내장되어 있다. 또한 편광판과, 액정층의 사이에 위상차판을 갖는 상태로 적층하여도 좋다.
액정표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment), ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 등을 사용할 수 있다.
도 20b는 도 20a의 액정표시 모듈에 OCB 모드를 적용한 일례이고, FS-LCD(Field sequential-LCD)로 되어 있다. FS-LCD는, 1프레임 기간에 적색 발광과 녹색 발광과 청색 발광을 각각 행하는 것으로, 시간분할을 사용하여 화상을 합성하여 컬러표시를 하는 것이 가능하다. 또한, 각 발광을 발광 다이오드 또는 냉음극관 등에서 하기 때문에, 컬러필터가 불필요하다. 따라서, 3원색의 컬러필터를 나열하고, 각 색의 표시 영역을 한정할 필요가 없고, 어떤 영역에서도 3색 전체 표시를 할 수 있다. 한편, 1프레임 기간에 3색의 발광을 하기 위해서, 액정의 고속 응답이 요청된다. 본 발명의 표시장치에, FS 방식을 사용한 FLC 모드, 및 OCB 모드를 적용하여, 고성능이며 고화질의 표시장치, 또한 액정 텔레비전장치를 완성시킬 수 있다.
OCB 모드의 액정층은, 소위 π셀 구조를 갖고 있다. π셀 구조는, 액정분자의 프리틸트각이 액티브 매트릭스기판과 대향기판의 기판간의 중심면에 대하여 면대칭의 관계로 배향된 구조이다. π셀 구조의 배향 상태는, 기판간에 전압이 인가되어 있지 않을 때는 스프레이 배향이 되고, 전압을 인가하면 밴드 배향으로 이행한다. 이 밴드 배향이 백표시가 된다. 또 전압을 인가하면 밴드 배향의 액정분자가 양 기판과 수직으로 배향하여, 광이 투과하지 않는 상태가 된다. 또, OCB 모드로 하면, 종래의 TN 모드보다 약 10배 빠른 고속 응답성을 실현할 수 있다.
또한, FS 방식에 대응하는 모드로서, 고속동작이 가능한 강유전성 액정(FLC : Ferroelectric Liquid Crystal)을 사용한 HV(Half V)-FLC, SS(Surface Stabilized)-FLC 등도 사용할 수 있다. OCB 모드는 점도가 비교적 낮은 네마틱 액정을 사용하고, HV-FLC, SS-FLC에는, 강유전상을 갖는 스멕틱 액정을 사용할 수 있다.
또한, 액정표시 모듈의 광학 응답속도는, 액정표시 모듈의 셀 갭을 좁게 하는 것으로 고속화한다. 또한 액정 재료의 점도를 내리는 것으로도 고속화할 수 있다. 상기 고속화는, TN 모드의 액정표시 모듈의 화소 영역의 화소 피치가 30㎛ 이하인 경우에 더욱 효과적이다. 또한, 인가전압을 일순만 높게(또는 낮게) 하는 오버 드라이브법에 의해, 더욱 고속화가 가능하다.
도 20b의 액정표시 모듈은 투과형의 액정표시 모듈을 나타내고 있고, 광원으로서 적색광원(2910a), 녹색광원(2910b), 청색광원(2910c)이 형성되어 있다. 광원은 적색광원(2910a), 녹색광원(2910b), 청색광원(2910c)의 각각 온오프를 제어하기 위해서, 제어부(2912)가 설치되어 있다. 제어부(2912)에 의해서, 각 색의 발광은 제어되어, 액정에 광은 입사되고, 시간분할을 사용하여 화상을 합성하여, 컬러표시가 행하여진다.
이상과 같이 본 발명을 사용하면, 고섬세, 고신뢰성의 액정표시 모듈을 제작할 수 있다.
본 실시형태는, 실시형태 1, 실시형태 2, 실시형태 8, 실시형태 9, 실시형태 10, 실시형태 11과 각각 조합하여 사용하는 것이 가능하다.
(실시형태 15)
본 발명에 의해서 형성되는 표시장치에 의해서, 텔레비전장치(단 텔레비전, 또는 텔레비전 수신기라고도 부름)를 완성시킬 수 있다. 도 27은 텔레비전장치의 주요한 구성을 도시하는 블록도를 도시하고 있다.
도 25a는 본 발명에 관계되는 표시 패널의 구성을 도시하는 상면도이고, 절연 표면을 갖는 기판(2700)상에 화소(2702)를 매트릭스형으로 배열시킨 화소부(2701), 주사선측 입력단자(2703), 신호선측 입력단자(2704)가 형성되어 있다. 화소수는 여러가지의 규격에 따라서 형성하면 좋고, XGA이고 RGB를 사용한 풀컬러표시이면 1024×768×3(RGB), UXGA이고 RGB를 사용한 풀컬러표시이면 1600×1200×3(RGB), 풀스펙 하이비전에 대응시키고, RGB를 사용한 풀컬러표시이면 1920×1080×3(RGB)으로 하면 좋다.
화소(2702)는, 주사선측 입력단자(2703)로부터 연장하는 주사선과, 신호선측 입력단자(2704)로부터 연장하는 신호선이 교차하는 것으로, 매트릭스형으로 배치된다. 화소부(2701)의 화소 각각은, 스위칭소자와 그것에 접속하는 화소 전극층이 구비되어 있다. 스위칭소자의 대표적인 일례는 TFT이고, TFT의 게이트 전극층측이 주사선과, 소스 또는 드레인측이 신호선과 접속됨으로써, 개개의 화소를 외부로부터 입력하는 신호에 의해서 독립하여 제어 가능하게 하고 있다.
도 25a는, 주사선 및 신호선에 입력하는 신호를, 외부 장착의 구동회로에 의해 제어하는 표시 패널의 구성을 도시하고 있지만, 도 26a에 도시하는 바와 같이, COG(Chip on Glass)방식에 의해 드라이버 IC(2751)를 기판(2700)상에 실장하여도 좋다. 또한 다른 실장형태로서, 도 26b에 도시하는 바와 같은 TAB(Tape Automated Bonding)방식을 사용하여도 좋다. 드라이버 IC는 단결정 반도체기판에 형성된 것이어도 좋고, 유리기판상에 TFT로 회로를 형성한 것이어도 좋다. 도 26에 있어서, 드라이버 IC(2751)는, FPC(2750; Flexible printed circuit)와 접속하고 있다.
또한, 화소에 설치하는 TFT를 결정성을 갖는 반도체로 형성하는 경우에는, 도 25b에 도시하는 바와 같이 주사선측 구동회로(3702)를 기판(3700)상에 형성할 수도 있다. 도 25b에 있어서, 화소부(3701)는, 신호선측 입력단자(3704)와 접속한 도 25a와 같이 외부 장착의 구동회로에 의해 제어한다. 화소에 설치하는 TFT를 이동도가 높은, 다결정(미결정) 반도체, 단결정 반도체 등으로 형성하는 경우는, 도 25c에 도시하는 바와 같이, 화소부(4701), 주사선 구동회로(4702)와, 신호선 구동회로(4704)를 기판(4700)상에 일체로 형성할 수도 있다.
표시 패널에는, 도 25a에서 도시하는 바와 같은 구성으로서, 도 27에 있어서, 화소부(901)만이 형성되어 주사선측 구동회로(903)와 신호선측 구동회로(902)가, 도 26b와 같은 TAB 방식에 의해 실장되는 경우와, 도 26a와 같은 COG 방식에 의해 실장되는 경우와, 도 25b에 도시하는 바와 같이 TFT를 형성하고, 화소부(901)와 주사선측 구동회로(903)를 기판상에 형성하여 신호선측 구동회로(902)를 별도 드라이버 IC로서 실장하는 경우, 또한 도 25c에서 도시하는 바와 같이 화소부(901)와 신호선측 구동회로(902)와 주사선측 구동회로(903)를 기판상에 일체로 형성하는 경우 등이 있지만, 어떠한 형태로 하여도 좋다.
도 27에 있어서, 그 밖의 외부회로의 구성으로서, 영상 신호의 입력측에서는, 튜너(904)로 수신한 신호 중, 영상 신호를 증폭하는 영상 신호증폭회로(905)와, 거기로부터 출력되는 신호를 빨강, 초록, 파랑의 각 색에 대응한 색 신호로 변환하는 영상 신호 처리회로(906)와, 그 영상 신호를 드라이버 IC의 입력 사양으로 변환하기 위한 컨트롤회로(907) 등으로 이루어져 있다. 컨트롤회로(907)는, 주사선측과 신호선측에 각각 신호가 출력된다. 디지털 구동하는 경우에는, 신호선측에 신호분할회로(908)를 설치하고, 입력 디지털 신호를 m개로 분할하여 공급하는 구성으로 하여도 좋다.
튜너(904)로 수신한 신호 중, 음성 신호는, 음성 신호증폭회로(909)에 보내지고, 그 출력은 음성 신호 처리회로(910)를 지나서 스피커(913)에 공급된다. 제어회로(911)는 수신국(수신 주파수)이나 음량의 제어정보를 입력부(912)로부터 받아, 튜너(904)나 음성 신호 처리회로(910)에 신호를 송출한다.
이들의 표시 모듈을, 도 28a, 도 28b에 도시하는 바와 같이, 케이스에 내장하여, 텔레비전장치를 완성시킬 수 있다. 표시 모듈로서 액정표시 모듈을 사용하면 액정 텔레비전장치, EL 모듈을 사용하면 EL 텔레비전장치, 또한 플라즈마 텔레비전, 전자페이퍼 등도 제작할 수 있다. 도 28a에 있어서, 표시 모듈에 의해 주화면(2003)이 형성되고, 기타 부속설비로서 스피커부(2009), 조작 스위치 등이 구비되어 있다. 이와 같이, 본 발명에 의해 텔레비전장치를 완성시킬 수 있다.
케이스(2001)에 표시용 패널(2002)이 내장되고, 수신기(2005)에 의해 일반의 텔레비전방송의 수신을 비롯하여, 모뎀(2004)을 개재하여 유선 또는 무선에 의한 통신네트워크에 접속함으로써 1방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리)의 정보통신을 할 수도 있다. 텔레비전장치의 조작은, 케이스에 내장된 스위치 또는 다른 리모콘장치(2006)에 의해 행하는 것이 가능하고, 이 리모콘장치에도 출력하는 정보를 표시하는 표시부(2007)가 형성되어 있어도 좋다.
또한, 텔레비전장치에도, 주화면(2003) 외에 서브화면(2008)을 제 2 표시용 패널로 형성하고, 채널이나 음량 등을 표시하는 구성이 부가되어 있어도 좋다. 이 구성에 있어서, 주화면(2003) 및 서브화면(2008)을 본 발명의 액정표시용 패널로 형성할 수 있고, 주화면(2003)을 시야각이 우수한 EL 표시용 패널로 형성하고, 서브화면을 저소비전력으로 표시 가능한 액정표시용 패널로 형성하여도 좋다. 또한, 저소비전력화를 우선시키기 위해서는, 주화면(2003)을 액정표시용 패널로 형성하고, 서브화면을 EL 표시용 패널로 형성하여, 서브화면은 점멸 가능하게 하는 구성으로 하여도 좋다. 본 발명을 사용하면, 이러한 대형기판을 사용하여, 많은 TFT나 전자부품을 사용하여도, 신뢰성이 높은 표시장치로 할 수 있다.
도 28b는 예를 들면 20 내지 80인치의 대형의 표시부를 갖는 텔레비전장치로, 케이스(2010), 표시부(2011), 조작부인 리모콘장치(2012), 스피커부(2013) 등을 포함한다. 본 발명은, 표시부(2011)의 제작에 적용된다. 도 28b의 텔레비전장치는, 벽걸이형으로 되어 있어, 설치하는 스페이스를 넓게 필요로 하지 않는다.
물론, 본 발명은 텔레비전장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여, 철도역이나 공항 등에서의 정보표시반이나, 가두에서의 광고표시반 등 특히 대면적의 표시매체로서 여러 가지의 용도에 적용할 수 있다.
본 실시형태는, 상기한 실시형태 1 내지 14와 적절하게 자유롭게 조합할 수 있다.
(실시형태 16)
본 발명에 관계되는 전자기기로서, 텔레비전장치(단순히 텔레비전, 또는 텔레비전 수신기라고도 부름), 디지털카메라, 디지털비디오카메라, 휴대전화장치(단순히 휴대전화기, 휴대전화라고도 부름), PDA 등의 휴대정보단말, 휴대형 게임기, 컴퓨터용 모니터, 컴퓨터, 카오디오 등의 음향재생장치, 가정용 게임기 등의 기록매체를 구비한 화상재생장치 등을 들 수 있다. 그 구체적인 예에 관해서, 도 29를 참조하여 설명한다.
도 29a에 도시하는 휴대정보단말기기는, 본체(9201), 표시부(9202) 등을 포함하고 있다. 표시부(9202)는, 본 발명의 표시장치를 적용할 수 있다. 그 결과, 간략화한 공정에서 저비용으로 제작할 수 있기 때문에, 고신뢰성의 휴대정보단말기기를 저가격으로 제공할 수 있다.
도 29b에 도시하는 디지털비디오카메라는, 표시부(9701), 표시부(9702) 등을 포함하고 있다. 표시부(9701)는 본 발명의 표시장치를 적용할 수 있다. 그 결과, 간략화한 공정에서 저비용으로 제작할 수 있기 때문에, 고신뢰성의 디지털비디오카메라를 저가격으로 제공할 수 있다.
도 29c에 도시하는 휴대전화기는, 본체(9101), 표시부(9102) 등을 포함하고 있다. 표시부(9102)는, 본 발명의 표시장치를 적용할 수 있다. 그 결과, 간략화한 공정에서 저비용으로 제작할 수 있기 때문에, 고신뢰성의 휴대전화기를 저가격으로 제공할 수 있다.
도 29d에 도시하는 휴대형의 텔레비전장치는, 본체(9301), 표시부(9302) 등을 포함하고 있다. 표시부(9302)는, 본 발명의 표시장치를 적용할 수 있다. 그 결과, 간략화한 공정에서 저비용으로 제작할 수 있기 때문에, 고신뢰성의 텔레비전장치를 저가격으로 제공할 수 있다. 또한 텔레비전장치에서는, 휴대전화기 등의 휴대단말에 탑재하는 소형에서부터, 운반을 할 수 있는 중형, 또한, 대형(예를 들면 40인치 이상)까지, 폭 넓은 것에 본 발명의 표시장치를 적용할 수 있다.
도 29e에 도시하는 휴대형 컴퓨터는, 본체(9401), 표시부(9402) 등을 포함하고 있다. 표시부(9402)는, 본 발명의 표시장치를 적용할 수 있다. 그 결과, 간략화한 공정에서 저비용으로 제작할 수 있기 때문에, 고신뢰성의 컴퓨터를 저가격으로 제공할 수 있다.
이와 같이, 본 발명의 표시장치에 의해, 시인성이 우수한 고화질인 화상을 표시할 수 있는 고성능인 전자기기를 제공할 수 있다.
본 실시형태는, 상기한 실시형태 1 내지 실시형태 15와 적절하게 자유롭게 조합할 수 있다.
100: 기판 101: 도전막
104: 게이트 전극층 106: 게이트 절연층

Claims (9)

  1. 도전층을 형성하는 단계;
    상기 도전층 위에 절연층을 형성하는 단계;
    레이저 빔으로 상기 도전층 및 상기 절연층을 선택적으로 조사하여 상기 도전층 및 상기 절연층에 개구를 형성하는 단계; 및
    상기 도전층에 접하도록 상기 개구 내에 도전막을 형성하는 단계를 포함하고,
    상기 개구를 형성하는 단계에서, 상기 도전층의 조사된 영역은 상기 레이저 빔에 의해 증발되고, 이어서 상기 절연층의 일부가 상기 도전층의 상기 조사된 영역의 상기 증발에 의해 제거되는, 반도체장치를 제작하는 방법.
  2. 제 1 도전층을 형성하는 단계;
    상기 제 1 도전층 위에 제 2 도전층을 형성하는 단계;
    상기 제 1 도전층 및 상기 제 2 도전층 위에 절연층을 형성하는 단계;
    레이저 빔으로 상기 제 1 도전층, 상기 제 2 도전층, 및 상기 절연층을 선택적으로 조사하여 상기 제 2 도전층 및 상기 절연층에 개구를 형성하는 단계; 및
    상기 제 1 도전층 및 상기 제 2 도전층에 접하도록 상기 개구 내에 도전막을 형성하는 단계를 포함하고,
    상기 개구를 형성하는 단계에서, 상기 제 2 도전층의 조사된 영역은 상기 레이저 빔에 의해 증발되고, 이어서 상기 절연층의 일부가 상기 제 2 도전층의 상기 조사된 영역의 상기 증발에 의해 제거되는, 반도체장치를 제작하는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 도전층은 크롬, 몰리브덴, 니켈, 티탄, 코발트, 동, 및 알루미늄 중 적어도 하나를 포함하는, 반도체장치를 제작하는 방법.
  4. 도전층을 형성하는 단계;
    상기 도전층 위에 절연층을 형성하는 단계;
    레이저 빔으로 상기 도전층 및 상기 절연층을 선택적으로 조사하여 상기 도전층 및 상기 절연층에 개구를 형성하는 단계; 및
    상기 도전층의 남은 부분들에 접하도록 상기 개구 내에 도전막을 형성하는 단계를 포함하는고,
    상기 개구를 형성하는 단계에서, 상기 도전층의 조사된 영역은 상기 레이저 빔에 의해 증발되고, 이어서 상기 절연층의 일부가 상기 도전층의 상기 조사된 영역의 상기 증발에 의해 제거되는, 반도체장치를 제작하는 방법.
  5. 제1 도전층을 형성하는 단계;
    상기 제1 도전층 위에 제2 도전층을 형성하는 단계;
    상기 제1 도전층 및 상기 제2 도전층 위에 절연층을 형성하는 단계;
    레이저 빔으로 상기 제1 도전층, 상기 제2 도전층, 및 상기 절연층을 선택적으로 조사하여 상기 제2 도전층 및 상기 절연층에 개구를 형성하는 단계; 및
    상기 제2 도전층의 남은 부분들에 접하도록 상기 개구 내에 도전막을 형성하는 단계를 포함하고,
    상기 개구를 형성하는 단계에서, 상기 제 2 도전층의 조사된 영역은 상기 레이저 빔에 의해 증발되고, 이어서 상기 절연층의 일부가 상기 제 2 도전층의 상기 조사된 영역의 상기 증발에 의해 제거되는, 반도체장치를 제작하는 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 제2 도전층은 크롬, 몰리브덴, 니켈, 티탄, 코발트, 동, 및 알루미늄 중 적어도 하나를 포함하는, 반도체장치를 제작하는 방법.
  7. 제1항, 제2항, 제4항, 및 제5항 중 어느 한 항에 있어서,
    상기 레이저 빔은 상기 절연층을 투과하는, 반도체장치를 제작하는 방법.
  8. 제1항, 제2항, 제4항, 및 제5항 중 어느 한 항에 있어서,
    상기 절연층은 유기수지를 포함하는, 반도체장치를 제작하는 방법.
  9. 제1항, 제2항, 제4항, 및 제5항 중 어느 한 항에 있어서,
    상기 반도체장치는 텔레비전 장치, 정보 단말기, 비디오 카메라, 휴대 전화기 및 컴퓨터로 구성되는 그룹으로부터 선택된 하나에 내장되는, 반도체장치를 제작하는 방법.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7432514B2 (en) * 2002-03-26 2008-10-07 International Business Machines Corporation Method and apparatus for surface potential reflection electron mask lithography
TWI412079B (zh) * 2006-07-28 2013-10-11 Semiconductor Energy Lab 製造顯示裝置的方法
US7943287B2 (en) * 2006-07-28 2011-05-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
KR101346246B1 (ko) * 2006-08-24 2013-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 제작방법
US7749907B2 (en) * 2006-08-25 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8563431B2 (en) * 2006-08-25 2013-10-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8148259B2 (en) 2006-08-30 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7738050B2 (en) * 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
EP2077467B9 (fr) * 2008-01-04 2014-09-03 Adixen Vacuum Products Procédé de fabrication de photomasques et dispositif pour sa mise en oeuvre
TWI415283B (zh) * 2009-02-18 2013-11-11 Au Optronics Corp Ｘ射線感測器及其製作方法
US8704216B2 (en) * 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW201137964A (en) * 2010-04-30 2011-11-01 Domintech Co Ltd Semiconductor chip sawing method
JP5539154B2 (ja) * 2010-10-27 2014-07-02 キヤノン株式会社 アライメント方法、アライメント装置、及び有機ｅｌ素子製造装置
WO2014112557A1 (ja) * 2013-01-17 2014-07-24 Dic株式会社 グラビアオフセット印刷方法、グラビアオフセット印刷装置及びグラビア版
KR102305247B1 (ko) 2013-12-31 2021-09-27 캐논 나노테크놀로지즈 인코퍼레이티드 국부 필드 임프린팅을 위한 비대칭 템플릿 형상 변조
WO2016144039A1 (en) 2015-03-06 2016-09-15 Samsung Electronics Co., Ltd. Circuit element package, manufacturing method thereof, and manufacturing apparatus thereof
US10549386B2 (en) * 2016-02-29 2020-02-04 Xerox Corporation Method for ablating openings in unsupported layers
US10477737B2 (en) 2016-05-04 2019-11-12 Samsung Electronics Co., Ltd. Manufacturing method of a hollow shielding structure for circuit elements
US10477687B2 (en) 2016-08-04 2019-11-12 Samsung Electronics Co., Ltd. Manufacturing method for EMI shielding structure
KR102551657B1 (ko) * 2016-12-12 2023-07-06 삼성전자주식회사 전자파 차폐구조 및 그 제조방법
EP3581984A4 (en) * 2017-03-14 2021-01-13 Pioneer Corporation DISPLAY DEVICE
US10594020B2 (en) 2017-07-19 2020-03-17 Samsung Electronics Co., Ltd. Electronic device having antenna element and method for manufacturing the same
KR102373931B1 (ko) 2017-09-08 2022-03-14 삼성전자주식회사 전자파 차폐구조
JP6616368B2 (ja) * 2017-09-14 2019-12-04 ファナック株式会社 レーザ加工前に光学系の汚染レベルに応じて加工条件を補正するレーザ加工装置
KR102326371B1 (ko) * 2020-04-08 2021-11-15 이봉우 잉크젯을 이용한 패턴 형성 장치 및 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020018886A (ko) * 2000-09-04 2002-03-09 윤종용 접촉 구멍 형성 방법 및 이를 이용한 박막 트랜지스터기판 제조 방법
JP2002158282A (ja) * 2000-11-21 2002-05-31 Nec Kagoshima Ltd 開口パターン形成方法及びそれを用いたアクティブマトリクス基板の製造方法
JP2005198085A (ja) * 2004-01-08 2005-07-21 Hitachi Media Electoronics Co Ltd 表面弾性波デバイスの製造方法及びその方法で製造された表面弾性波デバイス

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4929995A (en) * 1988-02-16 1990-05-29 Honeywell Inc. Selective integrated circuit interconnection
JPH01296623A (ja) 1988-05-25 1989-11-30 Nec Corp 薄膜除去方法
JP2666680B2 (ja) 1993-06-08 1997-10-22 日本電気株式会社 配線形成方法
JP3185869B2 (ja) 1997-10-21 2001-07-11 日本電気株式会社 レーザ加工方法
JP3236266B2 (ja) 1998-10-27 2001-12-10 鹿児島日本電気株式会社 パターン形成方法
JP2001174824A (ja) * 1999-12-20 2001-06-29 Nec Corp 配向分割型液晶表示装置、その製造方法及びその画像表示方法
KR100646792B1 (ko) 2000-07-27 2006-11-17 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP3810629B2 (ja) 2000-11-24 2006-08-16 シャープ株式会社 半導体装置およびその半導体装置の製造方法
JP4192456B2 (ja) 2001-10-22 2008-12-10 セイコーエプソン株式会社 薄膜形成方法ならびにこれを用いた薄膜構造体の製造装置、半導体装置の製造方法、および電気光学装置の製造方法
JP2004098012A (ja) 2002-09-12 2004-04-02 Seiko Epson Corp 薄膜形成方法、薄膜形成装置、光学素子、有機エレクトロルミネッセンス素子、半導体素子および電子機器
JP4245329B2 (ja) 2002-10-31 2009-03-25 大日本印刷株式会社 機能性素子の製造方法
JP4712352B2 (ja) 2003-11-14 2011-06-29 株式会社半導体エネルギー研究所 発光装置の作製方法
WO2005048223A1 (en) 2003-11-14 2005-05-26 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
US7332263B2 (en) * 2004-04-22 2008-02-19 Hewlett-Packard Development Company, L.P. Method for patterning an organic light emitting diode device
US7834948B2 (en) 2004-06-11 2010-11-16 Sharp Kabushiki Kaisha Active matrix substrate and liquid crystal display device
US7732334B2 (en) * 2004-08-23 2010-06-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP4179288B2 (ja) 2005-02-01 2008-11-12 セイコーエプソン株式会社 膜パターン形成方法
US20070077349A1 (en) * 2005-09-30 2007-04-05 Eastman Kodak Company Patterning OLED device electrodes and optical material
US7811638B2 (en) * 2005-12-22 2010-10-12 Palo Alto Research Center Incorporated Multi-printed etch mask process to pattern features

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020018886A (ko) * 2000-09-04 2002-03-09 윤종용 접촉 구멍 형성 방법 및 이를 이용한 박막 트랜지스터기판 제조 방법
JP2002158282A (ja) * 2000-11-21 2002-05-31 Nec Kagoshima Ltd 開口パターン形成方法及びそれを用いたアクティブマトリクス基板の製造方法
JP2005198085A (ja) * 2004-01-08 2005-07-21 Hitachi Media Electoronics Co Ltd 表面弾性波デバイスの製造方法及びその方法で製造された表面弾性波デバイス

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Publication number Publication date
US8916230B2 (en) 2014-12-23
KR20120090899A (ko) 2012-08-17
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US8048473B2 (en) 2011-11-01

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