KR101376903B1 - 솔더 포일을 이용한 웨이퍼 레벨 접합 방법 - Google Patents

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권경목
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Abstract

실시예에 따른 웨이퍼 레벨 접합 방법은 제1 웨이퍼 상에 제1 금속층을 형성하는 단계, 제2 웨이퍼 상에 제2 금속층을 형성하는 단계 및 제2 금속층 상에 솔더 포일(solder foil)을 배치시킨 상태에서, 제1 금속층이 솔더 포일에 마주하도록 제1 웨이퍼를 제2 웨이퍼 상에 접합하는 단계를 포함한다.

Description

솔더 포일을 이용한 웨이퍼 레벨 접합 방법 {METHOD FOR WAFER LEVEL BONDING WITH SOLDER FOIL}
실시예는 솔더 포일을 이용한 웨이퍼 레벨 접합 방법에 관한 것이다.
반도체 분야에서는 격자상수 및 열팽창 계수가 다른 두 개의 웨이퍼를 접합하여 반도체 소자를 제조하는 웨이퍼 레벨 패키징(wafer level packaging) 기술이 이용되고 있다. 이러한 웨이퍼 레벨 패키징 기술은 MEMS(Micro Electro Mechanical System) 분야나 발광소자 분야 등에서 널리 이용되고 있다.
웨이퍼 접합은 직접 접합(direct bonding) 기술, 열 압착 접합(thermo compression bonding) 기술, 접착 접합(adhesive bonding) 기술, 솔더 접합(solder bonding) 기술 등으로 구현될 수 있다. 그러나, 직접 접합 기술 및 열 압착 접합 기술은 고온 고압의 환경에서 기판 접합을 실시하는 것으로, 고온 고압에 의해 반도체 소자의 전기적 특성에 영향을 끼친다.
접착 접합 기술은 에폭시(epoxy)와 같은 접착 물질을 이용하는데, 에폭시는 열 전도율이 낮아 방열 효율을 떨어뜨리며 웨이퍼 오염을 발생시킨다.
또한, 솔더 접합 기술은 솔더 범프를 이용하는데, 이 솔더 범프는 웨이퍼 접합시 솔더 범프가 산화됨에 따라 접합력이 낮아진다. 이를 보완하기 위하여, 솔더 범프에서 산화된 영역을 제거하거나, 솔더 범프에 플럭스(flux)를 도포할 수 있으나, 이는 공정 수의 증가를 발생킨다. 특히, 솔더 범프에 플럭스가 도포된 경우, 웨이퍼 접합시 플럭스가 제거되면서 공극(void)이 형성되며, 이 공극으로 인해 솔더 접합 기술은 주로 칩 레벨 패키징에 이용되는 것으로, 웨이퍼 레벨 접합에 적합하지 않다.
일본 공개특허공보 특개2004-174522호(2004.06.24.) 한국 공개특허공보 제10-2003-0070075호(2003.08.27.) 미국 공개특허공보 제10-2010-0123225호(2010.05.20) 미국 공개특허공보 제10-2011-0230046호(2011.09.22)
실시예들은 솔더 포일을 이용하여 두 개의 웨이퍼를 접합함으로써, 비교적 낮은 온도에서 웨이퍼 오염 없이 높은 접합력을 제공할 수 있는 웨이퍼 레벨 접합 방법을 제공하기 위한 것이다.
실시예에 따른 웨이퍼 레벨 접합 방법은 제1 웨이퍼 상에 제1 금속층을 형성하는 단계, 제2 웨이퍼 상에 제2 금속층을 형성하는 단계 및 상기 제2 금속층 상에 솔더 포일(solder foil)을 배치시킨 상태에서, 상기 제1 금속층이 상기 솔더 포일에 마주하도록 상기 제1 웨이퍼를 상기 제2 웨이퍼 상에 접합하는 단계를 포함한다.
일 측에 따르면, 상기 제1 웨이퍼를 상기 제2 웨이퍼 상에 접합하는 단계는, 상기 제1 금속층과 상기 솔더 포일이 반응하여 제1 금속간화합물(Intermetallic Compound)이 형성되고, 상기 제2 금속층과 상기 솔더 포일이 반응하여 제2 금속간화합물(Intermetallic Compound)이 형성될 수 있다.
일 측에 따르면, 상기 솔더 포일을 제조하는 단계를 더 포함하고, 상기 솔더 포일을 제조하는 단계는 솔더 합금을 마련하는 단계, 상기 솔더 합금을 압연하여 상기 솔더 포일을 형성하는 단계 및 상기 솔더 포일의 표면을 연마하여 평탄화시키는 단계를 포함할 수 있다.
일 측에 따르면, 상기 솔더 합금은 주석(Sn)-비스무트(Bi)계 합금, 주석(Sn)-비스무트(Bi)-은(Ag)계 합금 및 (Sn)-금(Au)계 합금 중 적어도 하나로 이루어질 수 있다.
일 측에 따르면, 상기 제1 웨이퍼 상에 제1 금속층을 형성하는 단계는 상기 제1 금속층을 형성하기 전에, 상기 제1 웨이퍼 상에 에피텍셜층을 형성하는 단계를 포함할 수 있다.
일 측에 따르면, 상기 웨이퍼 레벨 접합 방법은 접합된 상기 제1 웨이퍼와 상기 제2 웨이퍼로부터, 상기 제1 웨이퍼를 제거하여 상기 에피텍셜층을 노출시키는 단계를 더 포함할 수 있다.
일 측에 따르면, 상기 제1 웨이퍼 상에 제1 금속층을 형성하는 단계는 상기 제1 금속층을 형성하기 전에, 상기 제1 웨이퍼 상에 반도체 구조물을 형성하는 단계를 더 포함할 수 있다.
일 측에 따르면, 상기 제1 웨이퍼 상에 반도체 구조물을 형성하는 단계는 상기 제1 금속층을 형성하기 전에, 상기 제1 웨이퍼 상에 에피텍셜층을 성장시키는 단계 및 상기 에피텍셜층을 패터닝하여 상기 반도체 구조물을 형성하는 단계를 포함할 수 있다.
일 측에 따르면, 상기 제1 웨이퍼 상에 반도체 구조물을 형성하는 단계는 상기 반도체 구조물을 둘러싸는 스페이서를 형성하는 단계를 더 포함할 수 있다.
일 측에 따르면, 상기 웨이퍼 레벨 접합 방법은 접합된 상기 제1 웨이퍼와 상기 제2 웨이퍼로부터, 상기 제1 웨이퍼를 제거하여 상기 반도체 구조물을 노출시키는 단계를 더 포함할 수 있다.
실시예들에 따른 웨이퍼 레벨 접합 방법에 따르면, 솔더 포일을 이용하여 두 개의 웨이퍼를 접합함으로써, 비교적 낮은 온도에서 웨이퍼 오염 없이 웨이퍼들 간의 높은 접합력을 유지할 수 있다.
도 1a 내지 도 1d는 실시예에 따른 웨이퍼 레벨 접합 방법을 설명하기 위한 도면들이다.
도 2a 내지 도 2d는 다른 실시예에 따른 웨이퍼 레벨 접합 방법을 설명하기 위한 도면들이다.
도 3은 실시예에 따른 웨이퍼 레벨 접합 방법에 이용되는 솔더 포일을 제조하는 방법을 나타내는 도면이다.
도 4는 실시예에 따른 웨이퍼 레벨 접합 후의 에피텍셜층을 촬영한 사진이다.
도 5는 비교예 및 실시예에 따른 웨이퍼 레벨의 반도체 소자에 대한 온도 시뮬레이션 그래프이다.
도 6a 내지 도 6g는 다른 실시예에 따른 웨이퍼 레벨 접합 방법을 설명하기 위한 도면들이다.
도 7a 및 도 7b는 실시예에 따른 반도체 구조물을 촬영한 사진이다.
도 8은 다른 실시예에 따른 칩 레벨 접합 방법에 의해 제조된 반도체 소자이다.
이하에서, 첨부된 도면을 참조하여 본 발명에 따른 실시예들을 상세히 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1a 내지 도 1d는 실시예에 따른 웨이퍼 레벨 접합 방법을 설명하기 위한 것으로, 격자상수 및 열팽창 계수가 다른 두 개의 웨이퍼를 접합하는 방법을 설명하기 위한 도면들이다.
도 1a를 참조하면, 웨이퍼 레벨 접합 방법은 제1 웨이퍼(110) 상에 제1 금속층(120)을 형성하는 단계를 포함한다.
도 1b를 참조하면, 웨이퍼 레벨 접합 방법은 제2 웨이퍼(130) 상에 제2 금속층(140)을 형성하는 단계를 포함한다.
도 1c 및 도 1d를 참조하면, 웨이퍼 레벨 접합 방법은 제2 금속층(140) 상에 솔더 포일(solder foil)(150)을 배치시킨 상태에서, 제1 금속층(120)이 솔더 포일(150)에 마주하도록 제1 웨이퍼(110)를 제2 웨이퍼(130) 상에 접합하는 단계를 포함한다. 이 과정에서, 일정한 온도와 일정한 압력에 의해 제1 금속층(120)이 솔더 포일(150)과 접합하면, 제1 금속층(120)과 솔더 포일(150)이 반응하여 제1 금속간화합물(Intermetallic Compound)(151)이 형성되고, 제2 금속층(140)과 솔더 포일(150)이 반응하여 제2 금속간화합물(Intermetallic Compound)(152)이 형성될 수 있다.
도 1a 내지 도 1d에 도시된 방법에 따르면, 격자상수 및 열팽창 계수가 다른 제1 웨이퍼(110) 및 제2 웨이퍼(130)를 솔더 포일(150)을 이용하여 접합함으로써, 웨이퍼 오염 없이 제1 및 제2 웨이퍼(110, 130) 간의 높은 접합력을 유지할 수 있다.
도 1a 내지 도 1d에서는 서로 동일한 크기를 갖는 제1 웨이퍼(110) 및 제2 웨이퍼(130)를 웨이퍼 레벨 접합하는 방법을 도시 및 설명하고 있으나, 제1 웨이퍼(110) 및 제2 웨이퍼(130)는 서로 상이한 크기를 가질 수 있다. 또한, 제1 웨이퍼(110) 및 제2 웨이퍼(130)는 서로 동일한 물질로 이루어질 수도 있으며, 서로 다른 물질로 이루어질 수도 있다.
도 2a 내지 도 2d는 다른 실시예에 따른 웨이퍼 레벨 접합 방법을 설명하기 위한 도면들이다. 광학 이득(optical gain) 특성을 갖는 에피텍셜층을 별도의 웨이퍼에 이동시키는 과정에서 웨이퍼들 간의 접합을 위하여 웨이퍼 레벨 접합을 이용할 수 있다. 실시예에 따른 웨이퍼 레벨 접합 방법은 솔더 포일(solder foil)을 이용하여 웨이퍼들을 접합하는 것으로써, 비교적 낮은 온도에서 웨이퍼 오염 없이 접합이 가능하다.
도 2a를 참조하면, 웨이퍼 레벨 접합 방법은 제1 웨이퍼(210) 상에 에피텍셜층(220) 및 제1 금속층(230)을 형성하는 단계를 포함할 수 있다.
제1 웨이퍼(210)는 에피텍셜층(220)을 성장시키기 위한 성장 기판으로, 인듐인(InP) 기판이 될 수 있다. 그러나, 제1 웨이퍼(210)는 인듐인(InP) 기판에 한정되지 않으며, 제조하고자 하는 소자의 특성과 에피텍셜층(220)의 물질에 따라 유리 기판, 사파이어 기판, 갈륨질화물(GaN) 기판, 인듐비소(InAs) 기판, 갈륨비소(GaAs) 기판 등 다양한 기판들 중에서 선택될 수 있다.
또한, 에피텍셜층(220)은 유기 금속 화학 증착법(MOCVD, Metal Organic Chemical Vapor Deposition)에 의해 성장될 수 있으나, 이에 한정되지 않으며 다른 박막 증착법을 이용할 수도 있다.
에피텍셜층(220)은 광학 이득 특성을 갖는 인듐갈륨비소인(InGaAsP)으로 이루어질 수 있으나, 이에 한정되지 않으며, 제조하고자 하는 소자의 특성에 따라 달라질 수 있다. 일 예로, 발광 특성을 갖는 반도체 소자를 제조할 경우, 사파이어 기판 상에 갈륨질화물(GaN)을 성장시켜 에피텍셜층(220)을 형성할 수 있다.
또한, 에피텍셜층(220)이 인듐갈륨비소인(InGaAsP)로 이루어진 단일층인 것으로 설명하였으나, 에피텍셜층(220)은 인듐갈륨비소인(InGaAsP) 외에 다른 물질로 이루어질 수도 있으며, 반도체 소자에 따라 복수의 층으로 이루어질 수도 있다.
제1 금속층(230)은 솔더 포일을 이용하여 제1 웨이퍼(210)를 다른 웨이퍼 상에 접합시킬 때, 솔더 포일과 반응하여 금속간화합물(Intermetallic Compound)을 형성할 수 있다. 제1 금속층(230)은 은(Ag) 알루미늄(Al), 마그네슘(Mg), 구리(Cu), 니켈(Ni) 등의 금속 물질로 이루어질 수 있으며, 이 외에 솔더 포일과 반응할 수 있는 다른 금속 물질들로 이루어질 수도 있다.
도 2b를 참조하면, 웨이퍼 레벨 접합 방법은 제2 웨이퍼(240) 상에 제2 금속층(250)을 형성하는 단계를 포함할 수 있다.
제2 웨이퍼(240)는 제1 웨이퍼(210)가 접합될 경우, 에피텍셜층(220)을 전사(transfer) 받는 지지 기판으로, 실리콘 기판이 될 수 있다. 제2 웨이퍼(240)가 실리콘 기판에 한정되는 것은 아니나, 기판 비용, 기판 특성, 실리콘 기판을 이용하여 제조된 다른 전자 소자들과의 호환성을 고려할 때 지지 기판으로 실리콘 기판이 이용되는 것이 바람직하다.
제2 금속층(250)은 제2 웨이퍼(240)를 제1 웨이퍼(210) 상에 접합시킬 때, 솔더 포일과 반응하여 금속간화합물(Intermetallic Compound)을 형성할 수 있다. 제2 금속층(250)은 제1 금속층(230)과 동일한 금속 물질로 이루어질 수 있으며, 다른 금속 물질로 이루어질 수도 있다.
도 2c 및 도 2d를 참조하면, 웨이퍼 레벨 접합 방법은 제1 웨이퍼(210)와 제2 웨이퍼(240)를 접합하는 단계를 포함할 수 있다. 구체적으로, 제2 금속층(250) 상에 솔더 포일(solder foil)(260)을 배치시킨 상태에서, 제1 금속층(230)이 솔더 포일(260)에 마주하도록 제1 웨이퍼(210)를 제2 웨이퍼(240) 상에 접합할 수 있다.
이에 따라, 제1 금속층(230)과 제2 금속층(250) 사이에 솔더 포일(260)이 샌드위치되면, 화살표 방향으로 기 설정된 온도와 함께 일정한 압력을 가할 수 있다. 이 과정에서 제1 금속층(230)과 솔더 포일(260)이 반응하여 제1 금속간화합물(261)이 형성되고, 제2 금속층(250)과 솔더 포일(260)이 반응하여 제2 금속간화합물(262)이 형성될 수 있다. 따라서, 제1 금속간화합물(261), 솔더 포일(260), 제2 금속간화합물(262)은 제1 웨이퍼(210)와 제2 웨이퍼(240) 사이에서 충분한 접합 두께를 제공하게 되어 그 접합력을 증가시킬 수 있다.
또한, 제1 웨이퍼(210)와 제2 웨이퍼(240) 접합시에, 일정 온도를 가하는 것으로, 기존의 접합 방법들에서 이용된 온도와 비교할 때 비교적 낮은 온도에서 접합이 이루어질 수 있다. 따라서, 온도에 의해 제1 웨이퍼(210)와 제2 웨이퍼(240)가 손상되는 것을 방지할 수 있다.
한편, 솔더 포일(260)은 솔더 합금을 얇은 박(箔) 형태로 가공한 것으로, 솔더 포일(260)의 제조 방법은 도 3을 이용하여 구체적으로 설명한다.
도 3은 실시예에 따른 웨이퍼 레벨 접합 방법에 이용되는 솔더 포일을 제조하는 방법을 나타내는 도면이다.
도 3에서는, 솔더 포일을 제조하기 위한 솔더 합금(10)을 마련할 수 있다. 이 과정에서 솔더 합금(10)을 실온으로 냉각시킬 수 있다. 솔더 합금(10)은 주석(Sn)-비스무트(Bi)계 합금, 주석(Sn)-비스무트(Bi)-은(Ag)계 합금 및 (Sn)-금(Au)계 합금 중 적어도 하나로 이루어질 수 있다. 일 예로, 솔더 합금(10)이 주석(Sn)-비스무트(Bi) 계 합금인 경우, 이 과정에서 주석(Sn)과 비스무트(Bi)를 원하는 비율로 준비하여 용융시킴으로써 솔더 합금(10)을 마련할 수 있다.
이후, 압연기를 이용하여 솔더 포일(260)을 제조할 수 있다. 구체적으로, 압연기는 서로 반대되는 방향으로 회전하는 제1 롤러(R1)와 제2 롤러(R2)를 포함하는데, 제1 롤러(R1)와 제2 롤러(R2) 사이에 솔더 합금(10)을 통과시키면, 솔더 합금(10)이 압연되어 얇은 박 형태를 갖는 솔더 포일(260)이 된다.
이 솔더 포일(260)은 제1 롤러(R1)와 제2 롤러(R2)의 표면 상태와, 제1 롤러(R1)와 제2 롤러(R2) 간의 압력과 온도, 그 외에 압연시 환경에 따라 양 표면의 거칠기가 달라질 수 있다. 따라서, 솔더 포일(260)의 양 표면이 거칠 경우에는 솔더 포일(260)의 양 표면을 연마하여 평탄화시킬 수 있다.
만약, 솔더 포일(260)의 양 표면이 거친 상태에서, 제1 웨이퍼(210)와 제2 웨이퍼(240)를 접합할 경우, 접합 과정에서 공극이 발생하여 제1 웨이퍼(210)와 제2 웨이퍼(240) 간의 접합력이 저하될 수 있으며, 평탄한 접합면을 구현하기 어렵다. 이를 방지하기 위하여, 솔더 포일(260)을 평탄화하여 공극 발생을 감소시킬 수 있다.
도 2d를 참조하면, 웨이퍼 레벨 접합 방법은 상호 접합된 제1 웨이퍼(210)와 제2 웨이퍼(240)로부터, 제1 웨이퍼(210)를 제거하는 단계를 포함할 수 있다. 제1 웨이퍼(210)는 습식 또는 건식 식각 방식으로 제거될 수 있다. 이는 제1 웨이퍼(210)와 제2 웨이퍼(240)가 웨이퍼 레벨 접합된 후, 에피텍셜층(220)을 제2 웨이퍼(240) 상에 전사하기 위한 단계가 될 수 있다. 이 단계에 의해, 광학 이득 특성을 갖는 에피텍셜층(220)을 제2 웨이퍼(240) 상에 전사하여 웨이퍼 레벨의 반도체 소자를 얻을 수 있다.
한편, 앞서 설명한 바와 같이, 솔더 포일(260)의 양 표면이 거친 상태에서, 제1 웨이퍼(210)와 제2 웨이퍼(240)를 접합할 경우, 접합 과정에서 공극이 발생할 수 있다. 이 같이 공극이 발생할 경우, 에피텍셜층(220)에 영향을 끼칠 수 있다.
그러나, 실시예에 따른 솔더 포일(260)은 평탄화되어 양 표면의 거칠기가 낮기 때문에 공극 발생이 존재하지 않는다. 이는 도 4를 참조하여 설명한다.
도 4는 실시예에 따른 웨이퍼 레벨 접합 후의 에피텍셜층(220)을 촬영한 사진이다. 에피텍셜층(220)은 솔더 포일(260)을 통해 제2 웨이퍼(240) 상에 접합된 상태로, 표면에 공극이 거의 존재하지 않는 것을 알 수 있다.
도 2a 내지 도 2d에서 도시된 웨이퍼 레벨 접합 방법에 따르면, 솔더 포일(260)을 이용하여 제1 웨이퍼(210) 및 제2 웨이퍼(240)를 접합하기 때문에, 에폭시 또는 애노딕 등의 접합 방법에 비해 높은 방열 효율을 구현할 수 있다.
또한, 솔더 포일(260)을 이용한 제1 웨이퍼(210) 및 제2 웨이퍼(240)의 접합이 비교적 저온의 환경에서 실시되기 때문에, 반도체 소자의 전기적 특성 또는 광학적 특성이 저하되는 것을 방지할 수 있다.
도 5는 비교예 및 실시예에 따른 웨이퍼 레벨 접합에 따른 웨이퍼 레벨의 반도체 소자에 대한 온도 시뮬레이션 그래프이다.
실시예는 도 2a 내지 도 2d에 도시된 웨이퍼 레벨 접합 방법으로 제조된 웨이퍼 레벨의 반도체 소자가 될 수 있다.
비교예 1은 에폭시를 이용한 접착 접합 기술로 제조된 웨이퍼 레벨의 반도체 소자가 될 수 있으며, 비교예 2는 용융 실리카를 이용한 접착 접합 기술로 제조된 웨이퍼 레벨의 반도체 소자가 될 수 있다.
실시예와, 비교예 1 및 2에 따른 반도체 소자는 모두 제2 웨이퍼, 접합층 및 에피텍셜층을 포함할 수 있으며, 제2 웨이퍼는 300㎛의 두께, 접합층은 100㎛의 두께, 에피텍셜층은 10㎛의 두께로 설정하여 시뮬레이션 하였다. 이는 시뮬레이션을 위한 예시적인 두께로, 제2 웨이퍼, 접합층 및 에피텍셜층에 적용되는 실제 두께는 변경될 수도 있다.
그래프를 참조하면, 실시예, 비교예 1 및 2에 따른 반도체 소자에서 제2 웨이퍼는 약 300℃의 온도를 갖는 것을 알 수 있으며, 접합층과 에피텍셜층에서 온도 차이가 발생하는 것을 알 수 있다.
구체적으로, 실시예에 따른 반도체 소자에서, 접합층과 에피텍셜층은 300℃ 내지 320℃ 범위의 온도를 갖는 것을 알 수 있다. 반면, 비교예 1에 따른 반도체 소자에서, 접합층은 380℃까지 온도가 상승하며, 에피텍셜층은 390℃에 근접한 온도를 갖는 것을 알 수 있다. 또한, 비교예 2에 따른 반도체 소자에서, 접합층은 약 420℃까지 온도가 상승하며, 에피텍셜층 역시 420℃의 온도를 갖는 것을 알 수 있다. 이 그래프를 통해 실시예에 따른 웨이퍼 레벨 접합 방법에 따라 제조된 반도체 소자의 방열 효율이 높은 것을 알 수 있다.
도 6a 내지 도 6h는 다른 실시예에 따른 웨이퍼 레벨 접합 방법을 설명하기 위한 도면들이다. 반도체 구조물을 별도의 웨이퍼에 이동시키는 과정에서 웨이퍼들 간의 접합을 위하여 웨이퍼 레벨 접합을 이용할 수 있다.
도 6a 내지 도 6e를 참조하면, 웨이퍼 레벨 접합 방법은 제1 웨이퍼(610) 상에 반도체 구조물(620a) 및 제1 금속층(640)을 형성하는 단계를 포함할 수 있다.
먼저, 도 6a에 도시된 바와 같이, 인듐인(InP) 기판인 제1 웨이퍼(610) 상에 유기 금속 화학 증착법(MOCVD)으로 인듐갈륨비소인(InGaAsP)을 증착하여 에피텍셜층(620)을 형성할 수 있다.
이후, 도 6b에 도시된 바와 같이, 에피텍셜층(620) 상에 감광제(630)를 도포하여 패터닝할 수 있다. 구체적으로, 에피텍셜층(620) 상에 감광제(630)를 도포한 후, 이 감광제(630) 상에 반도체 구조물에 대응하는 마스크를 올려놓은 상태에서 UV(ultra violet)을 조사하여 감광제(630)를 패터닝 하거나, 마스크 없이 전자빔(e-beam)을 조사하여 감광제(630)를 패터닝 할 수 있다.
감광제(630)가 패터닝됨에 따라 반도체 구조물 영역을 제외한 에피텍셜층(620) 영역이 노출된다. 이 노출된 영역을 식각하여 도 6c에 도시된 것과 같이 반도체 구조물(620a)을 형성할 수 있다. 이 같이 반도체 구조물(620a)이 형성되면, 남아있는 감광제(630)를 제거할 수 있다. 여기서, 반도체 구조물(620a)은 나노 구조물 또는 마이크로 구조물 등이 될 수 있다.
감광제(630)가 제거되기 전의 상태, 즉, 식각에 의해 형성된 반도체 구조물(620a) 상에 감광제(630)가 남아 있는 상태는 도 7a 또는 도 7b를 통해 알 수 있다.
반도체 구조물(620a)의 형상은 감광제(630)를 어떻게 패터닝 하느냐에 따라 달라질 수 있다. 예를 들어, 도 7a 도시된 것과 같이, 복수의 기둥 형상으로 식각하고자 할 경우, 복수의 기둥 형상에 대응되는 위치에 감광제(630)를 남겨두고, 그 밖의 에피텍셜층(620)을 식각할 수 있다.
또는, 도 7b 도시된 것과 같이 동심원 형상으로 식각하고자 할 경우, 동심원 형상에 대응되는 위치에 감광제를 남겨두고, 그 밖의 에피텍셜층(620)을 식각할 수 있다.
다음은, 도 6d에 도시된 바와 같이, 반도체 구조물(620a)을 둘러싸는 스페이서(620b)를 형성할 수 있다. 스페이서(620b)는 반도체 구조물(620a) 사이와 그 상부를 덮는 형태로 증착되어 반도체 구조물(620a)이 매립된 구조를 형성할 수 있다. 이 경우, 스페이서(620b)는 이산화실리콘(SiO2) 또는 실리콘 질화물(SiN) 등이 될 수 있으나, 이 외에 다른 물질이 이용될 수도 있다.
도 6e를 참조하면, 웨이퍼 레벨 접합 방법은 반도체 구조물(620a) 상에 제1 금속층(640)을 증착하는 단계를 포함할 수 있다. 이 제1 금속층(640)은 솔더 포일을 이용하여 제1 웨이퍼(610)를 다른 웨이퍼 상에 접합시킬 때, 솔더 포일과 반응하여 금속간화합물(Intermetallic Compound)을 형성할 수 있다.
도 6f를 참조하면, 웨이퍼 레벨 접합 방법은 제2 웨이퍼(650) 상에 제2 금속층(660)을 형성하는 단계를 포함할 수 있다.
제2 웨이퍼(650)는 제1 웨이퍼(610)가 접합될 경우, 반도체 구조물(620a)을 전사(transfer) 받는 지지 기판으로, 실리콘 기판이 될 수 있다. 또한, 제2 금속층(660)은 제2 웨이퍼(650)를 제1 웨이퍼(610) 상에 접합시킬 때, 솔더 포일과 반응하여 금속간화합물(Intermetallic Compound)을 형성할 수 있다.
도 6g를 참조하면, 웨이퍼 레벨 접합 방법은 제2 금속층(660) 상에 솔더 포일(670)을 배치시킨 상태에서, 제1 금속층(640)이 솔더 포일(670)을 마주하도록 제1 웨이퍼(610)를 제2 웨이퍼(650)을 접합하는 단계를 포함할 수 있다. 여기서, 솔더 포일(670)을 제조하는 방법은 도 3에 도시 및 설명된 것과 동일하다.
구체적으로, 제1 웨이퍼(610) 상에 위치한 제1 금속층(640)이 솔더 포일(670)에 마주하도록 제1 웨이퍼(610)를 제2 웨이퍼(650) 상에 접합할 수 있다. 이에 따라, 제1 금속층(640)과 제2 금속층(660) 사이에 솔더 포일(670)이 샌드위치되면, 화살표 방향으로 일정한 온도와 일정한 압력을 가할 수 있다. 이 과정에서 도 6h에 도시된 바와 같이, 제1 금속층(640)과 솔더 포일(670)이 반응하여 제1 금속간화합물(671)이 형성되고, 제2 금속층(660)과 솔더 포일(670)이 반응하여 제2 금속간화합물(672)이 형성될 수 있다.
도 6h를 참조하면, 웨이퍼 레벨 접합 방법은 상호 접합된 제1 웨이퍼(610)와 제2 웨이퍼(650)에서, 제1 웨이퍼(610)을 제거하는 단계를 포함할 수 있다. 제1 웨이퍼(610)가 제거됨에 따라 반도체 구조물(620a)이 노출될 수 있다.
이는 제1 웨이퍼(610)와 제2 웨이퍼(650)가 웨이퍼 레벨 접합된 후, 반도체 구조물(620a)을 제2 웨이퍼(650) 상에 전사하기 위한 단계가 될 수 있다. 이 단계에 의해, 반도체 구조물(620a)을 제2 웨이퍼(650) 상에 전사하여 웨이퍼 레벨의 반도체 소자를 얻을 수 있다.
앞서 설명한 웨이퍼 레벨 접합 방법에 따르면, 솔더 포일을 이용하여 두 개의 웨이퍼를 접합하는 것을 중심으로 설명하였으나, 본 발명은 두 개의 웨이퍼를 접합하는 것에만 적용되는 것은 아니다. 구체적으로, 솔더 포일을 이용하여 반도체 칩을 웨이퍼 상에 접합하는 칩 레벨 접합의 경우에도 본 발명이 적용될 수 있다. 이는 도 8을 이용하여 구체적으로 설명한다.
도 8은 다른 실시예에 따른 칩 레벨 접합 방법에 의해 제조된 반도체 소자이다.
도 8에 도시된 바와 같이, 반도체 소자는 솔더 포일(830)에 의해 웨이퍼(810) 상에 복수의 반도체 칩(841, 842, 843, 844, 845)이 접합된 구조를 가질 수 있다.
이 반도체 소자의 제조 방법은 먼저, 웨이퍼(810) 상에 금속층(820)을 형성하고, 금속층(820) 상에 솔더 포일(830)을 배치시킨 후, 복수의 반도체 칩(841~845)을 상기 웨이퍼(810) 상에 접합시키는 과정을 포함할 수 있다. 이 과정에서, 비교적 낮은 온도에서 일정한 압력을 가할 수 있다. 또한, 접합시, 금속층(820)과 솔더 포일(830)이 반응하여 금속간화합물(831)이 형성될 수 있다.
웨이퍼 레벨 접합 방법에 따르면, 솔더 포일(830)을 이용하여 웨이퍼(810) 상에 복수의 반도체 칩(841~845)를 접합함으로써, 비교적 낮은 온도에서 웨이퍼 오염 없이 복수의 반도체 칩(841~845)과 웨이퍼(810) 간의 높은 접합력을 유지할 수 있다.
한편, 도 8에서는 웨이퍼(810) 상에 복수의 반도체 칩(841~845)가 접합된 구조를 도시 및 설명하였으나, 웨이퍼(810) 상에 접합되는 반도체 칩의 개수는 하나 이상이 될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 제1 웨이퍼 120: 제1 금속층
130: 제2 웨이퍼 140: 제2 금속층
150: 솔더 포일

Claims (10)

  1. 제1 웨이퍼 상에 제1 금속층을 형성하는 단계;
    제2 웨이퍼 상에 제2 금속층을 형성하는 단계; 및
    상기 제2 금속층 상에 솔더 포일(solder foil)을 배치시킨 상태에서, 상기 제1 금속층이 상기 솔더 포일에 마주하도록 상기 제1 웨이퍼를 상기 제2 웨이퍼 상에 접합하는 단계
    를 포함하고,
    상기 제1 웨이퍼 상에 제1 금속층을 형성하는 단계는,
    상기 제1 금속층을 형성하기 전에, 상기 제1 웨이퍼 상에 에피텍셜층을 형성하는 단계
    를 포함하는 웨이퍼 레벨 접합 방법.
  2. 제1항에 있어서,
    상기 제1 웨이퍼를 상기 제2 웨이퍼 상에 접합하는 단계는,
    상기 제1 금속층과 상기 솔더 포일이 반응하여 제1 금속간화합물(Intermetallic Compound)이 형성되고,
    상기 제2 금속층과 상기 솔더 포일이 반응하여 제2 금속간화합물(Intermetallic Compound)이 형성되는, 웨이퍼 레벨 접합 방법.
  3. 제1 웨이퍼 상에 제1 금속층을 형성하는 단계;
    제2 웨이퍼 상에 제2 금속층을 형성하는 단계;
    상기 제2 금속층 상에 솔더 포일(solder foil)을 배치시킨 상태에서, 상기 제1 금속층이 상기 솔더 포일에 마주하도록 상기 제1 웨이퍼를 상기 제2 웨이퍼 상에 접합하는 단계; 및
    상기 솔더 포일을 제조하는 단계
    를 포함하고,
    상기 솔더 포일을 제조하는 단계는,
    솔더 합금을 마련하는 단계;
    상기 솔더 합금을 압연하여 상기 솔더 포일을 형성하는 단계; 및
    상기 솔더 포일의 표면을 연마하여 평탄화시키는 단계
    를 포함하는 웨이퍼 레벨 접합 방법.
  4. 제3항에 있어서,
    상기 솔더 합금은,
    주석(Sn)-비스무트(Bi)계 합금, 주석(Sn)-비스무트(Bi)-은(Ag)계 합금 및 (Sn)-금(Au)계 합금 중 적어도 하나로 이루어진, 웨이퍼 레벨 접합 방법.
  5. 삭제
  6. 제1항에 있어서,
    접합된 상기 제1 웨이퍼와 상기 제2 웨이퍼로부터, 상기 제1 웨이퍼를 제거하여 상기 에피텍셜층을 노출시키는 단계
    를 포함하는 웨이퍼 레벨 접합 방법.
  7. 제1 웨이퍼 상에 제1 금속층을 형성하는 단계;
    제2 웨이퍼 상에 제2 금속층을 형성하는 단계; 및
    상기 제2 금속층 상에 솔더 포일(solder foil)을 배치시킨 상태에서, 상기 제1 금속층이 상기 솔더 포일에 마주하도록 상기 제1 웨이퍼를 상기 제2 웨이퍼 상에 접합하는 단계
    를 포함하고,
    상기 제1 웨이퍼 상에 제1 금속층을 형성하는 단계는,
    상기 제1 금속층을 형성하기 전에, 상기 제1 웨이퍼 상에 반도체 구조물을 형성하는 단계
    를 포함하는 웨이퍼 레벨 접합 방법.
  8. 제7항에 있어서,
    상기 제1 웨이퍼 상에 반도체 구조물을 형성하는 단계는,
    상기 제1 금속층을 형성하기 전에, 상기 제1 웨이퍼 상에 에피텍셜층을 성장시키는 단계; 및
    상기 에피텍셜층을 패터닝하여 상기 반도체 구조물을 형성하는 단계;
    를 포함하는 웨이퍼 레벨 접합 방법.
  9. 제8항에 있어서,
    상기 제1 웨이퍼 상에 반도체 구조물을 형성하는 단계는,
    상기 반도체 구조물을 둘러싸는 스페이서를 형성하는 단계
    를 더 포함하는 웨이퍼 레벨 접합 방법.
  10. 제7항에 있어서,
    접합된 상기 제1 웨이퍼와 상기 제2 웨이퍼로부터, 상기 제1 웨이퍼를 제거하여 상기 반도체 구조물을 노출시키는 단계
    를 더 포함하는 웨이퍼 레벨 접합 방법.
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