KR101367405B1 - 에미터 스루 태양 전지 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 에미터 스루 태양 전지 및 이의 제조 방법에 관한 것이다. 본 발명에 따른 에미터 스루 태양 전지는 쉐이딩 로스(shading loss)가 최소화된 구조를 가지며, 특히 전면 및 비아-홀 근처에서 생성된 소수 캐리어가 전도도가 높은 필링 에미터층을 통해 전극으로 이동할 수 있는 구조를 가져 저항 손실이 최소화될 수 있어, 보다 향상된 전기 생산 효율을 나타낼 수 있다.
Description
본 발명은 에미터 스루 구조를 갖는 후면 전극 태양 전지 및 이의 제조 방법에 관한 것이다.
일반적으로 태양 전지는 반도체 기판의 전면과 후면에 각각 전극이 구비되는 구조를 갖는데, 수광면인 전면에 전극이 구비됨에 따라, 전면 전극의 면적만큼 수광면적이 줄어들게 된다. 이와 같은 수광부 면적이 축소되는 문제를 해결하기 위해 백-컨택 태양 전지가 제안되었다.
백-컨택 태양 전지는 통상적인 실리콘 태양 전지에 비하여 컨택 옵스큐레이션 손실(contact obscuration losses)이 감소됨에 따라 높은 에너지 변환 효율을 나타낼 수 있을 뿐 아니라, 두 전극의 컨택들이 동일 표면 상에 존재하기 때문에 조립이 쉬워 상대적으로 적은 비용으로 제조 가능하다.
이러한 백-컨택 태양 전지는 그 구조에 따라 MWT(Metallization Wrap Through), EWT(Emitter Wrap Through), IBC(Interdigitated Back Contact) 등으로 구분된다.
그 중, MWT 태양 전지는 전통적인 태양 전지의 버스 바를 제거하여 수광면에 핑거 바만 존재하도록 한 특징이 있다. 그리고, EWT 태양 전지는 수광면의 전극을 모두 제거한 대신 기판의 두 대향면을 관통하는 홀을 뚫고 홀에 에미터를 형성하여 수광면에서 수집한 소수 캐리어를 후면으로 이동시키는 특징이 있다. 그리고, IBC 태양 전지는 수광면에 전극이 존재하지 않는 점에서 에미터 스루와 유사하나, 소수 캐리어의 이동 경로가 기판 자체인 것에 특징이 있다.
그런데, MWT 태양 전지는 수광면에 전극이 존재하여 shading loss가 생길 수 밖에 없는 한계가 있고, EWT 태양 전지는 소수 캐리어가 비아-홀(via-hole)의 에미터 층을 통해 이동하면서 저항 손실이 발생하는 한계가 있으며, IBC 태양 전지는 소수 캐리어가 기판을 통해 이동하면서 기판 자체의 저항에 따른 손실이 발생하는 한계가 있다.
따라서, 향상된 에너지 변환 효율을 나타낼 수 있는 태양 전지에 대한 요구가 절실한 실정이다.
본 발명은 보다 향상된 에너지 변환 효율을 나타낼 수 있는 구조를 갖는 에미터 스루 태양 전지를 제공하기 위한 것이다.
또한, 본 발명은 보다 단순화된 방법으로 상기 에미터 스루 태양 전지를 제조할 수 있는 방법을 제공하기 위한 것이다.
본 발명의 일 구현 예에 따르면,
정상 작동 중에 태양과 마주하는 전면과 상기 전면에 대향하는 후면을 가지며, 상기 전면과 후면을 관통하는 비아-홀이 하나 이상 형성되어 있는 제 1 도전형의 반도체 기판(100);
기판의 전면 및 비아-홀의 내면에 형성된 제 2 도전형 불순물 도핑층(130);
기판의 후면 상에 돌출된 형태로 비아-홀 입구를 덮고 비아-홀의 내부 공간에 충진되며, 제 2 도전형 불순물 및 상기 반도체 기판 물질을 포함하는 필링 에미터층(200);
기판 후면의 필링 에미터층 상에 형성된 제 2 도전형의 에미터 전극(400); 및
필링 에미터층 및 에미터 전극과 분리되어 기판의 후면 상에 형성된 제 1 도전형의 베이스 전극(410)
을 포함하는 에미터 스루 태양 전지가 제공된다.
여기서, 상기 필링 에미터층(200)은 기판의 후면 상에 돌출된 형태로 각 비아-홀의 입구를 덮으면서 서로 연결된 패턴을 형성할 수 있다.
또한, 상기 필링 에미터층(200) 중 기판의 후면 상에 돌출된 형태로 비아-홀 입구를 덮는 부분의 폭은 비아-홀 직경의 3배 내지 20배일 수 있다.
한편, 상기 반도체 기판(100)은 p형 도핑된 결정질 실리콘 웨이퍼일 수 있으며; 이 경우 상기 필링 에미터층(200)에 포함되는 반도체 기판 물질은 실리콘(Si)이고, 상기 제 2 도전형 불순물은 질소(N), 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi)로 이루어진 군에서 선택되는 1종 이상의 원소일 수 있다.
또한, 상기 반도체 기판(100)은 은 n형 도핑된 결정질 실리콘 웨이퍼일 수 있으며; 이 경우 상기 필링 에미터층(200)에 포함되는 반도체 기판 물질은 실리콘(Si)이고, 상기 제 2 도전형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 및 탈륨(Tl)으로 이루어진 군에서 선택되는 1종 이상의 원소일 수 있다.
그리고, 상기 반도체 기판(100)의 전면은 요철 구조로 텍스쳐링(texturing)되어 있을 수 있다.
한편, 본 발명의 다른 구현 예에 따르면,
정상 작동 중에 태양과 마주하는 전면과 상기 전면에 대향하는 후면을 가지며, 상기 전면과 후면을 관통하는 비아-홀이 하나 이상 형성되어 있는 제 1 도전형의 반도체 기판(100)을 준비하는 단계;
기판의 후면 상에 돌출된 형태로 비아-홀 입구를 덮고 비아-홀의 내부 공간에 충진되며, 제 2 도전형 불순물 및 반도체 기판 물질을 포함하는 필링 에미터층(200)을 형성하는 단계;
필링 에미터층이 형성된 반도체 기판을 열처리하여, 기판의 전면 및 비아-홀의 내면에 제 2 도전형 불순물 도핑층(130)을 형성시키는 단계; 및
기판 후면의 필링 에미터층 상에 제 2 도전형의 에미터 전극(400)을 형성하고, 상기 필링 에미터층 및 에미터 전극과 분리되도록 기판의 후면 상에 제 1 도전형의 베이스 전극(410)을 형성하는 단계
를 포함하는 에미터 스루 태양 전지의 제조 방법이 제공된다.
여기서, 상기 필링 에미터층(200)은 제 2 도전형 불순물 및 반도체 기판 물질을 포함하는 조성물을 스크린 프린팅(screen printing), 잉크젯 프린팅(ink-jet printing) 또는 디스펜싱(dispensing)에 의해 도포하는 방법으로 형성될 수 있다.
그리고, 상기 제조 방법은 제 2 도전형 불순물 도핑층(130)을 형성시킨 후, 반도체 기판(100)의 후면 상에 패시베이션 막(310)을 형성시키는 단계를 더욱 포함할 수 있다.
또한, 상기 제조 방법은 제 2 도전형 불순물 도핑층(130)을 형성시킨 후, 반도체 기판(100)의 전면 상에 반사방지 막(300)을 형성시키는 단계를 더욱 포함할 수 있다.
본 발명에 따른 에미터 스루 태양 전지는 쉐이딩 로스(shading loss)가 최소화된 구조를 가지며, 특히 전면 및 비아-홀 근처에서 생성된 소수 캐리어가 전도도가 높은 필링 에미터층을 통해 전극으로 이동할 수 있는 구조를 가져 저항 손실이 최소화될 수 있고, 태양광의 단파장에 의한 전기 생산뿐 아니라, 장파장에 의한 전기 생산을 유도할 수 있는 등 보다 향상된 전기 생산 효율을 나타낼 수 있다.
도 1은 본 발명의 일 구현 예에 따른 에미터 스루 태양 전지의 구조를 개략적으로 나타낸 단면도이다.
도 2a는 본 발명의 일 구현 예에 따른 에미터 스루 태양 전지에 적용되는 반도체 기판의 전면(수광면)을 나타낸 평면도이고, 도 2b는 반도체 기판의 후면 상에 필링 에미터층이 형성되어 있는 상태의 일 구현 예를 나타낸 평면도이다.
도 3a 내지 도 3c는 각각 수광면 부근, 필링 에미터층 부근 및 후면 부근에서 생성된 전자와 정공의 이동 경로를 모식적으로 나타낸 도면이다.
도 4는 본 발명의 일 구현 예에 따른 에미터 스루 태양 전지의 제조 방법을 개략적으로 나타낸 공정 순서도이다.
도 2a는 본 발명의 일 구현 예에 따른 에미터 스루 태양 전지에 적용되는 반도체 기판의 전면(수광면)을 나타낸 평면도이고, 도 2b는 반도체 기판의 후면 상에 필링 에미터층이 형성되어 있는 상태의 일 구현 예를 나타낸 평면도이다.
도 3a 내지 도 3c는 각각 수광면 부근, 필링 에미터층 부근 및 후면 부근에서 생성된 전자와 정공의 이동 경로를 모식적으로 나타낸 도면이다.
도 4는 본 발명의 일 구현 예에 따른 에미터 스루 태양 전지의 제조 방법을 개략적으로 나타낸 공정 순서도이다.
이하, 본 발명의 구현 예들에 따른 에미터 스루 태양 전지 및 이의 제조 방법에 대하여 설명하기로 한다.
그에 앞서, 본 명세서 전체에서 명시적인 언급이 없는 한, 전문 용어는 단지 특정 구현 예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다.
그리고, 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.
또한, 명세서에서 사용되는 '포함'의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 또는 성분을 구체화하며, 다른 특정 특성, 영역, 정수, 단계, 동작, 요소, 또는 성분의 부가를 제외시키는 것은 아니다.
또한, 본 명세서 전체에서 '반도체 기판 물질'이라 함은 반도체 기판을 형성하는 주요 물질을 의미하는 것으로서, 예를 들어 반도체 기판으로 실리콘 웨이퍼가 적용될 경우의 '반도체 기판 물질'은 실리콘(Si)을 의미할 수 있다.
또한, 본 명세서 전체에서 '제 1' 또는 '제 2' 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있으나, 상기 구성요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로도 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 구현 예들에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명자들은 태양 전지에 대한 연구 과정에서, 일반적인 구조의 MWT 태양 전지는 전면에 전극이 있어 shading loss가 생길 수 밖에 없는 한계가 있고, EWT 태양 전지는 소수 캐리어가 비아-홀 내부의 에미터층을 통해 이동하면서 저항 손실이 발생하는 한계가 있으며, IBC 태양 전지는 소수 캐리어가 기판을 통해 이동하면서 저항 손실이 발생하는 한계가 있음을 확인하였다.
이에, 본 발명자들은 연구를 거듭하는 과정에서, 도 1과 같이, 기판의 후면 상에 돌출된 형태로 비아-홀 입구를 덮고 비아-홀 내부 공간에 충진된 형태의 '필링 에미터층'(200, filling emitter layer)을 형성시킬 경우, 도 3a 내지 도 3c와 같이, 저항이 낮은 필링 에미터층을 통해 소수 캐리어가 이동함으로써 보다 효율적으로 전자의 이동이 가능해 보다 향상된 전기 생산 효율을 나타낼 수 있음을 확인하여, 본 발명을 완성하였다.
이러한 본 발명의 일 구현 예에 따르면,
정상 작동 중에 태양과 마주하는 전면과 상기 전면에 대향하는 후면을 가지며, 상기 전면과 후면을 관통하는 비아-홀이 하나 이상 형성되어 있는 제 1 도전형의 반도체 기판(100);
기판의 전면 및 비아-홀의 내면에 형성된 제 2 도전형 불순물 도핑층(130);
기판의 후면 상에 돌출된 형태로 비아-홀 입구를 덮고 비아-홀의 내부 공간에 충진되며, 제 2 도전형 불순물 및 상기 반도체 기판 물질을 포함하는 필링 에미터층(200);
기판 후면의 필링 에미터층 상에 형성된 제 2 도전형의 에미터 전극(400); 및
필링 에미터층 및 에미터 전극과 분리되어 기판의 후면 상에 형성된 제 1 도전형의 베이스 전극(410)
을 포함하는 에미터 스루 태양 전지가 제공된다.
이하, 도 1 내지 도 3c를 참고하여 본 발명에 따른 에미터 스루 태양 전지에 대하여 설명한다.
먼저, 본 발명에 따른 에미터 스루 태양 전지는 반도체 기판(100)을 포함한다.
상기 반도체 기판(100)은 정상 작동 중에 태양과 마주하는 전면(110)과 상기 전면에 대향하는 후면(120)을 갖는 것으로서, 그 두께는 30 내지 300 ㎛, 바람직하게는 100 내지 250 ㎛일 수 있다. 다만, 상기 기판의 두께는 태양 전지에 요구되는 기계적 물성 등을 고려하여 결정될 수 있으므로, 상기 범위로 제한되는 것은 아니다.
그리고, 상기 반도체 기판(100)은 제 1 도전형을 갖는 것으로서, 상기 제 1 도전형은 p형 또는 n형일 수 있고, 후술하는 제 2 도전형은 상기 제 1 도전형의 반대인 것을 의미한다.
그리고 상기 반도체 기판(100)으로는 본 발명이 속하는 분야에서 통상적인 소재의 것이 적용될 수 있으며, 바람직하게는 실리콘(Si) 기판, 보다 바람직하게는 결정질 실리콘 웨이퍼일 수 있다.
한편, 상기 반도체 기판(100) 상에는 전면과 후면을 관통하는 비아-홀(via-hole)이 하나 이상 형성되어 있다. 도 2a는 반도체 기판의 전면에 다수의 비아-홀이 형성되어 있는 상태를 나타낸 일 구현 예로서, 상기 비아-홀은 일정한 간격으로 형성되어 있는 것이 바람직하다. 이때, 기판의 단위 면적당 비아-홀의 밀도는 비아-홀을 통한 전자의 이동시 직렬 저항 손실 등을 감안하여 결정될 수 있으므로 특별히 제한하지 않지만, 본 발명에 따르면 0.25 내지 1 홀/㎟인 것이 전지 성능의 구현 측면에서 유리하다.
그리고, 상기 비아-홀은 기판의 전면과 후면을 직선형으로 관통하는 형태를 가질 수 있다. 다만, 태양 전지의 제조 과정에서 비아-홀 내부에 필링 에미터층(200)이 이격되어 형성되는 것(즉, 비아-홀 내부에 빈 공간이 형성되는 것)을 최소화하기 위하여, 상기 비아-홀의 형상은 단면적이 계단식으로 또는 연속적으로 작아지는 형태인 것이 유리할 수 있다.
그리고, 상기 비아-홀의 직경은 25 내지 100 ㎛, 바람직하게는 30 내지 90 ㎛, 보다 바람직하게는 30 내지 80 ㎛일 수 있다. 즉, 상기 비아-홀의 직경은 후술할 필링 에미터층(200)의 충진 효율성, 비아-홀의 밀도 및 기판 전면의 수광부 면적 등을 고려하여 상기 범위에서 조절되는 것이 유리하다.
한편, 상기 반도체 기판(100)의 전면은, 입사되는 태양광의 흡수율을 향상시키기 위한 표면 조직화(surface texture), 즉 텍스쳐링(texturing)되어 있을 수 있으며, 그 형태는 규칙적인 역 피라미드 패턴 등 다양한 형태의 요철 구조일 수 있다.
한편, 본 발명에 따른 에미터 스루 태양 전지는 기판의 전면 및 비아-홀의 내면에 형성된 제 2 도전형 불순물 도핑층(130)과, 기판의 후면 상에 돌출된 형태로 비아-홀 입구를 덮고 비아-홀의 내부 공간에 충진되어 있는 필링 에미터층(200)을 포함한다.
상기 제 2 도전형 불순물 도핑층(130)은 필링 에미터층(200)의 형성한 후 기판을 열처리함으로써 형성될 수 있는 층으로서, 그 형성 방법에 대한 자세한 내용은 제조 방법에 대한 설명 부분에서 후술한다.
본 발명에 따르면, 상기 필링 에미터층(200)은 제 2 도전형 불순물 및 상기 반도체 기판 물질을 포함할 수 있는데, 상기 제 2 도전형 불순물의 종류는 반도체 기판의 도전형에 따라 달라질 수 있다. 즉, 본 발명의 일 구현 예에 따르면, 상기 반도체 기판(100)이 p형 도핑된 결정질 실리콘 웨이퍼인 경우, 상기 필링 에미터층(200)에 포함되는 반도체 기판 물질은 실리콘(Si)이고, 상기 제 2 도전형 불순물은 질소(N), 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi)로 이루어진 군에서 선택되는 1종 이상의 원소일 수 있다. 또한, 본 발명의 다른 구현 예에 따르면, 상기 반도체 기판(100)이 n형 도핑된 결정질 실리콘 웨이퍼인 경우, 상기 필링 에미터층(200)에 포함되는 반도체 기판 물질은 실리콘(Si)이고, 상기 제 2 도전형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 및 탈륨(Tl)으로 이루어진 군에서 선택되는 1종 이상의 원소일 수 있다.
특히, 본 발명에 따르면, 상기 필링 에미터층(200)이 기판의 후면 상에 돌출된 형태로 비아-홀 입구를 덮고 비아-홀의 내부 공간에 충진된 형태로 형성된다. 그에 따라, 도 3a과 같이, 수광면 부근에서 생성된 전자(검은색 원)는 전면의 도핑층으로 도입되어 비아-홀의 내부 공간에 충진된 필링 에미터층을 통해 기판 후면의 에미터 전극으로 이동할 수 있게 된다. 또한, 및 도 3b와 같이, 비아-홀 근처에서 생성된 전자는 필링 에미터층을 통해 기판 후면의 에미터 전극으로 이동할 수 있음은 물론이다.
이와 관련하여, 이전의 일반적인 구조의 MWT 태양 전지는 전면에 전극이 있어 shading loss가 생길 수 밖에 없는 한계가 있고, EWT 태양 전지는 소수 캐리어가 비아-홀 내부의 에미터층을 통해 이동하면서 저항 손실이 발생하는 한계가 있으며, IBC 태양 전지는 소수 캐리어가 기판을 통해 이동하면서 저항 손실이 생기는 한계가 있음을 확인하였다. 그리고, 태양광의 장파장에 의해 기판의 후면 부근에서도 전자가 생성될 수 있음에도 불구하고, 상기와 같은 이전의 태양 전지는 기판의 후면 부근에서 생성되는 전자를 수집하는데 한계가 있음을 확인하였다.
이러한 견지에서, 본 발명에 따른 에미터 스루 태양 전지에는 기판의 두 대향면을 관통하는 비아-홀이 필링 에미터로 채워진 형태로서, 필링 에미터의 저항을 낮추어 소수 캐리어가 이동하면서 생길 수 있는 저항 손실을 최소화할 수 있다. 그리고, 본 발명의 에미터 스루 태양 전지는 상기와 같은 필링 에미터층을 포함함에 따라 도 3a 및 도 3b와 같이 태양광의 단파장에 의해 생성된 전자뿐 아니라, 도 3c와 같이 태양광의 장파장에 의해 기판의 후면 부근에서 생성된 전자가 기판 후면의 에미터 전극으로 보다 용이하게 이동할 수 있어, 보다 향상된 전기 생산 효율을 나타낼 수 있게 된다.
여기서, 본 발명에 따른 에미터 스루 태양 전지는 제조 공정 중에 기판 상에 비아-홀이 형성되지만, 비아-홀의 내부에는 상기 필링 에미터층(200)이 형성되어 있어, 최종 상태의 태양 전지에는 기판의 전면 및 후면에서 비아-홀이 관찰되지 않고 필링 에미터층(200)만 관찰되어, 이전의 에미터 랩 스루(EWT) 태양 전지와는 다른 구조를 갖는다.
한편, 본 발명에 따르면, 상기 필링 에미터층(200)은 기판의 후면 상에 돌출된 형태로 각 비아-홀의 입구를 덮으면서 서로 연결된 패턴을 형성할 수 있으며, 바람직하게는 각 열의 비아-홀이 한 줄의 필링 에미터층(200)에 의해 덮이는 형태일 수 있다. 도 2b는 필링 에미터층의 패턴(진한 회색 부분)이 형성된 기판의 후면을 모식적으로 나타낸 일 구현 예로서, 후술할 에미터 전극(400)은 상기 필링 에미터층의 패턴 상에 형성될 수 있고, 후술할 베이스 전극(410)은 상기 패턴과 패턴 사이의 기판 상에 형성될 수 있다.
그리고, 본 발명에 따르면, 상기 필링 에미터층(200) 중 기판의 후면 상에 돌출된 형태로 비아-홀 입구를 덮는 부분의 폭은 비아-홀 직경의 3배 이상, 바람직하게는 3배 내지 20배, 보다 바람직하게는 4배 내지 7배일 수 있다. 즉, 전술한 태양광의 장파장에 의한 전기 생산 효과가 충분히 발현될 수 있도록 하면서도, 비아-홀의 직경 범위, pn정션이 충분히 분리될 수 있는 베이스 전극의 형성 공간 등을 감안하여, 상기 필링 에미터층(200) 중 비아-홀 입구를 덮는 부분의 폭은 상기 범위에서 조절되는 것이 바람직하다.
그리고, 상기 필링 에미터층(200) 중 기판의 후면 상에 돌출된 부분의 두께(즉, 기판으로부터의 수직 높이)는 특별히 제한되지 않으며, 바람직하게는 베이스 전극(410)의 두께와 동등한 정도일 수 있다.
한편, 본 발명에 따른 에미터 스루 태양 전지는 기판 후면의 필링 에미터층 상에 형성된 제 2 도전형의 에미터 전극(400), 그리고 필링 에미터층 및 에미터 전극과 분리되어 기판의 후면 상에 형성된 제 1 도전형의 베이스 전극(410)을 포함한다.
여기서, 상기 베이스 전극(410)은 기판의 도전형과 같은 제 1 도전형일 수 있으며, 바람직하게는 p형 일 수 있다. 이 경우, 상기 베이스 전극(410)은 알루미늄(Al)을 포함하는 조성물로부터 형성될 수 있다.
그리고, 상기 에미터 전극(400)은 베이스 전극(410)과는 다른 도전형을 갖는 것으로서, 바람직하게는 은(Ag), 니켈(Ni), 구리(Cu) 및 주석(Sn)으로 이루어진 군에서 선택되는 1종 이상의 원소를 포함하는 조성물로부터 형성될 수 있다.
다만, 상기 베이스 전극(410) 및 에미터 전극(400)에 대한 예시는, p 형 반도체 기판을 선택하여 co-firing 공정으로 각 전극을 형성시키는 방법에 대한 일 구현 예일뿐이며; 그 이외에 n형 반도체 기판을 선택하거나, 도금, 증착 등의 다른 방법으로 전극을 형성시킬 경우, 상기 두 전극은 각각 독립적으로 알루미늄(Al), 은(Ag), 니켈(Ni), 구리(Cu) 및 주석(Sn)으로 이루어진 군에서 선택되는 1종 이상의 원소를 포함하는 조성물로부터 형성될 수 있다.
그리고, 본 발명에 따르면, 상기 베이스 전극(410)과 에미터 전극(400)은 기판의 후면에 서로 분리되어 맞물려 있는(interdigitated) 형태일 수 있고, 바람직하게는 각각의 전극은 다수 개의 핑거 전극이 버스바 전극에 연결된 형태, 즉 어골(fish bone) 형태로 맞물려 있는 구조를 가질 수 있다.
그리고, 본 발명에 따른 에미터 스루 태양 전지는 전술한 반도체 기판(100), 제 2 도전형 불순물 도핑층(130), 필링 에미터층(200), 에미터 전극(400) 및 베이스 전극(410) 이외에, 기판 전면의 반사방지 막(300), 기판 후면의 패시베이션 막(310) 등이 더욱 형성된 것이 수 있으며, 상기 베이스 전극(410)과 반도체 기판(100)의 접합부에는 BSF층(420, Back surface field layer)이 형성된 것일 수 있다. 상기 반사방지 막(300), 패시베이션 막(310) 및 BSF층(420)에 대해서는 이어지는 제조 방법 부분에서 상술한다.
한편, 본 발명의 다른 구현 예에 따르면,
정상 작동 중에 태양과 마주하는 전면과 상기 전면에 대향하는 후면을 가지며, 상기 전면과 후면을 관통하는 비아-홀이 하나 이상 형성되어 있는 제 1 도전형의 반도체 기판(100)을 준비하는 단계;
기판의 후면 상에 돌출된 형태로 비아-홀 입구를 덮고 비아-홀의 내부 공간에 충진되며, 제 2 도전형 불순물 및 반도체 기판 물질을 포함하는 필링 에미터층(200)을 형성하는 단계;
필링 에미터층이 형성된 반도체 기판을 열처리하여, 기판의 전면 및 비아-홀의 내면에 제 2 도전형 불순물 도핑층(130)을 형성시키는 단계; 및
기판 후면의 필링 에미터층 상에 제 2 도전형의 에미터 전극(400)을 형성하고, 상기 필링 에미터층 및 에미터 전극과 분리되도록 기판의 후면 상에 제 1 도전형의 베이스 전극(410)을 형성하는 단계
를 포함하는 에미터 스루 태양 전지의 제조 방법이 제공된다.
이하, 도 4를 참고하여 본 발명에 따른 에미터 스루 태양 전지의 제조 방법에 대하여 설명한다.
먼저, 정상 작동 중에 태양과 마주하는 전면과 상기 전면에 대향하는 후면을 가지며, 상기 전면과 후면을 관통하는 비아-홀이 하나 이상 형성되어 있는 제 1 도전형의 반도체 기판(100)을 준비하는 단계가 수행될 수 있다.
상기 반도체 기판(100)은 전술한 바와 같이 30 내지 300 ㎛, 바람직하게는 100 내지 250 ㎛의 두께를 가질 수 있으며, p형 또는 n형의 도전형을 가질 수 있다.
그리고, 상기 반도체 기판(100)의 소재는 본 발명이 속하는 기술분야에서 통상적인 것일 수 있으며, 바람직하게는 실리콘(Si) 기판, 보다 바람직하게는 결정질 실리콘 웨이퍼일 수 있다.
그리고, 상기 반도체 기판(100)의 전면과 후면을 관통하는 비아-홀은 레이져 드릴링 공정, 습식 에칭 공정, 건식 에칭 공정, 기계적 드릴링 공정, 워터젯 머시닝 공정 또는 이들의 혼합 공정 등을 통해 형성될 수 있으며, 그 중 레이져 드릴링 공정을 이용하는 것이 공정 효율 및 정밀도 측면에서 유리하다. 비제한적인 예를 들면, 상기 레이져 드릴링 공정을 이용하는 경우, 0.5 내지 5 ms 정도의 시간에 하나의 홀이 형성될 수 있도록 충분한 강도의 레이져가 이용되는 것이 바람직하며, Nd:YAG 레이져 등이 이용될 수 있다. 이때, 상기 비아-홀의 직경은 25 내지 100 ㎛, 바람직하게는 30 내지 80 ㎛가 되도록 조절될 수 있다.
그리고, 상기 비아-홀의 밀도는 비아-홀을 통한 전자의 이동시 직렬 저항 손실 등을 감안하여 결정될 수 있으므로 특별히 제한하지 않지만, 본 발명에 따르면 0.25 내지 1 홀/㎟인 것이 전지 성능의 구현 측면에서 유리하다.
그리고, 상기 레이져 드릴링을 통해 비아-홀을 형성시킬 경우, 기판의 열 손상(thermal damage)이 수반될 수 있는데, 이 경우 손상된 영역을 제거하기 위한 에칭 공정(damage removal etching)이 추가로 수행될 수 있다. 비제한적인 예를 들면, 상기 에칭 공정은 기판 표면의 버(burr)와 같은 손상 영역을 제거하기 위한 것으로서, 전술한 바와 같은 알칼리 화합물을 포함하는 식각액 조성물을 사용하여 70 내지 100 ℃의 온도 조건에서 1 내지 10 분 동안 수행될 수 있다.
그리고, 상기 반도체 기판(100)의 전면을 요철 구조로 텍스쳐링(texturing)하는 단계가 더욱 수행될 수 있다. 상기 텍스쳐링은 기판 전면에서의 태양광 반사를 줄이기 위한 것으로서, 습식 식각 방법 또는 반응성 이온 식각 등의 건식 식각 방법을 적용하여 진행될 수 있다.
여기서, 상기 습식 식각을 통한 텍스쳐링은 기판의 후면에 텍스쳐 배리어(texture barrier)를 형성시킨 후 전면을 텍스쳐링하거나, 또는 식각 용액에 기판을 띄워 전면을 텍스쳐링 하는 방법 등이 적용될 수 있다. 그리고, 비제한적인 예를 들면, 상기 습식 식각 방법의 경우 수산화칼륨, 수산화나트륨, 수산화암모늄, 테트라히드록시메틸암모늄 및 테트라히드록시에틸암모늄으로 이루어진 군에서 선택되는 1종 이상의 알칼리 화합물을 포함하는 식각액 조성물이 사용될 수 있다. 그리고 상기 식각액 조성물에는 비점 100℃ 이상, 바람직하게는 150 내지 400℃인 고리형 화합물이 포함될 수 있다. 이때 상기 고리형 화합물은 조성물 전체 중량을 기준으로 0.1 내지 50 중량%, 바람직하게는 1 내지 30 중량%, 보다 바람직하게는 1 내지 10 중량%로 포함될 수 있다. 상기 고리형 화합물은 결정성 실리콘 표면의 젖음성을 개선시켜 상기 알칼리 화합물에 의한 과에칭을 방지할 수 있으며, 에칭되어 용해된 수소 버블을 빨리 떨어뜨림으로써 버블 스틱 현상이 발생하는 것을 방지하는 역할도 한다.
이어서, 상기 기판의 후면 상에 돌출된 형태로 비아-홀 입구를 덮고 비아-홀의 내부 공간에 충진되며, 제 2 도전형 불순물 및 반도체 기판 물질을 포함하는 필링 에미터층(200)을 형성하는 단계가 수행될 수 있다.
상기 필링 에미터층(200)의 형성 단계는 제 2 도전형 불순물 및 반도체 기판 물질을 포함하는 조성물을 비아-홀의 내부 공간에 충진시키고, 상기 조성물을 기판의 후면 상에 비아-홀 입구를 덮는 돌출된 형태로 도포하는 방법으로 수행될 수 있다. 이때, 상기 기판의 후면 상에 조성물을 도포하는 방법은 본 발명이 속하는 기술분야에서 통상적인 방법이 적용될 수 있으므로 특별히 제한되지 않으나, 본 발명에 따르면, 스크린 프린팅(screen printing), 잉크젯 프린팅(ink-jet printing) 또는 디스펜싱(dispensing) 등이 적용될 수 있다.
여기서, 상기 필링 에미터층(200)을 형성시키기 위한 조성물은 제 2 도전형 불순물 및 상기 반도체 기판 물질을 포함할 수 있는데, 상기 제 2 도전형 불순물의 종류는 반도체 기판의 도전형에 따라 달라질 수 있다. 즉, 본 발명의 일 구현 예에 따르면, 상기 반도체 기판(100)이 p형 도핑된 결정질 실리콘 웨이퍼인 경우, 상기 필링 에미터층(200)에 포함되는 반도체 기판 물질은 실리콘(Si)이고, 상기 제 2 도전형 불순물은 질소(N), 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi)로 이루어진 군에서 선택되는 1종 이상의 원소일 수 있다. 또한, 본 발명의 다른 구현 예에 따르면, 상기 반도체 기판(100)이 n형 도핑된 결정질 실리콘 웨이퍼인 경우, 상기 필링 에미터층(200)에 포함되는 반도체 기판 물질은 실리콘(Si)이고, 상기 제 2 도전형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 및 탈륨(Tl)으로 이루어진 군에서 선택되는 1종 이상의 원소일 수 있다.
그리고, 상기 필링 에미터층(200)은 기판의 후면 상에 돌출된 형태로 각 비아-홀의 입구를 덮으면서 서로 연결된 패턴을 형성할 수 있으며, 바람직하게는 각 열의 비아-홀이 한 줄의 필링 에미터층에 의해 덮이는 형태일 수 있다. 이때, 상기 필링 에미터층(200) 중 기판의 후면 상에 돌출된 형태로 비아-홀 입구를 덮는 부분의 폭은 비아-홀 직경의 3배 이상, 바람직하게는 3배 내지 20배, 보다 바람직하게는 4배 내지 7배일 수 있다.
이어서, 상기 필링 에미터층(200)이 형성된 반도체 기판을 열처리하여, 기판의 전면 및 비아-홀의 내면에 제 2 도전형 불순물 도핑층(130)을 형성시키는 단계가 수행될 수 있다.
상기 제 2 도전형 불순물 도핑층(130)은 필링 에미터층(200)이 형성된 반도체 기판을 tube furnace, in-line furnace 등에서 열처리함으로써 형성될 수 있다. 즉, 상기 필링 에미터층(200)이 형성된 반도체 기판을 열처리할 경우, 필링 에미터층 형성용 조성물에 포함되어 있던 제 2 도전형 불순물이 기판의 전면 및 비아-홀의 내면에 확산되어 도핑층이 형성될 수 있다.
이때, 상기 제 2 도전형 불순물 도핑층(130)은 별도의 도핑용 화합물 또는 페이스트를 사용하여 형성될 수도 있다. 특히, 상기 기판의 전면에 불순물 도핑층(130)이 보다 충분히 형성될 수 있도록 하기 위하여, 상기 기판의 열처리 전에, 기판의 전면에 제 2 도전형 불순물을 포함하는 화합물(예를 들면 POCl3 등) 또는 이를 포함하는 조성물을 더욱 도포한 후에 열처리가 진행될 수 있다.
한편, 기판 후면의 정션(junction)은 p-n이 분리되어 있는 형태를 가져야 하는데, 이와 같이 후면의 pn-junction을 분리하여 형성하는 방법으로는, 상기 제 2 도전형 불순물의 도핑 공정에서 미리 도핑 배리어(doping barrier또는 diffusion barrier)를 형성시킨 후 도핑 공정을 수행하거나, 또는 도핑층 형성 이후에 에칭 베리어(etch barrier 또는 etch resist)를 형성시킨 후 원하거나 원하지 않는 부분을 식각하는 방법 등이 적용될 수 있다.
그리고, 상기 제 2 도전형 불순물 도핑층(130)을 형성시킨 후, 반도체 기판(100)의 후면 상에 패시베이션 막(310)을 형성시키는 단계가 더욱 수행될 수 있다. 또한, 상기 제 2 도전형 불순물 도핑층(130)을 형성시킨 후, 반도체 기판(100)의 전면 상에 반사방지 막(300)을 형성시키는 단계가 더욱 수행될 수 있다.
상기 패시베이션 막(310)은 반도체 기판의 표면 결함(defects)을 보완하기 위한 부동태화(passivation) 공정으로서, pn-junction 분리 후 형성될 수 있다.
상기 패시베이션 막(310) 및 반사방지 막(300)의 작용들은 단일 물질 또는 서로 다른 복수의 물질에 의해 나타날 수 있으며, 각각의 막은 단층 또는 다층 박막의 형태로 형성될 수 있다. 본 발명의 일 구현 예에 따르면, 상기 패시베이션 막(310) 및 반사방지 막(300)은 각각 독립적으로 반도체 산화물, 반도체 질화물, 질소를 함유하는 반도체 산화물, 수소를 함유하는 반도체 질화물, Al2O3, MgF2, ZnS, MgF2, TiO2 및 CeO2로 이루어진 군에서 선택되는 1종 이상의 물질을 포함하는 단층 또는 다층 박막일 수 있다.
그리고, 상기 패시베이션 막(310) 및 반사방지 막(300)은 각각 반도체 패시베이션 공정에서 통상적으로 적용되는 박막 형성 방법을 적용하여 형성될 수 있으며, 일 예로, 물리적 증착(PVD), 화학적 증착(CVD), 플라즈마 증착(PECVD), 열적 증착(thermal evaporation), 스퍼터링(sputtering), ALD(Atomic Layer Deposition) 등의 방법으로 형성될 수 있으며, 또는 잉크 혹은 페이스트를 사용한 일반적인 인쇄 공정에 의해 형성될 수도 있다.
이어서, 상기 기판 후면의 필링 에미터층 상에 제 2 도전형의 에미터 전극(400)을 형성하고, 상기 필링 에미터층 및 에미터 전극과 분리되도록 기판의 후면 상에 제 1 도전형의 베이스 전극(410)을 형성하는 단계가 수행될 수 있다.
상기 에미터 전극(400) 및 베이스 전극(410)을 형성하는 방법은 스크린 프린팅(screen printing), 오프셋 프린팅(off-set printing), 디스펜싱(dispensing), 도금(plating), 증착(evaporation) 등 다양한 방법이 적용될 수 있으며, 그 중 스크린 프린팅 방법이 공정 효율의 측면에서 유리하다.
스크린 프린팅을 적용하는 경우, 베이스 전극(410)은 알루미늄(Al)을 포함하는 조성물로부터 형성될 수 있다. 여기서, 상기 패시베이션 막은 전기 절연체이기 때문에, 상기 패시베이션 막(310) 상에 베이스 전극(410)을 형성시키는 경우, 전극을 형성시키고자 하는 부분의 패시베이션 막을 미리 제거(opening)하거나, 또는 알루미늄을 포함하는 베이스 전극 형성용 조성물에 열처리시 패시베이션 막을 오픈할 수 있는 성분을 첨가하여 사용하는 방법이 적용될 수 있다.
그리고, 상기 에미터 전극(400)은 은(Ag), 니켈(Ni), 구리(Cu) 및 주석(Sn)으로 이루어진 군에서 선택되는 1종 이상의 원소를 포함하는 조성물로부터 형성될 수 있으며, 상기 조성물에는 전술한 바와 같이 패시베이션 막을 오픈할 수 있는 성분이 더욱 첨가될 수 있다.
다만, 상기 베이스 전극(410) 및 에미터 전극(400)의 형성에 적용 가능한 조성물은 p 형 반도체 기판을 선택하여 co-firing 공정으로 각 전극을 형성시키는 방법에 대한 일 구현 예일뿐이며; 그 이외에 n형 반도체 기판을 선택하거나, 도금, 증착 등의 다른 방법으로 전극을 형성시킬 경우, 상기 두 전극은 각각 독립적으로 알루미늄(Al), 은(Ag), 니켈(Ni), 구리(Cu) 및 주석(Sn)으로 이루어진 군에서 선택되는 1종 이상의 원소를 포함하는 조성물로부터 형성될 수 있다.
그리고, 스크린 프린팅을 적용하는 경우, 상기와 같이 각각의 조성물을 사용하여 베이스 전극(410)과 에미터 전극(400)을 프린팅 한 후, 열처리(co-firing)하여 각 전극과 기판의 접촉을 형성시킬 수 있다. 이때, 상기 열처리에 의해 베이스 전극(410)이 형성된 부분에는 Back surface field layer(420)가 형성될 수 있다.
이하, 본 발명의 이해를 돕기 위하여 바람직한 실시예를 제시한다. 그러나 하기의 실시예는 본 발명을 예시하기 위한 것일 뿐, 본 발명을 하기 내용으로 한정하는 것은 아니다.
실시예
p형 결정질 실리콘 웨이퍼(두께 약 180 ㎛)를 준비하였다. 그리고, 상기 웨이퍼 상에, 레이져 드릴링 장치(Nd-YAG 레이져)를 이용하여 도 2a와 같이 다수 개의 비아-홀(직경 약 80 ㎛, 밀도 약 0.5 홀/㎟)을 형성시켰다. 그리고, 수산화칼륨 함유 식각액 조성물을 사용하여 웨이퍼의 전면에 규칙적인 역 피라미드 패턴의 요철 구조를 형성시켰다.
이어서, 인(P)을 포함하는 실리콘(Si) 페이스트를 웨이퍼의 후면에 스크린 프린팅 방식으로 도포하여, 도 2b와 같이 비아-홀의 내부 공간에 충진되고 각 열의 비아-홀이 한 줄의 페이스트 패턴에 의해 덮이도록, 웨이퍼 후면 상에 돌출된 형태로 필링 에미터층(200)을 형성시켰다. 이때, 상기 비아-홀 입구를 덮는 부분의 폭은 비아-홀 직경의 약 5배가 되도록 하였다.
그 후, 상기 웨이퍼를 Tube furnace에 도입하고, 상기 웨이퍼의 전면에 POCl3를 도포한 후 열처리하여, 웨이퍼의 전면 및 비아-홀의 내면에 인(P) 도핑층을 형성시켰다. 여기서, 상기 열처리시 약 500℃의 온도 하에서 pre-deposition 공정을 수행하였으며, 약 850℃의 온도 하에서 drive-in 공정을 수행하였다.
이어서, 플라즈마 증착(PECVD) 방법을 이용하여, 상기 웨이퍼의 전면에 SiNx/SiOx 이중 구조의 반사방지 막을 형성시켰고, 웨이퍼의 후면에 SiNx/SiOx 이중층 구조의 패시베이션 막을 형성시켰다.
그리고, 스크린 프린팅 방식으로, 상기 필링 에미터층 상에 은(Ag)을 포함하는 에미터 전극 형성용 조성물을 도포하였고, 상기 필링 에미터층 및 에미터 전극과 분리되도록 필링 에미터층 패턴 사이의 웨이퍼 상에 알루미늄(Al)을 포함하는 베이스 전극 형성용 조성물을 도포하였다. 그리고, 상기 웨이퍼를 열처리(co-firing)하여 각 전극과 기판의 접촉을 형성시키는 방법으로 도 1의 구조를 갖는 에미터 스루 태양 전지를 제조하였다.
100: 반도체 기판
110: 수광면 (기판의 전면)
120: 수광면의 대향면 (기판의 후면)
130: 제 2 도전형 불순물 도핑층
200: 필링 에미터층
300: 반사방지 막
310: 패시베이션 막
400: 에미터 전극
410: 베이스 전극
420: Back surface field layer
110: 수광면 (기판의 전면)
120: 수광면의 대향면 (기판의 후면)
130: 제 2 도전형 불순물 도핑층
200: 필링 에미터층
300: 반사방지 막
310: 패시베이션 막
400: 에미터 전극
410: 베이스 전극
420: Back surface field layer
Claims (22)
- 정상 작동 중에 태양과 마주하는 전면과 상기 전면에 대향하는 후면을 가지며, 상기 전면과 후면을 관통하는 비아-홀이 하나 이상 형성되어 있는 제 1 도전형의 반도체 기판(100);
기판의 전면 및 비아-홀의 내면에 형성된 제 2 도전형 불순물 도핑층(130);
기판의 후면 상에 돌출된 형태로 비아-홀 입구를 덮고 비아-홀의 내부 공간에 충진되며, 제 2 도전형 불순물 및 상기 반도체 기판 물질을 포함하는 필링 에미터층(200);
기판 후면의 필링 에미터층 상에 형성된 제 2 도전형의 에미터 전극(400); 및
필링 에미터층 및 에미터 전극과 분리되어 기판의 후면 상에 형성된 제 1 도전형의 베이스 전극(410)
을 포함하는 에미터 스루 태양 전지.
- 제 1 항에 있어서,
상기 필링 에미터층(200)은 기판의 후면 상에 돌출된 형태로 각 비아-홀의 입구를 덮으면서 서로 연결된 패턴을 형성하는 에미터 스루 태양 전지.
- 제 1 항에 있어서,
상기 필링 에미터층(200) 중 기판의 후면 상에 돌출된 형태로 비아-홀 입구를 덮는 부분의 폭은 비아-홀 직경의 3배 내지 20배인 에미터 스루 태양 전지.
- 제 1 항에 있어서,
상기 반도체 기판(100)은 p형 도핑된 결정질 실리콘 웨이퍼인 에미터 스루 태양 전지.
- 제 4 항에 있어서,
상기 필링 에미터층(200)에 포함되는 반도체 기판 물질은 실리콘(Si)이고, 상기 제 2 도전형 불순물은 질소(N), 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi)로 이루어진 군에서 선택되는 1종 이상의 원소인 에미터 스루 태양 전지.
- 제 1 항에 있어서,
상기 반도체 기판(100)은 n형 도핑된 결정질 실리콘 웨이퍼인 에미터 스루 태양 전지.
- 제 6 항에 있어서,
상기 필링 에미터층(200)에 포함되는 반도체 기판 물질은 실리콘(Si)이고, 상기 제 2 도전형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 및 탈륨(Tl)으로 이루어진 군에서 선택되는 1종 이상의 원소인 에미터 스루 태양 전지.
- 제 1 항에 있어서,
상기 반도체 기판(100)의 전면은 요철 구조로 텍스쳐링(texturing)되어 있는 에미터 스루 태양 전지.
- 제 1 항에 있어서,
상기 비아-홀(30)의 직경은 25 내지 100 ㎛인 에미터 스루 태양 전지.
- 제 1 항에 있어서,
상기 에미터 전극(400) 및 베이스 전극(410)은 스크린 프린팅(screen printing)에 의해 형성되는 에미터 스루 태양 전지.
- 제 1 항, 제 4 항 또는 제 10 항에 있어서,
상기 에미터 전극(400)은 은(Ag), 니켈(Ni), 구리(Cu) 및 주석(Sn)으로 이루어진 군에서 선택되는 1종 이상의 원소를 포함하고,
상기 베이스 전극(410)은 알루미늄(Al)을 포함하는 에미터 스루 태양 전지.
- 정상 작동 중에 태양과 마주하는 전면과 상기 전면에 대향하는 후면을 가지며, 상기 전면과 후면을 관통하는 비아-홀이 하나 이상 형성되어 있는 제 1 도전형의 반도체 기판(100)을 준비하는 단계;
기판의 후면 상에 돌출된 형태로 비아-홀 입구를 덮고 비아-홀의 내부 공간에 충진되며, 제 2 도전형 불순물 및 반도체 기판 물질을 포함하는 필링 에미터층(200)을 형성하는 단계;
필링 에미터층이 형성된 반도체 기판을 열처리하여, 기판의 전면 및 비아-홀의 내면에 제 2 도전형 불순물 도핑층(130)을 형성시키는 단계; 및
기판 후면의 필링 에미터층 상에 제 2 도전형의 에미터 전극(400)을 형성하고, 상기 필링 에미터층 및 에미터 전극과 분리되도록 기판의 후면 상에 제 1 도전형의 베이스 전극(410)을 형성하는 단계
를 포함하는 에미터 스루 태양 전지의 제조 방법.
- 제 12 항에 있어서,
상기 준비된 반도체 기판(100)의 전면은 요철 구조로 텍스쳐링(texturing)되어 있는 에미터 스루 태양 전지의 제조 방법.
- 제 12 항에 있어서,
상기 반도체 기판(100)은 p형 도핑된 결정질 실리콘 웨이퍼인 에미터 스루 태양 전지의 제조 방법.
- 제 14 항에 있어서,
상기 필링 에미터층(200)은 반도체 기판 물질로 실리콘(Si)을 포함하고, 제 2 도전형 불순물로 질소(N), 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi)로 이루어진 군에서 선택되는 1종 이상의 원소를 포함하는 에미터 스루 태양 전지의 제조 방법.
- 제 14 항에 있어서,
상기 필링 에미터층(200)은 반도체 기판 물질로 실리콘(Si)을 포함하고, 제 2 도전형 불순물로 질소(N), 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi)로 이루어진 군에서 선택되는 1종 이상의 원소를 포함하는 에미터 스루 태양 전지의 제조 방법.
- 제 16 항에 있어서,
상기 필링 에미터층(200)은 반도체 기판 물질로 실리콘(Si)을 포함하고, 제 2 도전형 불순물로 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 및 탈륨(Tl)으로 이루어진 군에서 선택되는 1종 이상의 원소를 포함하는 에미터 스루 태양 전지의 제조 방법.
- 제 12 항에 있어서,
상기 필링 에미터층(200)은 제 2 도전형 불순물 및 반도체 기판 물질을 포함하는 조성물을 스크린 프린팅(screen printing), 잉크젯 프린팅(ink-jet printing) 또는 디스펜싱(dispensing)에 의해 도포하는 방법으로 형성되는 에미터 스루 태양 전지의 제조 방법.
- 제 12 항에 있어서,
상기 필링 에미터층(200)은 기판의 후면 상에 돌출된 형태로 각 비아-홀의 입구를 덮으면서 서로 연결되는 패턴을 형성하는 에미터 스루 태양 전지의 제조 방법.
- 제 12 항에 있어서,
상기 제 2 도전형 불순물 도핑층(130)을 형성시킨 후, 반도체 기판(100)의 후면 상에 패시베이션 막(310)을 형성시키는 단계를 더욱 포함하는 에미터 스루 태양 전지의 제조 방법.
- 제 12 항에 있어서,
상기 제 2 도전형 불순물 도핑층(130)을 형성시킨 후, 반도체 기판(100)의 전면 상에 반사방지 막(300)을 형성시키는 단계를 더욱 포함하는 에미터 스루 태양 전지의 제조 방법.
- 제 12 항에 있어서,
상기 에미터 전극(400) 및 베이스 전극(410)은 스크린 프린팅(screen printing), 오프셋 프린팅(off-set printing), 디스펜싱(dispensing), 도금(plating) 또는 증착(evaporation)의 방법으로 형성되는 에미터 스루 태양 전지의 제조 방법.
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|---|---|---|---|---|
| JP2002500825A (ja) | 1997-05-30 | 2002-01-08 | アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ | 太陽電池及びその製造方法 |
| JP2007527622A (ja) | 2004-02-05 | 2007-09-27 | アドベント ソーラー，インク． | 裏面電極型シリコン太陽電池を覆うエミッターの電極構成 |
| KR20120051807A (ko) * | 2010-11-15 | 2012-05-23 | 현대중공업 주식회사 | Ｍｗｔ형 태양전지 및 그 제조방법 |
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