KR101364171B1 - 무선 전송 시스템에서 단말의 클럭 복원 장치 및 방법 - Google Patents

무선 전송 시스템에서 단말의 클럭 복원 장치 및 방법 Download PDF

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Abstract

본 발명은 단말에 관한 것으로서, 특히, 수신 단말에서 송신 단말의 클럭을 복원하여 데이터를 효율적으로 복원하는 무선 전송 시스템에서 단말의 클럭 복원 장치 및 방법에 관한 것이다.
이를 위해 본 발명은 무선 전송 시스템에서 단말의 클럭 복원 장치에 있어서, 다른 단말로부터 동기 신호가 입력되면, 다음 동기 신호가 입력될 때까지 동기 신호간 간격을 VCXO(Voltage Controlled Crystal Oscillator) 출력 클럭으로 카운트하는 동기 신호 카운터부와, 단말 자신의 데이터 전송 기준 클럭과 상기 카운트된 VCXO 출력 클럭의 차이를 연산하는 클럭 옵셋 연산부와, 상기 다른 단말과의 클럭 차이값들의 평균을 계산하는 평균 연산부와, 현재 계산된 클럭 차이의 평균값과 이전에 계산된 클럭 차이의 평균값을 연산하는 폐회로 연산부와, 상기 연산된 현재 클럭 차이의 평균값과 상기 연산된 이전 클럭 차이의 평균값의 차이값을 이용해 DAC(Digital to Analog Converter) 레벨 변환하는 DAC 레벨 변환부를 포함한다.

Description

무선 전송 시스템에서 단말의 클럭 복원 장치 및 방법{APPARATUS AND METHOD FOR CLOCK RECOVERY OF MOBILE TERMINAL IN WIRELESS TRANSMISSION SYSTEM}
본 발명은 단말에 관한 것으로서, 특히, 수신 단말에서 송신 단말의 클럭을 복원하여 데이터를 효율적으로 복원하는 무선 전송 시스템에서 단말의 클럭 복원 장치 및 방법에 관한 것이다.
일반적으로 종래 무선전송 시스템들은 아날로그 방식의 위상 동기 루프(Phase Locked Loop, PLL)를 이용하여 클럭 복원을 하였다. 위상 동기 루프는 무선 회로에서 사용하는 위상 잠금 장치를 의미하며, 수신된 신호의 위상을 동기시키는 위상 동기 루프 회로를 말한다. 위상 동기란 기준 클럭에 관해 일정한 위상 각에서 동작하도록 발진기 또는 주기 신호 발생기를 제어하는 것을 말한다. 이러한, 위상 동기 루프는 데이터 스트림 내에 속도조절 정보를 넣어 함께 전송함으로써, 수신측에서 수신된 속도 조절 정보에 자신의 로컬 클럭을 고정시킴으로써 신호 요소를 추출하는 것을 말한다.
도 1은 종래 위상 동기 루프를 나타낸 블럭도이다.
도 1에 도시된 바와 같이, 종래 위상 동기 루프는 레퍼런스 클럭(Reference Clock) 분주기, VCXO(Voltage Controlled Crystal Oscillator) 클럭 분주기, 위상 비교기(Phase Comparator), 루프필터(Loop Filter), VCXO 등으로 구성된다.
위상 비교기(Phase Comparator)가 기준 클럭(Reference Clock)과 VCXO 출력 클럭의 위상을 비교하여 위상 차이를 산출하면, 루프필터(Loop Filter)가 VCXO를 제어할 수 있는 제어신호를 생성한다. 통상적으로 위상 비교기(Phase Comparator)는 PLL IC 칩을 이용하여 구현되고, 루프필터(Loop Filter)는 OP-AMP로 구성된다.
통상적으로 위상 동기 회로(PLL)는 기준 클럭(Reference Clock)과 위상 동기된 VCXO 클럭을 만들어내는 동작을 수행한다. 또는 다른 무선 전송 시스템들은 클럭 복원을 수행하지 않고, 단말들의 자체 클럭으로 데이터를 복원하는 경우도 있다.
그런데, 이러한 종래 무선 전송 시스템은 정밀한 클럭을 사용해야하기 때문에 시스템 제작비용이 상승하거나 비교적 덜 정밀한 클럭을 사용하는 경우 대향 장비의 클럭을 복원하는 시스템보다 성능이 훨씬 떨어진다. 뿐만 아니라, 종래 위상 동기 루프는 기준 클럭을 이용하여 기준 클럭에 위상 동기된 VCXO 클럭을 만들어낸다. 이러한 방식으로는 대략 0.001초 마다 갱신되는 모뎀 수신부의 신호를 정확히 추적해서 위상 동기시킬 수 없다. 또한, 위상 동기된다 하더라도 단말들과 시스템간의 클럭 차이로 인해 약 0.001초마다 갱신되는 동기신호의 위치에서 지터가 발생하고, 지터가 심하면 또한 위상 노이즈가 발생하기 때문에 시스템의 성능을 저하시킬 수 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 수신 단말에서 송신 단말의 클럭을 복원하여 데이터를 효율적으로 복원하는 무선 전송 시스템에서 단말의 클럭 복원 장치 및 방법을 제공한다.
상술한 바를 달성하기 위한 본 발명은 무선 전송 시스템에서 단말의 클럭 복원 장치에 있어서, 다른 단말로부터 동기 신호가 입력되면, 다음 동기 신호가 입력될 때까지 동기 신호간 간격을 VCXO(Voltage Controlled Crystal Oscillator) 출력 클럭으로 카운트하는 동기 신호 카운터부와, 단말 자신의 데이터 전송 기준 클럭과 상기 카운트된 VCXO 출력 클럭의 차이를 연산하는 클럭 옵셋 연산부와, 상기 다른 단말과의 클럭 차이값들의 평균을 계산하는 평균 연산부와, 현재 계산된 클럭 차이의 평균값과 이전에 계산된 클럭 차이의 평균값을 연산하는 폐회로 연산부와, 상기 연산된 현재 클럭 차이의 평균값과 상기 연산된 이전 클럭 차이의 평균값의 차이값을 이용해 DAC(Digital to Analog Converter) 레벨 변환하는 DAC 레벨 변환부를 포함한다.
또한, 상술한 바를 달성하기 위한 본 발명은 무선 전송 시스템에서 단말의 클럭 복원 방법에 있어서, 다른 단말로부터 동기 신호가 입력되면, 다음 동기 신호가 입력될 때까지 동기 신호간 간격을 VCXO(Voltage Controlled Crystal Oscillator) 출력 클럭으로 카운트하는 과정과, 단말 자신의 데이터 전송 기준 클럭과 상기 카운트된 VCXO 출력 클럭의 차이를 연산하는 제1 과정과, 상기 다른 단말과의 클럭 차이값들의 평균을 계산하는 과정과, 현재 계산된 클럭 차이의 평균값과 이전에 계산된 클럭 차이의 평균값을 연산하는 제2 과정과, 상기 연산된 현재 클럭 차이의 평균값과 상기 연산된 이전 클럭 차이의 평균값의 차이값을 이용해 DAC(Digital to Analog Converter) 레벨 변환하는 과정을 포함한다.
본 발명은 수신 단말에서 송신 단말의 클럭을 복원하여 데이터를 효율적으로 복원하는 무선 전송 시스템에서 단말의 클럭 복원 장치 및 방법을 제공함으로써, 값비싸고 정밀한 원자 클럭을 사용하거나, 종래 느리고 부정확한 아날로그 방식의 PLL 회로를 대체하여 사용할 수 있다.
도 1은 종래 위상 동기 루프를 나타낸 블럭도.
도 2는 본 발명의 실시 예에 따른 무선 전송 시스템에서 단말의 클럭 복원 장치를 나타낸 블럭도.
도 3은 본 발명의 실시 예에 따른 단말의 클럭 복원 예시도.
도 4는 본 발명의 실시 예에 따른 무선 전송 시스템에서 단말의 클럭 복원 방법을 나타낸 순서도
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 사용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
무선 전송 시스템에서 모뎀 수신부는 대향 장비와 수신 장비 간의 동기신호를 획득한다. 그리고, 수신 장비는 이 신호를 기준으로 모뎀의 복조를 시작한다. 따라서, 본 발명은 종래 문제점인 매우 느린 갱신을 해결하기 위해, 지터를 가진 동기 신호를 이용하여 완전히 디지털화된 위상 동기 루프를 구동하고, 위상 동기 알고리즘을 FPGA로 구현하여 안정된 클럭을 제공하는데 있다. 이하에서는 설명 편의상 수신 단말을 제1 단말이라 칭하고, 송신 단말을 제2 단말이라 칭한다.
도 2는 본 발명의 실시 예에 따른 무선 전송 시스템에서 단말의 클럭 복원 장치를 나타낸 블럭도이다.
도시된 바와 같이, 본 발명의 실시 예에 따른 무선 전송 시스템에서 제1 단말의 클럭 복원 장치는 제2 단말의 송신신호로부터 동기 신호를 획득하면, 다음 동기 신호가 들어올 때까지 동기 신호간 간격을 VCXO 출력 클럭으로 카운트하는 동기신호 카운터부(210)와, 제1 단말 자신의 데이터 전송 기준 클럭과 상기 카운트된 VCXO 출력 클럭의 차이를 연산하는 클럭 옵셋 연산부(212)와, 제1 및 제2 단말간의 클럭 차이의 평균을 계산하는 평균 연산부(214)와, 현재 계산된 클럭 차이의 평균값과 이전에 계산된 클럭 차이의 평균값을 연산하는 폐회로 연산부(216)와, 상기 연산된 현재 계산된 클럭 차이의 평균값과 이전에 계산된 클럭 차이의 평균값의 차이값을 이용해 DAC 레벨을 변환하는 DAC 레벨 변환부(218)와, 상기 변환된 DAC 레벨을 아날로그 값으로 변환하는 D/A 변환부(220)와, 0~5V 제어 범위 내에서 ±10PPM 이내의 제어범위를 가지는 VCXO(222)를 포함한다.
이하, 도 2를 참조하여 본 발명의 실시 예에 따른 무선 전송 시스템에서 단말의 클럭 복원 장치를 상세히 설명하면 다음과 같다.
제1 단말이 제2 단말의 송신신호로부터 동기 신호를 획득하면, 동기신호 카운터부(210)는 다음 동기 신호가 들어올 때까지 동기 신호간 간격을 VCXO 출력 클럭으로 카운트한다. 이러한 동기 신호는 시스템 사양에 따라 다를 수 있고, 본 발명에 따른 무선 전송 시스템은 동기신호가 약 977μsec(초당 1024번)마다 발생한다고 가정할 경우, 동기신호 카운터부(210)가 출력 결과값(SYNC_COUNTER)으로 32.768MHz VCXO를 사용한다면 대략 32,000±a로 표현된다.
클럭옵셋 연산부(212)는 제2 단말의 데이터 전송 기준 클럭과 상기 카운트된 VCXO 출력 클럭의 차이를 연산한다. 즉, 동기신호 카운터부(210)의 출력이 32.768MHz이라면, 32,000-SYNC_COUNTER를 계산한다. 그래서 ±a라는 값을 산출할 수 있다. 즉, 현재 수신하는 제1 단말의 VCXO 클럭이 제2 단말의 데이터 전송 기준 클럭과 얼마나 틀어져 있는지 또는 동기 신호간 VCXO 기준으로 몇 클럭이 차이 나는지 계산하여 파악한다.
그런데, 제1 및 제2 단말간 클럭 차이에 의해 약 977μsec마다 갱신되는 동기신호의 위치에서 지터(Jitter)가 발생하고, 이러한 발생된 지터가 심하면 위상 노이즈가 발생하여 시스템의 성능을 저하시킬 수 있는데, 이런 지터 성분을 평균화하여 지터의 영향을 최소화시키는 디지털 PLL을 만드는 것이 본 발명의 목적 중 하나이다.
평균 연산부(214)는 제1 단말의 VCXO 및 제2 단말의 데이터 전송 기준 클럭 간의 클럭 차이의 평균을 계산한다. 즉, 초기에는 제1 및 제2 단말의 클럭 차이에 의해 발생되는 지터에 빠르게 수렴하기 위하여 포착 모드(acquisition mode)로 동작하며, 0.1초간 클럭 옵셋 연산부(212)에서 연산된 제2 단말의 데이터 전송 기준 클럭과 상기 카운트된 VCXO 출력 클럭의 차이값을 평균화한다. 평균화된 값은 현재 클럭의 안정도로 표현되는데, 이 값이 0.1PPM(Pulse Per Million)이내에 포함되면 1초간 평균화를 취하는 트래킹 모드(tracking mode)로 전환한다.
그리고, 폐회로 연산부(216)는 현재 계산된 클럭 차이의 평균값과 이전에 계산된 클럭 차이의 평균값을 연산한다. 즉, 상기 계산된 평균이 구해지면, 아래 <수학식 1>을 이용하여 이전에 계산된 평균값에서 상기 계산된 평균을 차감한다.
Figure 112012028952272-pat00001
상기 <수학식 1>에서 b(n)는 상기 현재 계산된 클럭 차이의 평균값을 나타내고, b(n-1)은 상기 이전에 계산된 클럭 차이의 평균값을 나타낸다. 그리고, c는 이전에 계산된 클럭 차이의 평균값에서 현재 계산된 클럭 차이의 평균값을 차감한 값을 나타낸다.
그리고, DAC 레벨 변환부(218)는 상기 연산된 현재 계산된 클럭 차이의 평균값과 이전에 계산된 클럭 차이의 평균값의 차이값을 이용해 DAC 레벨을 변환한다. 또한, DAC 레벨 변환부(218)는 상기 계산된 c값에 상수 값 d를 곱하여 DAC_SET_VAL 값을 만들어낸다. 또한, 0~5V까지의 DAC 레벨 변환부(218)의 출력 레벨을 0~4095까지 4096 단계로 레벨을 표현할수 있다. DAC 레벨 변환부(218)의 이러한 DAC_SET_VAL 값은 D/A 변환부의 입력 데이터로 사용된다. 이경우, DAC 레벨 변환부(218)의 출력은 0~4095이내가 되어야 하며, D/A 변환부(220)는 변환된 DAC 레벨을 아날로그 값으로 변환한다. 그리고, VCXO(222)를 적절히 제어(최종 D/A 변환부의 출력 레벨이 0~5V)하여 PLL 회로가 원활히 구동되도록 한다. 그리고, 상수값 d는 VCXO 클럭이 제어되는 가변 범위에 따라 다르며, 시험적으로 반복하여 상수값을 찾아낸다. 본 발명에서는 상수값 d를 1로 가정하였으나, 이는 단지 실시 예일 뿐 다른 값을 가질 수 있다.
도 3은 본 발명의 실시 예에 따른 단말의 클럭 복원 예시도이다.
이하, 도 3을 참조하여 본 발명의 실시 예에 따른 단말의 클럭 복원에 대해서 상세히 설명한다.
제2 단말(즉, 송신 단말)이 제1 단말(즉, 수신 단말)로 송신하는 동기 신호는 도 3의 310과 같이 977μsec 단위의 클럭을 갖는다. 이러한 동기 신호를 절대시간 기준 동기 신호라고도 한다. 그러나, 이러한 동기 신호는 제1 단말로 수신되는 중에 시스템의 영향으로 도 3의 320과 같이 일부 왜곡될 수 있다. 도 3의 320과 같은 동기 신호는 제1 단말이 수신하는 실제 동기신호이며, 클럭 주기는 제2 단말이 송신하는 동기 신호와 다를 수 있다.
하나의 클럭 주기(330)은 다수의 VCXO 출력 클럭으로 출력된다. 이러한 VCXO 출력 클럭은 32.768MHz를 가지며, 대략 32,000±a로 표현된다.
도 4는 본 발명의 실시 예에 따른 무선 전송 시스템에서 단말의 클럭 복원 방법을 나타낸 순서도이다.
이하, 도 4를 참조하여 본 발명의 실시 예에 따른 무선 전송 시스템에서 단말의 클럭 복원 방법을 상세히 설명하면 다음과 같다.
다른 단말(즉, 송신 단말)로부터 동기 신호가 수신 또는 입력되면, 다음 동기 신호가 수신될 때까지 동기 신호간 간격을 VCXO 출력 클럭으로 카운트한다(S410, S412). 이러한 동기 신호는 시스템 사양에 따라 다를 수 있고, 본 발명에 따른 무선 전송 시스템은 동기신호가 약 977μsec(초당 1024번)마다 발생한다고 가정할 경우, 동기신호 카운터부(210)가 출력 결과값(SYNC_COUNTER)으로 32.768MHz VCXO를 사용한다면 대략 32,000±a로 표현된다.
단말 자신(즉, 수신 단말)의 데이터 전송 기준 클럭과 상기 과정(S412)에서 카운트된 VCXO 출력 클럭의 차이를 연산한다(S414). 즉, 상기 데이터 전송 기준 클럭의 출력이 32.768MHz이라면, 32,000-SYNC_COUNTER(32.768MHz)를 계산한다. 그래서 ±a라는 값을 산출할 수 있다. 즉, 현재 수신하는 제2 단말의 VCXO 클럭이 제1 단말의 데이터 전송 기준 클럭과 얼마나 틀어져 있는지 또는 동기 신호간 VCXO 기준으로 몇 클럭이 차이 나는지 계산하여 파악한다.
송신 단말과의 클럭 차이의 평균을 계산한다(S416). 즉, 수신 단말은 동기 신호를 전송하는 송신 단말과의 클럭 차이의 평균을 계산한다. 즉, 초기에는 제1 및 제2 단말의 클럭 차이에 의해 발생되는 지터에 빠르게 수렴하기 위하여 포착 모드(acquisition mode)로 동작하며, 0.1초간 연산된 제1 단말 자신의 데이터 전송 기준 클럭과 상기 카운트된 VCXO 출력 클럭의 차이값을 평균화한다. 평균화된 값은 현재 클럭의 안정도로 표현되는데, 이 값이 0.1PPM(Pulse Per Million)이내에 포함되면 1초간 평균화를 취하는 트래킹 모드(tracking mode)로 전환한다.
그리고, 상기 계산된 평균 값과 이전에 계산된 클럭 차이의 평균값의 차이를 연산한다(S418). 즉, 아래 <수학식 2>을 이용하여 이전에 계산된 평균값에서 상기 계산된 평균을 차감한다.
Figure 112012028952272-pat00002
상기 <수학식 1>에서 b(n)는 상기 현재 계산된 클럭 차이의 평균값을 나타내고, b(n-1)은 상기 이전에 계산된 클럭 차이의 평균값을 나타낸다. 그리고, c는 이전에 계산된 클럭 차이의 평균값에서 현재 계산된 클럭 차이의 평균값을 차감한 값을 나타낸다.
상기 연산된 차이값을 이용해 DAC 레벨을 변환한다(S420). 보다 상세하게, 상기 계산된 c값에 상수 값 d를 곱하여 DACDAC_SET_VAL 값을 만들어낸다. 또한, 0~5V까지의 DAC 레벨 변환부(218)의 출력 레벨을 0~4095까지 4096 단계로 레벨을 표현할수 있다. DAC 레벨 변환부(218)의 이러한 DAC_SET_VAL 값은 D/A 변환부의 입력 데이터로 사용된다. 이경우, DAC 레벨 변환부(218)의 출력은 0~4095이내가 되어야 한다.
그리고, 상기 변환된 DAC 레벨을 아날로그 값으로 변환한다(S422).
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
210: 동기신호 카운터부 212: 클럭옵셋 연산부
214: 평균 연산부 216: 폐회로 연산부
218: DAC 레벨 변환부 220: D/A 변환부
222: VCXO

Claims (8)

  1. 무선 전송 시스템에서 단말의 클럭 복원 장치에 있어서,
    다른 단말로부터 동기 신호가 입력되면, 다음 동기 신호가 입력될 때까지 동기 신호간 간격을 VCXO(Voltage Controlled Crystal Oscillator) 출력 클럭으로 카운트하는 동기 신호 카운터부와,
    단말 자신의 데이터 전송 기준 클럭과 상기 카운트된 VCXO 출력 클럭의 차이를 연산하는 클럭 옵셋 연산부와,
    상기 다른 단말과의 클럭 차이값들의 평균을 계산하는 평균 연산부와,
    현재 계산된 클럭 차이의 평균값과 이전에 계산된 클럭 차이의 평균값을 연산하는 폐회로 연산부와,
    상기 연산된 현재 클럭 차이의 평균값과 상기 연산된 이전 클럭 차이의 평균값의 차이값을 이용해 DAC(Digital to Analog Converter) 레벨 변환하는 DAC 레벨 변환부를 포함하고,
    상기 평균 연산부는,
    상기 단말 자신의 데이터 전송 기준 클럭과 상기 카운트된 VCXO 출력 클럭의 차이에 의해 발생되는 지터(jitter)에 빠르게 수렴하기 위하여 0.1초간 상기 클럭 옵셋 연산부에서 연산된 단말 자신의 데이터 전송 기준 클럭과 상기 카운트된 VCXO 출력 클럭의 차이를 평균화하는 포착 모드로 동작하고, 평균화된 차이가 0.1PPM(Pulse Per Million)이내에 포함되면 1초간 평균화를 취하는 트래킹 모드(tracking mode)로 전환하여 동작하는 것을 특징으로 하는 클럭 복원 장치.
  2. 제1 항에 있어서, 상기 변환된 DAC 레벨을 아날로그 값으로 변환하는 D/A 변환부를 더 포함하는 클럭 복원 장치.
  3. 제1 항에 있어서, 상기 폐회로 연산부는
    상기 이전에 계산된 클럭 차이의 평균값에서 상기 현재 계산된 클럭 차이의 평균값을 차감하여 연산하는 클럭 복원 장치.
  4. 제1 항에 있어서, 상기 DAC 레벨 변환부는
    상기 차이값에 상수 값을 곱하여 출력 레벨을 제어하는 클럭 복원 장치.
  5. 무선 전송 시스템에서 단말의 클럭 복원 방법에 있어서,
    다른 단말로부터 동기 신호가 입력되면, 다음 동기 신호가 입력될 때까지 동기 신호간 간격을 VCXO(Voltage Controlled Crystal Oscillator) 출력 클럭으로 카운트하는 과정과,
    단말 자신의 데이터 전송 기준 클럭과 상기 카운트된 VCXO 출력 클럭의 차이를 연산하는 제1 과정과,
    상기 다른 단말과의 클럭 차이값들의 평균을 계산하는 과정과,
    현재 계산된 클럭 차이의 평균값과 이전에 계산된 클럭 차이의 평균값을 연산하는 제2 과정과,
    상기 연산된 현재 클럭 차이의 평균값과 상기 연산된 이전 클럭 차이의 평균값의 차이값을 이용해 DAC(Digital to Analog Converter) 레벨 변환하는 과정을 포함하고,
    상기 현재 계산된 클럭 차이의 평균값과 이전에 계산된 클럭 차이의 평균값을 연산하는 제2 과정은,
    상기 단말 자신의 데이터 전송 기준 클럭과 상기 카운트된 VCXO 출력 클럭의 차이에 의해 발생되는 지터(jitter)에 빠르게 수렴하기 위하여 0.1초간 상기 클럭 옵셋 연산부에서 연산된 단말 자신의 데이터 전송 기준 클럭과 상기 카운트된 VCXO 출력 클럭의 차이를 평균화하는 포착 모드로 동작하고, 평균화된 차이가 0.1PPM(Pulse Per Million)이내에 포함되면 1초간 평균화를 취하는 트래킹 모드(tracking mode)로 전환하여 동작하는 것을 특징으로 하는 클럭 복원 방법.
  6. 제5 항에 있어서, 상기 변환된 DAC 레벨을 아날로그 값으로 변환하는 과정을 더 포함하는 클럭 복원 방법.
  7. 제5 항에 있어서, 상기 제2 과정은
    상기 이전에 계산된 클럭 차이의 평균값에서 상기 현재 계산된 클럭 차이의 평균값을 차감하여 연산하는 클럭 복원 방법.
  8. 제5 항에 있어서, 상기 DAC 레벨 변환 과정은
    상기 차이값에 상수 값을 곱하여 출력 레벨을 제어하는 과정을 포함하는 클럭 복원 방법.

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