KR101349372B1 - 완전-차동 선형 ota를 사용한 계측 증폭기 - Google Patents

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KR101349372B1
KR101349372B1 KR1020120124544A KR20120124544A KR101349372B1 KR 101349372 B1 KR101349372 B1 KR 101349372B1 KR 1020120124544 A KR1020120124544 A KR 1020120124544A KR 20120124544 A KR20120124544 A KR 20120124544A KR 101349372 B1 KR101349372 B1 KR 101349372B1
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정태윤
임화성
이상용
이재우
김경수
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청주대학교 산학협력단
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Abstract

본 발명은 완전-차동 선형 OTA를 사용한 계측 증폭기에 관한 것으로서, 제 1 전압 및 제 2 전압을 입력으로 하여 제 1 출력전류 및 제 2 출력전류를 출력시키는 완전-차동 선형 트랜스컨덕턴스 증폭기(Fully-differential Linear Operational Transconductance Amplifier)와, 제 1 출력전류가 출력되는 제 1 전류출력단에 (-)단자가 접속되고, 제 2 출력전류가 출력되는 제 2 전류출력단에 (+)단자가 접속되는 연산 증폭기와, 제 2 전류출력단과 연산 증폭기의 (+)단자 사이에 일단이 접속되고 타단은 접지되는 제 1 저항과, 제 1 전류출력단과 연산 증폭기의 (-)단자 사이에 일단이 접속되고 연산 증폭기의 출력단에 타단이 접속된 제 2 저항으로 구성함으로써, 회로 구성이 간단하고 저항기의 정합이 필요 없을 뿐 아니라, 이득을 2개의 저항기로 제어할 수 있기 때문에 계측 증폭기가 갖는 오프셋도 조정할 수 있다.

Description

완전-차동 선형 OTA를 사용한 계측 증폭기{INSTRUMENTATION AMPLIFIER USING FULLY-DIFFERENTIAL LINEAR OTA}
본 발명은 완전-차동 선형 OTA를 사용한 계측 증폭기에 관한 것으로, 더욱 상세하게는 완전-차동 선형 트랜스컨덕턴스 증폭기를 이용하여 연산 증폭기 및 저항의 정합 문제를 해결하는 완전-차동 선형 OTA를 사용한 계측 증폭기에 관한 것이다.
계측 증폭기(Instrumentation amplifier; 이하,'IA'라 함)는 두 전압의 차를 증폭시키는 기능을 갖는 반도체 소자로서 전자계측 시스템에서 가장 중요한 부품으로 알려져 있으며, IA의 성능에 의해 그 시스템의 품질이 결정된다[1].
도 1은 기존의 계측 증폭기 회로도이다.
도 1을 참조하면, 가장 범용으로 사용되는 계측 증폭기 블록은, 연산 증폭기(operation amplifier; 이하, 'op amp'라 함)를 사용한 것으로 이상적인 IA의 특징을 갖고 있지만 반드시 2개의 op amp와 저항기들이 정확하게 정합(matching)되어야 하는 문제를 갖고 있다. 따라서, 단일 반도체 칩으로 실현하기 위해 저항기의 트리밍(trimming)이 필요하기 때문에 단가가 올라가는 문제점이 있다([1], [2]).
이에, 저항기의 정합 문제를 해결하고 다양한 신호에 대한 계측 증폭을 하기 위해 전류 컨베이어(second generation current conveyer; 이하, 'CCII'라 함)를 사용한 유니버셜 계측 증폭기가 발표된 바가 있지만 출력단의 임피던스가 이득에 따라 변화하기 때문에 버퍼(buffer)를 추가하여야 하는 문제점을 갖고 있다([3]).
도 2는 기존 발표된 CCII를 사용한 계측 증폭기 회로도이다.
도 2를 참조하면, 기 발표된 유니버셜 계측 증폭기가 갖고 있는 문제점을 해결하기 위해, 2개의 CCII, 3개의 저항기, 그리고 한 개의 op amp를 사용한 새로운 구성의 계측 증폭기가 발표되었다([4]). 이 계측 증폭기는 종래의 계측 증폭기가 갖고 있는 입·출력 단자 특성을 갖고 있으면서도 저항기의 정합이 필요 없기 때문에 저가의 고성능 계측 증폭기를 실현할 수 있다는 장점을 갖고 있지만, 2개의 CCII의 정합이 여전이 필요한 문제점을 갖고 있다.
[1] A.S.Sedra and K.C.Smith, Microelectronic circuits ; Oxford Univ.Press(fourth edition), chap.3, 1998. [2] A.J.Peyton and V.Walsh, Analog Electronic with OP Amps A Source book of Practical Circuits ; Cambridge Univ.Press, chap.1, 1993. [3] 차형우, "저전력 광대역 바이폴라 전류 콘베이어(CCII)와 이를 이용한 유니버셜 계측 증폭기의 설계." 대한전자공학회논문지 제41권, SD편 제5호, pp.143-152, 2004년 5월 [4] 차형우, 이상용, 임화성, 정태윤, "전류-컨베이어(CCII)를 사용한 새로운 계측 증폭기 설계", 2012년 대한전자공학회 SOC설계연구회 학술발표회 논문집, pp.1-3, 2012년 5월
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 기존 계측 증폭기의 단점을 해결하기 위해 완전-차동 선형 트랜스컨덕턴스 증폭기(Fully-differential Linear Operational Transconductance Amplifier : FLOTA)를 사용한 새로운 구성의 계측 증폭기를 제안하는 완전-차동 선형 OTA를 사용한 계측 증폭기를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 완전-차동 선형 OTA를 사용한 계측 증폭기는, 제 1 전압 및 제 2 전압을 입력으로 하여 제 1 출력전류 및 제 2 출력전류를 출력시키는 완전-차동 선형 트랜스컨덕턴스 증폭기(Fully-differential Linear Operational Transconductance Amplifier); 상기 제 1 출력전류가 출력되는 제 1 전류출력단에 (-)단자가 접속되고, 상기 제 2 출력전류가 출력되는 제 2 전류출력단에 (+)단자가 접속되는 연산 증폭기; 상기 제 2 전류출력단과 상기 연산 증폭기의 (+)단자 사이에 일단이 접속되고 타단은 접지되는 제 1 저항; 및 상기 제 1 전류출력단과 상기 연산 증폭기의 (-)단자 사이에 일단이 접속되고 상기 연산 증폭기의 출력단에 타단이 접속된 제 2 저항을 포함하는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 의한 완전-차동 선형 OTA를 사용한 계측 증폭기에 따르면, 회로 구성이 간단하고 저항기의 정합이 필요 없기 때문에 단일 반도체 칩으로 제작할 경우 저가의 고정도 IA를 실현할 수 있다. 또한 이득을 2개의 저항기로 제어할 수 있기 때문에 IA가 갖는 오프셋도 조정할 수도 있다.
도 1은 기존의 계측 증폭기 회로도이다.
도 2는 기존 발표된 CCII를 사용한 계측 증폭기 회로도이다.
도 3은 본 발명의 일실시예에 의한 완전-차동 선형 OTA를 사용한 계측 증폭기 회로도이다.
도 4는 본 발명의 일실시예에 의한 완전-차동 선형 OTA 회로도이다.
도 5는 본 발명에서 제안한 OTA의 트랜스컨덕턴스 특징을 나타낸 그래프이다.
도 6은 본 발명에서 제안한 계측 증폭기의 출력파형을 나타낸 그래프이다.
도 7은 저항기에 따른 계측 증폭기 이득 변화 특성을 나타낸 그래프이다.
이하, 본 발명의 완전-차동 선형 OTA를 사용한 계측 증폭기에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 일실시예에 의한 완전-차동 선형 OTA를 사용한 계측 증폭기 회로도이다.
도 3을 참조하면, 본 발명의 계측 증폭기는, 완전-차동 선형 트랜스컨덕턴스 증폭기(Fully-differential Linear Operational Transconductance Amplifier; 이하, 'FLOTA'라 함)를 사용하여 회로를 구성하고 있다. 본 발명에서 제안한 IA는, 1개의 FLOTA, 2개의 저항기(
Figure 112012090827632-pat00001
,
Figure 112012090827632-pat00002
), 1개의 op amp(A)로 구성된다.
FLOTA는 두 전압의 차와 이것의 트랜스컨턱터스
Figure 112012090827632-pat00003
의 곱에 비래하는 차동 전류 출력을 갖는 소자로서 이상적인 경우 입력과 출력 단자의 임피던스는 무한대가 된다. FLOTA가 이상적이라고 가정하면 출력전류는 다음과 같이 주어진다.
Figure 112012090827632-pat00004
,
Figure 112012090827632-pat00005
--- (식 1)
op amp(A)가 이상적이라면 (+) 입력단자의 전압
Figure 112012090827632-pat00006
이 되고, 이 전압은 op amp(A)의 가상접지에 의해 (-) 단자 전압이 된다. 따라서, 출력전압
Figure 112012090827632-pat00007
를 구하면 다음과 같이 주어진다.
Figure 112012090827632-pat00008
--- (식 2)
(식 2)로부터 제안한 계측기는 두 입력전압의 차를
Figure 112012090827632-pat00009
배로 증폭한다는 것을 알 수 있고, 저항기의 정합이 필요 없다는 것을 알 수 있다. 또한 이상적인 FLOTA와 op amp(A)를 사용하여 실현할 경우 종래의 계측 증폭기의 단자 특성을 그대로 갖고 있다고 힐 수 있다.
도 4는 본 발명의 일실시예에 의한 완전-차동 선형 OTA 회로도이다.
도 4를 참조하면, 본 발명의 완전-차동 선형 OTA는, 선형 트랜스컨덕터와 이것의 출력전류를 차동으로 얻기 위해 사용된 다수의 케스코드(cascode) 전류 미러들로 구성된다.
선형 트랜스컨덕터 회로는
Figure 112012090827632-pat00010
,
Figure 112012090827632-pat00011
, 이미터 디제너레이션 저항
Figure 112012090827632-pat00012
, 2개의 정전류원
Figure 112012090827632-pat00013
와 전류 미러(
Figure 112012090827632-pat00014
~
Figure 112012090827632-pat00015
), 이미터 폴로워(emitter follower)
Figure 112012090827632-pat00016
와
Figure 112012090827632-pat00017
, 그리고
Figure 112012090827632-pat00018
과
Figure 112012090827632-pat00019
의 바이어스 회로인 2개의 전류 미러(
Figure 112012090827632-pat00020
~
Figure 112012090827632-pat00021
)로 구성된다.
완전-차동 선형 OTA 회로의 구체적인 구성은 다음과 같다.
제 1 전압(
Figure 112012090827632-pat00022
)이 인가되는 제 1a 이미터 폴러워(
Figure 112012090827632-pat00023
)와, 제 1a 이미터 폴러워(
Figure 112012090827632-pat00024
)에 접속된 제 1a 선형 트랜스컨덕터 회로(
Figure 112012090827632-pat00025
,
Figure 112012090827632-pat00026
)와, 제 1a 이미터 폴러워(
Figure 112012090827632-pat00027
) 및 제 1a 선형 트랜스컨덕터 회로(
Figure 112012090827632-pat00028
)에 접속된 제 1a 이미터 폴러워(
Figure 112012090827632-pat00029
)의 바이어스 회로인 제 1a 전류 미러 회로(
Figure 112012090827632-pat00030
,
Figure 112012090827632-pat00031
)와, 제 1a 전류 미러 회로(
Figure 112012090827632-pat00032
,
Figure 112012090827632-pat00033
)로부터 출력된 전류를 복제하는 제 2a 전류 미러 회로(
Figure 112012090827632-pat00034
~
Figure 112012090827632-pat00035
)와, 제 2a 전류 미러 회로(
Figure 112012090827632-pat00036
~
Figure 112012090827632-pat00037
)의 제 1 단자(S)로부터 출력된 전류를 복제하여 제 2 전류출력단(
Figure 112012090827632-pat00038
)으로 출력하는 제 3a 전류 미러 회로(
Figure 112012090827632-pat00039
~
Figure 112012090827632-pat00040
)와, 정전류원(
Figure 112012090827632-pat00041
)과 제 1a 선형 트랜스컨덕터 회로(
Figure 112012090827632-pat00042
,
Figure 112012090827632-pat00043
) 사이에 접속된 제 4a 전류 미러 회로(
Figure 112012090827632-pat00044
,
Figure 112012090827632-pat00045
)와, 제 2 전압(
Figure 112012090827632-pat00046
)이 인가되는 제 1b 이미터 폴러워(
Figure 112012090827632-pat00047
)와, 제 1b 이미터 폴러워(
Figure 112012090827632-pat00048
)에 접속된 제 1b 선형 트랜스컨덕터 회로(
Figure 112012090827632-pat00049
,
Figure 112012090827632-pat00050
)와, 제 1b 이미터 폴러워(
Figure 112012090827632-pat00051
) 및 제 1b 선형 트랜스컨덕터 회로(
Figure 112012090827632-pat00052
)에 접속된 제 1b 이미터 폴러워(
Figure 112012090827632-pat00053
)의 바이어스 회로인 제 1b 전류 미러 회로(
Figure 112012090827632-pat00054
,
Figure 112012090827632-pat00055
)와, 제 1b 전류 미러 회로(
Figure 112012090827632-pat00056
,
Figure 112012090827632-pat00057
)로부터 출력된 전류를 복제하는 제 2b 전류 미러 회로(
Figure 112012090827632-pat00058
~
Figure 112012090827632-pat00059
)와, 제 2b 전류 미러 회로(
Figure 112012090827632-pat00060
~
Figure 112012090827632-pat00061
)의 제 1 단자(X)로부터 출력된 전류를 복제하여 제 1 전류출력단(
Figure 112012090827632-pat00062
)으로 출력하는 제 3a 전류 미러 회로(
Figure 112012090827632-pat00063
~
Figure 112012090827632-pat00064
)와, 정전류원(
Figure 112012090827632-pat00065
)과 제 1b 선형 트랜스컨덕터 회로(
Figure 112012090827632-pat00066
,
Figure 112012090827632-pat00067
) 사이에 접속된 제 4b 전류 미러 회로(
Figure 112012090827632-pat00068
,
Figure 112012090827632-pat00069
)와, 제 1a 선형 트랜스컨덕터 회로(
Figure 112012090827632-pat00070
,
Figure 112012090827632-pat00071
)와 제 4a 전류 미러 회로(
Figure 112012090827632-pat00072
,
Figure 112012090827632-pat00073
) 사이에 일단이 접속되고, 제 1b 선형 트랜스컨덕터 회로(
Figure 112012090827632-pat00074
,
Figure 112012090827632-pat00075
)와 제 4b 전류 미러 회로(
Figure 112012090827632-pat00076
,
Figure 112012090827632-pat00077
) 사이에 일단이 접속된 디제너레이션 저항(
Figure 112012090827632-pat00078
)으로 구성되고, 제 1 전류출력단은 제 2a 전류 미러 회로(
Figure 112012090827632-pat00079
~
Figure 112012090827632-pat00080
)의 제 2 단자(T)에 접속되고, 제 2 전류출력단은 제 2b 전류 미러 회로(
Figure 112012090827632-pat00081
~
Figure 112012090827632-pat00082
)의 제 2 단자(Y)에 접속되어 있다.
여기서, 제 4a 전류 미러 회로(
Figure 112012090827632-pat00083
,
Figure 112012090827632-pat00084
) 및 제 4b 전류 미러 회로(
Figure 112012090827632-pat00085
,
Figure 112012090827632-pat00086
)는 npn 전류 미러를 이용한다.
이와 같이 구성된 완전-차동 선형 OTA 회로에 있어, 바이어스 전류에 의해,
Figure 112012090827632-pat00087
과
Figure 112012090827632-pat00088
의
Figure 112012090827632-pat00089
의 증가 또는 감소되는 양은
Figure 112012090827632-pat00090
과
Figure 112012090827632-pat00091
의
Figure 112012090827632-pat00092
의 증가 또는 감소되는 양과 동일할 것이다. 따라서, 입력 전압
Figure 112012090827632-pat00093
은 이미터 디제너레이션 저항
Figure 112012090827632-pat00094
의 양단에 걸리게 될 것이다. 따라서,
Figure 112012090827632-pat00095
, 4 개의
Figure 112012090827632-pat00096
, 그리고
Figure 112012090827632-pat00097
로 구성되는 루프(loop)에서 다음과 같은 (식 3)을 얻을 수 있다.
Figure 112012090827632-pat00098
--- (식 3)
여기서,
Figure 112012090827632-pat00099
과
Figure 112012090827632-pat00100
는 npn 트랜지스터(
Figure 112012090827632-pat00101
과
Figure 112012090827632-pat00102
)와 pnp 트랜지스터(
Figure 112012090827632-pat00103
과
Figure 112012090827632-pat00104
)의 컬렉터 역방향 포화 전류(collector reverse saturation current)이다. (식 3)에서 2개의 pnp 전류 미러(
Figure 112012090827632-pat00105
~
Figure 112012090827632-pat00106
)가 이상적이라면,
Figure 112012090827632-pat00107
,
Figure 112012090827632-pat00108
가 되어서 (식 3)은 다음 (식 4)로 간략화될 수 있다.
Figure 112012090827632-pat00109
--- (식 4)
Figure 112012090827632-pat00110
는 2개의 출력을 갖는 pnp 전류미러
Figure 112012090827632-pat00111
~
Figure 112012090827632-pat00112
에 의해 복제되어
Figure 112012090827632-pat00113
이 되고,
Figure 112012090827632-pat00114
는 npn 전류미러
Figure 112012090827632-pat00115
~
Figure 112012090827632-pat00116
에 의해 다시 복제되어
Figure 112012090827632-pat00117
이 된다. 한편,
Figure 112012090827632-pat00118
는 2개의 출력을 갖는 pnp 전류미러
Figure 112012090827632-pat00119
~
Figure 112012090827632-pat00120
에 의해 복제되어
Figure 112012090827632-pat00121
이 되고,
Figure 112012090827632-pat00122
는 npn 전류미러
Figure 112012090827632-pat00123
~
Figure 112012090827632-pat00124
에 의해 다시 복제되어
Figure 112012090827632-pat00125
가 된다. 따라서, 최종적인 차동 입력전압에 대한 차동 출력전류는 다음과 같이 주어진다.
Figure 112012090827632-pat00126
--- (식 5a)
Figure 112012090827632-pat00127
--- (식 5b)
(식 5a) 및 (식 5b)로부터, 도 3에 나타낸 회로의 트랜스컨덕턴스
Figure 112012090827632-pat00128
는
Figure 112012090827632-pat00129
가 되고, 출력 전류식이
Figure 112012090827632-pat00130
와
Figure 112012090827632-pat00131
에 무관함을 알 수 있다. (식 5a) 및 (식 5b)를 이용하면 도 3에 나타낸 계측 증폭기의 출력 전압은 다음과 같이 주어진다.
Figure 112012090827632-pat00132
--- (식 6)
(식 6)으로부터 제안한 계측 증폭기는 종래의 단자특성을 갖고 있으면서 이득을 0보다 크게 할 수 있고, 2대의 저항기에 의해 조정이 가능하다는 것을 알 수 있다.
도 5는 본 발명에서 제안한 OTA의 트랜스컨덕턴스 특징을 나타낸 그래프이다.
도 3에 나타낸 제안한 계측 증폭기와 도 4의 FLOTA 회로를 OrCAD Pspice를 사용하여 시뮬레이션 하였다. 도 4에 나타낸 FLOTA 회로에서 사용한 트랜지스터는 Q2N3906(pnp)와 Q2N3904(npn)이고, op amp는 OP07을 사용하였다. 공급 전압은 ±5V(FLOTA)와 ±10V(op amp)로 하였다. 바이어스 전류,
Figure 112012090827632-pat00133
,
Figure 112012090827632-pat00134
, 그리고
Figure 112012090827632-pat00135
와
Figure 112012090827632-pat00136
는 가변하였다.
도 5를 참조하면, FLOTA에서 입력전압에 대한 출력전류의 전달 특성을 나타낸 것이다. 출력전류는 측정하기 위해 1kΩ 부하 저항을 사용하였다. 입력선형 범위는
Figure 112012090827632-pat00137
=3V로 이론과 같으며, 선형 오차는 0.5%이다.
도 6은 본 발명에서 제안한 계측 증폭기의 출력파형을 나타낸 그래프이다.
도 6을 참조하면, 제안한 IA 회로에서 이득을 10으로 하기 위해
Figure 112012090827632-pat00138
,
Figure 112012090827632-pat00139
로 설정하였고,
Figure 112012090827632-pat00140
,
Figure 112012090827632-pat00141
일 때 출력파형을 나타낸 것이다.
Figure 112012090827632-pat00142
와
Figure 112012090827632-pat00143
는 op amp의 (+) 단자와 (-) 단자의 전압이다. 이 결과로부터 출력
Figure 112012090827632-pat00144
가 이론적인 이득은 10이지만 실험결과의 이득은 9.5로 차이가 있고,
Figure 112012090827632-pat00145
와
Figure 112012090827632-pat00146
도 이론값 1.66보다 작은 1.55로 차이가 있다는 것을 알 수 있다. 이것은 FLOTA+의 비이상적인 특성(베이스 전류에 기인한 오차)에 의한 것으로 판단된다.
도 7은 저항기에 따른 계측 증폭기 이득 변화 특성을 나타낸 그래프이다.
도 7을 참조하면, IA 회로에서 두 입력 신호의 주파수는 1kHz이고 전압의 차가 5mV이고 일 때, 이득이 0.1, 1.0, 10, 100으로 정하였을 때
Figure 112012090827632-pat00147
와
Figure 112012090827632-pat00148
에 대한 이득 특성을 나타낸 것이다. 이 결과로부터 이론적인 특성과 비교할 때 이득 오차(gain error)가 있지만 선형적으로 1,000배까지 제어가 가능하다는 것을 알 수 있다.
종래의 계측 증폭기와의 본 발명의 계측 증폭기간의 기능 및 성능을 비교하면 아래와 같다.
내용 도 1 도 2 도 3
입력임피던스 크다 크다 크다
이득 A>1 A>0 A>0
출력임피던스 작다 작다 작다
저항기 정합 필요 불필요 불필요
오프셋 조정 가능 가능 가능
버퍼 유무 없음 없음 없음
능동소자 정합 있음(op amp) 있음(CCII) 없음
이와 같이, 본 발명에서 제안한 IA는 회로 구성이 간단하고 저항기의 정합이 필요 없기 때문에 단일 반도체 칩으로 제작할 경우 저가의 고정도 IA를 실현할 수 있다. 또한, 이득을 2개의 저항기로 제어할 수 있기 때문에 IA가 갖는 오프셋도 조정할 수 있는 특성이 있고, 상용화된 종래의 IA를 대체할 수 있다.
이상에서 몇 가지 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것이 아니고 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다.
FLOTA : 완전-차동 선형 트랜스컨덕턴스 증폭기
A : 연산 증폭기(op amp)
R : 저항
Q : 트랜지스터

Claims (3)

  1. 제 1 전압 및 제 2 전압을 입력으로 하여 제 1 출력전류 및 제 2 출력전류를 출력시키는 완전-차동 선형 트랜스컨덕턴스 증폭기(Fully-differential Linear Operational Transconductance Amplifier);
    상기 제 1 출력전류가 출력되는 제 1 전류출력단에 (-)단자가 접속되고, 상기 제 2 출력전류가 출력되는 제 2 전류출력단에 (+)단자가 접속되는 연산 증폭기;
    상기 제 2 전류출력단과 상기 연산 증폭기의 (+)단자 사이에 일단이 접속되고 타단은 접지되는 제 1 저항; 및
    상기 제 1 전류출력단과 상기 연산 증폭기의 (-)단자 사이에 일단이 접속되고 상기 연산 증폭기의 출력단에 타단이 접속된 제 2 저항을 포함하며,
    상기 완전-차동 선형 트랜스컨덕턴스 증폭기는,
    제 1 전압이 인가되는 제 1a 이미터 폴러워(
    Figure 112013113074677-pat00270
    );
    상기 제 1a 이미터 폴러워(
    Figure 112013113074677-pat00271
    )에 접속된 제 1a 선형 트랜스컨덕터 회로(
    Figure 112013113074677-pat00272
    ,
    Figure 112013113074677-pat00273
    );
    상기 제 1a 이미터 폴러워(
    Figure 112013113074677-pat00274
    ) 및 제 1a 선형 트랜스컨덕터 회로(
    Figure 112013113074677-pat00275
    )에 접속된 상기 제 1a 이미터 폴러워(
    Figure 112013113074677-pat00276
    )의 바이어스 회로인 제 1a 전류 미러 회로(
    Figure 112013113074677-pat00277
    ,
    Figure 112013113074677-pat00278
    );
    상기 제 1a 전류 미러 회로(
    Figure 112013113074677-pat00279
    ,
    Figure 112013113074677-pat00280
    )로부터 출력된 전류를 복제하는 제 2a 전류 미러 회로(
    Figure 112013113074677-pat00281
    ~
    Figure 112013113074677-pat00282
    );
    상기 제 2a 전류 미러 회로(
    Figure 112013113074677-pat00283
    ~
    Figure 112013113074677-pat00284
    )의 제 1 단자로부터 출력된 전류를 복제하여 상기 제 2 전류출력단으로 출력하는 제 3a 전류 미러 회로(
    Figure 112013113074677-pat00285
    ~
    Figure 112013113074677-pat00286
    );
    정전류원(
    Figure 112013113074677-pat00287
    )과 상기 제 1a 선형 트랜스컨덕터 회로(
    Figure 112013113074677-pat00288
    ,
    Figure 112013113074677-pat00289
    ) 사이에 접속된 제 4a 전류 미러 회로(
    Figure 112013113074677-pat00290
    ,
    Figure 112013113074677-pat00291
    );
    제 2 전압이 인가되는 제 1b 이미터 폴러워(
    Figure 112013113074677-pat00292
    );
    상기 제 1b 이미터 폴러워(
    Figure 112013113074677-pat00293
    )에 접속된 제 1b 선형 트랜스컨덕터 회로(
    Figure 112013113074677-pat00294
    ,
    Figure 112013113074677-pat00295
    );
    상기 제 1b 이미터 폴러워(
    Figure 112013113074677-pat00296
    ) 및 제 1b 선형 트랜스컨덕터 회로(
    Figure 112013113074677-pat00297
    )에 접속된 상기 제 1b 이미터 폴러워(
    Figure 112013113074677-pat00298
    )의 바이어스 회로인 제 1b 전류 미러 회로(
    Figure 112013113074677-pat00299
    ,
    Figure 112013113074677-pat00300
    );
    상기 제 1b 전류 미러 회로(
    Figure 112013113074677-pat00301
    ,
    Figure 112013113074677-pat00302
    )로부터 출력된 전류를 복제하는 제 2b 전류 미러 회로(
    Figure 112013113074677-pat00303
    ~
    Figure 112013113074677-pat00304
    );
    상기 제 2b 전류 미러 회로(
    Figure 112013113074677-pat00305
    ~
    Figure 112013113074677-pat00306
    )의 제 1 단자로부터 출력된 전류를 복제하여 상기 제 1 전류출력단으로 출력하는 제 3a 전류 미러 회로(
    Figure 112013113074677-pat00307
    ~
    Figure 112013113074677-pat00308
    );
    정전류원(
    Figure 112013113074677-pat00309
    )과 상기 제 1b 선형 트랜스컨덕터 회로(
    Figure 112013113074677-pat00310
    ,
    Figure 112013113074677-pat00311
    ) 사이에 접속된 제 4b 전류 미러 회로(
    Figure 112013113074677-pat00312
    ,
    Figure 112013113074677-pat00313
    );
    상기 제 1a 선형 트랜스컨덕터 회로(
    Figure 112013113074677-pat00314
    ,
    Figure 112013113074677-pat00315
    )와 상기 제 4a 전류 미러 회로(
    Figure 112013113074677-pat00316
    ,
    Figure 112013113074677-pat00317
    ) 사이에 일단이 접속되고, 상기 제 1b 선형 트랜스컨덕터 회로(
    Figure 112013113074677-pat00318
    ,
    Figure 112013113074677-pat00319
    )와 상기 제 4b 전류 미러 회로(
    Figure 112013113074677-pat00320
    ,
    Figure 112013113074677-pat00321
    ) 사이에 일단이 접속된 디제너레이션 저항(
    Figure 112013113074677-pat00322
    )으로 구성되고,
    상기 제 1 전류출력단은 상기 제 2a 전류 미러 회로(
    Figure 112013113074677-pat00323
    ~
    Figure 112013113074677-pat00324
    )의 제 2 단자에 접속되고, 상기 제 2 전류출력단은 상기 제 2b 전류 미러 회로(
    Figure 112013113074677-pat00325
    ~
    Figure 112013113074677-pat00326
    )의 제 2 단자에 접속된 완전-차동 선형 OTA를 사용한 계측 증폭기.
  2. 삭제
  3. 제 1 전압이 인가되는 제 1a 이미터 폴러워(
    Figure 112012090827632-pat00206
    );
    상기 제 1a 이미터 폴러워(
    Figure 112012090827632-pat00207
    )에 접속된 제 1a 선형 트랜스컨덕터 회로(
    Figure 112012090827632-pat00208
    ,
    Figure 112012090827632-pat00209
    );
    상기 제 1a 이미터 폴러워(
    Figure 112012090827632-pat00210
    ) 및 제 1a 선형 트랜스컨덕터 회로(
    Figure 112012090827632-pat00211
    )에 접속된 상기 제 1a 이미터 폴러워(
    Figure 112012090827632-pat00212
    )의 바이어스 회로인 제 1a 전류 미러 회로(
    Figure 112012090827632-pat00213
    ,
    Figure 112012090827632-pat00214
    );
    상기 제 1a 전류 미러 회로(
    Figure 112012090827632-pat00215
    ,
    Figure 112012090827632-pat00216
    )로부터 출력된 전류를 복제하는 제 2a 전류 미러 회로(
    Figure 112012090827632-pat00217
    ~
    Figure 112012090827632-pat00218
    );
    상기 제 2a 전류 미러 회로(
    Figure 112012090827632-pat00219
    ~
    Figure 112012090827632-pat00220
    )의 제 1 단자로부터 출력된 전류를 복제하여 상기 제 2 전류출력단으로 출력하는 제 3a 전류 미러 회로(
    Figure 112012090827632-pat00221
    ~
    Figure 112012090827632-pat00222
    );
    정전류원(
    Figure 112012090827632-pat00223
    )과 상기 제 1a 선형 트랜스컨덕터 회로(
    Figure 112012090827632-pat00224
    ,
    Figure 112012090827632-pat00225
    ) 사이에 접속된 제 4a 전류 미러 회로(
    Figure 112012090827632-pat00226
    ,
    Figure 112012090827632-pat00227
    );
    제 2 전압이 인가되는 제 1b 이미터 폴러워(
    Figure 112012090827632-pat00228
    );
    상기 제 1b 이미터 폴러워(
    Figure 112012090827632-pat00229
    )에 접속된 제 1b 선형 트랜스컨덕터 회로(
    Figure 112012090827632-pat00230
    ,
    Figure 112012090827632-pat00231
    );
    상기 제 1b 이미터 폴러워(
    Figure 112012090827632-pat00232
    ) 및 제 1b 선형 트랜스컨덕터 회로(
    Figure 112012090827632-pat00233
    )에 접속된 상기 제 1b 이미터 폴러워(
    Figure 112012090827632-pat00234
    )의 바이어스 회로인 제 1b 전류 미러 회로(
    Figure 112012090827632-pat00235
    ,
    Figure 112012090827632-pat00236
    );
    상기 제 1b 전류 미러 회로(
    Figure 112012090827632-pat00237
    ,
    Figure 112012090827632-pat00238
    )로부터 출력된 전류를 복제하는 제 2b 전류 미러 회로(
    Figure 112012090827632-pat00239
    ~
    Figure 112012090827632-pat00240
    );
    상기 제 2b 전류 미러 회로(
    Figure 112012090827632-pat00241
    ~
    Figure 112012090827632-pat00242
    )의 제 1 단자로부터 출력된 전류를 복제하여 상기 제 1 전류출력단으로 출력하는 제 3a 전류 미러 회로(
    Figure 112012090827632-pat00243
    ~
    Figure 112012090827632-pat00244
    );
    정전류원(
    Figure 112012090827632-pat00245
    )과 상기 제 1b 선형 트랜스컨덕터 회로(
    Figure 112012090827632-pat00246
    ,
    Figure 112012090827632-pat00247
    ) 사이에 접속된 제 4b 전류 미러 회로(
    Figure 112012090827632-pat00248
    ,
    Figure 112012090827632-pat00249
    );
    상기 제 1a 선형 트랜스컨덕터 회로(,
    Figure 112012090827632-pat00251
    )와 상기 제 4a 전류 미러 회로(
    Figure 112012090827632-pat00252
    ,
    Figure 112012090827632-pat00253
    ) 사이에 일단이 접속되고, 상기 제 1b 선형 트랜스컨덕터 회로(
    Figure 112012090827632-pat00254
    ,
    Figure 112012090827632-pat00255
    )와 상기 제 4b 전류 미러 회로(
    Figure 112012090827632-pat00256
    ,
    Figure 112012090827632-pat00257
    ) 사이에 일단이 접속된 디제너레이션 저항(
    Figure 112012090827632-pat00258
    )으로 구성되고,
    상기 제 1 전류출력단은 상기 제 2a 전류 미러 회로(
    Figure 112012090827632-pat00259
    ~
    Figure 112012090827632-pat00260
    )의 제 2 단자에 접속되고, 상기 제 2 전류출력단은 상기 제 2b 전류 미러 회로(
    Figure 112012090827632-pat00261
    ~
    Figure 112012090827632-pat00262
    )의 제 2 단자에 접속된 완전-차동 선형 OTA.
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