KR101306591B1 - High electron mobility transistors device and method of manufacturing the same - Google Patents

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곽준섭
오승규
송치균
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순천대학교 산학협력단
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Abstract

PURPOSE: A high-electron mobility transistor element is provided to implement a normally-off state by locally depleting a 2DEG layer in the lower part of a gate electrode. CONSTITUTION: A lower semiconductor layer and an upper semiconductor layer are successively laminated on a substrate. A p-type oxide layer is formed on the upper semiconductor layer. A gate electrode (140G) is formed on the p-type oxide layer. A source electrode (140S) is formed beside the gate electrode. A drain electrode (140D) is formed beside the gate electrode.

Description

고-전자 이동도 트랜지스터 소자 및 그 제조 방법{High Electron Mobility Transistors device and method of manufacturing the same}High Electron Mobility Transistors device and method of manufacturing the same

본 발명은 고-전자 이동도 트랜지스터 소자 및 그 제조 방법에 관한 것으로, 보다 자세하게는 게이트 전극 하단부에 국소적으로 2DEG층을 공핍시켜 노멀리 오프 특성을 구현할 수 있는 고-전자 이동도 트랜지스터 소자 및 그 제조 방법에 관한 것이다.
The present invention relates to a high-electron mobility transistor device and a method of manufacturing the same, and more particularly, to a high-electron mobility transistor device capable of realizing a normally off characteristic by depleting a 2DEG layer locally at a lower end of a gate electrode, and a method of manufacturing the same. It relates to a manufacturing method.

최근 전자산업의 눈부신 발전과 무선 정보통신기술의 발전은 개인 휴대용 단말기에서부터 상업용, 군사용 밀리미터파 집적소자에 이르기까지 그 수요가 점점 증가하고 있으며 이에 따라 대용량의 정보를 빠르게 처리하는 고도의 정보처리 기술이 가능한 고출력/고주파 소자가 절실히 요구되고 있다.Recently, the remarkable development of the electronics industry and the development of wireless information communication technology are increasing in demand from personal handheld terminals to commercial and military millimeter wave integrated devices. There is an urgent need for possible high power / high frequency devices.

일반적으로, 질화갈륨(GaN)계 물질은 다른 반도체 재료에 비하여 높은 밴드갭 에너지와 큰 전자포화 속도 및 우수한 열전도도 등으로 인해 차세대 고출력/ 고주파 특성이 요구되는 차세대 무선통신 및 위성 통신 시스템, 고온 및 내열성이 요구되는 엔진 제어시스템 등 기존의 반도체 재료로는 한계를 갖는 분야로 응용 범위가 확대되고 있다.In general, gallium nitride (GaN) -based materials have high band gap energy, high electron saturation rate, and excellent thermal conductivity compared to other semiconductor materials. The application range is expanding to the field which has limitation with existing semiconductor materials, such as an engine control system which requires heat resistance.

질화갈륨계 물질을 이용한 전력 소자의 종류로는, MESFET, HFET, HEMT, MOS-HFET, BJT 등이 있으며, 그 중 GaN/AlGaN 물질을 이용하는 고-전자 이동도 트랜지스터(High Electron Mobility Transistors, HEMT)는 높은 전자밀도, 높은 항복전압, 넓은 밴드갭, 큰 전도대 오프셋(off-set), 높은 전자이동도의 특징을 보이고 있다. Examples of power devices using gallium nitride-based materials include MESFETs, HFETs, HEMTs, MOS-HFETs, and BJTs, among which high-electron mobility transistors (HEMTs) using GaN / AlGaN materials. Is characterized by high electron density, high breakdown voltage, wide bandgap, large conduction band offset, and high electron mobility.

상기 HEMT 소자는 격자크기와 밴드갭 에너지가 서로 다른 AlGaN와 GaN 물질의 이종 결합으로 인한 압전효과(piezoelectric effect)에 의해서 형성되는 2차원 전자가스(Dimensional Electron Gas, 2DEG)층을 이용하고 있다. 상기 2DEG층은 드레인 전극과 소스 전극 사이의 전류통로로서 이용되며, 이 전류통로를 흐르는 전류는 게이트 전극에 인가되는 바이어스 전압에 의해 제어된다.The HEMT device uses a 2D Dimensional Electron Gas (2DEG) layer formed by a piezoelectric effect due to heterogeneous bonding of AlGaN and GaN materials having different lattice sizes and band gap energies. The 2DEG layer is used as a current path between the drain electrode and the source electrode, and the current flowing through the current path is controlled by a bias voltage applied to the gate electrode.

그러나, 전형적인 구조의 HEMT 소자는 노멀리 온(normally on) 특성을 갖는다. 노멀리 온 특성의 HEMT 소자를 오프(off) 상태로 하기 위해서는 게이트 전극을 음 전위로 하기 위한 마이너스 전원이 필요하게 되어 전기회로가 고가가 된다. 또한, 노멀리 온 특성의 HEMT는 구조의 특성상 2DEG층이 항상 존재하여 소자가 항상 켜져 있는 노멀리 온 상태를 유지하기 때문에 소자를 쓰기 위해서는 항상 전압을 가해주어야 하므로 대기 상태의 전력소모가 커서 스위치로 사용하기 어려운 점이 존재한다. However, a typical HEMT device has a normally on characteristic. In order to turn off the normally-on HEMT element, a negative power source for bringing the gate electrode to a negative potential is required, and the electric circuit becomes expensive. In addition, since the HEMT of the normally on characteristic has a 2DEG layer, the device always maintains the normally on state where the device is always on. Therefore, voltage must be applied to the device so that the power consumption in the standby state is large. It is difficult to use.

그래서, 종래의 기술에서는 노멀리 오프(normally off) 특성을 갖는 HEMT 소자에 대한 기술들이 제안되고 있으며, 그 중 한국공개특허 제10-2009-0029897호와 같이 HEMT 소자의 노멀리 오프 특성을 확보하기 위하여 게이트 하부면에 형성된 AlGaN층을 제거하는 리세스 구조의 HEMT 소자에 관한 방법 또는 한국공개특허 제10-2005-0087871호 같이 불소 플라즈마 처리 공정으로 2DEG층의 밀도를 최소화하는 것으로 HEMT 소자의 노멀리 오프 특성을 얻을 수 있는 방법들이 제시되고 있다. Therefore, in the prior art, techniques for HEMT devices having a normally off characteristic have been proposed, and among them, as shown in Korean Patent Publication No. 10-2009-0029897, to secure the normally off characteristics of an HEMT device. In order to minimize the density of the 2DEG layer by the method of the HEMT device of the recess structure to remove the AlGaN layer formed on the lower surface of the gate or the fluorine plasma treatment process, such as Korea Patent Publication No. 10-2005-0087871 Ways to achieve off characteristics have been proposed.

그러나, 상기의 한국공개특허 제10-2009-0029897호와 같이, HEMT 소자의 노멀리 오프 특성을 얻기 위하여 게이트 하단부의 AlGaN층을 식각하여 2DEG층을 제거하는 게이트 리세스 공정 기술은 미세한 AlGaN층의 식각이 요구되기 때문에 식각에 대한 어려움이 따르게 되고, 또한, 식각된 AlGaN층의 표면에 식각 데미지가 동반됨으로 표면 상태 밀도를 강화시키는 문제점이 따른다.However, as in the above-mentioned Korean Patent Publication No. 10-2009-0029897, the gate recess process technology of removing the 2DEG layer by etching the AlGaN layer at the lower end of the gate in order to obtain the normally off characteristic of the HEMT device is performed using a fine AlGaN layer. Since etching is required, there is a difficulty in etching, and there is also a problem that the surface state density is enhanced by etching damage accompanying the surface of the etched AlGaN layer.

또한, 상기의 한국공개특허 제10-2005-0087871호와 같이, 불소 플라즈마 처리 공정으로 2DEG층의 농도를 감소시키는 기술은 이온주입된 불소 이온의 확산으로 인한 2DEG층의 농도 조절에 어려움이 있게 되어 결과적으로 소자의 신뢰성, 재현성에서 문제점이 발생하게 된다. In addition, as described in Korean Patent Laid-Open No. 10-2005-0087871, the technique of reducing the concentration of the 2DEG layer by the fluorine plasma treatment process has difficulty in controlling the concentration of the 2DEG layer due to the diffusion of ion implanted fluorine ions. As a result, problems arise in the reliability and reproducibility of the device.

따라서, 당 기술분야에서는 상기와 같은 문제점이 발생하지 않으면서 HEMT 소자의 노멀리 오프 특성을 확보할 수 있는 새로운 방안이 요구되고 있다.
Therefore, there is a need in the art for a new way to secure the normally off characteristics of HEMT devices without the above problems.

본 발명은 게이트 전극 하단부에 p형 산화물층을 삽입하여 2DEG층을 공핍시킬 수 있는 노멀리 오프 특성의 고-전자 이동도 트랜지스터 소자 및 그 제조 방법을 제공함에 그 목적이 있다.It is an object of the present invention to provide a high-electron mobility transistor device having a normally-off characteristic capable of depleting a 2DEG layer by inserting a p-type oxide layer at a lower end of a gate electrode, and a method of manufacturing the same.

또한, 본 발명은 식각 데미지의 발생 없이 게이트 전극 하단부에 p형 반도체층을 삽입하여 2DEG층을 공핍시킬 수 있는 노멀리 오프 특성의 고-전자 이동도 트랜지스터 소자 및 그 제조 방법을 제공함에 그 다른 목적이 있다.
Another object of the present invention is to provide a high-electron mobility transistor device having a normally-off characteristic capable of depleting a 2DEG layer by inserting a p-type semiconductor layer at a lower end of a gate electrode without generating etch damage, and a method of manufacturing the same. There is this.

본 발명은, 기판; 상기 기판 상에 순차적으로 적층된 하부 반도체층과 상부 반도체층; 상기 상부 반도체층 상에 형성된 p형 산화층; 상기 p형 산화층 상에 형성된 게이트 전극; 및 상기 게이트 전극 양측에 형성된 소오스 전극과 드레인 전극;을 포함하는 고-전자 이동도 트랜지스터 소자를 제공한다.The present invention provides a semiconductor device comprising: a substrate; A lower semiconductor layer and an upper semiconductor layer sequentially stacked on the substrate; A p-type oxide layer formed on the upper semiconductor layer; A gate electrode formed on the p-type oxide layer; And a source electrode and a drain electrode formed at both sides of the gate electrode.

상기 기판과 상기 하부 반도체층 사이에 버퍼층이 더 포함되고, A buffer layer is further included between the substrate and the lower semiconductor layer.

상기 하부 반도체층은 i형 질화갈륨계 반도체층으로 형성되고, 상기 상부 반도체층은 알루미늄을 포함하는 i형 질화갈륨계 반도체층으로 형성되고, The lower semiconductor layer is formed of an i-type gallium nitride-based semiconductor layer, the upper semiconductor layer is formed of an i-type gallium nitride-based semiconductor layer containing aluminum,

상기 p형 산화층은 Zn, Mg, Ni, Cu, Ca, Cd, Sr, Ni 및 Si 중에서 선택된 어느 하나의 물질을 포함하는 산화물로 이루어지고, The p-type oxide layer is made of an oxide containing any one material selected from Zn, Mg, Ni, Cu, Ca, Cd, Sr, Ni and Si,

상기 p형 산화층은 Mg, N, B, As, Al, P 및 K 중에서 선택된 어느 하나의 불순물이 도핑되고, The p-type oxide layer is doped with any one of impurities selected from Mg, N, B, As, Al, P and K,

상기 p형 산화층 하부에는 i형 산화층 또는 i형 질화갈륨계 반도체층을 더 포함하고 And further comprising an i-type oxide layer or an i-type gallium nitride-based semiconductor layer under the p-type oxide layer.

상기 p형 산화층 하부에는 i형 산화물층 또는 i형 질화갈륨계 반도체층 중에서 선택된 하나의 층과 p형 산화층의 적층 구조를 더 포함하고, The lower portion of the p-type oxide layer further comprises a laminated structure of one layer selected from the i-type oxide layer or i-type gallium nitride-based semiconductor layer and the p-type oxide layer,

상기 p형 산화층은 상기 게이트 전극의 하부 영역에만 형성된다. The p-type oxide layer is formed only in the lower region of the gate electrode.

또한, 본 발명은 기판 상에 순차적으로 하부 반도체층과 상부 반도체층을 형성하는 단계; 상기 상부 반도체층 상에 소오스 전극 및 드레인 전극을 형성하는 단계; 및 상기 상부 반도체층의 게이트 전극 형성 영역 상에 p형 산화층과 게이트전극의 적층 구조를 형성하는 단계;를 포함하는 고-전자 이동도 트랜지스터 소자 제조 방법을 제공한다.In addition, the present invention comprises the steps of sequentially forming a lower semiconductor layer and an upper semiconductor layer on a substrate; Forming a source electrode and a drain electrode on the upper semiconductor layer; And forming a stacked structure of a p-type oxide layer and a gate electrode on the gate electrode formation region of the upper semiconductor layer.

상기 기판과 상기 하부 반도체층 사이에 버퍼층을 더 형성하고, A buffer layer is further formed between the substrate and the lower semiconductor layer,

상기 p형 산화층은 상기 게이트 전극의 하부 영역에만 형성하고, The p-type oxide layer is formed only in the lower region of the gate electrode,

상기 하부 반도체층은 i형 질화갈륨계 반도체층으로 형성하고, 상기 상부 반도체층은 알루미늄을 포함하는 i형 질화갈륨계 반도체층으로 형성하고, The lower semiconductor layer is formed of an i-type gallium nitride-based semiconductor layer, the upper semiconductor layer is formed of an i-type gallium nitride-based semiconductor layer containing aluminum,

상기 p형 산화층은 Zn, Mg, Ni, Cu, Ca, Cd, Sr, Ni 및 Si 중에서 선택된 어느 하나의 물질을 포함하는 산화물로 형성하고, The p-type oxide layer is formed of an oxide containing any one material selected from Zn, Mg, Ni, Cu, Ca, Cd, Sr, Ni and Si,

상기 p형 산화층은 Mg, N, B, As, Al, P 및 K 중에서 선택된 어느 하나의 불순물이 도핑되고, The p-type oxide layer is doped with any one of impurities selected from Mg, N, B, As, Al, P and K,

상기 p형 산화층 하부에 i형 산화층 또는 i형 질화갈륨층계 반도체층을 더 형성하고, An i-type oxide layer or an i-type gallium nitride layer-based semiconductor layer is further formed below the p-type oxide layer,

상기 p형 산화층 하부에 i형 산화물층 또는 i형 질화갈륨계 반도체층 중에서 선택된 하나의 층과 p형 산화층의 적층 구조를 더 형성하고, A stacked structure of one layer selected from an i-type oxide layer or an i-type gallium nitride based semiconductor layer and a p-type oxide layer is further formed below the p-type oxide layer.

상기 p형 산화층과 게이트 전극의 적층 구조를 형성하는 단계는, 상기 소오스 전극 및 드레인 전극을 포함하여 상기 상부 반도체층 상에 p형 산화층 형성 물질을 증착하는 단계; 상기 p형 산화층 형성 물질 상에 게이트 전극 형성 영역을 가리는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴에 의해 노출된 상기 p형 산화층 물질을 식각하여 상기 상부 반도체층의 게이트 전극 형성 영역 상에 p형 산화층을 형성하는 단계; 및 상기 p형 산화층 상에 게이트 전극을 형성하는 단계;를 포함하고, Forming the stacked structure of the p-type oxide layer and the gate electrode may include depositing a p-type oxide layer forming material on the upper semiconductor layer including the source electrode and the drain electrode; Forming a mask pattern covering the gate electrode formation region on the p-type oxide layer forming material; Etching the p-type oxide layer material exposed by the mask pattern to form a p-type oxide layer on the gate electrode formation region of the upper semiconductor layer; And forming a gate electrode on the p-type oxide layer.

상기 p형 산화층과 게이트 전극의 적층 구조를 형성하는 단계는, 상기 소오스 전극 및 드레인 전극을 포함하여 상기 상부 반도체층 상에 p 형 산화층 형성 물질을 증착하는 단계; 상기 p형 산화층 형성 물질 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극을 마스크로 사용하여 상기 p형 산화층 형성 물질을 식각해서 상기 상부 반도체층 상에 p형 산화층을 형성하는 단계;를 포함하고, Forming the stacked structure of the p-type oxide layer and the gate electrode may include depositing a p-type oxide layer forming material on the upper semiconductor layer including the source electrode and the drain electrode; Forming a gate electrode on the p-type oxide layer forming material; And etching the p-type oxide layer forming material using the gate electrode as a mask to form a p-type oxide layer on the upper semiconductor layer.

상기 p형 산화층 형성 물질의 식각은 습식 식각으로 수행한다.
The p-type oxide layer forming material is etched by wet etching.

본 발명은 게이트 전극 하단부에 p형 산화물층을 삽입하여 국소적으로 2DEG층을 공핍 시킴으로써, 게이트 전극에 바이어스 전압을 가하지 않은 상태에 있어서 소오스-드레인 전극 사이가 오프 상태가 되는 고-전자 이동도 트랜지스터를 노멀리 오프 상태로 구현할 수 있는 효과를 가진다. The present invention provides a high-electron mobility transistor in which the source-drain electrode is turned off in a state where a bias voltage is not applied to the gate electrode by inserting a p-type oxide layer at the bottom of the gate electrode to locally deplete the 2DEG layer. Has an effect that can be implemented in a normally off state.

또한, 본 발명은 HEMT 소자의 노멀리 오프 특성을 얻기 위하여 게이트 전극 하단부에 p형 반도체층을 형성시키는 공정시, 식각 공정으로 인해 발생할 수 있는 표면 데미지 현상을 방지할 수 있고, 이로 인해 식각 데미지에 인한 표면 상태 밀도 강화의 문제점을 방지할 수 있는 효과를 가진다.
In addition, in the process of forming a p-type semiconductor layer at the lower end of the gate electrode in order to obtain the normally off characteristics of the HEMT device, it is possible to prevent the surface damage that may occur due to the etching process, thereby preventing the etch damage It has an effect that can prevent the problem of surface state density enhancement caused.

도 1은 본 발명에 따른 HEMT 소자를 나타낸 도면.
도 2a 내지 도 2d는 본 발명에 따른 HEMT 소자의 제조 방법을 설명하기 위한 도면.
도 3a 내지 도 3d를 참조하여 본 발명에 따른 HEMT 소자의 다른 제조 방법을 설명하기 위한 도면.
도 4는 본 발명에 따른 다른 HEMT 소자를 나타낸 도면.1 shows a HEMT device in accordance with the present invention.
2a to 2d are views for explaining a manufacturing method of the HEMT device according to the present invention.
3A to 3D illustrate another method for manufacturing a HEMT device according to the present invention.
4 shows another HEMT device according to the invention.

이하, 첨부된 도면을 참조하여 고-전자 이동도 트랜지스터(HEMT) 소자 및 그 제조 방법에 대한 바람직한 실시의 예를 상세히 설명한다.Hereinafter, exemplary embodiments of a high-electron mobility transistor (HEMT) device and a method of manufacturing the same will be described in detail with reference to the accompanying drawings.

본 발명은 전력 전자 소자에 관한 것으로, 바람직하게는 GaN층과 AlGaN층이 순차 적층되어 헤테로 구조(hetero-structure)를 이루는 HEMT 소자에 관한 것으로, 게이트 전극 하부에 p형 산화층을 삽입하여 소자의 채널로 사용되는 2DEG층의 일부를 공핍시키는 노멀리-오프(normally-off) HEMT 소자를 제공한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power electronic device. Preferably, the present invention relates to a HEMT device in which a GaN layer and an AlGaN layer are sequentially stacked to form a hetero-structure. A p-type oxide layer is inserted below a gate electrode to form a channel of the device. It provides a normally-off HEMT device that depletes a portion of the 2DEG layer used as.

도 1은 본 발명에 따른 HEMT 소자를 나타낸 도면이다.1 is a view showing an HEMT device according to the present invention.

도 1을 참조하면, 상기 HEMT 소자는 기판(100) 상에 순차적으로 적층된 버퍼층(110), 하부 반도체층(120) 및 상부 반도체층(130)을 포함하며, 전극으로 게이트 전극(140G), 소오스 전극(140S) 및 드레인 전극(140D)이 형성되고, 상기 게이트 전극(140G)의 하부면, 즉, 상기 게이트 전극(140G)과 상부 반도체층(130)의 접합면에 p형 산화층(150P)이 형성된다. Referring to FIG. 1, the HEMT device includes a buffer layer 110, a lower semiconductor layer 120, and an upper semiconductor layer 130 sequentially stacked on a substrate 100, and include a gate electrode 140G as an electrode, A source electrode 140S and a drain electrode 140D are formed, and a p-type oxide layer 150P is formed on a lower surface of the gate electrode 140G, that is, a junction surface of the gate electrode 140G and the upper semiconductor layer 130. Is formed.

본 발명에서 상기 게이트 전극(140G) 하부에 p형 산화층(150P)을 형성하는 것은 HEMT 소자가 노멀리 오프 특성을 구현하기 위해서이다. In the present invention, the p-type oxide layer 150P is formed under the gate electrode 140G in order to implement a normally off characteristic of the HEMT device.

상기 하부 반도체층(120)은 i형(intrinsic-type) 질화갈륨계 반도체층으로 형성될 수 있으며, 바람직하게는, 고저항성 i형 GaN층으로 형성될 수 있다. 상기 상부 반도체층(130)은 상기 하부 반도체층(120)과 격자 상수가 다른 알루미늄을 포함하는 i형 질화갈륨계 반도체층으로 형성될 수 있으며, 바람직하게는, i형 AlGaN층으로 형성될 수 있다. 상기 하부 반도체층(120) 및 상부 반도체층(130)은 하부 반도체층 및 상부 반도체층 사이에 2DEG층을 생성할 수 있음 정도의 격자상수 차를 갖는 것이면, 상기 예시한 화합물 반도체층 외에 다른 화합물 반도체층이나 다른 물질층으로 형성될 수 있다.The lower semiconductor layer 120 may be formed of an intrinsic-type gallium nitride based semiconductor layer, and preferably, may be formed of a high resistance i-type GaN layer. The upper semiconductor layer 130 may be formed of an i-type gallium nitride-based semiconductor layer including aluminum having a different lattice constant from the lower semiconductor layer 120. Preferably, the upper semiconductor layer 130 may be formed of an i-type AlGaN layer. . If the lower semiconductor layer 120 and the upper semiconductor layer 130 have a lattice constant difference that is sufficient to generate a 2DEG layer between the lower semiconductor layer and the upper semiconductor layer, other compound semiconductors than the compound semiconductor layer illustrated above Layers or other material layers.

상기 하부 반도체층(120) 및 상부 반도체층(130) 사이의 격자상수 차이에 따라 하부 반도체층 및 상부 반도체층이 형성되는 과정에서 하부 반도체층과 접촉되는 상부 반도체층의 계면에 분극장(polarization)이 생성된다. 이러한 분극장에 의해 하부 반도체층의 계면에 높은 전자 이동도와 높은 캐리어 농도를 가지는 2DEG층이 형성된다. 상기 2DEG층은 소오스 전극과 드레인 전극 사이에서 전류가 흐를 수 있도록 하는 채널로서 적용하게 된다. Polarization at the interface of the upper semiconductor layer in contact with the lower semiconductor layer in the process of forming the lower semiconductor layer and the upper semiconductor layer according to the lattice constant difference between the lower semiconductor layer 120 and the upper semiconductor layer 130. Is generated. This polarization field forms a 2DEG layer having high electron mobility and high carrier concentration at the interface of the lower semiconductor layer. The 2DEG layer is applied as a channel for allowing a current to flow between the source electrode and the drain electrode.

상기 p형 산화층(150P)은 게이트 전극(140G) 아래에 존재하면서 상기 p형 산화층(150P) 아래에 형성된 2DEG층을 완전히 제거하거나 상기 2DEG층의 전자 농도를 감소시키는 역할을 하게 된다. 상기 p형 산화층(150P)을 통해서 전자가 이동하는 채널통로인 2DEG층을 적어도 부분적으로 불연속하게 만들 수 있게 된다. The p-type oxide layer 150P is present under the gate electrode 140G and serves to completely remove the 2DEG layer formed under the p-type oxide layer 150P or to reduce the electron concentration of the 2DEG layer. The 2DEG layer, which is a channel path through which electrons move through the p-type oxide layer 150P, can be at least partially discontinuous.

따라서, 소오스 전극(140S)과 드레인 전극(140D) 사이의 전류가 흐르는 채널 역할을 하는 2DEG층이 게이트 전극 하부에서는 끊어지게 되어 소오스 전극과 드레인 전극 사이에 전류가 흐를 수 없게 된다. 이 때문에 게이트 전극에 바이어스 전압을 가하지 않은 상태에 있어서 소오스-드레인 전극 사이가 오프(off) 상태가 되어, 고-전자 이동도 트랜지스터가 노멀리 오프 상태로 동작하게 되는 것이다.Therefore, the 2DEG layer, which serves as a channel through which the current flows between the source electrode 140S and the drain electrode 140D, is broken under the gate electrode, so that a current cannot flow between the source electrode and the drain electrode. For this reason, the source-drain electrodes are turned off in a state where a bias voltage is not applied to the gate electrode, so that the high-electron mobility transistor operates normally.

또한, 상기 소오스 전극(140S) 및 드레인 전극(140D) 영역에는 여전히 고농도의 2DEG층을 유지할 수 있어 저항을 최소화할 수 있게 되므로, 고출력 전자 소자를 형성시킬 수 있다.In addition, the source electrode 140S and the drain electrode 140D may still maintain a high concentration of 2DEG layers, thereby minimizing resistance, thereby forming a high output electronic device.

아울러, 본 발명은 HEMT 소자의 노멀리 오프 특성을 얻기 위하여 게이트 전극 하단부에 p형 반도체층을 형성시키는 공정시, 식각 공정으로 인해 AlGaN층에서 발생할 수 있는 표면 식각 데미지 현상을 방지할 수 있어, 이로 인해 식각 데미지에 인한 표면 상태 밀도 강화의 문제점을 방지할 수 있게 된다.In addition, the present invention can prevent the surface etching damage that may occur in the AlGaN layer due to the etching process in the process of forming the p-type semiconductor layer on the lower end of the gate electrode to obtain the normally off characteristics of the HEMT device, As a result, it is possible to prevent the problem of enhanced surface state density due to etching damage.

자세하게는, 종래의 기술에 따르면 HEMT 소자의 노멀리 오프(normally off) 특성을 얻기 위해서 다양한 방법들이 사용되고 있는데, 예를 들면, 게이트 하단부의 AlGaN층을 식각하는 게이트 리세스 공정이 사용되기도 하고, 반도체층에 불소 이온을 포함한 가스 플라즈마 처리 방법이 사용되기도 하였다. 그러나, 이러한 방법은 표면 상태 밀도를 강화시키게 되고, 이로 인하여 소자의 신뢰성 및 재현성의 문제점이 발생하게 된다. In detail, according to the related art, various methods are used to obtain the normally off characteristic of the HEMT device. For example, a gate recess process for etching an AlGaN layer at the bottom of the gate may be used, and a semiconductor may be used. A gas plasma treatment method containing fluorine ions in the layer was also used. However, this method enhances the surface state density, which causes a problem of reliability and reproducibility of the device.

그래서, 본 발명에서는 상기 발생되는 문제점을 개선하기 위하여 게이트 전극 하단부에 p형 반도체층을 삽입하여 2DEG층의 소정 영역을 공핍시키는 새로운 노멀리 오프 특성을 얻는 기술이 제안되었다. Therefore, in order to improve the above-mentioned problem, a technique of obtaining a new normally off characteristic of depleting a predetermined region of the 2DEG layer by inserting a p-type semiconductor layer at the bottom of the gate electrode has been proposed.

한편, 이러한 기술은 게이트 전극 하단부에 p형 GaN층 또는 p형 AlGaN층을 삽입하고, 상기 게이트 전극과 접하지 않는 부분의 p형 GaN층 또는 p형 AlGaN층을 식각하는 공정으로 2DEG층의 소정 영역을 공핍 상태로 만드는 것이 달성될 수 있다. On the other hand, such a technique is to insert a p-type GaN layer or a p-type AlGaN layer at the lower end of the gate electrode, and to etch the p-type GaN layer or p-type AlGaN layer of the portion not in contact with the gate electrode, a predetermined region of the 2DEG layer To depletion can be achieved.

그러나, 상기와 같은 방법은 식각 프로세스로 건식 식각을 수행하게 되는데, 상기 건식 식각시 AlGaN층의 표면에 식각 데미지로 인한 표면 상태 밀도 강화의 문제점이 발생하는 단점이 있다. 또한, p형 도펀트인 Mg의 메모리 효과로 인하여 재현성 및 신뢰성에서 문제가 발생할 수 있게 된다. However, the above method is to perform dry etching in the etching process, there is a disadvantage that the problem of the surface state density enhancement due to the etching damage on the surface of the AlGaN layer during the dry etching. In addition, the memory effect of the p-type dopant Mg may cause problems in reproducibility and reliability.

이에, 본 발명은 HEMT 소자에서 2DEG층의 소정 영역을 오프 상태로 만들기 위해서 게이트 전극 하단부에 p형 반도체층이 형성된 HEMT 소자를 제공하되, 식각 공정이 쉽고, 간단한 p형 산화층이 게이트 하단부에 형성된 HEMT 소자를 제공하는 것이다. 상기 게이트 전극 하단부에 형성되는 p형 산화층에 대한 식각 프로세스는 건식 식각이 아닌 습식 식각으로 진행되기 때문에, 상기 p형 산화층 부분에만 선택적으로 식각이 용이하게 수행될 뿐만 아니라, 건식 식각 프로세스에 인해 발생되었던 표면 식각 데미지 현상은 나타나지 않게 된다.Accordingly, the present invention provides a HEMT device in which a p-type semiconductor layer is formed at the lower end of the gate electrode in order to turn off a predetermined region of the 2DEG layer in the HEMT device, but the etching process is easy, and a simple p-type oxide layer is formed at the bottom of the gate. It is to provide an element. Since the etching process for the p-type oxide layer formed on the lower portion of the gate electrode proceeds by wet etching instead of dry etching, the etching process is not only easily performed selectively on the p-type oxide layer but also caused by the dry etching process. Surface etching damage will not appear.

다만, p형 산화층의 식각이 습식 식각에 한정되는 것은 아니고, 하부 구조의 데미지 발생을 억제하면서 p형 산화층을 반응성 건식 식각을 이용하여 식각하는 것도 가능하다. However, the etching of the p-type oxide layer is not limited to the wet etching, and it is also possible to etch the p-type oxide layer using reactive dry etching while suppressing the occurrence of damage to the underlying structure.

따라서, 본 발명은 식각 프로세스에 대한 악영향이 미치지 않으면서도 노멀리 오프 특성을 얻을 수 있는 HEMT 소자를 얻을 수 있게 된다.Accordingly, the present invention can obtain a HEMT device capable of obtaining normally off characteristics without adversely affecting an etching process.

상기 p형 산화층(150P)은 스퍼터링, PLD, MOCVD, MBE 및 ALD 중에서 선택된 어느 하나의 방법을 이용하여 불순물이 도핑된 Zn, Mg, Ni, Cu, Ca, Cd, Sr, Ni 및 Si 중에서 선택된 어느 하나의 물질을 포함하는 산화물로 형성되도록 하고, 불순물 도핑으로는 Mg, N, B, As, Al, P 및 K 중에서 선택된 어느 하나의 불순물을 사용하도록 한다.The p-type oxide layer 150P may be any one selected from Zn, Mg, Ni, Cu, Ca, Cd, Sr, Ni, and Si doped with impurities using any one selected from sputtering, PLD, MOCVD, MBE, and ALD. It is to be formed of an oxide containing a single material, and as the impurity doping is to use any one of the impurities selected from Mg, N, B, As, Al, P and K.

그리고, 상기 p형 산화층(150P)은 상기 게이트 전극의 하부 영역에만 형성되도록 하여 그 면적이 동일하거나 유사하도록 한다. 만약, 상기 p형 산화층이 상기 게이트 전극의 면적 보다 큰 면적으로 형성되는 경우라면 소자의 채널층 전체에 공핍 상태가 이루어지게 되면서 이로 인하여 소자의 온 커런트 ( on - current ) 하향 현상이 나타날 수 있게 되고, 상기 p형 산화층이 상기 게이트 전극의 면적 보다 너무 작은 면적으로 형성되는 경우에는 원하는 영역에서 2 DEG 층의 공핍 상태를 얻을 수 없게 되므로 이로 인하여 HEMT 소자의 노멀리 오프 특성 구현이 어렵게 될 수 있다.
In addition, the p-type oxide layer 150P is formed only in the lower region of the gate electrode so that the area thereof is the same or similar. If the p-type oxide layer on a current of, if the device is a depletion state throughout the channel layer of the device as be fulfilled because of this case is formed in a larger area than the area of the gate electrode to be able to receive a (on current) down phenomenon When the p-type oxide layer is formed to have an area too small than the area of the gate electrode, the depletion state of the 2 DEG layers cannot be obtained in a desired region, which is why the HEMT device is normally Off characteristics can be difficult to implement.

(( 실시예1Example 1 . 발명에 따른 . According to the invention HEMTHEMT 소자의 제조 방법) Device manufacturing method)

도 2a 내지 도 2d를 참조하여 본 발명에 따른 HEMT 소자의 제조 방법에 대해 자세히 설명하도록 한다. A method of manufacturing an HEMT device according to the present invention will be described in detail with reference to FIGS. 2A to 2D.

도 2a를 참조하면, Si, SiC 등과 같은 기판(100) 상에 계면 스트레스를 낮추기 위한 완충층으로 버퍼층(110)을 형성한 후, 상기 버퍼층(110) 상에 하부 반도체층(120) 및 상부 반도체층(130)을 적층으로 형성한다. Referring to FIG. 2A, after forming a buffer layer 110 as a buffer layer for lowering interfacial stress on a substrate 100 such as Si, SiC, etc., a lower semiconductor layer 120 and an upper semiconductor layer are formed on the buffer layer 110. 130 is formed by lamination.

상기 하부 반도체층(120)과 상부 반도체층(130)은 분극율이 다르고 밴드갭이 다른 반도체층으로 형성할 수 있다. 바람직하게, 상기 하부 반도체층(120)은 Ⅲ－Ⅴ족 화합물 재료 중에서 고저항성의 i형 GaN층으로 형성하고, 상기 상부 반도체층(130)은 알루미늄을 포함하는 질화갈륨계 물질인 i형 AlGaN층으로 형성하도록 한다. 상기 상부 반도체층(130)은 상기 하부 반도체층(120)과 밴드갭이 서로 다른 물질로 형성되어 헤테로 접합을 이루게 되고, 상기 상이한 밴드갭을 갖는 두 반도체 물질의 헤테로 접합에 의해 상기 하부 반도체층 부분에 2DEG층이 형성하게 된다. The lower semiconductor layer 120 and the upper semiconductor layer 130 may be formed as semiconductor layers having different polarization rates and different band gaps. Preferably, the lower semiconductor layer 120 is formed of a high resistance i-type GaN layer in the III-V compound material, and the upper semiconductor layer 130 is an i-type AlGaN layer which is a gallium nitride-based material including aluminum. To form. The upper semiconductor layer 130 is formed of a material having a different band gap from the lower semiconductor layer 120 to form a heterojunction. The lower semiconductor layer part is formed by heterojunction of two semiconductor materials having different band gaps. The 2DEG layer is formed on the substrate.

이어서, 상기 상부 반도체층(130) 상에 주어진 간격으로 이격된 소오스 전극(140S) 및 드레인 전극(140D)을 형성한다. 상기 소오스 전극(140S) 및 드레인 전극(140D)은 Ta/Ti/Al/Ni/Au 중에서 선택되는 어느 하나 이상의 금속을 사용하여 단층 또는 적층 구조로 형성할 수 있다.
Subsequently, the source electrode 140S and the drain electrode 140D are formed on the upper semiconductor layer 130 at a predetermined interval. The source electrode 140S and the drain electrode 140D may be formed in a single layer or a stacked structure using any one or more metals selected from Ta / Ti / Al / Ni / Au.

도 2b를 참조하면, 상기 소오스 전극(140S) 및 드레인 전극(140D)을 포함하여 상기 상부 반도체층(130) 상에 p형 산화층 형성 물질(150)을 증착한다. Referring to FIG. 2B, a p-type oxide layer forming material 150 is deposited on the upper semiconductor layer 130 including the source electrode 140S and the drain electrode 140D.

상기 p형 산화층 형성 물질(150)은 스퍼터(Sputter), PLD(Pulsed laser deposition), MOCVD(Metal-organic chemical vapor deposition), MBE(Molecular beam epitaxy) 및 ALD(Atomic Layer Deposition) 중 어느 하나의 방법을 이용하여 Zn, Mg, Ni, Cu, Ca, Cd, Sr, Ni 및 Si 중에서 선택된 어느 하나의 물질을 포함하는 산화물로 증착시키고, Mg, N, B, As, Al, P 및 K 중에서 선택된 어느 하나의 불순물을 도핑하여 형성하도록 한다.
The p-type oxide layer forming material 150 may be any one of sputtering, pulsed laser deposition (PLD), metal-organic chemical vapor deposition (MOCVD), molecular beam epitaxy (MBE), and atomic layer deposition (ALD). Using Zn, Mg, Ni, Cu, Ca, Cd, Sr, Ni and Si to deposit an oxide containing any one material selected from, and selected from Mg, N, B, As, Al, P and K It is formed by doping with one impurity.

도 2c를 참조하면, 상기 p형 산화층 형성 물질(150) 상에 게이트 전극 형성 영역을 가리는 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각마스크로 이용하여 상기 마스크 패턴에 의해 노출된 상기 p형 산화층 물질(150)을 식각하여 상기 상부 반도체층(130)의 게이트 전극 형성 영역 상에 p형 산화층(150P)을 형성한다. 후속 공정에서 상기 p형 산화층(150P) 상에는 게이트 전극이 형성된다. Referring to FIG. 2C, after forming a mask pattern covering the gate electrode formation region on the p-type oxide layer forming material 150, the p-type oxide layer exposed by the mask pattern is exposed using the mask pattern as an etch mask. The material 150 is etched to form the p-type oxide layer 150P on the gate electrode formation region of the upper semiconductor layer 130. In a subsequent process, a gate electrode is formed on the p-type oxide layer 150P.

여기서, 상기 p형 산화층(150P)의 형성으로 상기 하부 반도체층(120)과 상부 반도체층(130) 사이의 격자 상수 차이가 감소하게 되고 압전 효과가 사라지게 되면서 p형 산화층(150P) 하부 영역에만 국소적으로 2DEG층이 공핍 상태가 되고, 이러한 국소적인 2DEG층의 공핍에 의하여 2DEG층이 끊어지게 되어 소오스 전극과 드레인 전극 사이에 전류가 흐를 수 없게 된다. 이 때문에 게이트 전극에 바이어스 전압을 가하지 않은 상태에 있어서 소오스-드레인 전극 사이는 오프(off) 상태가 되어 HEMT 소자는 노멀리 오프 상태를 구현할 수 있게 된다.Here, the difference in lattice constant between the lower semiconductor layer 120 and the upper semiconductor layer 130 is reduced due to the formation of the p-type oxide layer 150P, and the piezoelectric effect disappears, and is localized only in the lower region of the p-type oxide layer 150P. As a result, the 2DEG layer is depleted, and the local 2DEG layer is broken by the depletion of the local 2DEG layer, so that a current cannot flow between the source electrode and the drain electrode. As a result, the source-drain electrodes are turned off in a state in which a bias voltage is not applied to the gate electrode, thereby allowing the HEMT device to implement a normally off state.

또한, 상기 p형 산화층(150P)을 형성하기 위한 p형 산화층 형성 물질의 식각 프로세스는 습식 식각 공정으로 진행되기 때문에 건식 식각 공정에 비해 간단하고 쉬운 공정 과정을 거치게 된다. 또한, 상기 p형 산화층 형성 물질의 식각 공정은 식각 선택비가 우수한 습식 식각으로 진행되기 때문에 종래의 건식 식각 공정에 의해 발생되었던 문제점, 즉, AlGaN층의 표면 식각 데미지 및 이로 인한 표면 상태 밀도 강화의 문제점을 야기시키지 않고 용이하게 p형 산화층 부분의 식각 공정을 수행할 수 있게 된다.
In addition, since the etching process of the p-type oxide layer forming material for forming the p-type oxide layer 150P is a wet etching process, the etching process is simpler and easier than the dry etching process. In addition, since the etching process of the p-type oxide layer forming material proceeds to wet etching having an excellent etching selectivity, the problem caused by the conventional dry etching process, namely, the surface etching damage of the AlGaN layer and the resulting surface state density enhancement It is possible to easily perform the etching process of the p-type oxide layer portion without causing.

도 2d를 참조하면, 상기 p형 산화층(150P) 상에 게이트 전극 물질을 증착한 후, 패터닝 공정을 수행하여 상기 상부 반도체층(130) 상에 p형 산화층(150P) 및 게이트 전극(140G)이 적층 구조로 형성된 HEMT 소자를 완성한다. 상기 게이트 전극(140G)의 물질로는 반도체 물질과 쇼트키 접촉을 이룰 수 있는 물질, 예를 들어, Ni, Pt, W, Pd, Cr, Cu, Au 등의 금속이 사용될 수 있다.Referring to FIG. 2D, after depositing a gate electrode material on the p-type oxide layer 150P, a patterning process is performed to form the p-type oxide layer 150P and the gate electrode 140G on the upper semiconductor layer 130. The HEMT element formed in the laminated structure is completed. As the material of the gate electrode 140G, a material capable of Schottky contact with a semiconductor material, for example, a metal such as Ni, Pt, W, Pd, Cr, Cu, Au, or the like may be used.

상기 게이트 전극(140G)과 p형 산화층(150P)은 동일한 면적으로 적층되어 형성하도록 한다. 바람직하게, 상기 p형 산화층(150P)이 상기 게이트 전극(140G)의 하부 영역에만 형성된 형태로 이루도록 상기 p형 산화층의 상부 영역에만 게이트 전극이 형성되도록 하여 그 면적이 동일하거나 유사하도록 한다. 만약, 상기 p형 산화층(150P)이 상기 게이트 전극(140G)의 면적 보다 큰 면적으로 형성하게 되면 소자의 채널층 전체에 공핍 상태가 형성되어 소자의 온-커런트(on-current) 하향 현상이 발생하게 되고, 상기 p형 산화층(150P)이 상기 게이트 전극(140G)의 면적 보다 너무 작은 면적으로 형성하게 되면 HEMT 소자의 노멀리 오프 특성의 구현이 어렵게 된다.
The gate electrode 140G and the p-type oxide layer 150P are stacked to form the same area. Preferably, the gate electrode is formed only in the upper region of the p-type oxide layer such that the p-type oxide layer 150P is formed only in the lower region of the gate electrode 140G so that the area thereof is the same or similar. If the p-type oxide layer 150P is formed to have an area larger than the area of the gate electrode 140G, a depletion state is formed in the entire channel layer of the device to generate an on-current downward phenomenon of the device. When the p-type oxide layer 150P is formed to have an area that is too small than the area of the gate electrode 140G, it is difficult to implement the normally off characteristic of the HEMT device.

(( 실시예2Example 2 . 본 발명에 따른 . According to the invention HEMTHEMT 소자의 다른 제조 방법) Other manufacturing method of device)

도 3a 내지 도 3d를 참조하여 본 발명에 따른 HEMT 소자의 다른 제조 방법을 설명하도록 한다. With reference to Figures 3a to 3d will be described another manufacturing method of the HEMT device according to the present invention.

도 3a를 참조하면, Si, SiC 등과 같은 기판(100) 상에 계면 스트레스를 낮추기 위한 완충층으로 버퍼층(110)을 형성한 후, 상기 버퍼층(110) 상에 하부 반도체층(120) 및 상부 반도체층(130)을 적층으로 형성한다.Referring to FIG. 3A, after forming a buffer layer 110 as a buffer layer for lowering interfacial stress on a substrate 100 such as Si, SiC, etc., a lower semiconductor layer 120 and an upper semiconductor layer are formed on the buffer layer 110. 130 is formed by lamination.

상기 하부 반도체층(120)과 상부 반도체층(130)은 분극율이 다르고 밴드갭이 다른 반도체층으로 형성할 수 있다. 상기 하부 반도체층(120)은 Ⅲ－Ⅴ족 화합물 재료 중에서 고저항성의 i형 GaN층으로 형성하고, 상기 상부 반도체층(130)은 알루미늄을 포함하는 질화갈륨계 물질인 i형 AlGaN층으로 형성하도록 한다.The lower semiconductor layer 120 and the upper semiconductor layer 130 may be formed as semiconductor layers having different polarization rates and different band gaps. The lower semiconductor layer 120 is formed of a high resistance i-type GaN layer in the III-V compound material, and the upper semiconductor layer 130 is formed of an i-type AlGaN layer, which is a gallium nitride-based material including aluminum. do.

상기 고저항성 반도체층인 하부 반도체층(120) 상에 밴드갭이 서로 다른 물질로 상부 반도체층(130)이 형성되어 헤테로 접합을 이루게 된다. 상기 상이한 밴드갭 에너지를 갖는 두 반도체 물질의 헤테로 접합에서 2DEG층이 형성하게 된다.The upper semiconductor layer 130 is formed of a material having a different band gap on the lower semiconductor layer 120, which is the high resistance semiconductor layer, thereby forming a heterojunction. At the heterojunction of two semiconductor materials having different bandgap energies, a 2DEG layer is formed.

이어서, 상기 상부 반도체층(130) 상에 주어진 간격으로 이격된 소오스 전극(140S) 및 드레인 전극(140D)을 형성한다. 상기 소오스 전극(140S) 및 드레인 전극(140D)은 Ta/Ti/Al/Ni/Au 중에서 선택되는 어느 하나 이상의 금속을 사용하여 단층 또는 적층 구조로 형성할 수 있다.
Subsequently, the source electrode 140S and the drain electrode 140D are formed on the upper semiconductor layer 130 at a predetermined interval. The source electrode 140S and the drain electrode 140D may be formed in a single layer or a stacked structure using any one or more metals selected from Ta / Ti / Al / Ni / Au.

도 3b를 참조하면, 상기 소오스 전극(140S) 및 드레인 전극(140D)을 포함하여 상기 상부 반도체층(130) 상에 p형 산화층 형성 물질(150)을 증착한다. Referring to FIG. 3B, a p-type oxide layer forming material 150 is deposited on the upper semiconductor layer 130 including the source electrode 140S and the drain electrode 140D.

상기 p형 산화층 형성 물질(150)은 스퍼터(Sputter), PLD(Pulsed laser deposition), MOCVD(Metal-organic chemical vapor deposition), MBE(Molecular beam epitaxy) 및 ALD(Atomic Layer Deposition) 중 어느 하나의 방법을 이용하여 Zn, Mg, Ni, Cu, Ca, Cd, Sr, Ni 및 Si 중에서 선택된 어느 하나의 물질을 포함하는 산화물로 증착시키고, Mg, N, B, As, Al, P 및 K 중에서 선택된 어느 하나의 불순물을 도핑하여 형성하도록 한다.
The p-type oxide layer forming material 150 may be any one of sputtering, pulsed laser deposition (PLD), metal-organic chemical vapor deposition (MOCVD), molecular beam epitaxy (MBE), and atomic layer deposition (ALD). Using Zn, Mg, Ni, Cu, Ca, Cd, Sr, Ni and Si to deposit an oxide containing any one material selected from, and selected from Mg, N, B, As, Al, P and K It is formed by doping with one impurity.

도 3c를 참조하면, 상기 p형 산화층 형성 물질(150) 상에 게이트 전극 물질을 증착한 후, 패터닝 공정을 수행하여 게이트 전극 형성 영역에 게이트 전극(140G)을 형성한다. 상기 게이트 전극(140G)의 물질로는 반도체 물질과 쇼트키 접촉을 이룰 수 있는 물질, 예를 들어, Ni, Pt, W, Pd, Cr, Cu, Au 등의 금속이 사용될 수 있다.
Referring to FIG. 3C, after depositing a gate electrode material on the p-type oxide layer forming material 150, a patterning process is performed to form the gate electrode 140G in the gate electrode formation region. As the material of the gate electrode 140G, a material capable of Schottky contact with a semiconductor material, for example, a metal such as Ni, Pt, W, Pd, Cr, Cu, Au, or the like may be used.

도 3d를 참조하면, 상기 게이트 전극(140G)을 식각 마스크로 사용하여 상기 p형 산화층 형성 물질을 식각해서 상기 상부 반도체층(130) 상에 p형 산화층 (150P)및 게이트 전극(140G)이 적층으로 형성된 HEMT 소자를 완성한다.Referring to FIG. 3D, the p-type oxide layer forming material is etched using the gate electrode 140G as an etching mask, and the p-type oxide layer 150P and the gate electrode 140G are stacked on the upper semiconductor layer 130. Complete the HEMT element formed.

여기서, 상기 p형 산화층의 형성 물질(150)에 대한 식각 프로세스는 식각 선택비가 우수한 습식 식각 공정으로 진행되기 때문에 건식 식각 공정에 비해 간단하고 쉬운 공정 과정을 거치게 된다. 또한, 종래의 건식 식각 공정에 의해 발생되었던 문제점, 즉, AlGaN층의 표면 식각 데미지 및 이로 인한 표면 상태 밀도 강화의 문제점을 야기시키지 않고 용이하게 p형 산화층 부분의 식각 공정을 수행할 수 있게 된다.Here, since the etching process for the material 150 of the p-type oxide layer proceeds to a wet etching process having an excellent etching selectivity, the etching process is simpler and easier than the dry etching process. In addition, the etching process of the p-type oxide layer portion can be easily performed without causing a problem caused by the conventional dry etching process, that is, a problem of surface etching damage of the AlGaN layer and consequent enhancement of surface state density.

아울러, 상기 p형 산화층을 형성하기 위한 식각 공정시 별도의 식각 마스크를 사용하지 않고, 상기 p형 산화층 상에 형성되어 있는 게이트 전극을 식각 마스크로 사용하기 때문에 자기-정렬 식각 방법이 제공되므로, 이로 인해 상기 p형 산화층이 게이트 전극 하부 영역에만 자연적으로 형성하게 되어 식각의 용이함, 공정의 단순화 및 제조 비용 절감의 효과를 얻을 수 있게 된다.
In addition, since the gate electrode formed on the p-type oxide layer is used as an etch mask in the etching process for forming the p-type oxide layer, a self-aligned etching method is provided. As a result, the p-type oxide layer is naturally formed only in the lower region of the gate electrode, thereby facilitating etching, simplifying the process, and reducing manufacturing cost.

도 4a 내지 도 4c는 본 발명의 따른 다른 HEMT 소자의 구조를 나타낸 도면으로서, 도 4a 내지 도 4c에 나타낸 바와 같이, 본 발명의 따른 다른 HEMT 소자는 도 1에서 설명된 HEMT 소자의 구조와 동일한 구조로 형성되지만, p형 산화층(150P)과 상부 반도체층(130) 사이에 또 다른 반도체층인 i형 산화층 또는 i형 질화갈륨계 반도체층이 더 형성된 구조를 포함하게 된다. 4A to 4C are diagrams illustrating the structure of another HEMT device according to the present invention. As shown in FIGS. 4A to 4C, another HEMT device according to the present invention has the same structure as the HEMT device described with reference to FIG. 1. Although it is formed as, the semiconductor device includes a structure in which an i-type oxide layer or an i-type gallium nitride-based semiconductor layer, which is another semiconductor layer, is further formed between the p-type oxide layer 150P and the upper semiconductor layer 130.

자세하게는, 도 4a와 같이 상기 p형 산화층(150P) 하부에 i형 산화층(i-oxide)이 더 형성되거나, 도 4b와 같이 상기 p형 산화층(150P) 하부에 i형 GaN층(i-GaN)이 더 형성된 HEMT 소자를 제공할 수 있다. 또한, 도 4c와 같이 상기 p형 산화층(150P) 하부에 i형 산화물층(i-oxide) 또는 i형 GaN층(i-GaN) 중에서 선택된 어느 하나의 층과 p형 산화층(150P)의 적층 구조가 더 형성된 HEMT 소자를 제공할 수 있다. In detail, an i-type oxide layer (i-oxide) is further formed below the p-type oxide layer 150P as shown in FIG. 4A, or an i-type GaN layer (i-GaN) below the p-type oxide layer 150P as shown in FIG. 4B. It is possible to provide an HEMT device further formed. In addition, as shown in FIG. 4C, a stacked structure of any one layer selected from an i-oxide layer or an i-type GaN layer (i-GaN) and the p-type oxide layer 150P is disposed below the p-type oxide layer 150P. It is possible to provide a HEMT device further formed.

이와 같이, 상기 p형 산화층(150P) 하부에 i형 산화층 또는 i형 질화갈륨계 반도체층이 더 형성된 구조의 HEMT 소자를 제조함에 따라 p형 산화층(150P)과 AlGaN 물질인 상부 반도체층(130) 간의 밴드 정렬(band-align) 형태를 구현할 수 있게 된다.
As such, as the HEMT device having a structure in which an i-type oxide layer or an i-type gallium nitride based semiconductor layer is further formed below the p-type oxide layer 150P is manufactured, the upper semiconductor layer 130 made of the p-type oxide layer 150P and an AlGaN material is formed. It is possible to implement a band-aligned form.

이상에서 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 본 발명이 속하는 분야에서 통상의 지식을 경은 기재된 청구범위 내에 있게 된다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but many variations and modifications may be made without departing from the spirit and scope of the invention. The scope of which is set forth in the appended claims.

100: 기판 110: 버퍼층
120: 하부 반도체층 130: 상부 반도체층
140S: 소오스 전극 140D: 드레인 전극
140G: 게이트 전극 150: p형 산화층 형성 물질
150P: p형 산화층100: substrate 110: buffer layer
120: lower semiconductor layer 130: upper semiconductor layer
140S: source electrode 140D: drain electrode
140G: gate electrode 150: p-type oxide layer forming material
150P: p-type oxide layer

Claims (19)

기판;
상기 기판 상에 순차적으로 적층된 하부 반도체층과 상부 반도체층;
상기 상부 반도체층 상에 형성된 p형 산화층;
상기 p형 산화층 상에 형성된 게이트 전극; 및
상기 게이트 전극 양측에 형성된 소오스 전극과 드레인 전극을 포함하며,
상기 p형 산화층 하부에는 i형 산화층 또는 i형 질화갈륨계 반도체층을 더 포함하는 것을 특징으로 하는 고-전자 이동도 트랜지스터 소자.
Board;
A lower semiconductor layer and an upper semiconductor layer sequentially stacked on the substrate;
A p-type oxide layer formed on the upper semiconductor layer;
A gate electrode formed on the p-type oxide layer; And
A source electrode and a drain electrode formed on both sides of the gate electrode,
And an i-type oxide layer or an i-type gallium nitride-based semiconductor layer further below the p-type oxide layer.
기판;
상기 기판 상에 순차적으로 적층된 하부 반도체층과 상부 반도체층;
상기 상부 반도체층 상에 형성된 p형 산화층;
상기 p형 산화층 상에 형성된 게이트 전극; 및
상기 게이트 전극 양측에 형성된 소오스 전극과 드레인 전극을 포함하며,
상기 p형 산화층 하부에는 i형 산화물층 또는 i형 질화갈륨계 반도체층 중에서 선택된 하나의 층과 p형 산화층의 적층 구조를 더 포함하는 것을 특징으로 하는 고-전자 이동도 트랜지스터 소자.
Board;
A lower semiconductor layer and an upper semiconductor layer sequentially stacked on the substrate;
A p-type oxide layer formed on the upper semiconductor layer;
A gate electrode formed on the p-type oxide layer; And
A source electrode and a drain electrode formed on both sides of the gate electrode,
And a lamination structure of one layer selected from an i-type oxide layer or an i-type gallium nitride-based semiconductor layer and a p-type oxide layer under the p-type oxide layer.
제 1 항 또는 제 2 항에 있어서,
상기 하부 반도체층은 i형 질화갈륨계 반도체층으로 형성되고, 상기 상부 반도체층은 알루미늄을 포함하는 i형 질화갈륨계 반도체층으로 형성된 고-전자 이동도 트랜지스터 소자.
3. The method according to claim 1 or 2,
And the lower semiconductor layer is formed of an i-type gallium nitride based semiconductor layer, and the upper semiconductor layer is formed of an i-type gallium nitride based semiconductor layer including aluminum.
제 1 항 또는 제 2 항에 있어서,
상기 p형 산화층은 Zn, Mg, Ni, Cu, Ca, Cd, Sr, Ni 및 Si 중에서 선택된 어느 하나의 물질을 포함하는 산화물로 이루어진 고-전자 이동도 트랜지스터 소자.
3. The method according to claim 1 or 2,
The p-type oxide layer is a high-electron mobility transistor device consisting of an oxide containing any one material selected from Zn, Mg, Ni, Cu, Ca, Cd, Sr, Ni and Si.
제 4 항에 있어서,
상기 p형 산화층은 Mg, N, B, As, Al, P 및 K 중에서 선택된 어느 하나의 불순물이 도핑된 고-전자 이동도 트랜지스터 소자.
5. The method of claim 4,
The p-type oxide layer is a high-electron mobility transistor device doped with any one selected from Mg, N, B, As, Al, P and K.
삭제delete 삭제delete 제 1 항 또는 제 2 항에 있어서,
상기 p형 산화층은 상기 게이트 전극의 하부 영역에만 형성된 고-전자 이동도 트랜지스터 소자.
3. The method according to claim 1 or 2,
And the p-type oxide layer is formed only in a lower region of the gate electrode.
기판 상에 순차적으로 하부 반도체층과 상부 반도체층을 형성하는 단계;
상기 상부 반도체층 상에 소오스 전극 및 드레인 전극을 형성하는 단계; 및
상기 상부 반도체층의 게이트 전극 형성 영역 상에 p형 산화층과 게이트전극의 적층 구조를 형성하는 단계;를 포함하며,
상기 p형 산화층 하부에 i형 산화층 또는 i형 질화갈륨층계 반도체층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고-전자 이동도 트랜지스터 소자 제조 방법.
Sequentially forming a lower semiconductor layer and an upper semiconductor layer on the substrate;
Forming a source electrode and a drain electrode on the upper semiconductor layer; And
And forming a stacked structure of a p-type oxide layer and a gate electrode on the gate electrode formation region of the upper semiconductor layer.
And forming an i-type oxide layer or an i-type gallium nitride layer-based semiconductor layer under the p-type oxide layer.
기판 상에 순차적으로 하부 반도체층과 상부 반도체층을 형성하는 단계;
상기 상부 반도체층 상에 소오스 전극 및 드레인 전극을 형성하는 단계; 및
상기 상부 반도체층의 게이트 전극 형성 영역 상에 p형 산화층과 게이트전극의 적층 구조를 형성하는 단계;를 포함하며,
상기 p형 산화층 하부에 i형 산화물층 또는 i형 질화갈륨계 반도체층 중에서 선택된 하나의 층과 p형 산화층의 적층 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 고-전자 이동도 트랜지스터 소자 제조 방법.
Sequentially forming a lower semiconductor layer and an upper semiconductor layer on the substrate;
Forming a source electrode and a drain electrode on the upper semiconductor layer; And
And forming a stacked structure of a p-type oxide layer and a gate electrode on the gate electrode formation region of the upper semiconductor layer.
Fabrication of a high-electron mobility transistor device further comprising the step of forming a stacked structure of one layer selected from an i-type oxide layer or an i-type gallium nitride-based semiconductor layer and the p-type oxide layer below the p-type oxide layer Way.
제 9 항 또는 제 10 항에 있어서,
상기 p형 산화층은 상기 게이트 전극의 하부 영역에만 형성하는 고-전자 이동도 트랜지스터 소자 제조 방법.
11. The method according to claim 9 or 10,
And forming the p-type oxide layer only in a lower region of the gate electrode.
제 9 항 또는 제 10 항에 있어서,
상기 하부 반도체층은 i형 질화갈륨계 반도체층으로 형성하고, 상기 상부 반도체층은 알루미늄을 포함하는 i형 질화갈륨계 반도체층으로 형성하는 고-전자 이동도 트랜지스터 소자 제조 방법.
11. The method according to claim 9 or 10,
The lower semiconductor layer is formed of an i-type gallium nitride-based semiconductor layer, and the upper semiconductor layer is formed of an i-type gallium nitride-based semiconductor layer containing aluminum.
제 9 항 또는 제 10 항에 있어서,
상기 p형 산화층은 Zn, Mg, Ni, Cu, Ca, Cd, Sr, Ni 및 Si 중에서 선택된 어느 하나의 물질을 포함하는 산화물로 형성하는 고-전자 이동도 트랜지스터 소자 제조 방법.
11. The method according to claim 9 or 10,
The p-type oxide layer is Zn, Mg, Ni, Cu, Ca, Cd, Sr, Ni and Si is a high-electron mobility transistor device manufacturing method of forming a material containing any one material selected from Si.
제 13 항에 있어서,
상기 p형 산화층은 Mg, N, B, As, Al, P 및 K 중에서 선택된 어느 하나의 불순물이 도핑된 고-전자 이동도 트랜지스터 소자 제조 방법.
The method of claim 13,
The p-type oxide layer is a method of manufacturing a high-electron mobility transistor device is doped with any one of the impurities selected from Mg, N, B, As, Al, P and K.
삭제delete 삭제delete 제 9 항 또는 제 10 항에 있어서,
상기 p형 산화층과 게이트 전극의 적층 구조를 형성하는 단계는,
상기 소오스 전극 및 드레인 전극을 포함하여 상기 상부 반도체층 상에 p형 산화층 형성 물질을 증착하는 단계;
상기 p형 산화층 형성 물질 상에 게이트 전극 형성 영역을 가리는 마스크 패턴을 형성하는 단계;
상기 마스크 패턴에 의해 노출된 상기 p형 산화층 물질을 식각하여 상기 상부 반도체층의 게이트 전극 형성 영역 상에 p형 산화층을 형성하는 단계; 및
상기 p형 산화층 상에 게이트 전극을 형성하는 단계;를 포함하는 고-전자 이동도 트랜지스터 소자 제조 방법.
11. The method according to claim 9 or 10,
Forming the stacked structure of the p-type oxide layer and the gate electrode,
Depositing a p-type oxide layer forming material on the upper semiconductor layer including the source electrode and the drain electrode;
Forming a mask pattern covering the gate electrode formation region on the p-type oxide layer forming material;
Etching the p-type oxide layer material exposed by the mask pattern to form a p-type oxide layer on the gate electrode formation region of the upper semiconductor layer; And
And forming a gate electrode on the p-type oxide layer.
제 9 항 또는 제 10 항에 있어서,
상기 p형 산화층과 게이트 전극의 적층 구조를 형성하는 단계는,
상기 소오스 전극 및 드레인 전극을 포함하여 상기 상부 반도체층 상에 p 형 산화층 형성 물질을 증착하는 단계;
상기 p형 산화층 형성 물질 상에 게이트 전극을 형성하는 단계; 및
상기 게이트 전극을 마스크로 사용하여 상기 p형 산화층 형성 물질을 식각해서 상기 상부 반도체층 상에 p형 산화층을 형성하는 단계;를 포함하는 고-전자 이동도 트랜지스터 소자 제조 방법.
11. The method according to claim 9 or 10,
Forming the stacked structure of the p-type oxide layer and the gate electrode,
Depositing a p-type oxide layer forming material on the upper semiconductor layer including the source electrode and the drain electrode;
Forming a gate electrode on the p-type oxide layer forming material; And
And etching the p-type oxide layer forming material using the gate electrode as a mask to form a p-type oxide layer on the upper semiconductor layer.
삭제delete
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