KR101299699B1 - 박막 트랜지스터 및 이를 이용한 평판표시패널과 그제조방법 - Google Patents
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Abstract
본 발명은 나노 와이어로 구성된 채널을 갖는 박막 트랜지스터와 이를 이용한 평판표시패널 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터는, 기판상에 형성된 게이트 전극; 게이트 전극을 덮는 동시에 채널 영역에 대응하여 정렬 홈이 형성된 게이트 절연막; 정렬 홈에 자가 정렬되어 채널을 형성하는 나노 와이어; 및 게이트 절연막 상에 형성되며 채널을 사이에 두고 상호 대향하는 소스전극 및 드레인 전극을 포함하여 구성된 것을 특징으로 한다.
Description
도 1은 일반적인 액정표시장치를 나타내는 사시도.
도 2는 액정표시장치를 구성하는 평판표시패널을 도시한 평면도.
도 3은 도 2에서 I-I'선을 따라 절취한 평판표시패널의 단면도.
도 4는 종래의 나노 와이어가 적용된 평판표시패널의 평면도.
도 5a 및 도 5b는 종래의 나노 와이어가 적용된 평판표시패널의 접촉면적 및 에어갭의 발생을 설명하기 위한 도면.
도 6은 본 발명에 따른 평판표시패널의 평면도.
도 7은 도 6에서 I-I'선을 따라 절취한 평판표시패널의 단면도.
도 8은 본 발명에 따른 나노 와이어가 적용된 박막 트랜지스터의 단면도.
도 9a 및 도 9b는 본 발명에 따른 나노 와이어의 정렬 방식을 설명하기 위한 도면.
도 10은 본 발명에 따른 열처리를 통해 나노 와이어의 접촉면적을 증가시키는 과정을 설명하기 위한 도면.
도 11a 내지 도 11i는 본 발명에 따른 박막 트랜지스터 및 평판표시패널의 제조 공정도.
<도면의 주요 부분에 대한 부호의 설명>
101,201 : 기판 102,203 : 게이트 라인
105,205 : 게이트 절연막 107,207 : 데이터 라인
109,209 : 보호막 111,211 : 콘택홀
T : 박막 트랜지스터 113,213 : 화소전극
115,215 : 게이트 전극 117,217 : 소스전극
119,219 : 드레인 전극 121 : 활성층
123 : 오믹 접촉층 125,225 : 나노 와이어
본 발명은 나노 와이어로 구성된 채널을 갖는 박막 트랜지스터와 이를 이용한 평판표시패널 및 그 제조방법에 관한 것이다.
최근의 정보화 사회에서 표시소자는 시각정보 전달매체로서 그 중요성이 어느 때보다 강조되고 있다. 현재 주류를 이루고 있는 음극선관(Cathode Ray Tube) 또는 브라운관은 무게와 부피가 큰 문제점이 있다.
평판표시소자에는 액정표시소자(Liquid Crystal Display : LCD), 전계 방출 표시소자(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 전계발광소자(Electroluminescence : EL) 등이 있고 이들 대부분이 실용화되어 시판되고 있다.
액정표시소자는 전자제품의 경박단소 추세를 만족할 수 있고 양산성이 향상되고 있어 많은 응용분야에서 음극선관을 빠른 속도로 대체하고 있다.
특히, 박막트랜지스터(Thin Film Transistor : 이하, "TFT"라 한다)를 이용하여 액정셀을 구동하는 액티브 매트릭스 타입의 액정표시소자는 화질이 우수하고 소비전력이 낮은 장점이 있으며, 최근의 양산기술 확보와 연구개발의 성과로 대형화와 고해상도화로 급속히 발전하고 있다.
이러한 액티브 매트릭스 타입의 액정표시소자는, 도 1에 도시된 바와 같이, 액정층(70)을 사이에 두고 컬러필터 기판(50)과 TFT 어레이 기판(100)이 합착된다. 도 1에 도시된 액정표시소자는 전체 유효화면의 일부를 나타낸 것이다.
컬러필터 기판(50)에는 상부 유리기판(52)의 배면 상에 컬러필터(53) 및 공통전극(54)이 형성된다. 상부 유리기판(52)의 전면 상에는 편광판(51)이 부착된다. 여기서, 컬러필터(53)는 적(R), 녹(G) 및 청(B) 색의 컬러필터층이 배치되어 특정 파장대역의 빛을 투과시킴으로써 컬러표시를 가능하게 한다. 인접한 색의 컬러필터들(53) 사이에는 도시하지 않은 블랙 매트릭스(Black Matrix)가 형성된다.
박막 트랜지스터 기판(100)은, 도 2 및 도 3에 도시된 바와 같이, 기판(101)상에 형성되는 게이트 라인(103), 게이트 절연막(105)을 사이에 두고 게이트 라인(103)과 교차하여 화소영역을 정의하는 데이터 라인(107), 그 교차부마다 형성된 박막 트랜지스터(T), 게이트 절연막(105) 상에 형성된 박막 트랜지스터(T)를 덮는 보호막(109) 및 보호막(109)을 관통하는 콘택홀(111)을 통해 박막 트랜지스터(T)에 접속된 화소 전극(113)을 구비한다.
박막 트랜지스터(T)는 게이트 라인(103)의 게이트 신호에 응답하여 데이터 라인(107)의 화소 신호를 화소 전극(113)에 충전시키는 역할을 수행하는 것으로서, 게이트 라인(103)에 접속된 게이트 전극(115), 데이터 라인(107)에 접속된 소스 전극(117), 채널을 사이에 두고 소스전극(117)과 대향하는 동시에 보호막(109)을 관통하는 콘택홀(111)을 통해 화소전극(113)에 접속된 드레인 전극(119)을 구비한다.
이때, 박막 트랜지스터(T)는 소스전극(117) 및 드레인 전극(119)과의 오믹 접촉을 위한 오믹 접촉층(121)과, 게이트 절연막(105)을 사이에 두고 게이트 전극(115)과 중첩되는 동시에 소스 전극(117)과 드레인 전극(119) 사이에 채널을 형성하는 활성층(123)을 포함하여 구성된 반도체 패턴을 더 구비한다.
종래, 상술한 바와 같이 구성된 박막 트랜지스터(T)는 상기 활성층(123) 및 오믹 접촉층(121)을 형성하기 위해서는 포토레지스트 도포, 현상 및 에칭 등 그 제조공정이 복잡하다는 문제점이 있었다.
또한, 박막 트랜지스터(T)의 채널을 형성하는 활성층은 전기 전도성이 양호하지 못한 아몰퍼스 실리콘(a-Si)으로 구성됨에 따라, 채널을 통한 전자 및 정공의 이동도가 낮아 대면적의 액정표시장치에는 적합하지 않다는 문제점이 있었다.
상술한 바와 같은 문제점을 해소하기 위한 방안으로, 도 4에 도시된 바와 같이, 박막 트랜지스터(T)의 소스전극(117) 및 드레인 전극(119) 사이에 채널을 형성 하는 활성층(123)을 전기 전도성이 우수한 나노 와이어(125)를 이용하여 형성하였다.
즉, 기판(101)상에 PECVD 등의 증착공정을 통해 형성된 게이트 절연막(105) 상에 소스전극(117) 및 드레인 전극(119)을 형성한 후, 잉크젯, 스핀코팅, 딥코팅, 슬릿코팅 등의 용액 코팅법을 사용하여 나노 와이어(125)가 함유된 용액을 채널영역에 형성된 게이트 절연막(105) 상에 분산시킴으로써 채널을 구성하는 활성층(123)을 형성하였다.
그러나, 상술한 바와 같이 용액 코팅법을 이용하여 활성층(123)을 구성하는 나노 와이어(125)가 함유된 용액을 게이트 절연막(105) 상에 분산시키는 경우, 도 5a 및 도 5b에 도시된 바와 같이, 게이트 절연막(105) 및 나노 와이어(125)에 각각 형성된 표면 거칠기(RMS)로 인하여 접촉면적이 좁아질 뿐만 아니라 미세한 공기층(air space)(127)이 형성됨에 따라 게이트 절연막(105)의 유전율이 열화됨으로써 나노 와이어(125)를 통한 전자 이동도가 현저히 낮아진다는 문제점이 있었다.
상술한 바와 같은 문제점을 해소하기 위해, 본 발명의 목적은 채널을 형성하는 나노 와이어의 접촉 특성을 향상시킬 수 있는 박막 트랜지스터 및 이를 이용한 평판표시패널의 제조방법을 제공하는 데 있다.
또한, 본 발명은 채널을 형성하는 나노와이어의 접촉 특성을 향상시킴으로써, 채널을 통한 전자 이동도를 증가시킬 수 있는 박막 트랜지스터 및 이를 이용한 평팬표시패널의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터는 기판상에 형성된 게이트 전극; 게이트 전극을 덮는 동시에 채널 영역에 대응하여 정렬 홈이 형성된 게이트 절연막; 정렬 홈에 자가 정렬되어 채널을 형성하는 나노 와이어; 및 게이트 절연막 상에 형성되며 채널을 사이에 두고 상호 대향하는 소스전극 및 드레인 전극을 포함하여 구성된 것을 특징으로 한다.
여기서, 본 발명에 따른 게이트 절연막은 산화 실리콘 또는 고 유전율을 갖는 질화 실리콘 중 어느 하나로 구성된 것을 특징으로 한다.
본 발명에 따른 정렬 홈은 나노 임프린트 방식 또는 자가배열물질(SAM : Self-Assembled Monolayer)을 이용한 표면 처리를 통해 형성되는 것을 특징으로 한다.
본 발명에 따른 소스전극 및 드레인 전극은 채널을 형성하는 나노 와이어와 일부 중첩되도록 형성된 것을 특징으로 한다.
본 발명에 따른 평판표시패널은, 기판상에 형성되는 게이트 라인; 채널 영역에 정렬 홈이 형성된 게이트 절연막; 게이트 절연막을 사이에 두고 게이트 라인과 교차 형성되는 데이터 라인; 게이트 라인 및 상기 데이터 라인의 교차영역에 형성되며 나노 와이어로 구성된 채널이 형성된 박막 트랜지스터; 박막 트랜지스터를 덮는 동시에 콘택홀이 형성된 보호막; 및 콘택홀을 통해 박막 트랜지스터와 접속되는 화소전극을 포함하여 구성된 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터의 제조방법은, 기판상에 게이트 전극을 형성하는 단계; 게이트 전극을 덮는 동시에 채널 영역에 대응하여 정렬 홈이 형성된 게이트 절연막을 형성하는 단계; 정렬 홈에 나노 와이어를 자가 정렬시켜 채널을 형성하는 단계; 및 게이트 절연막 상에 채널을 사이에 두고 상호 대향하는 소스전극 및 드레인 전극을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
여기서, 본 발명에 따른 게이트 절연막을 형성하는 단계는, 기판상에 게이트 절연 물질을 전면 도포하는 단계; 게이트 절연물질에 대한 예비 경화를 수행하여 에어로 겔(aerogel) 상태의 게이트 절연막을 형성하는 단계; 및 에어로 겔(aerogel) 상태의 게이트 절연막을 소정의 프린트 공정을 통해 패터닝 하여 정렬 홈을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명에 따른 채널을 형성하는 단계는, 게이트 절연막 상에 나노 와이어를 함유하는 용액을 코팅하는 단계; 게이트 절연막의 정렬 홈 내부에 상기 나노 와이어를 자가 정렬시키는 단계; 게이트 절연막에 대한 고온 열처리를 통해 게이트 절연막을 수축시키는 단계; 및 게이트 절연막의 수축을 통해 나노 와이어를 정렬 홈의 내부에 고정시켜 접촉면적을 증가시키는 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명에 따른 평판표시패널의 제조방법은, 기판상에 게이트 라인, 상기 게이트 라인에 접속되는 게이트 전극을 포함하여 구성된 제 1 도전성 패턴을 형성하는 단계; 제 1 도전성 패턴이 형성된 기판상에 채널 영역에 정렬 홈이 형성된 게이 트 절연막을 형성하는 단계; 게이트 절연막에 형성된 정렬 홈에 나노 와이어를 자가 정렬시켜 채널을 형성하는 단계; 게이트 절연막을 사이에 두고 게이트 라인과 교차 형성된 데이터 라인, 상기 데이터 라인에 접속되는 소스전극 및 채널을 사이에 두고 소스전극과 대향되는 드레인 전극으로 구성된 제 2 도전성 패턴을 형성하는 단계; 제 2 도전성 패턴을 덮는 동시에 드레인 전극을 노출시키는 콘택홀을 갖는 보호막을 형성하는 단계; 및 콘택홀을 통해 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 첨부도면을 참조하여 본 발명에 따른 박막 트랜지스터가 적용된 평판표시패널 및 그 제조방법에 대해 상세히 설명한다.
먼저, 도 6 내지 도 10을 참조하여 본 발명에 따른 박막 트랜지스터가 적용된 박막 트랜지스터 기판의 구조 및 동작에 대해 설명한다.
본 발명에 따른 평판표시패널은, 도 6 및 도 7에 도시된 바와 같이, 본 발명에 따른 박막 트랜지스터 기판은(200), 기판(201)상에 형성된 게이트 라인(203)과, 게이트 절연막(205)을 사이에 두고 게이트 라인(203)과 교차 형성되어 화소영역을 정의하는 데이터 라인(207)과, 게이트 라인(203)과 데이터 라인(207)의 교차 영역에 형성된 박막 트랜지스터(T)와, 박막 트렌지스터(T)를 덮는 보호막(209)에 형성된 콘택홀(211)을 통해 박막 트랜지스터에 접속되는 화소전극(213)을 포함한다.
여기서, 게이트 라인(203)은 게이트 패드에 접속되는 게이트 드라이버(미도 시)로부터 공급되는 게이트 신호를 박막 트랜지스터(T)를 구성하는 게이트 전극(215)으로 전달한다.
이때, 게이트 라인(203)은 투명 도전층(ITO) 상에 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr), 몰리브덴 등으로 구성된 게이트 금속층이 적층된 구조로 형성된다.
데이터 라인(207)은 데이터 패드에 접속되는 데이터 드라이버(미도시)로부터 공급되는 데이터 신호를 게이트 전극(215)의 온/오프에 연동하여 박막 트랜지스터(T)의 소스전극(217) 및 드레인 전극(219)으로 전달하는 역할을 수행한다.
이때, 데이터 라인(207)은 채널 영역에 자가 정렬되는 나노 와이어(225)를 고정시키기 위한 정렬 홈(226)이 형성된 게이트 절연막(205)을 사이에 두고 게이트 라인과 교차 형성되어 화소영역을 정의한다.
박막 트랜지스터(T)는 게이트 라인(203)의 게이트 신호에 응답하여 데이터 라인(207)의 화소신호를 화소전극(213)에 충전시키는 역할을 수행하는 것으로서, 도 8에 도시된 바와 같이, 기판(201)상에 형성되며 게이트 라인(203)에 접속되는 게이트 전극(215)과, 게이트 전극(215)을 덮는 동시에 채널영역에 대응하여 소정의 정렬 홈(226)이 형성된 게이트 절연막(205)과, 게이트 절연막(205) 상에 형성되며 데이터 라인(207)에 접속된 소스전극(217) 및 채널을 사이에 두고 소스전극(217)과 대향하는 드레인 전극(219)과, 게이트 절연막(205)에 형성된 정렬 홈(226)에 자가 정렬되어 채널을 형성하는 나노 와이어(225)를 포함하여 구성된다.
게이트 절연막(205)은 졸-겔 공정을 통해 제조된 게이트 절연물질을 게이트 전극(215)이 형성된 기판(201)상에 도포한 후, UV공정 또는 저온 열처리 공정(150OC)을 통해 용매(solvent)가 제거된 에어로 겔(aerogel) 형태로 도포된다. 여기서, 게이트 절연물질은 게이트 절연막(205)의 유전율(k)을 높여주기 위해 실리케이트가 주로 이용된다.
이때, 게이트 절연막(205)은 채널 영역에 배열되어 소스전극(217)과 드레인 전극(219) 사이에 채널을 형성하는 나노 와이어(225)를 소정 방향으로 정렬시키기 위해, 도 9a 및 도 9b에 도시된 바와 같이, 나노-임프린트(nano-imprint) 방식이나 또는 자가배열물질(SAM : Self-Assembled Monolayer)을 이용한 표면 처리를 통해 나노 와이어(225)를 정렬시키기 위한 정렬 홈(226)이 형성되어 있다.
또한, 게이트 절연막(205)은 정렬 홈(226)에 나노 와이어(225)가 자가 정렬된 상태에서 1500C이상의 고온 열처리를 통해 소결(sintering)되는 경우, 도 10에 도시된 바와 같이, 제로겔(Xerogel) 상태로 상변화를 일으켜 축소(shrinkage)됨에 따라 정렬 홈(226)에 정렬된 나노 와이어(225)를 잡아줌으로써 접촉면적을 증가시킬 뿐만 아니라 스트레인을 저감시켜 전자 이동도를 증가시킨다.
나노 와이어(225)는 채널 영역에 대응하여 게이트 절연막에 형성된 정렬 홈에 자가 정렬(self-alignment)되며 소스전극(217)과 드레인 전극(219) 사이에 채널을 형성한다. 이때, 나노 와이어(225)는 게이트 절연막(205) 상에 형성된 정렬 홈(226)에 소스전극(217) 및 드레인 전극(219)과 일부 중첩된 형태로 자가 정렬된다.
이를 보다 구체적으로 설명하면, 채널 영역에 대응되는 위치에 정렬 홈(226)이 형성된 게이트 절연막(205) 상에 잉크젯, 스핀코팅, 슬릿 코팅 등의 용액 코팅법을 이용하여 나노 와이어(225)가 함유된 용액을 코팅하는 경우, 나노 와이어(225)는 게이트 절연막(205)에 형성된 정렬 홈(226)에 자가 정렬된다.
즉, 게이트 절연막(205)이 소수성의 특성을 갖는 SAM 물질을 통해 표면 처리된 경우, 나노 와이어(225)를 포함하는 용액이 친수성인 경우 게이트 절연막(205) 중에서 표면 처리되지 않은 영역에 나노 와이어(225)가 축척되는 반면에 소수성인 경우에는 표면 처리된 게이트 절연막 사에 축척된다.
여기서, 나노 와이어(225)는 구리보다 100배 높은 전기 전도도를 가지는 동시에 메탈 또는 니켈 규소화합물(Nickel silicide) 등의 반도체 실리콘으로 만들어진 완벽한 결정구조를 갖는다.
화소 전극(213)은 게이트 절연막(205)을 관통하는 콘택홀(211)을 통해 박막 트랜지스터(T)의 드레인 전극(219)과 접속된다. 이때, 화소전극(213)은 박막 트랜지스터(T)를 통해 화소 신호가 공급됨에 따라 공통 전극(미도시)과 함께 액정 배향을 위한 전계를 형성한다.
이하, 도 11을 참조하여 본 발명에 따른 박막 트랜지스터가 적용된 평판표시패널의 제조방법에 대해 설명한다.
먼저, 본 발명에 따른 기판(201)상에 게이트 라인(203)에 접속된 게이트 전극(215)을 형성한다.
이를 보다 구체적으로 설명하면, 기판(201)상에 게이트 금속층을 전면 증착 시킨 후, PECVD 등의 증착공정을 통해 상기 게이트 금속층(201)을 덮는 포토레지스트를 전면 형성한다.
이후, 마스크를 이용한 포토리소그래피 공정을 수행함으로써 게이트 전극이 형성될 영역을 제외한 나머지 게이트 금속층을 노출시키는 포토레지스트 패턴을 형성한 후, 도 11a에 도시된 바와 같이, 포토레지스트 패턴에 의해 노출된 게이트 금속층을 에칭함으로써 기판(201)상에 게이트 전극(215)을 형성한다.
상술한 바와 같이 게이트 전극(215)을 형성한 후, 본 발명에 따른 게이트 전극(215)을 덮는 게이트 절연막(205)에 나노-임프린트 방식 또는 자가배열물질(SAM : Self-Assembled Monolayer)을 이용한 표면처리를 통해 채널을 형성하는 나노 와이어(225)를 정렬시키기 위한 정렬 홈(226)을 형성한다.
이를 보다 구체적으로 설명하면, 도 10b에 도시된 바와 같이, 게이트 전극(215)이 형성된 기판(201)상에 졸-겔 공정을 통해 형성된 게이트 절연물질(205a)막을 전면 도포한다.
이후, 기판(201)상에 도포된 게이트 절연물질(205a)에 대한 Soft-UV공정 또는 저온 열처리 공정(1500C)을 수행함으로써, 도 11c에 도시된 바와 같이, 게이트 절연물질(205a)로부터 용매(solvent)를 제거하여 에어로겔(aerogel) 상태의 게이트 절연막(205b)을 형성한다.
이때, 도 11d에 도시된 바와 같이, 에어로겔(aerogel) 상태의 게이트 절연막(205b)에 대해 나노-임프린트(nano-imprint) 방식 또는 자가배열물질(SAM : Self-Assembled Monolayer)을 이용한 표면처리를 통해 나노 와이어(226)가 정렬될 정렬 홈(226)을 형성한다. 여기서, SAM 표면처리를 수행시에 이용되는 재료는 주로 소수성을 갖는다.
상술한 바와 같이 에어로겔(aerogel) 상태의 게이트 절연막(205b)에 정렬 홈(226)을 형성한 후, 본 발명에 따른 나노 와이어(225)를 정렬 홈(226) 내부에 자가 정렬(self-alignment) 시킴으로써 채널을 형성한다.
이를 보다 구체적으로 설명하면, 도 11e에 도시된 바와 같이, 정렬 홈(226)이 형성된 에어로겔(aerogel) 상태의 게이트 절연막(205b) 상에 잉크젯, 스핀 코팅, 슬릿 코팅 등의 용액 코팅법을 통해 나노 와이어(225)가 함유된 용액을 코팅함으로써 에어로겔(aerogel) 상태의 게이트 절연막(205b)에 형성된 정렬 홈(226)에 나노 와이어(225)를 자가 정렬시킨다.
이후, 에어로겔(aerogel) 상태의 게이트 절연막(205b)과 정렬 홈(226) 내부에 자가 정렬된 나노 와이어(225)의 접촉면적을 증가시키기 위해, 도 11f에 도시된 바와 같이, 에어로겔(aerogel) 상태의 게이트 절연막(205b)에 대해 1500C 이상의 고온 열처리를 수행하여 제로겔 (Xerogel) 상태의 게이트 절연막(205)을 형성한다.
이때, 제로겔 (Xerogel) 상태의 게이트 절연막(205) 상에는, 도 11g에 도시된 바와 같이, 정렬 홈(226)에 자가 정렬된 나노 와이어(225)로 구성된 채널이 최종적으로 형성된다.
여기서, 고온 열처리에 의해 제로겔 (Xerogel) 상태로 되는 게이트 절연 막(205)에는 축소현상(shrinkage)이 발생되고, 이에 의해 게이트 절연막(205)과 나노 와이어(225) 사이의 접촉면적이 증가된다.
또한, 게이트 절연막(205)의 축소현상으로 인하여 정렬 홈(226)에 자가 정렬된 나노 와이어(225)의 스트레인이 감소되고, 이에 의해 채널에 형성된 나노 와이어(225)를 통한 전자 이동도가 높아진다.
상술한 바와 같이 게이트 절연막(205)의 정렬 홈(226) 내부에 채널을 구성하는 나노 와이어(225)를 자가 정렬시킨 후, 본 발명에 따른 채널을 구성하는 나오 와이어(225)와 일부 중첩되도록 소스전극(217) 및 드레인 전극(219)을 형성한다.
이를 보다 구체적으로 설명하면, 나노 와이어(225)가 자가 정렬된 게이트 절연막(205) 상에 소스/드레인 금속층을 전면 형성한 후, 소스/드레인 금속층 상에 포토레지스트를 전면 형성한다.
이후, 마스크를 이용한 포토레소그래피 공정을 통해 소스 및 드레인 전극이 형성될 영역을 제외한 나머지 영역을 노출시키는 포토레지스트 패턴을 형성한다.
이때, 포토레지스트 패턴에 의해 노출된 소스/드레인 금속층을 에칭함으로써, 도 11g에 도시된 바와 같이, 채널을 구성하는 나노 와이어(225)와 일부 중첩되도록 소스전극(217) 및 드레인 전극(219)을 최종적으로 형성한다.
여기서, 상술한 바와 같은 제조공정을 통해 박막 트랜지스터를 형성한 후, 본 발명에 따른 박막 트랜지스터가 적용된 평판표시패널의 제조공정에 대해 설명하면 다음과 같다.
즉, 게이트 절연막(205) 상에 활성층을 구성하는 나노 와이어(225)와 일부 중첩되도록 소스전극(217) 및 드레인 전극(219)을 형성한 후, 도 11h에 도시된 바와 같이, 박막 트랜지스터를 덮는 보호막(209)을 전면 형성한다. 여기서 보호막(209)에는 드레인 전극(219)을 노출시키는 콘택홀(211)이 형성되어 있다.
이후, 보호막(209) 상에 투명 도전막을 전면 증착한 후 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 도 11i에 도시된 바와 같이, 보호막(209)에 형성된 콘택홀(211)을 통해 드레인 전극(219)과 접속되는 화소전극(213)을 최종적으로 형성한다.
상술한 바와 같이, 본 발명은 게이트 절연막에 형성된 정렬 홈 내부에 나노 와이어를 자가 정렬시킴으로써, 게이트 절연막과 나노 와이어의 접촉특성을 증가시킬 수 있다는 효과를 갖는다.
또한, 본 발명은 게이트 절연막과 나노 와이어의 접촉 특성을 향상시킴으로써, 채널을 통한 전자 이동도를 증가시킬 수 있다는 효과를 갖는다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
Claims (25)
- 기판상에 형성된 게이트 전극;상기 게이트 전극을 덮는 동시에 채널 영역에 대응하여 정렬 홈이 형성된 게이트 절연막;상기 정렬 홈에 자가 정렬되어 채널을 형성하는 나노 와이어; 및상기 게이트 절연막 상에 형성되며 채널을 사이에 두고 상호 대향하는 소스전극 및 드레인 전극을 포함하되,상기 정렬 홈은 자가배열물질(SAM : Self-Assembled Monolayer)을 이용한 표면 처리를 통해 형성된 것을 특징으로 하는 박막 트랜지스터.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 게이트 절연막은 산화 실리콘 또는 고 유전율을 갖는 질화 실리콘 중 어느 하나로 구성된 것을 특징으로 하는 박막 트랜지스터.
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- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 소스전극 및 드레인 전극은 상기 나노 와이어와 일부 중첩되도록 형성된 것을 특징으로 하는 박막 트랜지스터.
- 기판상에 형성되는 게이트 라인;채널 영역에 정렬 홈이 형성된 게이트 절연막;상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차 형성되는 데이터 라인;상기 게이트 라인 및 상기 데이터 라인의 교차영역에 형성되며 상기 정렬 홈에 자가 정렬된 나노 와이어로 구성된 채널이 형성된 박막 트랜지스터;상기 박막 트랜지스터를 덮는 동시에 콘택홀이 형성된 보호막; 및상기 콘택홀 통해 상기 박막 트랜지스터와 접속되는 화소전극을 포함하되,상기 정렬 홈은 자가배열물질(SAM : Self-Assembled Monolayer)을 이용한 표면 처리를 통해 형성된 것을 특징으로 하는 평판표시패널.
- 제 6 항에 있어서,상기 게이트 절연막은 산화 실리콘 또는 고 유전율을 갖는 질화 실리콘 중 어느 하나로 구성된 것을 특징으로 하는 평판표시패널.
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- 제 6 항에 있어서,상기 박막 트랜지스터는,상기 게이트 라인에 접속되는 게이트 전극;상기 게이트 절연막에 형성된 정렬 홈에 자가 정렬되어 채널을 형성하는 나노 와이어; 및상기 게이트 절연막을 사이에 두고 상기 데이터 라인에 접속되는 소스전극 및 채널을 사이에 두고 소스전극과 대향하는 드레인 전극을 포함하여 구성된 것을 특징으로 하는 평판표시패널.
- 제 10 항에 있어서,상기 소스전극 및 드레인 전극은 상기 나노 와이어와 일부 중첩되도록 형성된 것을 특징으로 하는 평판표시패널.
- 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 덮는 동시에 채널 영역에 대응하여 정렬 홈이 형성된 게이트 절연막을 형성하는 단계;상기 정렬 홈에 나노 와이어를 자가 정렬시켜 채널을 형성하는 단계; 및상기 게이트 절연막 상에 채널을 사이에 두고 상호 대향하는 소스전극 및 드레인 전극을 형성하는 단계를 포함하되,상기 게이트 절연막을 형성하는 단계는,상기 기판상에 게이트 절연 물질을 전면 도포하는 단계;상기 게이트 절연물질에 대한 예비 경화를 수행하여 에어로 겔(aerogel) 상태의 게이트 절연막을 형성하는 단계; 및상기 에어로 겔(aerogel) 상태의 게이트 절연막을 패터닝 하여 상기 정렬 홈을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 삭제
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제 12 항에 있어서,상기 게이트 절연 물질은 산화 실리콘 또는 고 유전율을 갖는 질화 실리콘 중 어느 하나로 구성된 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제 12 항에 있어서,상기 정렬 홈은 나노-임프린트 방식을 통해 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제 12 항에 있어서,상기 정렬 홈은 자가배열물질(SAM : Self-Assembled Monolayer)을 이용한 표면 처리를 통해 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제 12 항에 있어서,상기 채널을 형성하는 단계는,상기 게이트 절연막 상에 나노 와이어를 함유하는 용액을 코팅하는 단계;상기 게이트 절연막의 정렬 홈 내부에 상기 나노 와이어를 자가 정렬시키는 단계;상기 게이트 절연막에 대한 고온 열처리를 통해 상기 게이트 절연막을 수축시키는 단계; 및상기 게이트 절연막의 수축을 통해 상기 나노 와이어를 상기 정렬 홈의 내부에 고정시켜 접촉면적을 증가시키는 단계를 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.상기 소스전극 및 드레인 전극은 상기 나노 와이어와 일부 중첩되도록 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 기판상에 게이트 라인, 상기 게이트 라인에 접속되는 게이트 전극을 포함하여 구성된 제 1 도전성 패턴을 형성하는 단계;상기 제 1 도전성 패턴이 형성된 기판상에 채널 영역에 정렬 홈이 형성된 게이트 절연막을 형성하는 단계;상기 게이트 절연막에 형성된 상기 정렬 홈에 나노 와이어를 자가 정렬시켜 채널을 형성하는 단계;상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차 형성된 데이터 라인, 상기 데이터 라인에 접속되는 소스전극 및 채널을 사이에 두고 소스전극과 대향되는 드레인 전극으로 구성된 제 2 도전성 패턴을 형성하는 단계;상기 제 2 도전성 패턴을 덮는 동시에 상기 드레인 전극을 노출시키는 콘택홀을 갖는 보호막을 형성하는 단계; 및상기 콘택홀을 통해 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하되,상기 게이트 절연막을 형성하는 단계는,상기 기판상에 게이트 절연 물질을 전면 도포하는 단계;상기 게이트 절연물질에 대한 예비 경화를 수행하여 에어로 겔(aerogel) 상태의 게이트 절연막을 형성하는 단계; 및상기 에어로 겔(aerogel) 상태의 게이트 절연막을 패터닝 하여 상기 정렬 홈을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 평판표시패널의 제조방법.
- 삭제
- 제 19 항에 있어서,상기 게이트 절연 물질은 산화 실리콘 또는 고 유전율을 갖는 질화 실리콘 중 어느 하나로 구성된 것을 특징으로 하는 평판표시패널의 제조방법.
- 제 19 항에 있어서,상기 정렬 홈은 나노-임프린트 방식을 통해 형성되는 것을 특징으로 하는 평판표시패널의 제조방법.
- 제 19 항에 있어서,상기 정렬 홈은 자가배열물질(SAM : Self-Assembled Monolayer)을 이용한 표면 처리를 통해 형성되는 것을 특징으로 하는 평판표시패널의 제조방법.
- 제 19 항에 있어서,상기 채널을 형성하는 단계는,상기 게이트 절연막 상에 나노 와이어를 함유하는 용액을 코팅하는 단계;상기 게이트 절연막의 정렬 홈 내부에 상기 나노 와이어를 자가 정렬시키는 단계;상기 게이트 절연막에 대한 고온 열처리를 통해 상기 게이트 절연막을 수축시키는 단계; 및상기 게이트 절연막의 수축을 통해 상기 나노 와이어를 상기 정렬 홈의 내부에 고정시켜 접촉면적을 증가시키는 단계를 포함하여 구성된 것을 특징으로 하는 평판표시패널의 제조방법.
- 제 19 항에 있어서,상기 소스전극 및 드레인 전극은 상기 나노 와이어와 일부 중첩되도록 형성되는 것을 특징으로 하는 평판표시패널의 제조방법.
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| JP2006147843A (ja) | 2004-11-19 | 2006-06-08 | Hitachi Ltd | 電界効果トランジスタの製造方法およびその方法で製造された電界効果トランジスタ |
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2006
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