KR101297481B1 - 프로세싱 코어들의 독립 전력 제어 - Google Patents

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Abstract

두 개 이상의 프로세싱 코어들에 대한 독립 전력 제어가 제공된다. 보다 구체적으로, 본 발명의 적어도 하나의 실시예는, 적어도 하나의 프로세싱 코어를 하나 이상의 다른 프로세싱 코어들의 전력 상태와 조정(coordinating) 없이 적어도 하나의 프로세싱 코어를 전력 상태로 두는 기술에 관한 것이다.

Description

프로세싱 코어들의 독립 전력 제어{INDEPENDENT POWER CONTROL OF PROCESSING CORES}
본 발명은 컴퓨팅 및 컴퓨터 시스템들의 분야에 관한 것으로, 보다 구체적으로, 마이크로프로세서들의 전력 제어 분야에 관한 것이다.
소정의 컴퓨팅 시스템들 및 마이크로프로세서들은 프로그램의 명령들을 실행하고, 그에 응답하여 일부 기능을 수행하기 위해 멀티 프로세싱 요소들, 또는 "코어들"을 포함할 수 있다. 예를 들어, 멀티 프로세싱 코어들은 동일한 프로세서 다이(die)에 존재할 수 있다. 선택적으로 또는 공동으로, 소정의 컴퓨터 시스템들은 각각 하나 이상의 프로세싱 코어들을 포함하는 멀티 프로세서들을 포함할 수 있다. 또한, 소정의 컴퓨팅 시스템들 및 마이크로프로세서들은 코어들을 다양한 전력 상태들에 둠으로써 하나 이상의 프로세싱 코어들의 전력 소모를 제어할 수 있으며, 다양한 전력 상태들은 예를 들어, ACPI(정의됨) 또는 일부 다른 사양과 같은 전력 사양에 따라 정의될 수 있다.
그러나, 프로세싱 시스템들 및 마이크로프로세서들은 독립적으로 각 프로세싱 코어의 전력 상태들을 제어할 수 없지만, 다른 프로세싱 코어들의 전력 상태를 폴링(polling)하거나 그렇지 않으면 소정의 방법으로 다른 코어들의 전력 상태를 검출하는 것과 같은 기술들을 이용함으로써, 프로세서 또는 시스템에 존재하는 다양한 코어들 사이의 전력 상태 변화들을 조정해야 한다. 따라서, 프로세싱 코어의 전력 상태들은 컴퓨팅 시스템 또는 프로세서의 적어도 하나의 다른 프로세싱 코어에 의해 결정될 수 있다.
소정의 프로세싱 시스템들 또는 프로세서들은 특정 코어의 프로세싱 상태를 제어하기 위해 하나 이상의 코어들의 프로세싱 상태들에 의존하기 때문에, 시스템 또는 프로세서는 코어의 전력 상태를 변화시키는 추가 제어 회로를 요구할 수 있다. 또한, 특정 프로세싱 코어의 전력 상태를 변화시킬 수 있게 되기 전에, 다른 프로세싱 코어들의 전력 상태들을 폴링하거나 그렇지않으면 검출하는 것은, 코어의 프로세서 상태가 변화될 수 있기 전에 추가 시간을 요구할 수 있어, 프로세싱 성능을 감소시킬 수 있다. 반어적으로, 프로세싱 코어의 전력 상태 변화를 하나 이상의 다른 프로세싱 코어들과 조정하는데 필요한 추가 회로는, 프로세서 또는 시스템이 더 많은 전력을 소비하도록 하여, 전력을 보존하도록 의도된 전력 상태 변화를 감소시키는 전력 소비 감소를 적어도 부분적으로 오프셋(offset)시킨다.
본 발명의 실시예들은 컴퓨터 시스템들에 관한 것이다. 보다 구체적으로, 본 발명의 소정의 실시예들은 서로 독립적으로 두 개 이상의 프로세싱 코어들 또는 코어들의 일부분들의 전력 소모를 제어하는 기술에 관한 것이다. 본 발명의 적어도 하나의 실시예는, 동일 프로세서 또는 컴퓨팅 시스템 내의 적어도 하나의 다른 프로세싱 코어의 전력 상태에 대한 고려없이, 적어도 하나의 프로세싱 코어가 다수의 전력 상태들이 되도록 할 수 있다. 적어도 하나의 실시예는, 하나 이상의 코어들 내의 회로들 또는 기능 블록들에 대한 독립적인 전력 제어를 가능하게 한다.
본 발명은 첨부하는 도면들에 한정되지 않고, 단지 예로서 도시된다.
도 1은 본 발명의 적어도 하나의 실시예가 이용될 수 있는 멀티-코어 프로세서를 도시한다.
도 2는 본 발명의 일 실시예가 이용될 수 있는 프로세서 코어 및 언코어(uncore) 로직을 도시한다.
도 3은 본 발명의 일 실시예에 따른 전력 제어 로직을 도시한다.
도 4는 본 발명의 일 실시예에 따른 적어도 하나의 프로세싱 코어의 전력 상태들을 변화하는데 이용되는 동작들을 도시한 흐름도이다.
도 5는 본 발명의 적어도 하나의 실시예에서 이용될 수 있는 공유-버스 컴퓨팅 시스템을 도시한다.
도 6은 본 발명의 적어도 하나의 실시예가 이용될 수 있는 지점-대-지점(point-to-point) 컴퓨터 시스템을 도시한다.
<도면의 부호에 대한 간단한 설명>
100, 505 프로세서
105, 110 프로세싱 코어들
200 프로세서 코어
207 출력 회로들
208 전력 회로들
209 클럭 수정 회로들
215, 300 전력 제어 로직
305 입력
310 출력
510 캐시 메모리
515 주메모리
520 하드 디스크 드라이버
530 네트워크 인터페이스
본 발명의 적어도 하나의 실시예는, 코어에 의해 이용된 하나 이상의 클럭들(clocks) 및/또는 동작(operating) 전압들을 조절함으로써 하나 이상의 코어들의 전력 소모를 제어할 수 있다. 예를 들어, 일 실시예는, 전압 변압기들, 차지 펌프들(charge pumps), 또는 소정의 다른 전압 변경 메카니즘이, 프로세서나 프로세싱 코어의 하나 이상의 부분들에 대한 전압을 제어할 수 있도록 하거나 또는 제어할 수 없도록 하는, 제어 로직을 이용할 수 있다. 선택적으로 또는 공동으로, 일 실시예는, 하나 이상의 PLL들(phase lock loops), 클럭 분할기들(clock dividers) 또는 소정의 다른 클럭 게이팅(gating) 메카니즘이, 프로세서 또는 프로세싱 코어의 하나 이상의 부분들을 동작시키는데 이용된 하나 이상의 클럭 신호들의 주파수, 위상, 지속기간(duration) 등을 제어할 수 있도록 하거나 또는 제어할 수 없도록 하는 제어 로직을 이용할 수 있다.
또한, 프로세서 또는 코어와 같은 프로세싱 컴포넌트들의 전력 소모를 사양에 따라 제어하여, 운영 체제 또는 다른 소프트웨어 또는 하드웨어가 컴포넌트들을 하나 이상의 전력 상태들에 둘 수 있어, 전력 소모 변화의 차이, 비율, 또는 범위를 다른 전력 소모 상태들에 관하여 알 수 있다. 그러한 하나의 사양은 ACPI 전력 사양이고, ACPI 전력 사양은, 무엇보다도 컴포넌트를 특정 전력 상태에 둠으로써 컴포넌트에 의해 소모된 전력이 다른 컴포넌트 전력 상태들에 관하여 변화하는 범위에 따라, 다수의 컴포넌트 전력 상태들(또는 "c 상태들")을 정의할 수 있다. 프로세싱 코어와 같은 컴포넌트는 클럭들, 동작 전압, 또는 둘 다를 조절함으로써 사양에 의해 정의된 전력 소모의 몇몇 범위들을 지원할 수 있다.
ACPI의 경우에, 예를 들어, 일 실시예에 따른, 프로세싱 코어는 "c3" 상태로 되는 능력을 지원한다. c3 상태에서는 동작 전압 동안, 출력 데이터를 변화시키는 것보다 상태를 유지하는데 요구된 최소 레벨로, 코어 또는 프로세서의 동작 전압을 감소시킨다. 다른 실시예들에서, 프로세서 및/또는 코어는, ACPI 사양 또는 소정의 다른 사양에 포함되는 다른 전력 상태들을 지원할 수 있다.
본 발명의 적어도 하나의 실시예는 프로세서 또는 프로세싱 코어를, 동일 시스템 또는 다이(die) 내의 다른 프로세서 또는 코어에 대한 고려없이 그리고 다른 프로세서 또는 코어와의 우선적인 조정없이 (ACPI 또는 다른 것에 의해 정의된) 특정 전력 상태로 둘 수 있다. 장점으로, 본 발명의 실시예들은, 프로세서 또는 코어 전력 상태를 변화시키는데 필요한 시간 및/또는 로직을 소정의 종래 기술에서 보다 감소시키면서, 더 큰 전력 제어 유연성(flexibility)을 향유할 수 있다.
도 1은 본 발명의 적어도 하나의 실시예가 이용될 수 있는 멀티-코어 프로세서를 도시한다. 구체적으로, 도 1은 동일 다이 내에 집적된 프로세싱 코어들(105, 110)을 포함하는 프로세서(100)를 도시한다. 다른 실시예들에서, 코어들은 별개의 다이 상에 있을 수 있거나 별개의 프로세서들에 있을 수 있다. 또한, 본 발명의 실시예들은 두 개 보다 많은 코어들 또는 프로세서들을 포함하는 프로세서들 또는 시스템들도 적용될 수 있다. 도 1의 코어들에 대한 정확한 배열(arrangement) 또는 구성은 본 발명의 실시예들에게 중요하지 않다. 소정의 실시예들에서, 다수의 코어들이 링(ring)과 같은 다른 구성들로 배열될 수 있다. 각 코어에 의해 소모되는 전력을 제어하는 전력 제어기(controller)가 도 1의 각 코어 내에 위치한다. 다른 실시예들에서, 프로세서의 외부를 포함하는 다른 곳에 위치한 로직(소프트웨어, 하드웨어, 또는 둘 다)에 대해 각 코어의 전력이 제어될 수 있다.
명령들을 처리하기 위한 파이프라인 스테이지들(pipeline stages)이 도 1의 코어들 내에 도시된다. 다른 실시예들에서, 코어들 내에서 다른 로직을 발견할 수 있다. 일 실시예에서, 코어들은 비순차적(out-of-order) 실행 코어들인 반면, 다른 실시예들에서, 코어들은 순서대로 명령들을 처리할 수 있다. 또한, 다른 실시예들에서, 코어들은 내부에 위치한 다른 로직과는 다른 종류들일 수 있다.
도 2는 적어도 하나의 실시예가 이용될 수 있는 프로세서 코어를 도시한다. 도 1에 도시된 프로세서 코어(200)는, 코어들 중 하나 또는 둘 다에 접속된 하나 이상의 버스들 상에 데이터를 구동하는 하나 이상의 출력 회로들(207)을 포함할 수 있어, 프로세서 내부 또는 프로세서의 외부의 다른 회로들, 장치들, 또는 로직으로 데이터를 전달할 수 있다. 또한, 하나 이상의 클럭 신호 주파수들, 위상들, 작업 주기들(work cycles) 등을 수정하는, 하나 이상의 PLL들과 같은, 하나 이상의 클럭 수정 회로들(209)뿐만 아니라, 코어의 하나 이상의 부분들의 동작 전압을 감소시키거나 증가시키는 하나 이상의 전력 회로들(208)이 또한 도 1의 각 프로세서 코어 내에 위치하거나, 그렇지 않으면 각 프로세서 코어와 연관된다. 일 실시예에서, 하나 이상의 전력 회로들은 전압 분할 회로를 구현하도록 다수의 트랜지스터들을 포함할 수 있다. 전력 회로들은 다른 장치들 또는 회로들을 이용하여, 차지 펌프들, 전압 변환 회로들 등을 포함하는 코어들에 대한 전력을 감소시키거나 증가시킬 수 있다.
일 실시예에서, 도 2의 코어는, 전력 제어 로직(215)을 통해 다양한 전력 상태들에 따라 자신의 전력 소모를 조절할 수 있다. 일 실시예에서, 전력 제어 로직은 서로 독립적으로 각 코어의 활성 레벨들에 대해 응답하여, 다른 코어(들)의 전력 상태들을 조정하지 않거나 또는 그렇지않으면 검출하지 않고, 각 코어에 의해 이용된 전압 및/또는 클럭(들)을 조절할 수 있다. 예를 들어, 일 실시예에서, 전력 제어 로직은 대응하는 코어에 대하여, 작업 부하 또는 활동들(activities)의 변화를 검출하거나, 검출 회로로부터 신호를 수신하여 작업 부하 또는 활동의 변화를 검출하고, (전력 회로들을 통해) 전압 혹은 (클럭 수정 회로들을 통해) 하나 이상의 클럭들 중 하나 또는 둘 다를 조절하여, 활성 레벨 또는 부하의 요구조건들과 최적으로 맞는 전력 상태로 코어를 둔다. 또한, 일 실시예에서, 제어 로직은, 코어(들)의 열적 변화(thermal change) 또는 코어(들)에 의해 흐르는 전류량의 변화에 대한 응답으로 코어(들)의 전압 및/또는 클럭(들)을 변화시킬 수 있다.
일 실시예에서, 예를 들어, 코어가 일정 시간 주기 동안 비교적 사용되지 않는다면, 코어에 의해 사용된 전력이 감소한다. 일 실시예에서, 코어를 c3 상태 또는 소정의 다른 전력 상태로 둠으로써, 코어의 전력을 감소시킨다. 또한, 일 실시예에서, 코어는, 프로세서 또는 시스템의 다른 코어의 전력 상태를 우선적으로 검출함없이, 또는 그렇지않으면 다른 코어와의 전력 상태 변화를 조정함없이, 새로운 전력 상태가 된다. 장점으로, 적어도 하나의 실시예는 각 코어가 다른 코어들에 대해 코어의 전력 조건들 및 요구들에 대한 응답을 독립적으로 할 수 있게 하여, 다른 코어들의 전력 상태들과 관계없이 각 코어는 자신의 전력 소모를 조절할 수 있다.
코어 로직 이외에, "언-코어(un-core)" 로직과 같은 다른 회로들이 프로세서에 포함될 수 있다. 언-코어 로직은 메모리 인터페이스 기능들, 디지털 신호 프로세싱 기능들, 그래픽 기능들 등과 같이, 코어에 의해 수행된 기능들 이외의 다른 기능들을 수행하는 회로들을 포함할 수 있다. 일 실시예에서, 하나 이상의 코어들에 대해 설명된 것과 유사한 방법으로 언-코어 로직에 의해 소모된 전력을 제어할 수 있다. 또한, 코어 및 언-코어 로직이 서로 다른 전압 및/또는 클럭킹 요구들(clocking requirments)을 갖는, 소정의 실시예들에서, 코어들에 의해 소모된 전력을 서로 독립적으로 제어할 수 있는 것과 같이, 코어 및 언-코어 로직에 의해 소모된 전력을 서로 독립적으로 제어할 수 있다.
도 3은 일 실시예에 따른, 코어 또는 언-코어 로직, 및 대응하는 출력들을 표 1에 도시된 전력 상태들 중 하나로 둘 수 있는 전력 제어 로직을 도시한다. 전력 제어 로직(300)은 적어도 하나의 입력(305)을 포함하여 대응하는 코어 또는 언-코어 로직의 적어도 하나의 조건(condition)을 검출한다. 일 실시예에서, 적어도 하나의 조건는 코어 또는 언-코어의 상대적 비활성에 대한 규정된 주기(prescribed period)일 수 있는 반면, 다른 실시예들에서, 그 조건는 코어 또는 언-코어 로직의 전력 소모 또는 열적 조건의 특정 레벨일 수 있다. 다른 실시예들에서, 다른 조건들 또는 조건들의 소정의 조합이, 전력에 의해 검출될 수 있거나 또는 대응하는 코어 또는 언-코어 로직을 상이한 전력 상태로 둘 지 여부를 제어 로직에 지시하기 위해 소정의 다른 검출 로직에 의해 검출될 수 있다.
전력 제어 로직(300)은 대응하는 코어 또는 언-코어 로직에 클럭 신호를 전달하는 하나 이상의 PLL들을 제어하는 출력(310)을 포함할 수도 있다. 또한, 전력 제어 로직(300)은 하나 이상의 전력 트랜지스터들, 전압 분할기, 또는 전압 변환 장치를 이용한 것과 같은, 전압 수정 로직 또는 회로를 제어하는 출력을 포함할 수도 있다. 다른 실시예들에서, 전력 제어 로직은 더 많은 입력들 및/또는 더 많거나 또는 더 적은 출력들을 포함할 수 있다. 또한, 일 실시예에서, 전력 제어 로직은 제어하는 코어와 같은 프로세서 내에 위치할 수 있는 한편, 다른 실시예들에서, 제어하는 코어를 포함하는 프로세서의 외부에 위치할 수 있다. 일 실시예에서, 하드웨어 회로들을 이용하여 전력 제어 로직을 구현할 수 있는 한편, 다른 실시예들에서, 전력 제어 로직을 소프트웨어 또는 하드웨어와 소프트웨어 둘 다를 이용하여 구현할 수 있다.
전력 제어 로직은, 코어가 전력 제어될 환경들에 따라, 임의의 수의 논리적 연산에 따라 코어의 전력을 제어할 수 있다. 그러나, 전력 제어 로직은, 다른 코어들의 전력을 제어하는 다른 제어 로직과의 조정을 필요로 하지 않아, 전력 제어 로직은 임의의 다른 코어 또는 프로세싱 요소의 전력 상태 또는 전력 제어와는 독립적으로 코어의 전력을 제어할 수 있다. 장점으로, 전력 제어 로직은, 다른 코어의 전력 상태를 검출함없이, 또는 그렇지않으면 다른 코어들과 조정함없이, 코어(또는 다수의 코어들)의 전력 소모를 제어할 수 있어, 소정의 종래 기술의 전력 제어 기술들보다 더 효율적으로 각 코어의 전력 제어를 수행할 수 있다.
도 4는 일 실시예에 따라 수행될 수 있는 동작들을 도시한 흐름도이다. 예를 들어, 동작(401)에서, 전력 제어 로직은 그 전력 제어 로직에 의해 전력이 제어되는 코어의 소정의 전력-관련 조건을 가리키는 신호를 수신한다. 신호가 동작(405)의 제1 조건을 가리키는 경우, 전력 제어 로직은 코어 또는 언-코어 로직을 ACPI c3 상태와 같은, 동작(407)의 제1 전력 상태로 두는 한편, 신호가 동작(410)의 제2 조건을 가리키는 경우, 전력 제어 로직은 코어 또는 언-코어 로직을 동작(413)의 제2 전력 상태로 둔다. 적어도 일 실시예에서, 다수의 코어들은 적어도 상기 동작들에 따라, 서로 독립적으로 전력 제어될 수 있다.
도 5는 본 발명의 일 실시예가 이용될 수 있는 FSB(front-side-bus) 컴퓨터를 도시한다. 프로세서(505)는 레벨 1(L1) 캐시 메모리(510) 및 주메모리(515)로부터 데이터를 액세스한다. 본 발명의 다른 실시예들에서, 캐시 메모리는 컴퓨터 시스템 메모리 계층(hierachy) 내의 레벨 2(L2) 캐시 또는 다른 메모리일 수 있다. 또한, 소정의 실시예들에서, 도 5의 컴퓨터 시스템은 L1 캐시 및 L2 캐시 모두를 포함할 수 있다.
주메모리는, DRAM(dynamic random-access memory), 하드 디스크 드라이브(HDD, 520), 또는 다양한 저장 장치들 및 기술들을 포함하는 네트워크 인터페이스(530)을 통하여 컴퓨터 시스템과 떨어져 위치한 메모리 소스와 같은, 다양한 메모리 소스들로 구현될 수 있다. 프로세서의 로컬 버스(local bus, 507) 상에서와 같이, 프로세서와 가깝게 또는 프로세서 내에 캐시 메모리가 위치할 수 있다.
또한, 캐시 메모리는, 6개-트랜지스터(6T) 셀(cell)과 같은 상대적으로 빠른 메모리 셀들, 또는 대략 동등하거나 더 빠른 액세스 속도의 다른 메모리 셀을 포함한다. 도 5의 컴퓨터 시스템은, PtP(point-to-point) 네트워크상의 각 에이전트에 전용인 버스 신호들을 통해 통신하는, 마이크로프로세서들과 같은, 버스 에이전트들의 PtP 네트워크일 수 있다. 도 6은 PtP 구성으로 배열된 컴퓨터 시스템을 도시한다. 특히, 도 6은 프로세서들, 메모리, 및 입/출력 장치들이 다수의 PtP 인터페이스들에 의해 상호연결된 시스템을 나타낸다.
도 6의 시스템은 몇몇 프로세서들을 포함할 수도 있으나, 명료함을 위해 단지 2 개의 프로세서(670, 680)만 도시된다. 프로세서들(670, 680)은 메모리(62, 64)와 접속하는 로컬 메모리 제어기 허브(memory controller hub, MCH)를 각각 포함한다. 프로세서들(670, 680)은 PtP 인터페이스 회로들(678, 688)을 이용한 PtP 인터페이스(650)를 통해 데이터를 교환할 수 있다. 프로세서들(670, 680)은 PtP 인터페이스 회로들(676, 694, 686, 698)을 이용한 개개의 PtP 인터페이스들(652, 654)을 통하여 칩셋(690)과 데이터를 각각 교환한다. 칩셋(690)은 또한, 고성능 그래픽 인터페이스(639)를 통하여 고성능 그래픽 회로(638)와 데이터를 교환할 수 있다. 본 발명의 실시예들은 임의의 수의 프로세싱 코어들을 포함하는 임의의 프로세서 내에, 또는 도 6의 PtP 버스 에이전트들 각각 내에 위치할 수 있다.
그러나, 본 발명의 다른 실시예들은 도 6의 시스템 내의 다른 회로들, 로직 유닛들(units), 또는 장치들에 존재할 수 있다. 또한, 본 발명의 다른 실시예들은 도 6에 도시된 몇몇 회로들, 로직 유닛들, 또는 장치들에 결쳐 분산될 수 있다.
본원에 언급된 프로세서들, 또는 본 발명의 실시예에 따라 설계된 임의의 다른 컴포넌트는, 창작(creation)에서 시뮬레이션 조립(fabrication)에 이르기까지 다양한 단계들로 설계될 수 있다. 디자인을 나타내는 데이터는 여러 방법들로 디자인을 표현할 수 있다. 우선, 시뮬레이션시에 유용한 것과 같이, 하드웨어는 하드웨어 기술 언어(hardware description language) 또는 다른 기능적 기술 언어를 이용하여 표현될 수 있다. 부가적으로 또는 선택적으로, 설계 프로세스의 일부 단계들에서 로직 및/또는 트랜지스터 게이트들로 이루어진 회로 레벨 모델(circuit level model)을 생산할 수 있다. 또한, 대부분의 디자인들은, 소정의 단계에서, 다양한 장치들의 물리적 배치를 표현하는 데이터를 이용하여 모델링될 수 있는, 레벨에 도달한다. 종래의 반도체 제조 기술들을 이용하는 경우에, 장치 배치 모델(device placement model)을 나타내는 데이터는, 집적 회로를 생산하는데 이용된 마스크들의 서로 다른 마스크 층들의 다양한 피쳐(feature)들의 존재 또는 결여를 규정하는 데이터일 수 있다.
디자인에 대한 임의의 표현에서, 임의의 형태의 머신-판독 가능한 매체에 데이터를 저장할 수 있다. 그러한 정보를 송신하도록 변조되거나 다른 경우 송신하도록 생성된 광학적 또는 전기적 파형, 메모리, 또는 디스크와 같은 자기 또는 광 저장 매체가 머신 판독 가능한 매체일 수 있다. 임의의 이러한 매체들은, 에러 복구 루틴(error recovery routine)의 명령들과 같이, 디자인 또는 본 발명의 실시예에 이용된 다른 정보를 "반송"하거나 "표시"할 수 있다. 정보를 나타내거나 반송하는 전기적 반송파가 전송될 때, 전기 신호의 복사제(copying), 버퍼링, 또는 재전송이 수행되는 범위까지 새로운 복사본(new copy)이 만들어진다. 따라서, 통신 제공자 또는 네트워크 제공자의 활동(action)들은, 본 발명의 기술들을 포함하는 물품, 예를 들어, 반송파의 복사본들을 만드는 것일 수 있다.
따라서, 로딩 또는 저장과 같은, 메모리 액세스를 조종하기 위한 기술들이 설명되었다. 소정의 실시예들을 첨부하는 도면들에 설명되고 나타내었지만, 그 실시예들은 단지 예시일 뿐 광범위한 발명을 제한하지 않고, 본 기술분야의 당업자가 본원을 연구할 경우 다양한 다른 수정들이 발생될 것이므로, 본 발명은, 나타내고 설명된 특정 구성들 및 배열들에 제한되지 않는다는 것이 이해될 것이다. 성장이 빠르고 더한 발전들이 쉽게 예견되지 않는 이와 같은 기술 영역에서, 본원의 원리나 첨부된 특허청구범위의 범위들에서 벗어남 없이 기술적 발전들을 가능하게 함으로써 용이하게 되는 것과 같이, 개시된 실시예들은 배열 및 상세에서 쉽게 수정될 수 있다.
본 발명의 하나 이상의 실시예들의 다양한 측면들은 본 발명의 하나 이상의 실시예들이 이용될 수 있는 프로세서 또는 컴퓨터 시스템을 위한 광고에서 설명되거나, 논의되거나, 또는 그렇지 않으면 언급될 수 있다. 그러한 광고들은 뉴스 인쇄물, 잡지들, 빌보드들, 또는 다른 신문 혹은 그렇지 않으면 유형의 매체를 포함하지만, 그에 제한되지 않는다. 특히, 웹사이트 또는 팝업을 생성하는 프로그램을 호스팅하는 서버가 미국 또는 그 부속령에 위치하던지 아니던지 간에, 본 발명의 하나 이상의 실시예들의 다양한 측면들은 웹사이트들, "팝업" 광고들, 또는 다른 웹-기반 매체를 통해 인터넷상에서 광고될 수 있다.

Claims (17)

  1. 제1 프로세싱 코어 및 상기 제1 프로세싱 코어에 연결되는 제2 프로세싱 코어를 포함하는 복수의 프로세싱 코어; 및
    상기 제1 프로세싱 코어의 검출된 동작 조건들의 조합에 응답하여, 상기 제2 프로세싱 코어의 임의의 검출된 동작 조건들과는 독립적으로 상기 제1 프로세싱 코어의 전력 소모를 제어하는 전력 제어 로직
    을 포함하며, 상기 제1 프로세싱 코어의 검출된 동작 조건들의 조합은, 적어도 상기 제1 프로세싱 코어의 온도 및 활성 레벨의 조합을 포함하며, 상기 제1 프로세싱 코어의 동작 조건들의 검출된 조합에 응답하여 상기 제1 프로세싱 코어의 전력 소모를 제어하는 것은 PLL(phase locked loop) 회로의 주파수를 변경시키는 것을 포함하며, 상기 제1 프로세싱 코어에 의해 이용되는 클럭은 상기 PLL 회로로부터 제공되는 장치.
  2. 제1항에 있어서,
    상기 전력 제어 로직은 상기 제1 프로세싱 코어를 복수의 전력 상태들 중 어느 하나의 상태에 두는 장치.
  3. 제2항에 있어서,
    상기 복수의 전력 상태들 중 제1 전력 상태는 상기 제1 프로세싱 코어가 데이터 유지 전력 상태에 있도록 하는 것인 장치.
  4. 제3항에 있어서,
    상기 복수의 전력 상태들 중 제2 전력 상태는 상기 제1 프로세싱 코어가 디스에이블(disable)되도록 하는 것인 장치.
  5. 제1항에 있어서,
    상기 제1 또는 제2 코어 중 어느 하나에 의해 수행되지 않는 기능들을 수행하는 적어도 하나의 언-코어(un-core) 로직을 더 포함하는 장치.
  6. 제5항에 있어서,
    상기 전력 제어 로직은 상기 적어도 하나의 언-코어 로직을 복수의 전력 상태들 중 어느 하나의 전력 상태로 두는 장치.
  7. 제6항에 있어서,
    상기 복수의 전력 상태들 중 제1 전력 상태는 상기 적어도 하나의 언-코어 로직이 데이터 유지 전력 상태에 있도록 하는 것인 장치.
  8. 제7항에 있어서,
    상기 복수의 전력 상태들 중 제2 전력 상태는 상기 적어도 하나의 언-코어 로직이 디스에이블되도록 하는 것인 장치.
  9. 제5항에 있어서,
    상기 언-코어 로직은,
    메모리 인터페이스 기능들;
    디지털 신호 프로세싱 기능들; 및
    그래픽 기능들 중 임의의 기능을 수행하는 장치.
  10. 적어도 두개의 프로세싱 코어; 및
    상기 적어도 두개의 프로세싱 코어들 중 제2 프로세싱 코어의 전력 상태와는 독립적인 방식으로, 상기 적어도 두개의 프로세싱 코어들 중 제1 프로세싱 코어의 동작 조건들의 조합의 검출에 응답하여 상기 적어도 두개의 프로세싱 코어들 중 상기 제1 프로세싱 코어의 전력 상태를 변경시키기 위한 전력 제어 로직
    을 포함하며,
    상기 제1 프로세싱 코어의 동작 조건들의 조합은, 적어도 상기 제1 프로세싱 코어의 온도 및 전류량의 조합을 포함하며, 상기 전력 제어 로직은, 상기 적어도 두개의 프로세싱 코어들 중 상기 제1 프로세싱 코어에 의해 수신되는 전압을 조정하고, 상기 적어도 두개의 프로세싱 코어들 중 상기 제1 프로세싱 코어에 의해 수신되는 클럭 신호를 조정하여 상기 전력 상태의 변화를 구현하며, 상기 클럭 신호는 PLL(phase lock loop)에 의해 제공되는 프로세서.
  11. 제10항에 있어서,
    상기 적어도 두개의 프로세싱 코어들 중 상기 제2 프로세싱 코어는, 상기 적어도 두개의 프로세싱 코어들 중 상기 제1 프로세싱 코어에 의해 공유되지 않는 적어도 하나의 PLL, 및 적어도 하나의 전력 트랜지스터를 갖는 프로세서.
  12. 제11항에 있어서,
    상기 적어도 두개의 프로세싱 코어들 중 상기 제2 프로세싱 코어는, 상기 적어도 두개의 프로세싱 코어들 중 상기 제1 프로세싱 코어에 의해 공유되지 않는 전력 제어 로직을 포함하는 프로세서.
  13. 제10항에 있어서,
    상기 적어도 두개의 프로세싱 코어들 중 상기 제1 프로세싱 코어는, 상기 적어도 두개의 프로세싱 코어들 중 상기 제1 프로세싱 코어가 데이터 유지 전압을 수신하고, 상기 적어도 두개의 프로세싱 코어들 중 상기 제2 프로세싱 코어가 정상 동작 전압을 수신하는 전력 상태에 놓여지는 프로세서.
  14. 제10항에 있어서,
    상기 적어도 두개의 프로세싱 코어들 중 상기 제1 프로세싱 코어 및 그에 대응하는 출력은 상기 변화의 결과로서 디스에이블되는 프로세서.
  15. 제10항에 있어서,
    다른 코어들 또는 로직과 관계없이 전력 상태에 놓여지는 언-코어 로직을 더 포함하는 프로세서.
  16. 제10항에 있어서,
    상기 동작 조건들의 검출된 조합은,
    상기 적어도 두개의 프로세싱 코어들 중 상기 제1 프로세싱 코어의 활성 레벨;
    상기 적어도 두개의 프로세싱 코어들 중 상기 제1 프로세싱 코어의 전력 소모 레벨; 및
    상기 적어도 두개의 프로세싱 코어들 중 상기 제1 프로세싱 코어의 열 조건
    중 임의의 검출된 조합을 포함하는 프로세서.
  17. 삭제
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