KR101296000B1 - 잠금 시간을 감소시키기 위한 메커니즘을 포함하는 지연 잠금 루프 - Google Patents

잠금 시간을 감소시키기 위한 메커니즘을 포함하는 지연 잠금 루프 Download PDF

Info

Publication number
KR101296000B1
KR101296000B1 KR1020110103805A KR20110103805A KR101296000B1 KR 101296000 B1 KR101296000 B1 KR 101296000B1 KR 1020110103805 A KR1020110103805 A KR 1020110103805A KR 20110103805 A KR20110103805 A KR 20110103805A KR 101296000 B1 KR101296000 B1 KR 101296000B1
Authority
KR
South Korea
Prior art keywords
delay
step size
dll
change
clock
Prior art date
Application number
KR1020110103805A
Other languages
English (en)
Other versions
KR20120037356A (ko
Inventor
프라딥 알. 트리베디
빈센트 알. 본 캐넬
Original Assignee
애플 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 애플 인크. filed Critical 애플 인크.
Publication of KR20120037356A publication Critical patent/KR20120037356A/ko
Application granted granted Critical
Publication of KR101296000B1 publication Critical patent/KR101296000B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

지연 고정 루프(DLL)는 피드백 클럭으로서 기준 클럭의 지연된 버전을 제공하도록 구성된 지연 라인을 포함한다. DLL은 또한 지연 라인에 연관된 지연의 변경을 나타내는 출력 신호를 제공할 수 있는 위상 검출기를 포함한다. 또한, DLL은 지연의 제1 변경을 나타내는 출력 신호를 검출한 것에 응답하여, 제1 스텝 사이즈에 대응하는 스텝 사이즈 표시를 제공할 수 있고, 지연의 제2 변경을 나타내는 출력 신호를 검출한 것에 응답하여, 제1 스텝 사이즈보다 작은 제2 스텝 사이즈에 대응하는 스텝 사이즈 표시를 제공할 수 있는 스텝 사이즈 제어기를 포함할 수 있다.

Description

잠금 시간을 감소시키기 위한 메커니즘을 포함하는 지연 잠금 루프{DELAY LOCKED LOOP INCLUDING A MECHANISM FOR REDUCING LOCK TIME}
본 명세서는 지연 잠금 루프 회로(delay locked loop circuits)를 포함하는 집적 회로에 관한 것이다.
지연 잠금 루프(DLL)는 디지털 또는 아날로그 회로를 이용하여 구현될 수 있다. 전형적인 종래의 디지털 구현은 인버터들의 긴 시리즈 체인(series chain)을 이용하여 형성된 지연 라인(delay line)을 포함한다. 지연 라인은 예를 들어 인버터들의 사이마다와 같이, 체인을 따라 많은 노드들에서 탭(tap)될 수 있다. 이러한 탭들은 넓은 폭의 멀티플렉서에 피드될 수 있다. 매우 많은 수의 탭이 존재하기 때문에, 이들은 탭, 그리고 그에 따라 요구되는 지연을 선택하는 매우 넓은 폭의 멀티플렉서에 피드될 수 있다. 이러한 광폭 멀티플렉서들 중 다수는 4 레벨 이상의 계층 구조를 이용하여 구현된다. 많은 구현들에서, 지연 잠금 루프는 멀티플렉서를 이용하여, 인버터 체인을 가로질러 한번에 한 탭씩 움직이는 것에 의해 상당히 느리게 초기 잠금을 달성한다. 클럭을 글리칭(glitching)하지 않고서 멀티플렉서 선택을 변경하는 데에 요구되는 타이밍은 효과적으로 구현하기가 복잡하고 어려울 수 있다.
지연 잠금 루프(DLL)를 포함하는 집적 회로의 다양한 실시예들이 개시된다. 일 실시예에서, DLL 유닛은 지연 라인의 입력에서 기준 클럭을 수신하고, 피드백 클럭으로서 기준 클럭의 지연된 버전을 제공하도록 구성된 지연 라인을 포함한다. DLL은 또한 기준 클럭과 피드백 클럭 간의 위상 차에 의존하고 지연 라인에 연관된 지연의 변경을 나타내는 출력 신호를 제공할 수 있는 위상 검출기를 포함한다. 예를 들어, 일 실시예에서, 위상 검출기는 지연 라인의 지연이 증가 또는 감소되어야 함을 각각 나타내는 업 신호 및 다운 신호를 출력할 수 있다. 또한, DLL은 위상 검출기에 연결되고, 지연 라인의 지연 스텝 사이즈(delay step size)를 제어하는 하나 이상의 스텝 사이즈 표시를 선택가능하게 제공하도록 구성된 스텝 사이즈 제어기를 포함할 수 있다. 더 구체적으로, 잠금 획득(lock acquisition) 동안, 지연의 제1 변경(예를 들어, 증가)을 나타내는 출력 신호를 검출한 것에 응답하여, 스텝 사이즈 제어기는 제1 스텝 사이즈에 대응하는 하나 이상의 스텝 사이즈 표시를 제공할 수 있고, 지연의 제2 변경(예를 들어, 감소)을 나타내는 출력 신호를 검출한 것에 응답하여, 스텝 사이즈 제어기는 제1 스텝 사이즈보다 작은 제2 스텝 사이즈에 대응하는 하나 이상의 스텝 사이즈 표시를 제공할 수 있다.
도 1은 지연 잠금 루프 유닛의 일 실시예의 블록도이다.
도 2는 도 1에 도시된 지연 블록의 일 실시예의 블록도이다.
도 3은 도 2에 도시된 지연 요소의 일 실시예의 블록도이다.
도 4a는 도 1에 도시된 지연 잠금 루프의 실시예의 특정 부분들의 상이한 동작 상태들을 나타내는 상태도이다.
도 4b는 도 1 및 도 4a에 도시된 지연 잠금 루프의 실시예의 부분들을 클럭킹하기 위해 사용되는 중첩하지 않는 클럭들을 나타낸 타이밍도이다.
도 5는 도 1에 도시된 지연 잠금 루프의 동작 양태들을 나타낸 흐름도이다.
도 6은 도 1의 지연 잠금 루프의 실시예를 갖는 집적 회로를 포함하는 시스템의 일 실시예의 블록도이다.
구체적인 실시예들이 도면들에 예시로서 도시되어 있고, 여기에 상세하게 설명될 것이다. 그러나, 특정한 특징에 관련하여 단 하나의 실시예가 기술되어 있는 경우에서조차도, 도면들 및 상세한 설명은 청구항들을 개시된 특정 실시예들로 제한하도록 의도된 것이 아님을 이해해야 한다. 반대로, 본 명세서의 혜택을 받는 기술분야의 숙련된 자가 분명하게 알 모든 수정, 등가물 및 대안을 포함하도록 의도된다. 본 명세서에 제공되는 특징들의 예들은 다르게 언급되지 않는 한, 제한적인 것이 아니라 예시적인 것으로서 의도된 것이다.
본 출원 전체에서 이용될 때, "~수 있다(may)"는 용어는 필수적이라는 의미(mandatory sense)(즉, 반드시 그러해야 함을 의미함)가 아니라, 허용적인 의미(permissive sense)(즉, ~일 가능성을 가짐을 의미함)로 이용된 것이다. 마찬가지로, "포함한다(include, including, includes)"는 용어는 그에 제한된다는 것이 아니라 포함한다는 것을 의미한다.
다양한 유닛, 회로 또는 기타 컴포넌트들이 태스크 또는 태스크들을 수행"하도록 구성되는(configured to)" 것으로서 설명될 수 있다. 그러한 맥락들에서, "~하도록 구성된다"는 것은 동작 동안 태스크 또는 태스크들을 수행하는 "회로망을 갖는다"는 것을 일반적으로 의미하는, 구조에 대한 폭넓은 기재이다. 그러한 것으로서, 유닛/회로/컴포넌트는 그 유닛/회로/컴포넌트가 현재 온(on) 상태가 아니더라도 태스크를 수행하도록 구성될 수 있다. 일반적으로, "~하도록 구성된"에 대응하는 구조를 형성하는 회로망은 하드웨어 회로를 포함할 수 있다. 마찬가지로, 설명에서의 편의를 위하여, 다양한 유닛/회로/컴포넌트가 태스크 또는 태스크들을 수행하는 것으로서 설명될 수 있다. 그러한 설명은 "~하도록 구성된"이라는 구문을 포함하는 것으로서 해석되어야 한다. 하나 이상의 태스크를 수행하도록 구성된 유닛/회로/컴포넌트에 관한 기재는 그 유닛/회로/컴포넌트에 대하여 35 U.S.C. §112의 6항의 해석을 적용하도록 명시적으로 의도된 것이 아니다.
본 명세서의 범위는 여기에서 다루어지는 문제점들 중 임의의 것 또는 전부를 완화시키는지에 상관없이, (명시적으로든 암시적으로든) 여기에 개시된 임의의 특징들 또는 특징들의 조합, 또는 그들의 임의의 일반화를 포함한다. 따라서, 임의의 그러한 특징들의 조합에 대하여 본 출원(또는 그에 대한 우선권을 주장하는 출원)의 심사과정(prosecution) 동안 새로운 청구항들이 작성될 수 있다. 구체적으로, 첨부된 청구항들을 참조하면, 종속 청구항들로부터의 특징들은 독립 청구항들의 특징들과 조합될 수 있고, 각각의 독립 청구항들로부터의 특징들은 첨부된 청구항들에 열거된 특정 조합들뿐만 아니라 임의의 적절한 방식으로 조합될 수 있다.
이제 도 1을 보면, 지연 잠금 루프(DLL) 회로의 일 실시예의 블록도가 도시되어 있다. DLL(10)은 샘플러(22), 스텝 사이즈 제어기(20), 업데이트 유닛(18), 및 DLL 제어기(24)에 연결되어 있으며 PD 생성기(12)로 지정된 위상 검출기 생성기를 포함한다. 업데이트 유닛은 16a 내지 16n으로 지정된 다수의 지연 블록을 포함하는 지연 라인(17)에 연결되는데, 여기에서 n은 임의의 개수의 지연 블록이 존재할 수 있음을 나타내도록 의도된 것이다. PD 생성기(12)는 기준 클럭(예를 들어, Ref Clk), 및 출력 클럭 또는 "피드백 클럭"을 수신하도록 연결되는 한편, 가장 왼쪽의 지연 블록(16a)은 Ref Clk 신호를 수신하도록 연결된다. 숫자 및 문자를 갖는 참조 부호를 갖는 컴포넌트들은 적절한 경우에는 숫자만으로 참조될 수 있음에 유의해야 한다.
설명되는 실시예에서, PD 생성기(12)는 위상 검출기(PD)(14) 및 CLK 생성 유닛(13)을 포함한다. 이하에서 도 4a 및 도 4b의 설명과 관련하여 더 상세하게 기술되는 바와 같이, CLK 생성 유닛(13)은 DLL(10) 내의 다양한 컴포넌트들에 의해 사용될 다수의 중첩하지 않는(non-overlapping) 클럭을 생성하도록 구성된다.
일 실시예에서, PD(14)는 지연 블록(16n)으로부터의 피드백 클럭 및 Ref Clk을 수신하고, 두 클럭 간의 위상 관계를 비교하고, 두 클럭 간의 위상 차에 비례하는 에러 신호를 내부적으로 생성하도록 구성된다. 그 다음, PD(14)는 Ref Clk과 피드백 클럭 간의 위상 차가 최소화되도록 지연 라인에 연관된 지연이 증가되어야 하는지 아니면 감소되어야 하는지를 나타낼 수 있는 업 또는 다운 신호(예를 들어, UpDn)를 제공할 수 있다. 예를 들어, Ref Clk 신호의 리딩 에지(leading edge)가 피드백 클럭 신호의 리딩 에지보다 듀티 사이클의 50％에 이르는 양만큼 앞서는 경우, PD(14)는 위상 차를 감소시키기 위해 지연 라인의 지연의 증가가 필요함을 나타내는 Up 신호를 제공할 수 있다. 반대로, Ref Clk 신호의 리딩 에지가 피드백 클럭 신호의 리딩 에지보다 듀티 사이클의 50％에 이르는 양만큼 뒤처지는 경우, PD(14)는 위상 차를 감소시키기 위해 지연 라인의 지연의 감소가 필요함을 나타내는 Dn 신호를 제공할 수 있다.
설명되는 실시예에서, 지연 라인(17)은 Ref Clk 입력의 가변 위상 지연을 제공한다. 일 실시예에서, 지연 블록들(16) 각각은 특정 지연을 갖도록 독립적으로 프로그래밍될 수 있다. 이하에서 도 2 및 도 3의 설명과 관련하여 더 상세하게 기술될 바와 같이, 각각의 지연 블록(16)은 다수의 독립적으로 제어되는 모듈러 지연 요소를 포함할 수 있다. 도시된 바와 같이, 각각의 지연 블록(16)은, 지연이 출력 탭 Out 1로부터 피드백 클럭까지 누적되도록, Ref Clk 신호의 지연된 버전을 생성할 수 있다. 더 구체적으로, 일 실시예에서, 지연 라인(17)은 미세한 입도(fine granularity)를 갖고서 요구되는 위상 지연을 생성하기 위해, 지연 제어(예를 들어, delay ctl 0 - delay ctl x) 신호들을 이용하여 프로그래밍될 수 있다. 또한, 이하에 더 설명되는 바와 같이, 지연 블록들(16) 각각은, 예를 들어 지연 블록들(16) 전체에 걸쳐서 총 지연의 균형잡힌 분포가 존재하도록, 실질적으로 동일한 지연과 같은 특정 지연을 갖도록 프로그래밍될 수 있다.
일 실시예에서, 업데이트 유닛(18)은 모든 지연 블록이 실질적으로 동시에, 또는 가능한 한 동시간에 가깝게 그들 각각의 제어값을 수신하도록, 동기적인 방식으로 지연 블록들(16)에 제어 신호들을 제공하도록 구성될 수 있다. 더 구체적으로, DLL 제어기(24)는 업데이트 유닛(18)에 지연 제어 신호들(즉, 지연값들)을 제공할 수 있으며, 업데이트 유닛(18)은 특정한 Updt 클럭 에지 상에서 지연 블록들(16)에 delay ctl 신호들을 출력하도록 구성될 수 있다. 각각의 delay ctl 신호는 인코딩일 수 있고, 따라서 일 실시예에서, delay ctl 신호는 멀티비트 신호일 수 있다. 일 실시예에서, 업데이트 유닛(18)은 DLL 제어기(24)에 의해 송신되는 지연 값들을 저장하기 위해 소정 유형의 내부 저장소(예를 들어, 레지스터, RAM 등)를 포함할 수 있다. 일 실시예에서, Updt Clk을 수신하면, 업데이트 유닛(18)은 Updt Clk 신호에 응답하여 각각의 지연 블록들(16)에 저장소로부터의 지연 값들을 송신할 수 있다.
스텝 사이즈 제어기(20)는 PD(14)로부터의 Up/Dn 신호, 및 CLK 생성 유닛(13)으로부터의 Step Clk을 수신하도록 구성될 수 있다. 일 실시예에서, 스텝 사이즈 제어기(20)는 지연 라인(17)의 스텝 사이즈를 제어하기 위해 DLL 제어기(24)에 스텝 사이즈 표시를 제공하도록 구성될 수 있다. 여기에서 이용될 때, 스텝 사이즈는 피드백 클럭 신호에서 측정되는, 지연 라인(17)에 의해 Ref Clk 신호에 추가되는 증분적인 총 지연을 나타낼 수 있다. 따라서, 스텝 사이즈 표시는 지연 라인(17)에 의해 제공될 지연의 크기를 나타낸다. 예시로서, 지연 라인(17)을 통한 최소한의 가능한 지연이 40ps인 경우, 1 스텝은 40ps에 등가일 것이다. 따라서, 스텝 사이즈 제어기(20)가 지연 스텝 사이즈를 증분 또는 감분할 때마다, 그것은 40ps의 증분으로 그와 같이 할 수 있다. 따라서, 예시에서, 스텝 사이즈 제어기(20)가 스텝 사이즈 16을 나타내는 경우, 총 지연은 16*40ps = 640 ps일 것이다. 그러나, 이하에 더 설명되는 바와 같이, 지연 블록들(16) 각각은 소정 범위의 지연 값들을 갖도록 프로그래밍될 수 있다. 따라서, 프로그래밍된 최소 및 최대 내의 임의의 스텝 사이즈가 이용될 수 있다.
일 실시예에서, DLL(10)은 초기의 또는 대강의 잠금 획득 동안, DLL(10)이 잠금에 근접해 있고 더 미세한 잠금 획득 지연 스텝 사이즈가 더 적합할 수 있을 때와는 다른 스텝 사이즈를 이용할 수 있다. 예를 들어, 스텝 사이즈 제어기(20)는 초기화 시에, DLL(10)이 Ref Clk의 에지를 획득하려고 시도하고 있는 동안은 하나 이상의 더 큰 스텝 사이즈(예를 들어, 16 스텝)를 이용하고, 일단 DLL(10)이 Ref Clk 에지를 발견하고 잠금 획득에 근접하고 나면, 하나 이상의 더 작은 스텝 사이즈(예를 들어, 1 스텝)를 이용하도록 구성될 수 있다. 그러나, 다른 실시예들에서, 임의의 수의 지연, 그리고 그에 따라 임의의 스텝 사이즈가 이용될 수 있으며, 일부 실시예들에서, 획득 동안 이용되는 수개의 상이한 스텝 사이즈가 존재할 수 있다. 더 구체적으로, 획득과 잠금 사이에서 상이한 수의 지연들을 이용하는 것이 가능할 수 있다. 예를 들어, 스텝 사이즈 제어기는 Up 신호들의 제1 쌍에 대해서는 16 지연을 이용하고, 계속되는 Up 신호들의 수신 시에, 스텝 사이즈 제어기(20)는 Ref Clk 에지가 발견될 때까지 스텝 사이즈에 있어서 점진적인 감소가 있도록 더 작은 스텝 사이즈들을 이용할 수 있으며, 그 다음 잠금이 달성될 때까지 훨씬 더 작은 스텝이 이용될 수 있다.
일 실시예에서, 샘플러(22)는 PD 유닛(14)으로부터의 3개의 가장 최근의 Up/Dn 신호를 저장하도록 구성될 수 있다. 더 구체적으로, 지터(jitter)를 방지하기 위해, 샘플러(22)는 각각의 수신된 Up/Dn 신호를 이전의 Up/Dn 신호 및 다음의 Up/Dn 신호와 비교하여, 잠금 조건이 존재하는지를 결정할 수 있다. 예를 들어, 현재의 Up/Dn 신호가 Up 신호이고, 이전의 Up/Dn 신호가 Dn 신호이며, 다음의 Up/Dn 신호가 Up 신호인 경우, PD(14)가 Up과 Dn 사이에서 교대하고 있으므로, 샘플러(22)는 위상 잠금되었음을 결정할 수 있다. 그러한 것으로서, 일 실시예에서, 샘플러(22)는 지연 제어 값들을 변경하지 않기 위해, DLL 제어기(24)에 예를 들어 널(null) 신호와 같은 표시를 제공할 수 있다. 다른 실시예에서, 샘플러(22)는 DLL 제어기(24)에 Up 신호, Dn 신호, 또는 지연 제어 값들을 변경하지 말 것을 나타내는 널 신호 중 하나를 제공하도록 구성될 수 있다.
DLL 제어기(24)는 DLL(10)의 동작을 제어하도록 구성될 수 있다. 더 구체적으로, 일 실시예에서, DLL 제어기(24)는 지연 제어 값들을 결정할 수 있고, 그러한 지연 값들을 업데이트 유닛(18)에 제공할 수 있다. 지연 제어 값들은 하나의 인코드된 값, 또는 인코딩들의 집합(각 지연 블록(16)마다 하나씩)일 수 있다. DLL 제어기(24)는 지연 라인(17)에 의해 제공되는 지연의 양을 증가 또는 감소시키기 위해 Up/Dn 신호를 이용할 수 있다.
일 실시예에서, DLL 제어기(24)는, 지연 라인(17)을 통한 총 지연이 지연 블록들(16) 간에서 분산되어 원하는 대로의 특정한 분포를 갖게 되도록, 지연 블록들(16) 각각에 대한 지연 값들을 계산하도록 구성될 수 있다. 일 구현에서, 총 지연은 각각의 지연 블록(16)에 의해 제공되는 지연이 실질적으로 동일하도록 분산될 수 있다. 예를 들어, 8개의 지연 블록(16)(예를 들어, 16a-16h)이 존재한다고 가정하자. 초기에 지연이 존재하지 않고, DLL 제어기(24)가 추가될 필요가 있는 지연을 나타내는 신호를 수신하는 경우, DLL 제어기(24)는 단순히 지연 블록(16a)의 지연을 증가시키기 보다는, 대신에 지연 블록(16d)을 선택할 수 있다. 추가적인 지연이 지연 라인에 추가될 때마다, DLL 제어기(24)는 지연이 분산되도록, 이용될 지연 블록들을 선택할 수 있다. 예를 들어, 다른 지연이 추가되어야 하는 경우, 단순히 지연 블록(16d)을 증가시키기보다는, DLL 제어기(24)가 블록(16d)을 통한 지연을 최소화하고, 지연 블록들(16b 및 16g)을 통한 지연을 증가시킬 수 있다. 이러한 예를 계속하여 설명하면, 제3 지연이 추가된 경우, DLL 제어기(24)는 지연 블록들(16d)을 통해 지연을 증가시킬 수 있다. 따라서, 지연은 지연 라인(17) 전체에 걸쳐서 연속적으로 분산된다.
도 2를 보면, 도 1의 지연 블록의 일 실시예의 블록도가 도시되어 있다. 지연 블록(16)은 DE(210a) 내지 DE(210n)으로 지정된 다수의 지연 요소를 포함한다. 또한, 지연 블록(16)은 각각의 지연 요소(210)에 연결된 블록 디코더(212)를 포함한다. 5개의 지연 요소가 도시되어 있지만, n은 임의의 개수의 지연 요소를 나타낼 수 있음에 유의해야 한다.
도 2에 도시된 바와 같이, 지연 블록(16)은 입력 클럭 신호(예를 들어, 입력 CLK) 및 지연 제어 신호를 수신하도록 구성된다. 지연 블록(16)은 또한 입력 클럭 신호의 지연된 버전인 출력 클럭 신호(예를 들어, 출력 CLK)를 제공하도록 구성된다. 지연의 양은 지연 요소들(210)을 통해 취해지는 경로에 의존한다. 지연 요소들(210)은, 각각의 요소의 Cknext 출력이 다음 요소의 Ckin 입력에 연결되고, 한 요소의 Ckout 출력이 이전 요소의 Ckret 입력에 연결되도록 체인 내에서 함께 연결된 것으로 도시되어 있다. 체인 내의 마지막 요소(예를 들어, 요소(210n))에서, Cknext 출력은 루프백 구성으로 Ckret 입력에 연결된다.
블록 디코더(212)는 도 1의 업데이트 유닛(18)에 의해 송신되는 지연 제어 신호를 수신하고 디코딩하도록 구성된다. 위에서 언급된 바와 같이, 지연 제어 신호는 블록 디코더(212)에 의해 디코딩되고 선택 신호로서 각각의 지연 요소(210)에 제공될 수 있는 멀티-비트 인코딩일 수 있다. 이하에서 도 3의 설명에 관련하여 더 상세하게 기술되는 바와 같이, 각각의 선택 신호는 멀티-비트 신호일 수 있다. 일 실시예에서, 선택 신호는 또한 인코딩되고, 지연 요소(210)를 통한 경로를 제어한다. 예를 들어, 선택 신호는, 지연 요소(210)가 입력 클럭을 Cknext 출력까지 통과시키고 Ckret 입력을 Ckout 출력까지 통과시키는지, 또는 지연 요소(210)가 입력 클럭을 내부 지연을 통해 Ckout 출력에 전달하는지를 제어한다.
도 3을 참조하면, 도 2의 지연 요소의 일 실시예의 블록도가 도시되어 있다. 지연 요소(210)는 프로그래밍가능한 지연(314), NAND 게이트(317), NOR 게이트(319), 및 멀티플렉서(mux)(316)에 연결된 요소 디코더(312)를 포함한다. 그러나, 이하에 더 설명되는 바와 같이, 점선으로 된 박스 및 입력 Ckin으로부터 NOR 게이트(319)까지의 점선 연결에 의해 나타낸 것과 같이, 동작 동안 NAND 게이트(317) 또는 NOR 게이트(319) 중 단 하나만이 주어진 지연 요소(210) 내에서 이용된다. 일 실시예에서, 지연 요소(210)는 두가지 게이트 타입 모두를 포함하는 디자인 라이브러리 셀일 수 있는 한편, 다른 실시예들에서, 지연 요소(210)는 단 한 타입의 게이트만을 갖는 셀일 수 있다.
요소 인코더(312)는 도 2에 도시된 블록 디코더(212)로부터 수신된 선택기 신호(예를 들어, Sel x)를 디코딩하고, 대응하는 제어 신호들을 지연 요소(210) 내의 컴포넌트들에 제공하도록 구성된다. Sel x 신호를 수신한 것에 응답하여, 요소 디코더(312)는 지연 요소(210)를 통한 신호 경로를 선택하도록 구성된다.
더 구체적으로, 각 지연 블록(16)의 요구되는 지연에 의존하여, 입력 CLK 신호는 함께 체인으로 된 지연 요소들(210) 중 하나 이상을 통해 라우팅될 수 있다. 그러한 것으로서, 지연 요소들 중 일부는 클럭 신호를 체인 내의 다음의 지연 요소(210)까지 통과시키도록 구성될 수 있고, 지연 요소들(210) 중 하나는 내부 지연을 제공하고 클럭 신호를 지연 블록(16)의 출력 CLK까지 체인을 통해 거슬러서 라우팅하도록 구성될 수 있다. 예를 들어, 특정한 지연 블록(16)이 지연 요소(210a)의 최소 지연보다 더 큰 지연을 갖도록 요구되는 경우, 소정 개수의 지연 요소(210)가 클럭 신호를 다음 지연 요소까지 통과시키도록 구성될 수 있다. 따라서, 특정한 지연 요소(예를 들어, 210a)가 다음 요소(예를 들어, 210b)에 체인연결되어야 하는 경우, 지연 요소(210a)를 통한 신호 경로는 Ckin 클럭을 논리 게이트를 통해 Cknext 출력에 전달할 것이다. 그러한 것으로서, 요소 인코더(312)는 (NAND 게이트를 갖는 실시예들에서) NAND 게이트(317)를 인에이블시키기 위해 논리값 1을 제공하거나, (NOR 게이트를 갖는 실시예들에서) NOR 게이트(319)를 인에이블시키기 위해 논리값 0을 제공할 수 있다. 또한, 요소 인코더(312)는 mux(316)가 Ckout 경로로서 Ckret 입력을 선택하게 할 수 있다. 이러한 구성에서, 지연 요소(210a)에 연관된 지연은 NAND 게이트 또는 NOR 게이트 지연, 및 mux 지연일 것이다. 요구되는 지연에 대해 얼마나 많은 지연 요소들(210)이 필요한지에 의존하여, 지연 요소들 중 하나가 체인 내의 마지막 요소의 역할을 할 것이다. 그 마지막 요소가 체인 내에서 물리적으로 마지막인 지연 요소(예를 들어, 210n)인 경우, 그것은 위에서 설명된 바와 같이 구성될 것이고, 도 2에 도시된 바와 같이, Cknext 출력은 루프백으로 Ckret 입력에 연결될 것이다.
그러나, 마지막 요소가 대신에 예를 들어 지연 요소(210d)인 경우, 지연 요소(210d)는 클럭 신호를 프로그래밍가능한 지연(314)을 통해 Ckin으로부터 Ckout으로 라우팅하도록 구성될 것이다. 예를 들어, 지연 요소(210d)를 통한 신호 경로는 Ckin 클럭을 프로그래밍한 지연(314)을 통해 Ckout 출력까지 전달할 것이다. 그러한 것으로서, 요소 인코더(312)는 mux(316)가 Ckout 경로로서 프로그래밍한 지연(314)의 출력을 선택하게 할 수 있다.
또한, 요소 인코더(312)는 프로그래밍가능한 지연(314)에 의해 제공되는 지연의 양을 선택하기 위해 출력을 제공할 수 있다. 도시된 바와 같이, 프로그래밍가능한 지연(314)은 한 쌍의 병렬 연결된 인버터들을 포함하는데, 이들 중 하나는 선택가능한 고 임피던스 출력 모드를 갖는다. 또한, 전력을 절약하기 위해, 인코더(312)는 NAND 게이트(317) 또는 NOR 게이트(319)에 적합한 게이팅 신호를 제공하여 Cknext 클럭 신호를 게이팅하고, 그에 의해 체인 내의 추가의 미사용 지연 요소들 내에서의 불필요한 토글링을 방지한다. 따라서, 이러한 조합은 한 인버터의 지연, 또는 인버터 쌍을 통한 병렬 경로에 연관된 지연을 선택가능하게 만들어낸다. 따라서, 이러한 구성에서, 지연 요소(210)를 통한 최소한의 지연은 1 mux 지연 및 병렬 인버터 경로를 통한 지연일 것인데, 이것은 매우 작을 수 있다(즉, 수 피코초).
따라서, 지연 블록(16)이 최소 지연 요소를 요구할 때, 지연 요소(210a)는 프로그래밍가능한 지연 출력을 이용하도록 구성될 것이고, 최대 지연이 필요한 경우, 모든 지연 요소가 이용될 수 있으며, 클럭 신호는 지연 요소(210n) 상에서 체인의 끝에서 외부로 루프백될 수 있다. 다른 실시예들에서는, 프로그래밍가능한 지연(314) 내에서의 변화하는 양의 지연을 제공하기 위해, 게이트들의 다른 조합들이 이용될 수 있음에 유의해야 한다.
위에서 언급된 바와 같이, 각각의 지연 요소(210)는 Cknext 신호를 게이팅하기 위해 NAND 게이트(317) 또는 NOR 게이트(319)를 이용할 것이다. 클럭 라우팅이 체인에 지연 요소들(210)을 추가하는 것으로 변경될 때 출력 클럭에서의 글리칭을 방지하기 위해, 지연 요소들의 체인 내에서 NAND 게이트(317)를 이용하는 지연 요소들 및 NOR 게이트(319)를 이용하는 지연 요소들을 이용하는 것을 교대시키면 이로울 수 있음에 유의해야 한다.
위에서 설명된 바와 같이, CLK 생성 유닛(13)은 DLL(10) 내의 다양한 컴포넌트들에 중첩하지 않는 클럭들을 제공하도록 구성된다. 더 구체적으로, 도 1에 도시된 바와 같이, CLK 생성 유닛(13)은 업데이트 유닛(18), 스텝 사이즈 제어기(20), 샘플러(22) 및 DLL 제어기(24)에 각각 Updt Clk, Step Clk, Smp Clk 및 Ctl Clk을 제공한다. 도 4a 및 도 4b에 도시된 바와 같이, 이러한 컴포넌트들 각각은 중첩하지 않는 방식으로 동작한다. 도 4a는 DLL(10)의 일 실시예의 중첩하지 않는 동작을 도시한 상태도인 한편, 도 4b는 도 1의 DLL(10)의 일 실시예의 클럭 생성 타이밍을 도시하는 예시적인 타이밍도이다.
도 4a를 보면, 상태도는 DLL 제어기 상태(401), 샘플 상태(407), 업데이트 상태(403), 및 스텝 사이즈 상태(405)를 포함한다. 도시된 바와 같이, DLL 제어기(24), 업데이트 유닛(18), 스텝 사이즈 제어기(22) 및 샘플러(20) 각각은 대응하는 동작 상태를 갖는다. 일 실시예에서, 각각의 상태는 단 하나의 상태로부터 진입될 수 있고, 단 하나의 다른 상태로 탈출될 수 있는데, 예외적으로, 스텝 사이즈 상태(403)는 초기화 또는 시작 상태로부터도 진입될 수 있다. 따라서, 스텝 사이즈 제어기(20)가 동작 중일 때, DLL 제어기(24), 업데이트 유닛(18) 및 샘플러(22)는 동작 중이 아니다. 다른 컴포넌트들 각각에 대해서도 마찬가지이다.
도 4b를 참조하면, 타이밍도는 PD 생성기(12)의 CLK 생성 유닛(13)에 의해 생성되는 4개의 클럭 신호를 도시한 것으로, 입력 Ref Clk 신호가 최상단에 있다. 다음 클럭은 Step Clk이고, 그 다음은 Smp Clk, 그 다음은 Ctl Clk, 그리고 그 다음은 Updt Clk이다. 도시된 바와 같이, Step Clk은 1 클럭 사이클에 대해 시간 t0에서 생성된다. 그 사이클 동안, 다른 클럭들은 생성되지 않고, 따라서 위에서 설명된 바와 같이, 그러한 클럭들을 사용하는 컴포넌트들은 동작 중이 아니다. 시간 t1 동안, Smp Clk은 활성인 한편, 다른 클럭들은 그렇지 않고, 나머지 클럭들에 대해서 마찬가지로 이어진다. 클럭들의 비중첩은, 종래의 DLL 회로들에 보통 가해질 수 있는 타이밍 제약들일 수 있다.
도 5는 도 1에 도시된 지연 잠금 루프의 동작 양태들을 설명하는 흐름도이다. 도 1 내지 도 5를 총괄하여 참조하고, 도 5의 블록(501)에서 시작하면, DLL의 초기화 동안, DLL 제어기(24)는 위에서 설명된 바와 같이 스텝 사이즈 제어기(20)로부터 초기화 스텝 사이즈를 수신할 수 있다. DLL 제어기(24)는 스텝 사이즈 정보에 기초하여 지연 요소들(210)의 지연 값들을 설정할 수 있고, 그 지연 값들을 업데이트 유닛(18)에 제공할 수 있다 (블록(503)). 업데이트 유닛이 클럭킹되고 나면, 지연 값들은 지연 라인(17)의 지연 블록들(16)에 동기하여 송신될 수 있다. DLL(10)은 아직 잠금되지 않았으므로, 일 실시예에서, PD(14)는 Ref Clk 리딩 에지가 피드백 클럭 리딩 에지를 통과할 때까지 지연을 증가시키기 위해 Up 신호를 제공하도록 구성될 수 있으며, Ref Clk 리딩 에지가 피드백 클럭 리딩 에지를 통과할 때, PD(14)는 지연을 감소시키기 위해 Dn 신호를 제공할 수 있다.
PD(14)가 Ref Clk 에지를 획득하지 않은 경우(블록(505)), PD(14)는 Ref Clk 리딩 에지가 피드백 클럭 리딩 에지를 통과할 때까지 지연을 증가시키기 위해 Up 신호를 제공하도록 구성될 수 있다. 그러나, PD(14)가 Ref Clk 에지를 검출하는 경우(블록(505)), PD(14)는 Dn 신호의 송신을 시작하고, 스텝 사이즈 제어기(20)는 스텝 사이즈를 예를 들어 1 지연과 같은 더 작은 지연 값으로 변경한다. DLL 제어기(24)는 새로운 스텝 사이즈 및 Dn 신호를 수신한다 (블록(507)). DLL 제어기(24)는 새로운 지연 값들을 계산하고, 그들을 업데이트 유닛(18)에 보낸다 (블록(509)).
PD(14)는 Ref Clk 에지를 다시 볼 때까지, Dn 신호를 계속하여 송신할 수 있고, Ref Clk 에지를 다시 볼 때, Up 신호를 송신할 수 있다. 위에서 설명된 바와 같이, 잠금이 달성될 때, PD(14)는 Up 및 Dn 신호를 교대하여 출력하기 시작할 수 있고, 샘플러(22)는 Up/Dn 신호의 샘플들을 저장함으로써 이러한 진동 효과의 영향들을 감소시킬 수 있다. 따라서, 잠금이 달성되지 않은 경우(블록(511)), DLL 제어기는 블록(509)에서 설명된 바와 같이 Dn 신호를 수신하면서, 지연 값을 계속하여 감소시킬 수 있다. 그러나, 잠금이 달성되고 나면(블록(511)), DLL 제어기(24)는 잠금을 유지할 수 있는 지연 값들을 계산하여 업데이트 유닛에 송신할 수 있다 (블록(513)). 더 구체적으로, 일 실시예에서, 잠금이 확립되고 나면, DLL 제어기(24)는 지연 라인(17)을 위한 총 지연이 지연 블록들(16) 간에서 가능한 한 동등하게 분산될 수 있도록 지연 값들을 다시 계산할 수 있다. 그러한 것으로서, Out1, Out2, Out3으로부터의 출력 탭들, 및 피드백 클럭은 균형이 잡힌 지연을 가질 수 있다. 예를 들어, Out1은 Ref Clk로부터의 90도 위상 시프트를 가질 수 있는 한편, Out2는 180도 위상 사프트를 가질 수 있는 식으로 계속될 수 있다. 그러나, 지연 라인(17)에 걸친 지연의 임의의 분포가 가능하고 예상된다. 업데이트 유닛(18)은 새로운 지연 값들을 위에서 설명된 바와 같이 동기하여 지연 블록들에 송신할 수 있다.
잠금이 유지되는 한, 지연 값들의 업데이트가 존재하지 않을 수 있다 (블록(517)). 일 실시예에서, DLL 제어기(24)는 업데이트 유닛(18)에 새로운 값들을 제공하지 않을 수 있고, 따라서 업데이트 유닛(18)은 새로운 업데이트 값들을 지연 블록들(16)에 송신하지 않을 수 있다. 다른 실시예에서, DLL 제어기(24)는 단순히 마지막에 계산된 지연 값들을 업데이트 유닛(18)에 재송신할 수 있고, 업데이트 유닛(18)은 그러한 지연 값들을 재송신할 수 있다. 또 다른 실시예에서, 업데이트 유닛(18)은 지연 값들이 업데이트되었는지에 상관없이, 각 업데이트 사이클마다 단순히 내부 레지스터 세트(도시되지 않음) 내에 저장된 지연값들을 재송신할 수 있다. 잠금이 상실된 경우(블록(515)), DLL 제어기(24)는 새로운 Up/Dn 신호들을 수신할 수 있다 (블록(519)). 따라서, 동작은 블록(513)의 설명에 기술되어 있는 바와 같이 진행할 수 있다.
위에서 설명된 바와 같이, 일 실시예에서, 위에서 설명된 동작들 각각은 해당 컴포넌트가 CLK 생성 유닛(13)으로부터 그것에 연관된 클럭을 수신한 때에만 그 컴포넌트에 의해 수행될 수 있음에 유의해야 한다. 또한, 도 5에 도시된 동작들은 오직 예시를 목적으로 특정 순서로 도시되어 있으며, 다른 실시예들에서는, 동작들 및/또는 동작들의 부분들의 순서가 다른 순서로 수행될 수 있음이 예상된다는 점에 유의해야 한다.
도 6을 보면, 도 1의 지연 잠금 루프의 실시예를 갖는 집적 회로를 포함하는 시스템의 일 실시예의 블록도가 도시되어 있다. 시스템(600)은 하나 이상의 주변 장치(607) 및 외장 메모리(605)에 연결된 집적 회로(603)의 적어도 하나의 인스턴스를 포함한다. 집적 회로(603)에의 공급 전압과 메모리(605) 및/또는 주변장치들(607)에의 하나 이상의 공급 전압을 공급하는 전원(601)도 제공된다. 일부 실시예들에서, 집적 회로(603)의 둘 이상의 인스턴스가 포함될 수 있다 (둘 이상의 외장 메모리(605)도 포함될 수 있음).
도시된 바와 같이, 집적 회로는 도 1의 DLL(10)의 적어도 하나의 인스턴스를 포함할 수 있다. 또한, 집적 회로는 다양한 기능들을 요구되는 대로 수행하는 다른 기능 블록들(609)을 포함할 수 있다. 다양한 실시예들에서, DLL(10)은 다양한 응용들에서 이용될 수 있다. 예를 들어, 본 명세서 전반에 걸쳐서 도시되고 설명된 Ref Clk 신호는, 위상 정렬 및/또는 복구가 매우 중요할 수 있는 임의의 유형의 신호일 수 있다.
주변장치들(607)은 시스템(600)의 유형에 의존하여 임의의 요구되는 회로망을 포함할 수 있다. 예를 들어, 일 실시예에서, 시스템(600)은 이동 장치(예를 들어, PDA(personal digital assistant), 스마트폰 등)일 수 있으며, 주변장치들(607)은 WiFi, 블루투스, 셀룰러, GPS(global positioning system) 등과 같은 다양한 유형의 무선 통신을 위한 장치들을 포함할 수 있다. 주변장치들(607)은 또한 RAM 저장소, 고체 상태 저장소, 또는 디스크 저장소를 포함하는 추가의 저장소를 포함할 수 있다. 주변장치들(607)은 터치 디스플레이 스크린 또는 멀티터치 디스플레이 스크린을 포함하는 디스플레이 스크린, 키보드 또는 다른 입력 장치들, 마이크로폰, 스피커 등과 같은 사용자 인터페이스 장치들을 포함할 수 있다. 다른 실시예들에서, 시스템(600)은 임의의 유형의 컴퓨팅 시스템(예를 들어, 데스크탑 개인용 컴퓨터, 랩탑, 워크스테이션, 넷탑 등)일 수 있다.
외장 메모리(605)는 임의의 유형의 메모리를 포함할 수 있다. 예를 들어, 외장 메모리(605)는 SRAM, SDRAM(synchronous DRAM)과 같은 DRAM(dynamic RAM), 더블 데이터 레이트(DDR, DDR2, DDR3 등), 저전력 DDR(LPDDR), LPDDR2, SDRAM, RAMBUS DRAM 등일 수 있다. 외장 메모리(605)는 SIMM(single inline memory modules), DIMM(dual inline memory modules) 등과 같이, 메모리 장치들이 탑재될 수 있는 하나 이상의 메모리 모듈을 포함할 수 있다.
상기 실시예들이 상당히 상세하게 설명되긴 했지만, 본 기술분야에 숙련된 자들은 위의 명세서를 완전히 알고 나면, 다수의 변형 및 수정을 분명하게 알게 될 것이다. 이하의 청구항들은 그러한 모든 변형 및 수정을 포괄하는 것으로 해석되도록 의도된 것이다.

Claims (20)

  1. 지연 잠금 루프(delay locked loop)(DLL) 유닛으로서,
    자신의 입력에서 기준 클럭을 수신하고, 상기 기준 클럭의 지연된 버전을 피드백 클럭으로서 제공하도록 구성된 지연 라인 - 상기 지연 라인은 하나 이상의 지연 유닛을 포함함 - ;
    상기 지연 라인에 연결되고, 상기 기준 클럭과 상기 피드백 클럭 간의 위상 차에 의존하고 상기 지연 라인에 연관된 지연의 변경을 나타내는 출력 신호를 제공하도록 구성된 위상 검출기;
    상기 위상 검출기에 연결되고, 상기 지연 라인의 지연 스텝 사이즈(delay step size)를 제어하기 위해 하나 이상의 스텝 사이즈 표시를 선택가능하게 제공하도록 구성된 스텝 사이즈 제어기; 및
    상기 지연 라인 및 상기 스텝 사이즈 제어기에 연결되고, 상기 하나 이상의 지연 유닛 각각을 프로그래밍하기 위해 제어 신호들을 발생시키도록 구성된 제어 유닛 - 상기 제어 신호들은 상기 스텝 사이즈 표시 및 상기 위상 검출기의 출력 신호에 기초함 - 을 포함하고,
    잠금 획득(lock acquisition) 동안, 지연의 제1 변경을 나타내는 출력 신호를 검출한 것에 응답하여, 상기 스텝 사이즈 제어기는 제1 스텝 사이즈에 대응하는 하나 이상의 스텝 사이즈 표시를 제공하도록 구성되고, 지연의 제2 변경을 나타내는 출력 신호를 검출한 것에 응답하여, 상기 스텝 사이즈 제어기는 제2 스텝 사이즈에 대응하는 하나 이상의 스텝 사이즈 표시를 제공하도록 구성되며, 상기 제1 스텝 사이즈는 상기 제2 스텝 사이즈보다 큰 DLL 유닛.
  2. 제1항에 있어서,
    상기 지연의 제1 변경은 지연의 증가에 대응하고, 상기 지연의 제2 변경은 지연의 감소에 대응하는 DLL 유닛.
  3. 제1항에 있어서,
    지연의 제1 변경을 계속하여 나타내는 출력 신호를 검출한 것에 응답하여, 상기 스텝 사이즈 제어기는 제3 스텝 사이즈에 대응하는 하나 이상의 스텝 사이즈 표시를 제공하도록 구성되고, 상기 제3 스텝 사이즈는 상기 제2 스텝 사이즈보다 큰 DLL 유닛.
  4. 삭제
  5. 제1항에 있어서,
    상기 하나 이상의 지연 유닛 각각은 하나 이상의 모듈러 지연 요소를 포함하고, 상기 모듈러 지연 요소들 각각은 상기 제어 신호들에 의해 선택가능한 프로그래밍가능한 지연을 포함하는 DLL 유닛.
  6. 제1항에 있어서,
    상기 하나 이상의 지연 유닛은 시리즈 체인(series chain)으로 함께 연결되고, DLL은 상기 지연 라인에 연관된 지연이 미리 정해진 분포를 갖도록, 상기 하나 이상의 지연 유닛 각각에 대한 각각의 지연 값을 결정하도록 구성된 제어기를 더 포함하는 DLL 유닛.
  7. 제6항에 있어서,
    상기 지연 라인은 상기 하나 이상의 지연 유닛 각각의 출력에서 각각의 출력 탭(output tap)을 포함하고, 각각의 출력 탭은 실질적으로 90도 위상 시프트에 대응하는 지연을 제공하는 DLL 유닛.
  8. 제1항에 있어서,
    상기 하나 이상의 지연 유닛은 시리즈 체인으로 함께 연결되고, DLL은 상기 위상 검출기 및 상기 지연 라인에 연결되고 상기 기준 클럭과 상기 피드백 클럭 간의 위상 차에 의존하여 상기 하나 이상의 지연 유닛 각각에 대한 각각의 지연 값을 결정하도록 구성된 제어기를 더 포함하는 DLL 유닛.
  9. 제8항에 있어서,
    상기 지연 라인에 통신 연결되고 상기 하나 이상의 지연 유닛 각각에 각각의 지연 값을 동기하여 송신하도록 구성된 업데이트 유닛을 더 포함하는 DLL 유닛.
  10. 제1항에 있어서,
    상기 지연 라인에 연결되고, 제1 클럭 신호의 동작 동안 상기 지연 라인과 연관된 지연을 제어하기 위한 하나 이상의 지연 값을 제공하도록 구성된 제어기, 및
    제2 클럭 신호의 동작 동안 상기 지연 라인에 상기 하나 이상의 지연 값을 송신하도록 구성된 업데이트 유닛
    을 더 포함하고, 상기 제1 클럭 신호 및 상기 제2 클럭 신호는 중첩하지 않는(non-overlapping) 클럭 신호들인 DLL 유닛.
  11. 제10항에 있어서,
    상기 제어기에 연결되고, 제3 클럭 신호의 동작 동안 DLL이 상기 기준 클럭 신호에 잠금되는지를 나타내는 표시를 상기 제어기에 제공하도록 구성된 샘플러 유닛을 더 포함하고, 상기 제3 클럭 신호는 상기 제1 및 제2 클럭 신호와 중첩하지 않는 DLL 유닛.
  12. 지연 잠금 루프의 위상 검출기가, 기준 클럭과 상기 기준 클럭의 지연된 버전에 대응하는 피드백 클럭 간의 위상 차에 의존하는 출력 신호를 제공하는 단계;
    상기 지연 잠금 루프의 지연 라인의 지연 스텝 사이즈를 제어하기 위해 하나 이상의 스텝 사이즈 표시를 제공하는 단계;
    하나 이상의 지연 유닛 각각을 프로그래밍하기 위해 제어 신호들을 생성하는 단계 - 상기 제어 신호들은 상기 스텝 사이즈 표시 및 상기 위상 검출기의 상기 출력 신호에 기초하고, 상기 지연 라인은 상기 하나 이상의 지연 유닛을 포함함 -;
    잠금 획득 동안, 상기 위상 검출기가 지연의 제1 변경을 나타내고 있음을 검출한 것에 응답하여, 하나 이상의 제1 스텝 사이즈에 대응하는 하나 이상의 스텝 사이즈 표시를 제공하고, 상기 위상 검출기가 지연의 제2 변경을 나타내고 있음을 검출한 것에 응답하여, 하나 이상의 제2 스텝 사이즈에 대응하는 하나 이상의 스텝 사이즈 표시를 제공하는 단계 - 상기 하나 이상의 제1 스텝 사이즈 각각은 상기 하나 이상의 제2 스텝 사이즈 각각보다 큰 것임 -
    를 포함하는 방법.
  13. 제12항에 있어서,
    상기 지연의 제1 변경은 지연의 감소에 대응하고, 상기 지연의 제2 변경은 지연의 증가에 대응하는 방법.
  14. 제12항에 있어서,
    상기 지연의 제1 변경은 지연의 증가에 대응하고, 상기 지연의 제2 변경은 지연의 감소에 대응하는 방법.
  15. 제12항에 있어서,
    상기 하나 이상의 제1 스텝 사이즈는 제1의 미리 정해진 스텝 사이즈에서 시작하여, 지연의 제2 변경이 검출될 때까지 사이즈가 감소하는 방법.
  16. 제15항에 있어서,
    상기 하나 이상의 제2 스텝 사이즈는 제2의 미리 정해진 스텝 사이즈에서 시작하여, 지연의 다른 변경이 검출될 때까지 사이즈가 감소하는 방법.
  17. 제12항에 있어서,
    상기 생성하는 단계는, 상기 잠금의 확립 후, 상기 지연 라인과 연관된 지연이 미리 정해진 분포를 갖도록, 상기 하나 이상의 지연 유닛 각각에 대한 각각의 지연 값을 결정하는 단계를 포함하고,
    상기 하나 이상의 지연 유닛은 시리즈 체인으로 함께 연결되어 상기 지연 라인을 형성하는, 방법.
  18. 제17항에 있어서,
    상기 하나 이상의 지연 유닛 각각에 대한 각각의 지연 값은, 상기 하나 이상의 지연 유닛 각각의 출력에서의 해당하는 출력 탭이 실질적으로 90도 위상 시프트에 대응하는 지연을 제공하도록 결정되는, 방법.
  19. 제12항에 있어서,
    상기 기준 클럭과 상기 피드백 클럭 간의 위상 차에 기초하여 상기 하나 이상의 스텝 사이즈 표시를 결정하는 단계를 더 포함하고,
    상기 생성하는 단계는, 상기 스텝 사이즈 표시에 기초하여 상기 하나 이상의 지연 유닛 각각에 대한 각각의 지연 값을 결정하는 단계를 포함하고, 상기 하나 이상의 지연 유닛은 시리즈 체인으로 함께 연결되어 상기 지연 라인을 형성하는, 방법.
  20. 제12항에 있어서,
    상기 생성하는 단계는,
    상기 스텝 사이즈 표시에 기초하여 상기 지연 라인과 연관되는 지연을 제어하기 위한 하나 이상의 지연 값을 결정하는 단계; 및
    제1 클럭 신호의 동작 동안 상기 하나 이상의 지연 값을 제공하는 단계;
    제2 클럭 신호의 동작 동안 상기 지연 라인에 상기 하나 이상의 지연 값을 송신하는 단계를 더 포함하고, 상기 제1 클럭 신호 및 상기 제2 클럭 신호는 중첩하지 않는 클럭 신호들인 방법.
KR1020110103805A 2010-10-11 2011-10-11 잠금 시간을 감소시키기 위한 메커니즘을 포함하는 지연 잠금 루프 KR101296000B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/901,745 US8368444B2 (en) 2010-10-11 2010-10-11 Delay locked loop including a mechanism for reducing lock time
US12/901,745 2010-10-11

Publications (2)

Publication Number Publication Date
KR20120037356A KR20120037356A (ko) 2012-04-19
KR101296000B1 true KR101296000B1 (ko) 2013-08-14

Family

ID=44759567

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110103805A KR101296000B1 (ko) 2010-10-11 2011-10-11 잠금 시간을 감소시키기 위한 메커니즘을 포함하는 지연 잠금 루프

Country Status (7)

Country Link
US (1) US8368444B2 (ko)
EP (1) EP2439848B1 (ko)
KR (1) KR101296000B1 (ko)
HK (1) HK1169222A1 (ko)
NL (1) NL2007558C2 (ko)
TW (1) TWI469523B (ko)
WO (1) WO2012051023A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8373470B2 (en) * 2010-10-11 2013-02-12 Apple Inc. Modular programmable delay line blocks for use in a delay locked loop
KR102062844B1 (ko) 2013-11-06 2020-02-11 에스케이하이닉스 주식회사 동기 회로 및 이를 이용한 반도체 장치
US10511313B1 (en) * 2019-03-04 2019-12-17 Goke Taiwan Research Laboratory Ltd. Phase-detecting method and circuit for testing a delay locked loop/delay line
CN113659979B (zh) * 2021-08-20 2024-07-05 长江存储科技有限责任公司 延迟锁相环及其延迟线锁定方法、装置、介质及系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001099281A2 (en) 2000-06-21 2001-12-27 Infineon Technologies North America Corp. Dll and method for locking it using multiple phase detector
KR20050058918A (ko) * 2003-12-13 2005-06-17 삼성전자주식회사 위상 보간 스텝의 크기를 선택적으로 변경시키는 ｄｌｌ
KR100780952B1 (ko) * 2006-06-27 2007-12-03 삼성전자주식회사 디스큐 장치 및 방법, 그리고 이를 이용한 데이터 수신장치및 방법
KR20100086594A (ko) * 2009-01-23 2010-08-02 삼성전자주식회사 빠른 락킹 타임을 갖는 클럭 신호 생성기

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7028206B2 (en) 2002-12-16 2006-04-11 William Kenneth Waller Circuit and method for generating a local clock signal synchronized to an externally generated reference clock signal
US7336752B2 (en) * 2002-12-31 2008-02-26 Mosaid Technologies Inc. Wide frequency range delay locked loop
US6970047B1 (en) 2003-07-28 2005-11-29 Lattice Semiconductor Corporation Programmable lock detector and corrector
US6914492B2 (en) 2003-09-25 2005-07-05 Lsi Logic Corporation Digital programmable delay scheme with automatic calibration
KR100540930B1 (ko) * 2003-10-31 2006-01-11 삼성전자주식회사 지연동기루프 회로
US6958634B2 (en) 2003-12-24 2005-10-25 Intel Corporation Programmable direct interpolating delay locked loop
US7034589B2 (en) 2004-02-26 2006-04-25 Silicon Integrated Systems Corp. Multi-stage delay clock generator
KR100711547B1 (ko) * 2005-08-29 2007-04-27 주식회사 하이닉스반도체 지연 고정 루프
GB2434930B (en) * 2006-02-01 2009-08-26 Wolfson Microelectronics Plc Delay-locked loop circuits
JP4665809B2 (ja) * 2006-03-24 2011-04-06 トヨタ自動車株式会社 電動機駆動制御システム
US7716001B2 (en) * 2006-11-15 2010-05-11 Qualcomm Incorporated Delay line calibration
US7667504B2 (en) * 2007-05-22 2010-02-23 International Business Machines Corporation Signal delay element, method and integrated circuit device for frequency adjustment of electronic signals
US7573307B2 (en) 2007-08-01 2009-08-11 Texas Instruments Incorporated Systems and methods for reduced area delay locked loop
KR100822307B1 (ko) * 2007-09-20 2008-04-16 주식회사 아나패스 데이터 구동 회로 및 지연 고정 루프
KR100956774B1 (ko) * 2007-12-28 2010-05-12 주식회사 하이닉스반도체 지연 고정 루프 회로 및 그 제어 방법
US8054116B2 (en) * 2008-01-23 2011-11-08 Qualcomm Incorporated Threshold dithering for time-to-digital converters
US7733149B2 (en) 2008-06-11 2010-06-08 Pmc-Sierra, Inc. Variable-length digitally-controlled delay chain with interpolation-based tuning
JP2010200090A (ja) 2009-02-26 2010-09-09 Toshiba Corp 位相補償用クロック同期回路
KR101035856B1 (ko) * 2010-05-31 2011-05-19 주식회사 아나패스 타이밍 컨트롤러와 데이터 구동ｉｃ들 사이의 인터페이스 시스템 및 디스플레이 장치
KR101004766B1 (ko) * 2010-05-31 2011-01-03 주식회사 아나패스 Ｌｃ ｖｃｏ를 포함하는 ｐｌｌ 및 타이밍 컨트롤러
US8804888B2 (en) * 2010-07-12 2014-08-12 Ensphere Solutions, Inc. Wide band clock data recovery

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001099281A2 (en) 2000-06-21 2001-12-27 Infineon Technologies North America Corp. Dll and method for locking it using multiple phase detector
KR20050058918A (ko) * 2003-12-13 2005-06-17 삼성전자주식회사 위상 보간 스텝의 크기를 선택적으로 변경시키는 ｄｌｌ
KR100780952B1 (ko) * 2006-06-27 2007-12-03 삼성전자주식회사 디스큐 장치 및 방법, 그리고 이를 이용한 데이터 수신장치및 방법
KR20100086594A (ko) * 2009-01-23 2010-08-02 삼성전자주식회사 빠른 락킹 타임을 갖는 클럭 신호 생성기

Also Published As

Publication number Publication date
US20120086484A1 (en) 2012-04-12
TWI469523B (zh) 2015-01-11
US8368444B2 (en) 2013-02-05
NL2007558C2 (en) 2012-04-12
EP2439848B1 (en) 2015-07-22
KR20120037356A (ko) 2012-04-19
HK1169222A1 (en) 2013-01-18
TW201223162A (en) 2012-06-01
EP2439848A1 (en) 2012-04-11
WO2012051023A1 (en) 2012-04-19

Similar Documents

Publication Publication Date Title
US8373470B2 (en) Modular programmable delay line blocks for use in a delay locked loop
US11018676B2 (en) Coarse delay lock estimation for digital DLL circuits
KR100305546B1 (ko) 반도체장치,반도체시스템및디지탈지연회로
KR100639616B1 (ko) 반도체 기억 소자에서의 지연 고정 루프 및 그의 록킹 방법
KR101727719B1 (ko) 위상 보간기 및 그를 포함하는 반도체 장치 및 위상 보간 방법
USRE46231E1 (en) Duty detection circuit, clock generation circuit including the duty detection circuit, and semiconductor device
US8779816B2 (en) Low area all digital delay-locked loop insensitive to reference clock duty cycle and jitter
KR20110014230A (ko) 다중 위상 클록 발생 장치 및 방법
US10128853B2 (en) Delay locked loop circuit and integrated circuit including the same
EP3311386A1 (en) Digital phase control with programmable tracking slope
US8766688B2 (en) DLL circuit and delay-locked method using the same
US8917132B2 (en) Apparatuses, methods, and circuits including a delay circuit
US9154141B2 (en) Continuous high-frequency event filter
KR101296000B1 (ko) 잠금 시간을 감소시키기 위한 메커니즘을 포함하는 지연 잠금 루프
US7911873B1 (en) Digital delay locked loop implementation for precise control of timing signals
US7525363B2 (en) Delay line and delay lock loop
CN101018049B (zh) 延迟锁相回路
US9455726B1 (en) XOR (exclusive or) based triangular mixing for digital phase control
TW201218638A (en) Delay locked loop and integrated circuit including the same
KR100974212B1 (ko) 주파수에 따라 지연 경로를 달리하는 지연 라인 및 이를이용한 지연고정루프 회로
JP2010103839A (ja) Ｄｌｌ回路とその制御方法
KR20120109196A (ko) 지연고정루프 및 이를 포함하는 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20111011

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20121214

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20130627

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20130806

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20130806

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20160720

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20160720

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20170719

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20180718

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20180718

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20200715

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20210715

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20220630

Start annual number: 10

End annual number: 10

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20240517