KR101292773B1 - 집적 장치 - Google Patents

Abstract

메모리까지의 배선을 간단화 할 수 있고, 면적 증가와 장거리 배선에 의한 성능 저하를 방지할 수 있고, 메모리액세스의 고속화를 도모할 수 있는 집적 장치를 제공한다.

처리 모듈(21)의 입출력 포트(211)와, 각 메모리인터페이스(222, 232)와, 각 메모리 뱅크(221－1 ~ 221－n, 231－1 ~ 231－n)는, 복수의 메모리매크로(221, 231)의 배치 영역(의 상층)에 Y방향(제 1방향) 및 X방향(제 2방향)으로 매트릭스형(격자모양)으로 배선된 접속 배선에 의해 접속되어 있다. 접속 배선은, 다층 배선된 지시 정보 배선(커맨드 주소 배선)과 데이터 배선을 포함하고, 지시 정보 배선은, 프라이빗 배선(전용 배선)에 의해 형성되며, 데이터 배선은, 적어도 제 2방향(X방향)의 배선이 프라이빗 배선에 의해 형성되어 있다.

Description

집적 장치{Integrated device}

도 1은, 멀티 프로세서의 일반적인 아키텍처를 나타내는 도면이다.

도 2는, 크로스바를 이용한 아키텍처를 나타내는 도면이다.

도 3은, 도 2의 시스템의 과제를 설명하기 위한 도면이다.

도 4는, 본 발명의 제 1실시형태와 관련되는 집적 장치의 시스템 구성도이다.

도 5는, 도 4에 있어서의 X방향(제 2방향 또는 가로 방향)의 접속 배선을 이용하여, X방향(제 2방향) 메모리-메모리간 전송도 실시하는 예를 나타내는 도면이다.

도 6은, 도 4의 집적 장치에 있어서, 데이터 버스와 메모리인터페이스(I／F)간에 액세스처의 뱅크가 있으면 다이렉트로 액세스할 수 있는 것을 설명하기 위한 도면이다.

도 7은, 통상의 X-bar 시스템에서는, 도 6의 액세스와 달리 메모리인터페이스(I／F)를 스킵한 액세스가 되는 것을 나타내는 도면이다.

도 8은, 본 실시형태의 집적 장치가, 단순하게 X-bar를 매핑하는 것과 비교하여, 면적을 늘리지 않고, 스루 풋을 향상시킬 수 있는 것을 설명하기 위한 도면이다.

도 9는, 통상의 X-bar에 있어서는, Y방향(제 2방향 또는 세로 방향)의 배선 자원이 1 계통밖에 없는 경우는 동시에 액세스할 수 없는 것을 나타내는 도면이다.

도 10은, 본 실시형태의 접속 배선으로서 프라이빗(private) 배선(PRL), 퍼블릭(public) 배선(PBL) 및 코먼(common) 배선(CML)의 3 형태를 나타내는 도면이다.

도 11은, 프라이빗(private) 배선(PRL), 퍼블릭(public) 배선(PBL) 및 코먼(common) 배선(CML)의 실시예를 나타내는 도면이다.

도 12는, 각 처리 모듈이 복수의 입출력 포트를 가지는 집적 장치의 구성예를 나타내는 도면이다.

도 13은, 액세스 클러스터를 1개 포함한 집적 장치의 구성예를 나타내는 도면이다.

도 14는, 액세스 클러스터를 2개 포함한 집적 장치의 구성예를 나타내는 도면이다.

도 15는, 액세스 클러스터를 2개 포함한 집적 장치의 구성예를 나타내는 도면이다.

도 16은, 액세스 클러스터를 6개 포함한 집적 장치의 구성예를 나타내는 도면이다.

도 17은, 액세스 클러스터를 6개 포함한 집적 장치의 구성예를 나타내는 도면이다.

도 18은, Y방향(제 1방향)으로 배열 배치되는 메모리시스템에서 메모리인터 페이스(I／F)를 공용하고 있는 메모리매크로의 구성예를 나타내는 도면이다.

도 19는, 본 실시형태와 관련되는 메모리 뱅크의 구성예를 나타내는 도면이다.

도 20은, 본 실시형태에 있어서는, 지시 정보 배선(커맨드 주소 배선)과 데이터 배선(라이트 데이터 배선과 리드 데이터 배선, 혹은 공용 배선)이 뱅크상에 다층 배선되어 있는 입체적인 모습을 나타내는 도면이다.

도 21은, 가로 방향(X방향, 제 2방향)의 커맨드 어드레스 버스 배선에 대해서 설명하기 위한 도면이다.

도 22는, 가로 방향(X방향, 제 2방향)의 라이트 데이터 버스 배선에 대해서 설명하기 위한 도면이다.

도 23은, 세로 방향(Y방향, 제 2방향)의 라이트 데이터 버스 배선에 대해서 설명하기 위한 도면이며, 처리 모듈로부터 직하(直下)의 메모리인터페이스(I／F)까지의 세로 방향(Y방향, 제 1방향)의 라이트 데이터 버스에 대해서 설명하기 위한 도면이다.

도 24는, 세로 방향(Y방향, 제 2방향)의 라이트 데이터 버스 배선에 대해서 설명하기 위한 도면이며, 처리 모듈로부터 직하 이외의 세로 방향(Y방향, 제 1방향)의 라이트 데이터 버스에 대해서 설명하기 위한 도면이다.

도 25는, 지연의 레벨에 따라서는 메모리인터페이스(I／F)에 있어서 플립플롭(FF)을 설치하는 예를 나타내는 도면이다.

도 26은, 세로 방향(Y방향, 제 2방향)의 라이트 데이터 버스 배선에 대해서 설명하기 위한 도면이며, 배선 리소스의 상황에 따라서, 메모리인터페이스(I／F) 앞의 복수의 프라이빗 배선을 선택하여, 퍼블릭 배선으로 형성하는 예를 나타내는 도면이다.

도 27은, 가로 방향(X방향, 제 2방향)의 리드 데이터 버스 배선에 대해서 설명하기 위한 도면이다.

도 28은, 세로 방향(Y방향, 제 2방향)의 리드 데이터 버스 배선에 대해서 설명하기 위한 도면이며, 처리 모듈로부터 직하의 메모리인터페이스(I／F)까지의 세로 방향(Y방향, 제 1방향)의 리드 데이터 버스에 대해서 설명하기 위한 도면이다.

도 29는, 세로 방향(Y방향, 제 2방향)의 리드 데이터 버스 배선에 대해서 설명하기 위한 도면이며, 처리 모듈로부터 직하 이외의 세로 방향(Y방향, 제 1방향)의 리드 데이터 버스에 대해서 설명하기 위한 도면이다.

도 30은, 지연의 레벨에 따라서는 메모리인터페이스(I／F)에 있어서 플립플롭(FF)을 설치하는 예를 나타내는 도면이다.

도 31은, 세로 방향(Y방향, 제 2방향)의 리드 데이터 버스 배선에 대해서 설명하기 위한 도면이며, 배선 리소스의 상황에 따라서, 메모리인터페이스(I／F) 앞의 복수의 프라이빗 배선에 분배하여, 퍼블릭 배선으로 형성하는 예를 나타내는 도면이다.

도 32는, 세로 방향(Y방향, 제 1방향)에 있어서의 업 방향의 데이터 버스 배선(common)에 대해서 설명하기 위한 도면이다.

도 33은, 세로 방향(Y방향, 제 1방향)에 있어서의 다운 방향의 데이터 버스 배선(common)에 대해서 설명하기 위한 도면이다.

도 34는, 본 실시형태와 관련되는 메모리인터페이스(I／F)의 기본 구성을 나타내는 도면이다.

도 35는, 본 실시형태와 관련되는 메모리인터페이스(I／F)의 다른 구성예를 나타내는 도면이다.

도 36은, 본 실시형태와 관련되는 메모리인터페이스(I／F)의 한층 더 다른 구성예를 나타내는 도면이다.

도 37은, 세로 방향(Y방향, 제 1방향)의 기본적인 커맨드 어드레스 버스 배선에 대해서 설명하기 위한 도면이다.

도 38은, 세로 방향(Y방향, 제 1방향)의 복수 발행 구성의 커맨드 어드레스 버스 배선에 대해서 설명하기 위한 도면이다.

도 39는, 본 실시형태와 관련되는 집적 장치의 기본 구성 및 접속 배선의 특징을 정리해서 나타내는 도면이다.

도 40은, 본 발명의 제 2실시형태와 관련되는 집적 장치의 시스템 구성도이다.

도 41은, 본 발명의 제 2실시형태와 관련되는 집적 장치의 시스템 구성도이며, 복수의 프라이빗 배선을 배선하여 보다 성능을 향상시키는 구성예를 나타내는 도면이다.

도 42는, 제 2실시형태에 있어서의 라이트 데이터 버스와 가로전송모드의 변환을 나타내는 도면이다.

도 43은, 제 2실시형태에 있어서의 리드 데이터 버스와 가로전송모드의 변환을 나타내는 도면이다.

도 44는, 제 2실시형태에 있어서의 라이트 데이터 버스와 가로전송모드의 부분적인 변환을 나타내는 도면이다.

도 45는, 제 2실시형태에 있어서의 리드 데이터 버스와 가로전송모드의 부분적인 변환을 나타내는 도면이다.

도 46은, 서브 처리 모듈(S－PM)의 관리하에 놓여지기 때문에, 처리 모듈(PM)은 가로 방향 데이터 버스를 사용할 수 없는 경우에도 직하의 뱅크에 대해서는 항상 액세스 가능한 것을 나타내는 도면이다.

도 47은, 메모리인터페이스(I／F)상에 가로 방향 전용의 데이터 버스(DBS)를 부설하는 예를 나타내는 도면이다.

도 48은, 도 40에 나타내는 바와 같이, 4개의 처리 모듈(PM)구성에서 각 처리 모듈(PM)이 2 port 가지는 경우의 예를 나타내는 도면이다.

도 49는, 부분적으로 가로전송모드로 했을 경우의 처리예를 나타내는 도면이다.

도 50은, 서브 처리 모듈(S－PM) 경유에 의한 2개의 액세스 클러스터군간에서의 제 1전송예를 나타내는 도면이다.

도 51은, 서브 처리 모듈(S－PM) 경유에 의한 2개의 액세스 클러스터군간에서의 제 2전송예를 나타내는 도면이다.

도 52는, 서브 처리 모듈(S－PM) 경유에 의한 4개의 액세스 클러스터군간에 서 네트워크 결합한 구성 및 전송예를 나타내는 도면이다.

도 53은, 서브 처리 모듈(S－PM) 경유에 의한 복수의 액세스 클러스터군간에서의 다른 접속 구성예를 나타내는 도면이다.

도 54는, 서브 처리 모듈(S－PM) 경유에 의한 액세스 클러스터군과 외부 메모리나 주변 회로와의 접속 구성예를 나타내는 도면이다.

도 55는, 제 3실시형태와 관련되는 집적 장치를 나타내는 시스템 구성도이며, 명령(커맨드) 버스의 배치에 대해서 설명하기 위한 도면이다.

도 56은, 제 3실시형태와 관련되는 집적 장치를 나타내는 시스템 구성도이며, 데이터 버스의 배치에 대해서 설명하는 도면이다.

도 57은, SiP 구성의 집적 장치의 제 1배선예에 대해서 설명하기 위한 도면이다.

도 58은, 제 1배선예를 채용했을 경우의 집적 장치의 간략 단면도이다.

도 59는, SiP 구성의 집적 장치의 제 2배선예에 대해서 설명하기 위한 도면이다.

도 60은, 제 2배선예를 채용했을 경우의 집적 장치의 간략 단면도이다.

도 61은, SiP 구성의 집적 장치의 제 3배선예에 대해서 설명하기 위한 도면이다.

도 62는, 제 3배선예를 채용했을 경우의 집적 장치의 간략 단면도이다.

*도면의 주요부분에 대한 부호설명

10 : 집적 장치 20, 30, 40, 50 : 액세스 클러스터

21, 31, 41, 51, PM : 처리 모듈

22, 23, 32, 33, 42, 43, 52, 53 : 메모리시스템

221, 231, 321, 331, 421, 431, 521, 531 : 메모리매크로

222, 232, 322, 332, 422, 432, 522, 532, I／F : 메모리인터페이스

80, 81, S－PM : 서브 처리 모듈 90－1 ~ 90－4 : 액세스 클러스터군

91 : 네트워크 배선부 92 : 버스 브리지

100, 100A ~ 100C : 집적 장치 110 : 제 1다이

111 ~ 114 : 메모리 뱅크 어레이 115 ~ 118 : 메모리인터페이스

120 : 제 2다이 121 ~ 124 : 처리 모듈

125 ~ 128 : 처리 모듈 인터페이스

본 발명은, 프로세서 등의 처리 장치를 포함한 복수의 메모리시스템을 혼재하고, 각 시스템의 메모리를 공유하는 집적 장치에 관한 것이다.

복수의 메모리시스템을 혼재하는 시스템에 있어서, 병렬처리를 중시한 아키텍처를 채용하면, 예를 들어 도 1에 나타내는 구성이 된다.

도 1의 구성에 있어서는, 논리 회로(프로세서)(1－1 ~ 1－4)와 메모리매크로(2－1 ~ 2－4)는 병렬처리를 우선하기 때문에, 1 대 1로 접속된다.

도 1의 구성에 있어서, 논리 회로(1)와 메모리매크로(2)는 병렬처리를 우선 하기 때문에 1 대 1로 접속되지만, 논리 회로(1)는 인접하고 있는 논리 데이터를 참조하기 위해서는, 상위 장치를 거친 패스를 사용할 필요가 있다.

그래서, 논리 회로(1)로부터 직접, 인접 메모리까지의 접속을, 일반적으로, 도 2에 나타내는 바와 같이, 크로스바(X-bar)(3)로 실시하는 구성이 채용된다.

도 1의 구성에 있어서는, 상술한 바와 같이, 논리 회로(1)와 메모리매크로(2)는 병렬처리를 우선하기 때문에 1 대 1로 접속되지만, 논리 회로(1)는 인접하고 있는 논리 회로(1)의 데이터를 참조하기 위해서는, 상위 장치를 거친 패스를 사용할 필요가 있기 때문에, 실제의 액세스를 실현하는 것은 곤란하다.

또, 도 2의 구성에 있어서는, 상위 장치를 거치지 않고, 논리 회로(1)는 인접하고 있는 논리 회로(1)의 데이터를 참조하는 것이 가능하지만, 논리 회로(1)로부터 메모리(2)까지의 배선이 매우 복잡하게 되며, 면적 증가와 장거리 배선에 의한 성능 저하(주파수 저하 등)를 초래한다고 하는 불이익이 있다.

또, 도 3에 나타내는 바와 같이, 복수의 논리 회로(프로세서)로부터 동일 메모리에 동시 액세스했을 때는, 각 메모리매크로가 경합하고 있지 않은 경우에도 메모리인터페이스 및 메모리내 버스의 경합이 발생하기 때문에 통상적으로 동시에는 액세스할 수 없다.

이것을 해결하기 위해 동시 액세스를 허용하는 수만큼 각 메모리인터페이스 및 각 메모리내 버스를 증가시키면, 한층 더 면적 증가와 이것에 수반하는 배선길이의 증대에 의한 성능 저하(주파수 저하)를 일으킨다.

본 발명은, 메모리까지의 배선을 간단화 할 수 있고, 면적 증가와 장거리 배선에 의한 성능 저하를 방지할 수 있고, 메모리액세스의 고속화를 도모할 수 있는 집적 장치를 제공하는 것에 있다.

본 발명의 제 1관점의 집적 장치는, 적어도 하나의 입출력 포트를 가지는 적어도 하나의 처리 모듈과, 상기 처리 모듈에 의해 액세스 가능한 복수의 메모리시스템을 가지고, 상기 각 메모리시스템은, 복수의 메모리 뱅크를 포함한 메모리매크로와, 상기 처리 모듈 및 각 메모리 뱅크와 접속되는 메모리인터페이스를 포함하고, 상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 접속 배선에 의해 접속되며, 상기 접속 배선은, 다층 배선된 지시 정보 배선과 데이터 배선을 포함하고, 상기 지시 정보 배선은, 프라이빗 배선에 의해 형성되며, 상기 데이터 배선은, 적어도 일부가 프라이빗 배선에 의해 형성되어 있다.

본 발명의 제 2관점의 집적 장치는, 적어도 하나의 입출력 포트를 가지는 적어도 하나의 처리 모듈과, 상기 처리 모듈에 의해 액세스 가능한 복수의 메모리시스템과 소정 간격을 두고 배치된 복수의 다이(dies)를 가지고, 상기 각 메모리시스템은, 복수의 메모리 뱅크를 포함한 메모리매크로와, 상기 처리 모듈 및 각 메모리 뱅크와 접속되는 메모리인터페이스를 포함하고, 상기 처리 모듈과 상기 메모리시스템이 다른 다이에 형성되며, 상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 접속 배선에 의해 접속되어 있다.

본 발명의 제 3관점의 집적 장치는, 복수의 액세스 클러스터를 가지고, 상기 각 액세스 클러스터는, 적어도 하나의 입출력 포트를 가지는 적어도 하나의 처리 모듈과, 상기 처리 모듈에 의해 액세스 가능한 복수의 메모리시스템을 가지고, 상기 각 메모리시스템은, 복수의 메모리 뱅크를 포함한 메모리매크로와, 상기 처리 모듈 및 각 메모리 뱅크와 접속되는 메모리인터페이스를 포함하고, 상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 접속 배선에 의해 접속되며, 상기 복수의 액세스 클러스터는, 버스에 의해 접속되며, 상기 접속 배선은, 다층 배선된 지시 정보 배선과 데이터 배선을 포함하고, 상기 지시 정보 배선은, 프라이빗 배선에 의해 형성되며, 상기 데이터 배선은, 적어도 일부가 프라이빗 배선에 의해 형성되어 있다.

본 발명의 제 4관점의 집적 장치는, 복수의 액세스 클러스터를 가지고, 상기 각 액세스 클러스터는, 적어도 하나의 입출력 포트를 가지는 적어도 하나의 처리 모듈과, 상기 처리 모듈에 의해 액세스 가능한 복수의 메모리시스템을 가지고, 소정 간격을 두고 배치된 복수의 다이를 가지고, 상기 각 메모리시스템은, 복수의 메모리 뱅크를 포함한 메모리매크로와, 상기 처리 모듈 및 각 메모리 뱅크와 접속되는 메모리인터페이스를 포함하고, 상기 처리 모듈과 상기 메모리시스템이 다른 다이에 형성되며, 상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 접속 배선에 의해 접속되며, 상기 복수의 액세스 클러스터는, 버스에 의해 접속되어 있다.

본 발명의 제 5관점의 집적 장치는, 복수의 액세스 클러스터를 가지고, 상기 각 액세스 클러스터는, 적어도 하나의 입출력 포트를 가지는 적어도 하나의 처리 모듈과, 상기 처리 모듈에 의해 액세스 가능한 복수의 메모리시스템을 가지고, 상기 각 메모리시스템은, 복수의 메모리 뱅크를 포함한 메모리매크로와, 상기 처리 모듈 및 각 메모리 뱅크와 접속되는 메모리인터페이스를 포함하고, 상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 접속 배선에 의해 접속되며, 상기 접속 배선은, 다층 배선된 지시 정보 배선과 데이터 배선을 포함하고, 상기 지시 정보 배선은, 프라이빗 배선에 의해 형성되며, 상기 데이터 배선은, 적어도 일부가 프라이빗 배선에 의해 형성되며, 상기 복수의 액세스 클러스터는, 소정 방향으로 인터페이스를 거쳐서 대칭적으로 배치되며, 서로의 대응하는 위치에 배치된 메모리인터페이스 사이를 공용하고 있다.

본 발명의 제 6관점의 집적 장치는, 복수의 액세스 클러스터를 가지고, 상기 각 액세스 클러스터는, 적어도 하나의 입출력 포트를 가지는 적어도 하나의 처리 모듈과, 상기 처리 모듈에 의해 액세스 가능한 복수의 메모리시스템을 가지고, 소정 간격을 두고 배치된 복수의 다이를 가지고, 상기 각 메모리시스템은, 복수의 메모리 뱅크를 포함한 메모리매크로와, 상기 처리 모듈 및 각 메모리 뱅크와 접속되는 메모리인터페이스를 포함하고, 상기 처리 모듈과 상기 메모리시스템이 다른 다이에 형성되며, 상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 접속 배선에 의해 접속되며, 상기 복수의 액세스 클러스터는, 소정 방향으로 인터페이스를 거쳐서 대칭적으로 배치되며, 서로의 대응하는 위치에 배치된 메모리인터페이스 사이를 공용하고 있다.

본 발명의 제 7관점의 집적 장치는, 복수의 액세스 클러스터를 가지고, 상기 각 액세스 클러스터는, 적어도 하나의 입출력 포트를 가지는 적어도 하나의 처리 모듈과, 상기 처리 모듈에 의해 액세스 가능한 복수의 메모리시스템을 가지고, 상기 각 메모리시스템은, 복수의 메모리 뱅크를 포함한 메모리매크로와, 상기 처리 모듈 및 각 메모리 뱅크와 접속되는 메모리인터페이스를 포함하고, 상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 접속 배선에 의해 접속되며, 상기 접속 배선은, 다층 배선된 지시 정보 배선과 데이터 배선을 포함하고, 상기 지시 정보 배선은, 프라이빗 배선에 의해 형성되며, 상기 데이터 배선은, 적어도 일부가 프라이빗 배선에 의해 형성되며, 상기 복수의 액세스 클러스터는, 제 1방향으로 인터페이스를 거쳐서 대칭적으로 배치되며, 서로의 대응하는 위치에 배치된 메모리인터페이스 사이를 공유하고, 나머지의 액세스 클러스터는, 상기 제 1방향으로 대략 직교하는 제 2방향으로 병렬로 배치되며, 서로 상기 복수의 메모리매크로의 매트릭스 배치에 대응하는 메모리 뱅크가, 상기 제 2방향으로 배선된 버스에 의해 접속되어 있다.

본 발명의 제 8관점의 집적 장치는, 복수의 액세스 클러스터를 가지고, 상기 각 액세스 클러스터는, 적어도 하나의 입출력 포트를 가지는 적어도 하나의 처리 모듈과, 상기 처리 모듈에 의해 액세스 가능한 복수의 메모리시스템을 가지고, 소정 간격을 두고 배치된 복수의 다이를 가지고, 상기 각 메모리시스템은, 복수의 메모리 뱅크를 포함한 메모리매크로와, 상기 처리 모듈 및 각 메모리 뱅크와 접속되는 메모리인터페이스를 포함하고, 상기 처리 모듈과 상기 메모리시스템이 다른 다이에 형성되며, 상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 접속 배선에 의해 접속되며, 상기 복수의 액세스 클러스터는, 제 1방향으로 인터페이스를 거쳐서 대칭적으로 배치되며, 서로의 대응하는 위치에 배치된 메모리인터페이스 사이를 공유하고, 나머지의 액세스 클러스터는, 상기 제 1방향으로 대략 직교하는 제 2방향으로 병렬로 배치되며, 서로 상기 복수의 메모리매크로의 매트릭스 배치에 대응하는 메모리 뱅크가, 상기 제 2방향으로 배선된 버스에 의해 접속되어 있다.

본 발명의 제 9관점의 집적 장치는, 각각 독립적으로 액세스가 가능한 복수의 단위 메모리를 포함한 메모리시스템과, 상기 복수의 단위 메모리에 대해서 상기 액세스가 가능한 적어도 하나의 처리 모듈과, 상기 복수의 단위 메모리로 공통되며, 상기 처리 모듈로부터 임의의 하나의 단위 메모리에 대해서 선택적으로 상기 액세스를 행하기 위한 기본 루트의 배선과, 상기 복수의 단위 메모리 중 적어도 하나의 미리 정해진 단위 메모리에 대해서 상기 처리 모듈로부터의 상기 액세스를 행하기 위한 바이패스(bypass) 루트의 배선을 가진다.

매우 적합하게는, 상기 데이터 배선이 처리 모듈로부터 메모리인터페이스에 이를 때까지 프라이빗 배선으로 형성되어 있는 경우, 상기 제 1방향에 있어서의 상기 메모리인터페이스를 넘는 측의 메모리시스템에 대한 배선이 코먼 배선에 의해 형성되며, 상기 메모리인터페이스는, 프라이빗 배선이 전송된 데이터를 선택적으로 상기 메모리인터페이스를 넘는 측에 제 1방향으로 배선된 코먼 배선에 전송한다.

매우 적합하게는, 상기 메모리인터페이스는, 상기 코먼 배선이 전송된 데이터를 선택적으로 메모리인터페이스를 넘는 측의 제 1방향의 상기 프라이빗 배선에 전송한다.

매우 적합하게는, 상기 공용의 메모리인터페이스는, 소망한 메모리시스템에의 액세스를 조정하는 조정부를 포함하고, 상기 조정부는, 복수의 처리 모듈로부터 송신되어 오는 커맨드를, 선택적으로 상기 메모리인터페이스를 사이에 두고 제 1방향으로 배치된 제 1측의 메모리시스템 및 제 2측의 메모리시스템의 적어도 한쪽의 메모리시스템의 뱅크에 발행한다.

매우 적합하게는, 상기 조정부는, 제 1측의 메모리시스템 및 제 2측의 메모리시스템의 적어도 한쪽에 커맨드를 복수 발행 가능하다.

매우 적합하게는, 상기 복수의 메모리매크로의 배치 영역의 상기 제 2방향의 적어도 한쪽에, 상기 복수의 메모리매크로의 소정의 적어도 하나의 메모리 뱅크를 제 2방향으로 선택적으로 액세스 가능한 서브 처리 모듈을 가지고, 상기 제 2방향의 데이터 배선은, 제 2방향 전송 모드로서 사용 가능하다.

이하, 본 발명의 실시형태를 도면에 관련지어 설명한다.

도 4는, 본 발명의 제 1실시형태와 관련되는 집적 장치의 시스템 구성도이다.

도 4의 집적 장치(10)는, 복수(도 4에서는 4)의 액세스 클러스터(20, 30, 40 및 50)를 주(主)구성 요소로서 가지고 있다.

액세스 클러스터(20)는, 하나의 입출력 포트(211)를 가지는 처리 모듈(PM0)(21)과, 처리 모듈(21)에 의해 액세스 가능한 DRAM이나 SRAM 등의 복수(도 4에서는 2)의 메모리시스템(Memory System)(22, 23)을 가지고 있다.

메모리시스템(22)은, 도 4중에 설정한 직교좌표계의 Y방향(제 1방향)으로 일렬로 배열된 복수의 뱅크(221－1 ~ 221－n)(본예에서는 n=4)를 포함한 메모리매크로(221)와, 메모리매크로(221)의 각 뱅크(221－1 ~ 221－n)와 처리 모듈(21)과의 데이터 전송의 정합이나 각 뱅크(221－1 ~ 221－n)로의 액세스 제어 등을 실시하는 메모리인터페이스(Memory Interface：I／F)(222)를 갖추고 있다.

메모리인터페이스(222)는, 메모리매크로(221)의 배치 영역을 사이에 두고 처리 모듈(21)의 배치 위치와 대향하는 위치에 배치되어 있다.

메모리시스템(23)은, 메모리시스템(22)에 대해서 도 4중에 설정한 직교좌표계의 X방향(제 2방향)으로 병렬로 배치되어 있다.

메모리시스템(23)은, Y방향(제 1방향)으로 일렬로 배열된 복수의 뱅크(231－1 ~ 231－n)(본예에서는 n=4)를 포함한 메모리매크로(231)와, 메모리매크로(231)의 각 뱅크(231－1 ~ 231－n)와 처리 모듈(21)과의 데이터 전송의 정합이나 각 뱅크(231－1 ~ 231－n)로의 액세스 제어 등을 실시하는 메모리인터페이스(Memory Interface：I／F)(232)를 갖추고 있다. 또한, 도면에서는, 복잡화를 피하기 위해 메모리매크로(231)의 뱅크 등의 부호는 생략하고 있다.

메모리인터페이스(232)는, 메모리매크로(231)의 배치 영역을 사이에 두고 처리 모듈(21)의 배치 위치와 대향하는 위치에 배치되어 있다.

복수(본예에서는 2)의 메모리시스템(22, 23)의 각 메모리매크로(221, 231)는, 처리 모듈(21)과, 입출력 포트(211)의 배치 위치와 대향 배치된 메모리인터페이스(222, 232)와의 접속 방향인 Y방향(제 1방향)으로 대략 직교하는 X방향(제 2방 향)으로 병렬로 배치되어 있다.

메모리매크로(221)의 각 뱅크(221－1 ~ 221－n)와 메모리매크로(231)의 각 뱅크(231－1 ~ 231－n)는, 각각 Y방향의 2차원적인 높이를 동일하게 하여, X방향으로 병렬로 배치되어 있다.

그리고, X방향으로 병렬 배치된 메모리매크로(221)의 각 뱅크(221－1 ~ 221－n)와 메모리매크로(231)의 각 뱅크(231－1 ~ 231－n)간의 접속 배선에는 버퍼로서의 플립플롭(FF)이 배치되어 있다.

처리 모듈(21)의 입출력 포트(211)와, 각 메모리인터페이스(222, 232)와, 각 메모리 뱅크(221－1 ~ 221－n, 231－1 ~ 231－n)는, 복수의 메모리매크로(221, 231)의 배치 영역(의 상층)에 Y방향(제 1방향) 및 X방향(제 2방향)으로 매트릭스형(격자모양)으로 배선된 접속 배선에 의해 접속되어 있다.

도 4의 예에서는, 처리 모듈(21)의 입출력 포트(211)와 메모리시스템(23)의 메모리인터페이스(232)가 Y방향(제 1방향)의 접속 배선에 의해 직선적으로 접속되어 있다.

접속 배선은, 지시 정보 배선(커맨드 주소 배선)과 데이터 배선(라이트 데이터 배선과 리드 데이터 배선, 혹은 공용 배선)이 다층 배선되지만, 접속 배선에 대해서는, 다음에 상세하게 기술한다.

액세스 클러스터(30)는, 하나의 입출력 포트(311)를 가지는 처리 모듈(PM1)(31)과, 처리 모듈(31)에 의해 액세스 가능한 DRAM이나 SRAM 등의 복수(도 4에서는 2)의 메모리시스템(Memory System)(32, 33)을 가지고 있다.

메모리시스템(32)은, 도 4중에 설정한 직교좌표계의 Y방향(제 1방향)으로 일렬로 배열된 복수의 뱅크(321－1 ~ 321－n)(본예에서는 n=4)를 포함한 메모리매크로(321)와, 메모리매크로(321)의 각 뱅크(321－1 ~ 321－n)와 처리 모듈(31)과의 데이터 전송의 정합이나 각 뱅크(321－1 ~ 321－n)로의 액세스 제어 등을 실시하는 메모리인터페이스(Memory Interface：I／F)(322)를 갖추고 있다. 또한, 도면에서는, 복잡화를 피하기 위해 메모리매크로(321)의 뱅크 등의 부호는 생략하고 있다.

메모리인터페이스(322)는, 메모리매크로(321)의 배치 영역을 사이에 두고 처리 모듈(31)의 배치 위치와 대향하는 위치에 배치되어 있다.

메모리시스템(33)은, 메모리시스템(32)에 대해서 도 4중에 설정한 직교좌표계의 X방향(제 2방향)으로 병렬로 배치되어 있다.

메모리시스템(33)은, Y방향(제 1방향)으로 일렬로 배열된 복수의 뱅크(331－1 ~ 331－n)(본예에서는 n=4)를 포함한 메모리매크로(331)와, 메모리매크로(331)의 각 뱅크(331－1 ~ 331－n)와 처리 모듈(31)과의 데이터 전송의 정합이나 각 뱅크(331－1 ~ 331－n)로의 액세스 제어 등을 실시하는 메모리인터페이스(Memory Interface：I／F)(332)를 갖추고 있다.

메모리인터페이스(332)는, 메모리매크로(331)의 배치 영역을 사이에 두고 처리 모듈(31)의 배치 위치와 대향하는 위치에 배치되어 있다.

복수(본예에서는 2)의 메모리시스템(32, 33)의 각 메모리매크로(321, 331)는, 처리 모듈(31)과, 입출력 포트(311)의 배치 위치와 대향 배치된 메모리인터페 이스(322, 332)와의 접속 방향인 Y방향(제 1방향)으로 대략 직교하는 X방향(제 2방향)으로 병렬로 배치되어 있다.

메모리매크로(321)의 각 뱅크(321－1 ~ 321－n)와 메모리매크로(331)의 각 뱅크(331－1 ~ 331－n)는, 각각 Y방향의 2차원적인 높이를 동일하게 하여, X방향으로 병렬로 배치되어 있다.

그리고, X방향으로 병렬 배치된 메모리매크로(321)의 각 뱅크(321－1 ~ 321－n)와 메모리매크로(331)의 각 뱅크(331－1 ~ 331－n)간의 접속 배선에는 버퍼로서의 플립플롭(FF)이 배치되어 있다.

처리 모듈(31)의 입출력 포트(311)와, 각 메모리인터페이스(322, 332)와, 각 메모리 뱅크(321－1 ~ 321－n, 331－1 ~ 331－n)는, 복수의 메모리매크로(321, 331)의 배치 영역(의 상층)에 Y방향(제 1방향) 및 X방향(제 2방향)으로 매트릭스형(격자모양)으로 배선된 접속 배선에 의해 접속되어 있다.

도 4의 예에서는, 처리 모듈(31)의 입출력 포트(311)와 메모리시스템(32)의 메모리인터페이스(322)가 Y방향(제 1방향)의 접속 배선에 의해 직선적으로 접속되어 있다.

접속 배선은, 지시 정보 배선(커맨드 주소 배선)과 데이터 배선(라이트 데이터 배선과 리드 데이터 배선, 혹은 공용 배선)이 다층 배선되지만, 접속 배선에 대해서는, 다음에 상세하게 기술한다.

액세스 클러스터(30)는, 액세스 클러스터(20)와 X방향(제 2방향)으로 병렬로 배치되며, 서로 상기 복수의 메모리매크로의 매트릭스 배치에 대응하는 메모리 뱅 크가, X방향(제 2방향)으로 배선된 버스에 의해 접속되어 있다.

또, 액세스 클러스터(30)의 메모리매크로(321)의 각 뱅크(321－1 ~ 321－n)와 액세스 클러스터(20)의 메모리매크로(231)의 각 뱅크(231－1 ~ 231－n)는, 각각 Y방향의 2차원적인 높이를 동일하게 하여, X방향으로 병렬로 배치되어 있다.

그리고, X방향으로 병렬 배치된 메모리매크로(321)의 각 뱅크(321－1 ~ 321－n)와 메모리매크로(231)의 각 뱅크(231－1 ~ 231－n)간의 접속 배선에는 버퍼로서의 플립플롭(FF)이 배치되어 있다.

액세스 클러스터(40)는, 하나의 입출력 포트(411)를 가지는 처리 모듈(PM2)(41)과, 처리 모듈(41)에 의해 액세스 가능한 DRAM이나 SRAM 등의 복수(도 4에서는 2)의 메모리시스템(Memory System)(42, 43)을 가지고 있다.

메모리시스템(42)은, 도 4중에 설정한 직교좌표계의 Y방향(제 1방향)으로 일렬로 배열된 복수의 뱅크(421－1 ~ 421－n)(본예에서는 n=4)를 포함한 메모리매크로(421)와, 메모리매크로(421)의 각 뱅크(421－1 ~ 421－n)와 처리 모듈(41)과의 데이터 전송의 정합이나 각 뱅크(421－1 ~ 421－n)로의 액세스 제어 등을 실시하는 메모리인터페이스(Memory Interface：I／F)(422)를 갖추고 있다.

메모리인터페이스(422)는, 메모리매크로(421)의 배치 영역을 사이에 두고 처리 모듈(41)의 배치 위치와 대향하는 위치에 배치되어 있다.

메모리시스템(43)은, 메모리시스템(42)에 대해서 도 4중에 설정한 직교좌표계의 X방향(제 2방향)으로 병렬로 배치되어 있다.

메모리시스템(43)은, Y방향(제 1방향)으로 일렬로 배열된 복수의 뱅크(431－1 ~ 431－n)(본예에서는 n=4)를 포함하는 메모리매크로(431)와, 메모리매크로(431)의 각 뱅크(431－1 ~ 431－n)와 처리 모듈(41)과의 데이터 전송의 정합이나 각 뱅크(431－1 ~ 431－n)로의 액세스 제어 등을 실시하는 메모리인터페이스(Memory Interface：I／F)(432)를 갖추고 있다. 또한, 도면에서는, 복잡화를 피하기 위해 메모리매크로(432)의 뱅크 등의 부호는 생략하고 있다.

메모리인터페이스(432)는, 메모리매크로(431)의 배치 영역을 사이에 두고 처리 모듈(41)의 배치 위치와 대향하는 위치에 배치되어 있다.

복수(본예에서는 2)의 메모리시스템(42, 43)의 각 메모리매크로(421, 431)는, 처리 모듈(41)과, 입출력 포트(411)의 배치 위치와 대향 배치된 메모리인터페이스(422, 432)와의 접속 방향인 Y방향(제 1방향)으로 대략 직교하는 X방향(제 2방향)으로 병렬로 배치되어 있다.

메모리매크로(421)의 각 뱅크(421－1 ~ 421－n)와 메모리매크로(431)의 각 뱅크(431－1 ~ 431－n)는, 각각 Y방향의 2차원적인 높이를 동일하게 하여, X방향으로 병렬로 배치되어 있다.

그리고, X방향으로 병렬 배치된 메모리매크로(421)의 각 뱅크(421－1 ~ 421－n)와 메모리매크로(431)의 각 뱅크(431－1 ~ 431－n)간의 접속 배선에는 버퍼로서의 플립플롭(FF)이 배치되어 있다.

처리 모듈(41)의 입출력 포트(411)와, 각 메리인터페이스(422, 432)와, 각 메모리 뱅크(421－1 ~ 421－n, 431－1 ~ 431－n)는, 복수의 메모리매크로(421, 431)의 배치 영역(의 상층)에 Y방향(제 1방향) 및 X방향(제 2방향)으로 매트릭스 형(격자모양)으로 배선된 접속 배선에 의해 접속되어 있다.

도 4의 예에서는, 처리 모듈(41)의 입출력 포트(411)와 메모리시스템(43)의 메모리인터페이스(432)가 Y방향(제 1방향)의 접속 배선에 의해 직선적으로 접속되어 있다.

접속 배선은, 지시 정보 배선(커맨드 주소 배선)과 데이터 배선(라이트 데이터 배선과 리드 데이터 배선, 혹은 공용 배선)이 다층 배선되지만, 접속 배선에 대해서는, 다음에 상세하게 기술한다.

그리고, 액세스 클러스터(20)와 액세스 클러스터(40)는, Y방향(제 1방향)으로 인터페이스를 거쳐서 대칭적으로 배치되며, 서로의 대응하는 위치에 배치된 메모리인터페이스 사이(222와 422, 232와 432)가 접속되어 있다.

본 실시형태에 있어서는, 대칭적으로 배치된 복수의 액세스 클러스터(20과 40)의 각 메모리시스템은, 메모리인터페이스를 공용하고 있다.

구체적으로는, 메모리시스템(22)의 메모리인터페이스(222)와, 메모리시스템(42)의 메모리인터페이스(422)가, 서로 공용하도록 구성되어 있다. 동일하게, 메모리시스템(23)의 메모리인터페이스(232)와, 메모리시스템(43)의 메모리인터페이스(432)가, 서로 공용하도록 구성되어 있다.

이러한 공용의 메모리인터페이스는, 다른 메모리시스템에의 액세스를 조정하는 조정부(調停部)를 포함한다. 조정부에 대해서는 다음에 설명한다.

액세스 클러스터(50)는, 하나의 입출력 포트(511)를 가지는 처리 모듈(PM3)(51)과, 처리 모듈(51)에 의해 액세스 가능한 DRAM이나 SRAM 등의 복수(도 4에서는 2)의 메모리시스템(Memory System)(52, 53)을 가지고 있다.

메모리시스템(52)은, 도 4중에 설정한 직교좌표계의 Y방향(제 1방향)으로 일렬로 배열된 복수의 뱅크(521－1 ~ 521－n)(본예에서는 n=4)를 포함한 메모리매크로(521)와, 메모리매크로(521)의 각 뱅크(521－1 ~ 521－n)와 처리 모듈(51)과의 데이터 전송의 정합이나 각 뱅크(521－1 ~ 521－n)로의 액세스 제어 등을 실시하는 메모리인터페이스(Memory Interface：I／F)(522)를 갖추고 있다. 또한, 도면에서는, 복잡화를 피하기 위해 메모리매크로(521)의 뱅크 등의 부호는 생략하고 있다.

메모리인터페이스(522)는, 메모리매크로(521)의 배치 영역을 사이에 두고 처리 모듈(41)의 배치 위치와 대향하는 위치에 배치되어 있다.

메모리시스템(53)은, 메모리시스템(52)에 대해서 도 4중에 설정한 직교좌표계의 X방향(제 2방향)으로 병렬로 배치되어 있다.

메모리시스템(53)은, Y방향(제 1방향)으로 일렬로 배열된 복수(도 4에서는)의 뱅크(531－1 ~ 531－n)(본예에서는 n=4)를 포함한 메모리매크로(531)와, 메모리매크로(531)의 각 뱅크(531－1 ~ 531－n)와 처리 모듈(51)과의 데이터 전송의 정합이나 각 뱅크(531－1 ~ 531－n)로의 액세스 제어 등을 실시하는 메모리인터페이스(Memory Interface：I／F)(532)를 갖추고 있다.

메모리인터페이스(532)는, 메모리매크로(531)의 배치 영역을 사이에 두고 처리 모듈(51)의 배치 위치와 대향하는 위치에 배치되어 있다.

복수(본예에서는 2)의 메모리시스템(52, 53)의 각 메모리매크로(521, 531) 는, 처리 모듈(51)과 입출력 포트(511)의 배치 위치와 대향 배치된 메모리인터페이스(522, 532)와의 접속 방향인 Y방향(제 1방향)으로 대략 직교하는 X방향(제 2방향)으로 병렬로 배치되어 있다.

메모리매크로(521)의 각 뱅크(521－1 ~ 521－n)와 메모리매크로(531)의 각 뱅크(531－1 ~ 531－n)는, 각각 Y방향의 2차원적인 높이를 동일하게 하여, X방향으로 병렬로 배치되어 있다.

그리고, X방향으로 병렬 배치된 메모리매크로(521)의 각 뱅크(521－1 ~ 521－n)와 메모리매크로(531)의 각 뱅크(531－1 ~ 531－n)간의 접속 배선에는 버퍼로서의 플립플롭(FF)이 배치되어 있다.

처리 모듈(51)의 입출력 포트(511)와, 각 메모리인터페이스(522, 532)와, 각 메모리 뱅크(521－1 ~ 521－n, 531－1 ~ 531－n)는, 복수의 메모리매크로(521, 531)의 배치 영역(의 상층)에 Y방향(제 1방향) 및 X방향(제 2방향)으로 매트릭스형(격자모양)으로 배선된 접속 배선에 의해 접속되어 있다.

도 4의 예에서는, 처리 모듈(51)의 입출력 포트(511)와 메모리시스템(52)의 메모리인터페이스(522)가 Y방향(제 1방향)의 접속 배선에 의해 직선적으로 접속되어 있다.

접속 배선은, 지시 정보 배선(커맨드 주소 배선)과 데이터 배선(라이트 데이터 배선과 리드 데이터 배선, 혹은 공용 배선)이 다층 배선되지만, 접속 배선에 대해서는, 다음에 상세하게 기술한다.

액세스 클러스터(50)는, 액세스 클러스터(40)와 X방향(제 2방향)으로 병렬로 배치되며, 서로 상기 복수의 메모리매크로의 매트릭스 배치에 대응하는 메모리 뱅크가, X방향(제 2방향)으로 배선된 버스에 의해 접속되어 있다.

또, 액세스 클러스터(50)의 메모리매크로(521)의 각 뱅크(521－1 ~ 521－n)와 액세스 클러스터(40)의 메모리매크로(431)의 각 뱅크(431－1 ~ 431－n)는, 각각 Y방향의 2차원적인 높이를 동일하게 하여, X방향으로 병렬로 배치되어 있다.

그리고, X방향으로 병렬 배치된 메모리매크로(521)의 각 뱅크(521－1 ~ 521－n)와 메모리매크로(431)의 각 뱅크(431－1 ~ 431－n)간의 접속 배선에는 버퍼로서의 플립플롭(FF)이 배치되어 있다.

그리고, 액세스 클러스터(30)으로 액세스 클러스터(50)는, Y방향(제 1방향)으로 인터페이스를 거쳐서 대칭적으로 배치되며, 서로의 대응하는 위치에 배치된 메모리인터페이스 사이(322와 522, 332와 532)가 접속되어 있다.

본 실시형태에 있어서는, 대칭적으로 배치된 복수의 액세스 클러스터(30과 50)의 각 메모리시스템은, 메모리인터페이스를 공용하고 있다.

구체적으로는, 메모리시스템(32)의 메모리인터페이스(322)와, 메모리시스템(52)의 메모리인터페이스(522)가, 서로 공용하도록 구성되어 있다. 동일하게, 메모리시스템(33)의 메모리인터페이스(332)와, 메모리시스템(53)의 메모리인터페이스(532)가, 서로 공용하도록 구성되어 있다.

이러한 공용의 메모리인터페이스는, 다른 메모리시스템에의 액세스를 조정하는 조정부를 포함한다. 조정부에 대해서는 다음에 설명한다.

이상 설명한 본 실시형태의 집적 장치(10)는, 다음과 같은 특징을 가지고 구 성되어 있다.

집적 장치(10)는, 메모리와 논리회로가 혼재된 것을 이용하여, 일반적인 크로스바(X-bar)에 의한 버스 시스템을, 도 4에 나타내는 바와 같이, 메모리상에 매핑하고 있다.

근래의 제조 기술에서는 논리 회로 규모의 증대에 의해 배선층이 증가하고 있지만, 메모리 회로는 규모가 증대해도 필요한 배선층수는 거의 증가하지 않는다. 이 때문에 메모리 최상부측의 배선층은 미사용인 것이 많다. 이것을 이용하여 메모리시스템상에 버스 시스템의 배선을 통과시킴으로써, 메모리의 면적을 거의 늘리지 않고 버스 시스템을 구축할 수 있다.

본 실시형태에 있어서는, 배선길이 증대에 의한 주파수 저하를 회피하기 위해, 접속 배선인 버스는 파이프라인화하고 있다.

또, 배선 면적 증대를 회피하기 위해 각 처리 모듈메모리시스템간의 배선은 1 대 1 접속은 아니고 공유 배선으로 하고 있다.

각 메모리시스템의 메모리인터페이스(I／F)는, Y방향(제 1방향)에 있어서의 레이아웃상 중심에 배치되어 있다. 이것은 각 처리 모듈과 각 메모리인터페이스(I／F)까지의 사이를 등거리(等距離)로 하는 동시에 최단으로 하여, 배선량을 줄이기 위해서이다.

메모리인터페이스(I／F)가 레이아웃 중심에 있는 것으로 메모리내 자원을 2배로 유효 활용할 수 있다. 이것은, 도 4의 복수의 액세스 클러스터(20, 30, 40, 50)를 Y방향(제 1방향) 및 X방향(제 2방향) 구성에 있어서 메모리인터페이스(I ／F)를 경계로 하여 메모리내 자원이 2 분할되므로, 동일 메모리에 복수의 액세스가 동시에 행해져도 메모리인터페이스(I／F)를 경계로 하여 다른 쪽으로의 액세스이면, 동시에 액세스할 수 있기 때문이다.

도 4에 있어서, X방향(제 2방향 또는 가로 방향)의 접속 배선은, 각 처리 모듈(PM)(0 ~ 3)을 기점으로 하여, 모든 메모리시스템에 액세스할 수 있도록 X방향(제 2방향)으로 종관(縱貫)되어 있다.

이 배선을 이용하여, 도 5중, 배선(LNX)으로 나타내는 바와 같이, X방향(제 2방향) 메모리-메모리간 전송도 실시하는 것이 가능하다.

X방향(제 2방향)의 동일 배선을 모드의 설정에 의해서 도 4의 접속 형태와 도 5의 접속 형태를 전환할 뿐이기 때문에, 거의 면적을 증대시키지 않고 고속의 메모리-메모리간 전송을 실현할 수 있다.

이 X방향 전송 모드(가로전송모드)는 필요가 없는 용도에는 삭제 가능하다.

집적 장치(10)는, 메모리시스템상에 버스 시스템을 매핑하고 있으므로, 도 6에 나타내는 바와 같이, 데이터 버스와 메모리인터페이스(I／F)간에 액세스처의 뱅크가 있으면 다이렉트로 액세스할 수 있다.

이 도 6의 예에 있어서는, 액세스 클러스터(20)의 처리 모듈(21)(PM0)이 좌단에 있는 메모리매크로(221)의 뱅크(221－2)에 액세스를 실시하고, 액세스 클러스터(30)의 처리 모듈(31)(PM1)이 동일 메모리매크로(221)의 뱅크(221－1)에 액세스를 실시하고 있다.

이것은 통상의 X-bar 시스템에서는, 도 7에 나타내는 바와 같이, 메모리인터 페이스(I／F)를 스킵한 액세스가 된다.

그 결과, 액세스 지연시간의 단축을 실현할 수 있다.

본 실시형태의 집적 장치(10)에 있어서는, 경로 도면 중에 액세스처가 있으면 동일 메모리에 속하는 동시 액세스여도 뱅크가 다르고, 또한 Y방향(제 1방향 또는 세로 방향)의 배선(LNY)이 경합하지 않으면 동시 액세스가 가능해진다.

이것에 의해, 도 6 및 도 8에 나타내는 바와 같이, 단순하게 X-bar를 매핑하는 것과 비교하여, 면적을 늘리지 않고, 스루 풋(throughput)을 향상시킬 수 있다.

상술한 바와 같이, 도 6의 예에 있어서는, 액세스 클러스터(20)의 처리 모듈(21)(PM0)이 좌단에 있는 메모리매크로(221)의 뱅크(221－2)에 액세스를 실시하고, 액세스 클러스터(30)의 처리 모듈(31)(PM1)이 동일 메모리매크로(221)의 뱅크(221－1)에 액세스를 실시하고 있다.

통상의 X-bar에 있어서는, 도 3 및 도 9에 나타내는 바와 같이, Y방향(제 1방향 또는 세로 방향)의 배선 자원이 1 계통밖에 없는 경우는 동시에 액세스할 수 없다.

이것에 대해서, 본 실시형태에 있어서는, 도 8에 나타내는 바와 같이, 동일한 정도의 면적으로 동시 액세스를 실현할 수 있고, 또한 지연시간의 단축도 실현할 수 있다.

또, X방향(제 2방향 또는 가로 방향)의 배선은 각 처리 모듈(PM)에 개별(Private)적으로 갖게 할 필요가 있지만, Y방향(제 1방향 또는 세로 방향)의 배선은 요구하는 성능 및 허용되는 자원(면적)에 의해, 도 10 및 도 11의(a) ~ (c)에 나타내는 바와 같이, 프라이빗(private) 배선(PRL), 퍼블릭(public) 배선(PBL) 및 코먼(common) 배선(CML)의 3 형태를 취하는 것이 가능해진다.

프라이빗(Private)의 경우, 도 10(a), 10(b)에 나타내는 바와 같이, 각 처리 모듈(PM)에 대해서 개별(전용)의 배선을 연결함으로써, 성능은 가장 높아지지만 배선 자원(면적)도 가장 필요하다.

퍼블릭(Public)의 경우, 메모리인터페이스(I／F)를 넘는 영역에 액세스하는 경우에, 각 처리 모듈(PM)의 리드(Read) 데이터 배선, 라이트(Write) 데이터 배선을 공용할 수 있다.

예를 들면, 도면 중의 위쪽의 액세스 클러스터(20, 30)의 처리 모듈(21, 31)(PM0, PM1)로부터 아래쪽의 영역으로의 액세스의 경우, 리드(Read), 라이트(Write)로 묶으면 공용할 수 있다.

동시에 액세스가 있는 경우는, 퍼블릭(public)의 계통수만큼 밖에 액세스할 수 없지만, 면적을 억제할 수 있다.

코먼(Common)의 경우, 메모리인터페이스(I／F)로 향하는 방향(up), 멀어져 가는 방향(down)에 의해서, 각각 공용화를 실시한다. 리드(Read), 라이트(Write)의 구별은 관계없다. 도 10(c)에 나타내는 바와 같이, 방향만 일치하면 모든 처리 모듈(PM)간에 자원을 공용할 수 있다.

도 10(a) ~ (c)에 나타내는 프라이빗(private) 배선, 퍼블릭(public) 배선 및 코먼(common) 배선에 의한 실시예를 도 11(a) ~ 11(c)에 각각 나타내고 있다.

도 4에 나타내는 집적 장치(10)는, 각 액세스 클러스터의 처리 모듈(21, 31, 41, 51)이 하나의 입출력 포트(211, 311, 411, 511)를 가지는 경우를 일례로서 나타내고 있지만, 각 처리 모듈(21, 31, 41, 51)에 복수의 입출력 포트를 갖게 하도록 구성하는 것도 가능하다.

도 12는, 각 처리 모듈이 복수의 입출력 포트를 가지는 집적 장치의 구성예를 나타내는 도면이다.

도 12의 집적 장치(10A)는, 각 액세스 클러스터(20A, 30A, 40A, 50A)의 처리 모듈(21A, 31A, 41A, 51A)이 2개의 입출력 포트(211, 212, 311, 312, 411, 412 및 511, 512)를 가진다.

이와 같이, 각 처리 모듈(PM)이 복수의 포트를 가지는 것으로, 스루 풋을 한층 더 향상시킬 수 있다. 이 경우, 도 12에 나타내는 바와 같이, 액세스처의 영역을 분할할 뿐이므로 거의 면적은 증가하지 않는다.

또, 도 4의 집적 장치(10)는, 액세스 클러스터가 4개를 포함한 구성을 일례로서 나타내고 있지만, 액세스 클러스터가 1개, 2개, 6개, 혹은 그 이상을 포함한 구성을 채용하는 것도 가능하다.

도 13은, 액세스 클러스터를 1개 포함한 집적 장치의 구성예를 나타내는 도면이다.

도 14 및 도 15는, 액세스 클러스터를 2개 포함한 집적 장치의 구성예를 나타내는 도면이다.

도 16 및 도 17은, 액세스 클러스터를 6개 포함한 집적 장치의 구성예를 나타내는 도면이다.

도 13의 집적 장치(10B)는, 액세스 클러스터(20)를 1개 포함한다.

도 14의 집적 장치(10C)는, Y방향(제 1방향)으로 메모리인터페이스(I／F)를 공용하는 액세스 클러스터(20)와 액세스 클러스터(40)의 2개를 포함한다.

도 15의 집적 장치(10D)는, X방향(제 2방향)으로 병렬 배치된 액세스 클러스터(20)와 액세스 클러스터(30)의 2개를 포함한다.

도 16 및 도 17의 집적 장치(10E, 10F)는, 3개의 액세스 클러스터(20, 30, 40)를 X방향(제 2방향)으로 병렬로 배치하고, 이러한 액세스 클러스터(20, 30, 40)와 Y방향(제 1방향)으로 메모리인터페이스(I／F)를 공용하는 3개의 액세스 클러스터(50, 60, 70)를 배치한, 액세스 클러스터를 6개 포함한 구성을 가진다.

이와 같이, 액세스 클러스터의 수, 바꿔 말하면, 처리 모듈(PM)의 수에 따른 시스템을 구성하는 것이 가능하다.

이상, 집적 장치의 시스템 구성을 중심으로 설명했지만, 이하에, 중복하는 부분도 있지만, 뱅크 구성, 접속 배선, 메모리인터페이스의 구성, 기능에 대해 더욱 구체적으로 설명한다.

＜메모리매크로 구성＞

본 실시형태에 있어서는, 도 18에 나타내는 바와 같이, 메모리매크로는 복수의 메모리 뱅크(BNK)와 1개의 메모리인터페이스(I／F)에 의해 구성된다.

본 실시형태에 있어서는, Y방향(제 1방향)으로 배열 배치되는 메모리시스템에서 메모리인터페이스(I／F)를 공용하고 있다.

도 18에 나타내는 바와 같이, 물리적으로 메모리인터페이스(I／F)를 중심으 로 하여 원칙 동일수(반수씩)의 뱅크가 배치된다.

＜뱅크 구성＞

도 19는, 본 실시형태와 관련되는 메모리 뱅크의 구성예를 나타내는 도면이다.

각 뱅크(BNK)는, 메모리 어레이(101), 기입회로(102), 독출회로(103) 및 실렉터(S)(104 ~ 109)를 포함하여 구성되어 있다.

또, 도 19에 있어서, PRL－WX는 X방향(제 2방향 또는 가로 방향)의 프라이빗의 라이트 데이터 버스(배선)를, PRL－RX는 X방향(제 2방향 또는 가로 방향)의 프라이빗의 리드 데이터 버스를, PRL－WY는 Y방향(제 1방향 또는 세로 방향)의 프라이빗의 라이트 데이터 버스를, PBL－WY는 Y방향(제 1방향 또는 세로 방향)의 퍼블릭의 라이트 데이터 버스를, PRL－RY는 Y방향(제 1방향 또는 세로 방향)의 프라이빗의 리드 데이터 버스를, PBL－RY는 Y방향(제 1방향 또는 세로 방향)의 퍼블릭의 리드 데이터 버스를, CML－U는 Y방향(제 1방향 또는 세로 방향)에 있어서의 업 방향의 코먼의 커맨드 어드레스 버스를, CML－D는 Y방향(제 1방향 또는 세로 방향)에 있어서의 다운 방향의 코먼의 커맨드 어드레스 버스를, 각각 나타내고 있다.

본 실시형태에 있어서는, 지시 정보 배선(커맨드 주소 배선)과 데이터 배선(라이트 데이터 배선과 리드 데이터 배선, 혹은 공용 배선)이 다층 배선되지만, 뱅크(BNK)상에 다층 배선되어 있는 입체적인 모습을 도 20에 나타낸다.

각 뱅크(BNK)에 있어서는, 가로 방향(X방향)의 라이트 데이터 버스(PRL－WX), 세로 방향(Y방향)의 라이트 데이터 버스(private, public)(PRL－WY, PBL－ WY), 세로 방향의 코먼(common)의 커맨드 어드레스 버스(CML－U, CML－D)(up, down)로부터, 실렉터(104)를 통해서 선택적으로 기입에 관한 정보를 기입회로(102)에 보낸다.

또, 가로 방향(X방향)의 리드 버스(PRL－RX), 세로 방향(Y방향)의 리드 데이터 버스(private, public)(PRL－RY, PBL－RY), 세로 방향의 코먼(common)의 커맨드 어드레스 버스(CML－U, CML－D)(up, down)에 실렉터(105 ~ 109)를 거쳐서 선택적으로 데이터를 전송한다.

＜가로 방향(X방향, 제 2방향) 커맨드 어드레스 버스 배선＞

커맨드 어드레스 버스(CML－X)에는 액세스처의 매크로, 뱅크, 주소, 리드／라이트(Read/Write), 라이트 마스크(Write Mask), ID, 버스트길이(burst length), 등의 정보가 포함된다.

커맨드 어드레스 버스(CML－X)는, 도 21에 나타내는 바와 같이, 각 처리 모듈(PM)로부터 X방향(제 2방향 또는 가로 방향)의 모든 메모리시스템의 메모리매크로에 대해서 접속된다.

처리 모듈(PM)과 각 메모리인터페이스(I／F) 사이는 “Point to Point”(이하 P2P로 생략한다) 접속에서는 배선량이 방대하게 된다. 따라서 공유 접속한다.

가로 방향(X방향)은 처리 모듈(PM)마다 전용(private)이다. 각 분기(BRNC)에서는 액세스처의 매크로에 따라 분기한다.

분기한 후, 메모리인터페이스(I／F)까지는 프라이빗(private) 버스 배선으로 접속된다.

＜가로 방향(X방향, 제 2방향) 라이트 데이터 버스 배선＞

가로 방향의 라이트 데이터 버스(PRL－WX)는 프라이빗 배선이지만, 도 22에 나타내는 바와 같이, 액세스처마다 P2P로 접속하는 것이 아니라 공유이다.

분기(BRNC)로부터 메모리인터페이스(I／F)까지의 세로 방향(Y방향, 제 1방향) 배선은, 이용 가능한 배선 자원에 따라서, 프라이빗(private), 퍼블릭(public), 코먼(common)의 버스 배선으로 접속된다.

＜세로 방향(Y방향, 제 2방향) 라이트 데이터 버스 배선＞

처리 모듈(PM)로부터 직하(直下)의 메모리인터페이스(I／F)까지의 세로 방향(Y방향, 제 1방향)의 라이트 데이터 버스는, 도 23에 나타내는 바와 같이, 프라이빗(private) 버스(PRL－WY)로 접속하여 구성한다.

프라이빗의 라이트 데이터 버스(PRL－WY)는 가로 방향(X방향, 제 2방향)에 배선되는 라이트 데이터 버스(PRL－WX)와 직접 접속된다(도 23의 것으로부터 2번째의 뱅크(BNK2)).

처리 모듈(PM) 직하 이외의 프라이빗 세로 배선에서는, 도 24에 나타내는 바와 같이, 가로 방향(X방향)으로부터 데이터를 전송하는 라이트 데이터 버스와 직접 접속되며, 거기로부터 세로 방향(Y방향)으로 라이트 데이터가 전송된다.

메모리인터페이스(I／F)를 넘는 세로 방향 라이트 버스는 가로 방향 배선과 접속되는 경우는 없다.

또, 도 25에 나타내는 바와 같이, 지연의 레벨에 따라서는 메모리인터페이 스(I／F)에 있어서 플립플롭(FF)에서 일단 래치하여 전송한다.

메모리인터페이스(I／F)를 넘는 경우, 도 26에 나타내는 바와 같이, 배선 리소스의 상황에 따라서, 메모리인터페이스(I／F) 앞의 복수의 프라이빗 배선을 실렉터(S)로 선택하여, 퍼블릭 배선으로 형성한다.

프라이빗 배선은, 처리 모듈(PM)에 대한 전용 배선이므로, 처리 모듈(PM)의 수가 많아졌을 경우, 전부를 프라이빗(private)으로 선을 연결하려면 방대한 배선 리소스가 필요하게 된다. 이 경우, 직하 이외에 관해서는 코먼(common)의 형태를 취한다.

＜가로 방향(X방향, 제 2방향) 리드 데이터 버스 배선＞

리드 데이터 버스는 처리 모듈(PM) 직하의 메모리인터페이스(I／F)에 있어서는, 도 27에 나타내는 바와 같이, 프라이빗 배선(PRL－RX)으로 접속된다. 가로 방향(X방향)의 리드 데이터 버스 배선은 프라이빗이지만, 액세스처마다 P2P로 접속하는 것이 아니라 공유이다.

도 27에 나타내는 바와 같이, 세로 방향(Y방향, 제 2방향) 배선과의 접속 부분은 실렉터(SLC)로 구성되며, 가로 방향(X방향)으로부터 전송되어 오는 데이터와 세로 방향(Y방향)으로부터 전송되어 오는 데이터를 선택한다.

＜세로 방향(Y방향, 제 1방향) 리드 데이터 버스 배선＞

처리 모듈(PM)로부터 직하의 메모리인터페이스(I／F)까지의 세로 방향(Y방향) 리드 데이터 버스는, 도 28에 나타내는 바와 같이, 프라이빗 버스(PRL－RY)로 접속하여 구성한다.

프라이빗의 리드 데이터 버스(PRL－RY)는, 가로 방향(X방향)에 배선된 리드 데이터 버스(PRL－RX)와 실렉터(S)로 접속된다(도 28 위로부터 2번째의 뱅크(BNK2)).

처리 모듈(PM) 직하 이외의 프라이빗 세로 배선에서는, 도 29에 나타내는 바와 같이, 가로 방향(X방향)으로부터 데이터가 전송되는 리드 데이터 버스(PRL－RX)와 실렉터(S)로 접속되며, 거기로부터 선택적으로 다음의 가로 방향(X방향)으로 리드 데이터가 전송된다.

메모리인터페이스(I／F)를 넘는 세로 방향(Y방향)의 리드 데이터 버스는 가로 방향(X방향) 배선과 접속되는 경우는 없다.

또, 도 30에 나타내는 바와 같이, 지연의 레벨에 따라서는 메모리인터페이스(I／F)에 있어서 플립플롭(FF)에서 일단 래치하여 전송한다.

메모리인터페이스(I／F)를 넘는 경우, 도 31에 나타내는 바와 같이, 배선 리소스의 상황에 따라서, 메모리인터페이스(I／F) 앞의 복수의 프라이빗 배선에 분배하여, 퍼블릭 배선으로 형성한다.

프라이빗 배선은, 처리 모듈(PM)에 대한 전용 배선이므로, 처리 모듈(PM)의 수가 많아졌을 경우, 전부를 프라이빗(private)으로 선을 연결하려면 방대한 배선 리소스가 필요하게 된다. 이 경우, 직하 이외에 관계해 코먼(common)의 형태를 취한다.

＜세로 방향(Y방향, 제 1방향) 데이터 버스 배선(common)＞

세로 방향(Y방향)의 데이터 버스는 배선 자원이 한정되어 있는 경우, 코먼 배선에 의해서 배선량을 줄이는 것이 가능해진다.

코먼에서는 리드와 라이트로 구별하는 것이 아니라, 도 32 및 도 33에 나타내는 바와 같이, 데이터가 흐르는 방향으로 배선을 형성한다. 편의상, 메모리인터페이스(I／F)로 향하는 방향을 “상승(up)”, 떨어지는 방향을 “하강(down)”으로 부른다.

코먼 배선에서는 가로 방향(X방향)을 라이트 데이터 버스가 배선되어 있는 경우는, 도 32의 ＜1＞, 도 33의 ＜1＞의 구성을 취한다.

코먼 배선에서는 가로 방향(X방향)을 리드 데이터 버스가 배선되어 있는 경우는, 도 32의 ＜2＞, 도 33의 ＜2＞의 구성을 취한다.

＜I／F구성＞

메모리인터페이스(I／F)에 있어서는, 각 처리 모듈(PM)로부터 전송되어 오는 커맨드를 조정하고, 매크로내의 뱅크의 리소스가 비어 있는 경우에 발행하는 처리를 실시한다.

기본 구성으로서 도 34에 나타내는 바와 같이, 각 처리 모듈(PM)에 대응한 커맨드 버퍼(Command Buffer：이하 CB와 대략)(111－0 ~ 111－n)를 최저 1개씩 가지고, 더욱 아비터(arbiter)(112) 및 실렉터(S)(113, 114)를 가진다.

또, 아비터(112)는 CB(111－0 ~ 111－n)내의 명령 중 발행 가능한 명령을 선택 신호(S112a, S112b)에 의해 선택하여 발행한다. 메모리인터페이스(I／F)를 중심으로 하여 Y방향(제 1방향)의 위쪽(제 1측)의 메모리시스템의 뱅크와 아래쪽(제 2측)의 메모리시스템의 뱅크에 대해서 동시에 발행 가능하다.

또, 도 35에 나타내는 바와 같이, 배선 리소스가 허용하는 경우, 위쪽과 아래쪽의 각각에 대해 복수의 명령 배선을 배선하는(연결하는) 일도 가능해진다.

또한, 면적적으로 허용된다면, 도 36에 나타내는 바와 같이, CB를 복수 갖게 하는 것도 가능하다. 이 경우, 예를 들어 위쪽의 처리 모듈(PM)로의 전송 경로에 OR게이트(115－0 ~ 115－n)가 설치된다.

＜세로 방향(Y방향, 제 1방향) 어드레스 버스 배선＞

도 37에 나타내는 바와 같이, 기본적으로, 메모리인터페이스(I／F)로부터 발행된 주소(커맨드)는 세로 방향(Y방향)으로 전송되며, 분기에 BRNC에 있어서 액세스처의 뱅크에 따라 나뉜다.

또, 도 35 또는 도 36에 나타내는 바와 같이, 배선 리소스에 여유가 있고, 복수 주소 배선을 연결할 수 있는 경우는, 도 38에 나타내는 바와 같이, 실렉터(S)를 통해 최종적으로 뱅크에 입력된다.

도 39는, 상술한 본 실시형태와 관련되는 집적 장치의 기본 구성 및 접속 배선의 특징을 정리해서 나타내는 도면이다.

도 39에 있어서, CMD는 커맨드계 배선을, WDT는 라이트 데이터계 배선을, RDT는 리드 데이터계 배선을 각각 나타내고 있다.

본 실시형태와 관련되는 집적 장치의 기본 구성 및 접속 배선의 특징(1) ~ (9)은 이하대로이다.

(1)：데이터의 X방향(가로) 배선은, 다른 처리 모듈(PM)과의 가로 방향의 경합을 회피하기 위해, 프라이빗 배선으로 한다.

(2)：메모리인터페이스(I／F) 앞에 타깃이 있는 경우는 직접 액세스한다. 이것에 의해, 지연시간을 단축하고, 자원 경합을 저감할 수 있다.

(3)：데이터의 Y방향(세로) 배선은 배선 자원으로 프라이빗인지 묶음인지를 결정한다. 이것에 의해, 배선 자원의 효율화를 도모할 수 있다.

(4)：메모리인터페이스(I／F)로부터의 커맨드 발행은, 자원이 허용하면 복수로 한다. 이것에 의해, 스루 풋의 향상을 도모할 수 있다.

(5)：커맨드는 Y방향(세로 방향), X방향(가로 방향) 모두 프라이빗 배선으로 한다. 이것에 의해, 다른 처리 모듈(PM)과의 경합을 회피할 수 있다.

(6)：데이터의 처리 모듈(PM) 직하의 Y(세로) 방향 배선은 프라이빗 배선으로 한다. 이것에 의해, 다른 처리 모듈(PM)과의 경합을 회피할 수 있다.

(7)：메모리인터페이스(I／F)를 Y방향(제 1방향)의 중앙에 배치한다. 이것에 의해, 배선 자원을 2배로 유효 이용할 수 있다.

(8)：X(가로) 방향의 데이터 배선은 가로전송모드로서 사용 가능하다. 이것에 의해, 메모리-메모리간 전송 성능의 향상을 도모할 수 있다.

(9)：처리 모듈(PM)에 복수 포트를 갖게 해도 좋다. 이것에 의해, 스루 풋의 향상을 도모할 수 있다.

이상 설명한 바와 같이, 본 제 1실시형태에 의하면, 복수의 메모리 뱅크를 탑재하는 메모리시스템에 있어서, 메모리매크로상에 버스 시스템을 구축함으로써, 통상의 X-bar 등에 의한 공유 메모리시스템보다 고속으로(고(高)스루 풋) 메모리액세스를 실행할 수 있다.

또, 도 4 등과 같이 구성되는 버스 시스템의 배선을 이용하여, 메모리 뱅크간의 버스를 구축함으로써, 회로 규모를 거의 증대시키지 않고, 고속의 메모리-메모리간 데이터 전송을 실현할 수 있다.

또, 메모리매크로상에 배선하고 있으므로, 액세스처의 뱅크상을 배선이 통과할 때는 다이렉트로 액세스할 수 있으므로 저(低)지연시간을 실행할 수 있다.

또, 요구되는 성능과 배선성과의 트레이드 오프에 의해 배선 방법을 변경한 시스템, 즉, 처리 모듈(PM)수, 배선 리소스과 요구 성능에 따라 시스템을 구축할 수 있다.

게다가, 1개의 처리 모듈(PM)에 메모리시스템과의 포트를 복수 갖게 함으로써, 자원(면적)을 소비하지 않고, 한층 더 높은 성능을 구축한 시스템을 실현할 수 있다.

또, 처리 모듈(PM)수가 증가하면 배선도 증대하지만, 버스폭에 따라 버스 구성을 바꾼 시스템을 구축할 수 있다.

도 40은, 본 발명의 제 2실시형태와 관련되는 집적 장치의 시스템 구성도이다.

본 제 2실시형태가 상술한 제 1실시형태와 다른 점은, 액세스 클러스터(20, 40)의 메모리매크로의 배치 영역의 X방향(제 2방향)이 적어도 한쪽(도 40에서는 좌측)에, 복수의 메모리매크로의 소정의 적어도 하나의 메모리 뱅크를 X방향(제 2방향)으로 선택적으로 액세스 가능한 서브 처리 모듈군(80, 81)을 배치한 것에 있다.

서브 처리 모듈군(80)은, 액세스 클러스터(20, 30)의 메모리매크로의 뱅크수 에 따라 4개의 서브 처리 모듈(80－1 ~ 80－4)을 배치하고 있다.

서브 처리 모듈군(81)은, 액세스 클러스터(40, 50)의 메모리매크로의 뱅크수에 따라 4개의 서브 처리 모듈(81－1 ~ 81－4)을 배치하고 있다.

도 40에 있어서, 좌단의 메모리 뱅크군 중, 액세스 클러스터(40)의 메모리매크로(421)의 뱅크(421－2, 421－3, 421－4)가 가로전송모드로 액세스하는 영역에서, 나머지의 메모리 뱅크가 통상 액세스 영역이다.

각 처리 모듈(21, 31, 41, 51)은 통상 액세스 영역에 액세스하면서, 가로 방향으로부터 데이터의 입출력을 실시하고, 이러한 모드 전환을 각 뱅크에 대해 차례로 진행함으로써, 처리를 멈추지 않고, 메모리의 데이터의 교체를 실시할 수 있다.

이와 같이, 가로전송모드를 사용하는 경우는 가로(X) 방향으로 서브 처리 모듈을 배치하게 된다.

이 경우, 서브 처리 모듈은 전송 모드를 전환한 영역(뱅크)에 대해, 독자적으로 액세스를 실시해도 좋고, 각 처리 모듈(PM)로부터 요청을 받고 액세스를 실시해도 좋다.

처리 모듈(PM)수가 적을 때, 예를 들어 2일 때는 필요하게 되는 세로 방향 배선도 줄어들므로 메모리상의 배선 영역도 여유가 생기는 경우가 많다. 이 경우, 도 41에 나타내는 바와 같이, 복수의 프라이빗 배선을 배선하여 보다 성능을 향상시킬 수도 있다.

반대로, 처리 모듈(PM)수가 많을 때, 예를 들어 6일 때는 필요하게 되는 세로(Y) 방향 배선이 증가하므로 메모리상의 배선 영역도 핍박해 온다. 이 경우, 예를 들어 도 16에 나타내는 바와 같이, 버스폭을 줄여 프라이빗 배선의 계통수를 늘려도 좋다.

또, 도 17에 나타내는 바와 같이, 버스폭은 줄이지 않고 프라이빗 배선을 최소한으로 줄이고, 코먼 배선을 늘릴 수도 있다.

이러한 선택은 시스템 요구에 의해서 임의이다.

이하에, 제 2실시형태에 있어서의 전송 모드의 변환에 대해서 설명한다.

＜전송 모드의 전환＞

가로(X) 방향의 리드 데이터 버스, 라이트 데이터 버스는, 상술한 바와 같이, 모드의 변환에 의해 가로 방향으로의 전송에 이용 가능하다.

모드의 변환은, 도 42 및 도 43에 나타내는 바와 같이, 가로(X) 방향 배선 모두에 대해서 실시하는 것이 가능하다.

또, 모드의 변환은, 도 44 및 도 45에 나타내는 바와 같이, 부분적으로 실시하는 것도 가능하다.

가로 방향의 전송용으로 전환한 경우, 그 배선은 서브 처리 모듈(S－PM)의 관리하에 놓여지기 때문에, 처리 모듈(PM)은 가로 방향 데이터 버스를 사용할 수 없다. 그러나, 도 46에 나타내는 바와 같이, 직하(直下)의 뱅크에 대해서는 항상 액세스 가능하다.

가로 방향 전송의 수요가 적은 경우는, 도 47에 나타내는 바와 같이, 메모리인터페이스(I／F)상에 가로 방향 전용의 데이터 버스(DBS)를 부설하는 것도 가능하다.

이 경우, 전송 모드의 전환은 실장해도 좋고 하지 않아도 좋다.

도 48은, 도 40에 나타내는 바와 같이, 4개의 처리 모듈(PM)구성에서 각 처리 모듈(PM)이 2 port 가지는 경우의 예를 나타내는 도면이다.

이 예에서는, 처리 모듈(21)(PM0)은 도면 중의 ＜1＞로 나타내는 영역에 대해서는 세로(Y) 방향 버스밖에 사용하지 않기 때문에, 가로(X) 방향 버스를 서브 처리 모듈(S－PM)에 해방해도 항상 액세스는 가능하지만, ＜2＞로 나타내는 영역에 대해서는 대응하는 가로 방향 버스를 처리 모듈(PM)측의 지배하에 둘 필요가 있다.

부분적으로 가로전송모드로 했을 경우, 도 49에 나타내는 데이터 흐름으로 처리를 실시하면, 처리 모듈(PM)에서의 처리를 멈추지 않고 데이터를 처리할 수 있다.

＜액세스 클러스터군간 접속＞

액세스 클러스터, 바꿔 말하면, 처리 모듈(PM)수가 많아지면 배선 리소스가 방대하게 된다.

따라서, 현실적으로는 어느 정도 수의 액세스 클러스터(처리 모듈)(PM)의 통합인 액세스 클러스터군(90)으로 구성하고, 도 50 ~ 도 53에 나타내는 바와 같이, 액세스 클러스터군(90)간을 서브 처리 모듈(80)(S－PM)을 통해 접속하는 쪽이, 배선량을 억제할 수 있다.

도 50 및 도 51은, 서브 처리 모듈(S－PM) 경유에 의한 2개의 액세스 클러스터군간에서의 전송예를 나타내는 도면이다. 이 예에서는 액세스 클러스터군(90－1, 90－2)은, 도 4 등의 집적 장치와 같은 구성을 가지고 있다.

도 50의 예에서는, 액세스 클러스터군(90－1)의 처리 모듈(PM1)이 액세스 클러스터군(90－2)의 영역에 기입을 실시하고 있다.

이 경우, 처음에 서브 처리 모듈(S－PM)에 기입 요구를 발행하고(ST1), 서브 처리 모듈(S－PM)이 기입한다(ST2).

또, 동일 도면에서 액세스 클러스터군(90－2)의 처리 모듈(PM2)이 액세스 클러스터군(90－1)의 영역으로부터 독출하고 있다.

이 경우, 처음에 서브 처리 모듈(S－PM)에 독출하여 요구를 발행하고(ST3), 서브 처리 모듈(S－PM)이 해당 영역에 리드 커맨드를 발행하고(ST4), 해당 영역으로부터 데이터가 독출되며(ST5), 서브 처리 모듈(S－PM)이 액세스 클러스터군(90－2)의 처리 모듈(PM2)에 데이터를 돌려주고 있다(ST6).

도 51은, 액세스 클러스터군간의 전송 수단으로서 서브 처리 모듈(80)(S－PM) 내에 로컬메모리(Local Memory)(82)를 배치한 예를 나타내고 있다.

도 51의 예에서는, 액세스 클러스터군(90－2)의 처리 모듈(PM0)이 서브 처리 모듈(80)(S－PM)의 로컬메모리(82)에 기입하고(ST11), 동일 처리 모듈(PM0)이 액세스 클러스터군(90－1)의 처리 모듈(PM1)에 통지하고(ST12), 통지를 받은 동일 처리 모듈(PM1)이 서브 처리 모듈(80)(S－PM)의 로컬메모리(82)로부터 독출하고 있다(ST13).

한층 더 액세스 클러스터군의 수가 많아지면, 도 52에 나타내는 바와 같이, 서브 처리 모듈(80－1, 80－2) 사이를, 네트워크 배선부(interconnect)(91)에 의해 접속하는 것에 의해서도 가능하다.

도 52의 예에서는, 액세스 클러스터군(90－1)의 처리 모듈(PM0)이 서브 처리 모듈(80－1)에 기입을 요구하고(ST21), 서브 처리 모듈(80－1)이 네트워크 배선부(91)에 기입을 요구하고(ST22), 네트워크 배선부(91)가 서브 처리 모듈(80－2)에 기입을 요구하고(ST23), 서브 처리 모듈(80－2)이 액세스 클러스터군(90－4)의 소정의 영역에서 기입을 실시하고 있다(ST24).

이와 같이, 액세스 클러스터군의 수를 늘리면 필요한 배선 영역도 증대한다. 그렇지만 반드시 모든 처리 모듈(PM)간에 모든 메모리를 등가(等價)로 공유할 필요성은 없다.

예를 들면, 몇개의 액세스 클러스터군으로 한묶음(one series)의 처리를 실시하는 케이스에서는, 이 액세스 클러스터군의 바깥쪽에 있는 메모리에 대해서는 메모리액세스의 빈도는 현저하게 낮다.

이러한 경우에서는, 도 52에 예와 같이, 서브 처리 모듈(S－PM)을 통해서, 액세스 클러스터군(90－1 ~ 90－4)을 네트워크 결합함으로써 액세스를 하도록 하면, 배선 영역의 증대를 억제할 수 있다.

또, 도 53에 나타내는 바와 같이, 액세스 클러스터군간의 접속은, 가로(X) 방향(제 2방향)이면, 액세스 클러스터군(90－1, 90－2), ㆍㆍ과 서브 처리 모듈(80－1, 80－2)을 수주(數珠) 연결함으로써, 더욱 접속하는 것도 가능하다.

또, 도 54에 나타내는 바와 같이, 서브 처리 모듈(80)(S－PM)은, 액세스 클러스터군(90)간의 접속뿐만이 아니라, 버스 브리지(92)를 경유하여 다른 버스에 접속하는 것도 가능하고, 외부 메모리I／F(93)를 접속하여 외부 메모리(94)에 액세스 하는 것도 가능하다.

이 경우, 액세스 클러스터군내의 메모리, 버스 브리지(92)에 연결되는 각 주변 회로(95), 외부 메모리(94)가 통일된 어드레스 공간상에 배치할 수 있다.

본 제 2실시형태에 의하면, 제 1실시형태의 효과에 가세하여, 전송 모드는 메모리시스템 전체로 전환될 뿐만 아니라, 부분적으로도 변환이 가능하다. 이것을 이용하여 시스템의 동작을 멈추지 않고, 시스템과 외부와의 데이터 전송이 가능해진다.

또, 액세스 클러스터군수를 증가시켰을 경우, 배선이 증대하지만, 몇개의 액세스 클러스터군을 통합하여, 이것들의 사이를 네트워크 결합함으로써, 배선의 증대를 억제할 수 있다.

본 실시형태의 집적 장치는, SOC에 탑재된 복수의 메모리매크로를 메모리 독자적인 데이터선으로 접속함으로써, 고속의 공유 메모리를 실현할 수 있다. 또버스 마스터(Bus master)를 거치지 않고 메모리-메모리간 전송을 실현할 수 있다.

이상의 제 1 및 제 2실시형태에 있어서는, 기본적으로 2차원적인 평면 구성의 경우를 예로 설명했지만, 본 발명은 이 평면 구성뿐만 아니라, 3 차원적인 구성에도 적용 가능하다.

이하에, 제 3실시형태로서 이 3 차원적인 구성을 채용한 집적 장치에 대해서 설명한다. 본 제 3실시형태와 관련되는 3 차원적인 구성을 시스템ㆍ인ㆍ패키지(System in Package：SiP)로 부르기로 한다.

SiP의 기본적인 구성은 상술한 평면 구성과 동일하고, 이하에 기술하는 SiP 의 설명은, 상술한 제 1 및 제 2실시형태에 있어서 설명한 평면 구성을 SiP 구성으로 했을 경우의 바리에이션(variation)에 지나지 않는다.

따라서, 이하에서는 SiP 구성에 고유의 것을 중심으로 기술되어 있다. 특히 예외가 없는 한, 평면 구성의 경우와 동일하다.

SiP 구성에서는 배선 자원을 적층 방향에 있어서의 상하 어느 쪽의 다이에 배선해도 좋다. 각 배선을 어느 쪽으로 배선할지에 의해서, 무한 조합이 고려된다.

따라서, 본 제 3실시형태에 있어서는, 주요한 3 바리에이션에 대해서 설명한다.

도 55 및 도 56은, 제 3실시형태와 관련되는 집적 장치를 나타내는 시스템 구성도이다. 도 55는 명령(커맨드) 버스의 배치에 대해서 설명하기 위한 도면이기도 하고, 도 56은 데이터 버스의 배치에 대해서 설명하는 도면이기도 하다.

도 55의 집적 장치(100)는, SiP 구성을 채용하고 있고, 제 1다이(도 55중 상측에 위치하는 다이：메모리측 다이)(110)와 제 2다이(도 55중 하측에 위치하는 다이：논리회로측 다이)(120)가 소정 간격을 두고 배치되어 있다.

제 1다이(110)는, 메모리 뱅크 어레이(111 ~ 1114) 및 공용 메모리인터페이스(I／F)(115, 116)가 형성되어 있다.

메모리인터페이스(115)는 메모리 뱅크 어레이(111과 114)로 공용되며, 메모리인터페이스(116)는 메모리 뱅크 어레이(112와 115)로 공용된다.

제 1다이(120)는, 처리 모듈(PM)(121 ~ 124) 및 처리 모듈 인터페이스(PMI／ F)(125, 126)가 형성되어 있다.

예를 들어 평면 구성을 가지는 도 4의 집적 장치(10)와 대응시키면, 도 55의 메모리 뱅크 어레이(111)는 도 4의 메모리시스템(22, 23)과 동일한 구성을 가지고, 메모리 뱅크 어레이(112)는 도 4의 메모리시스템(32, 33)과 동일한 구성을 가지고, 메모리 뱅크 어레이(113)는 도 4의 메모리시스템(42, 43)과 동일한 구성을 가지고, 메모리 뱅크 어레이(114)는 도 4의 메모리시스템(52, 53)과 동일한 구성을 가진다.

그리고, 도 55의 메모리인터페이스(115)는 도 4의 메모리인터페이스(222, 232)에 상당하고, 메모리인터페이스(116)는 도 4의 메모리인터페이스(322, 332)에 상당한다.

또, 도 55의 처리 모듈(121)은 도 4의 처리 모듈(21)에 상당하고, 처리 모듈(122)은 도 4의 처리 모듈(31)에 상당하고, 처리 모듈(123)은 도 4의 처리 모듈(41)에 상당하고, 처리 모듈(124)은 도 4의 처리 모듈(51)에 상당한다.

그리고, 도 55의 처리 모듈 인터페이스(125)는 도 4의 처리 모듈(21)의 입출력 포트(211)에 상당하고, 처리 모듈 인터페이스(126)는 도 4의 처리 모듈(31)의 입출력 포트(311)에 상당하고, 처리 모듈 인터페이스(127)는 도 4의 처리 모듈(41)의 입출력 포트(411)에 상당하고, 처리 모듈 인터페이스(128)는 도 4의 처리 모듈(51)의 입출력 포트(511)에 상당한다.

도 55의 SiP 구성의 집적 장치(100)에 있어서, 제 1다이(110)에 형성되는 메모리측의 배치는 평면 구성의 경우와 동일하다.

제 2다이(120) 측에 있어서는, 처리 모듈(121 ~ 124)의 중심으로 인터페이 스(125 ~ 128)를 집중시키고 있다.

이것에 의해, 배치적으로 메모리인터페이스(115, 116)와 처리 모듈 인터페이스(125 ~ 128)는 겹친다(대향한다).

메모리인터페이스(115)와 처리 모듈 인터페이스(125, 127)가 대향하고, 메모리인터페이스(116)와 처리 모듈 인터페이스(126, 128)가 대향한다.

또, 메모리 뱅크 어레이(111 ~ 114)와 처리 모듈(121 ~ 124)을 서로 겹친다(대향한다).

메모리 뱅크 어레이(111)와 처리 모듈(121)이 대향하고, 메모리 뱅크 어레이(112)와 처리 모듈(122)이 대향하고, 메모리 뱅크 어레이(113)와 처리 모듈(123)이 대향하고, 메모리 뱅크 어레이(114)와 처리 모듈(124)이 대향한다.

예를 들면, 처리 모듈(121 ~ 124)로부터 발행된 명령(커맨드)은 직상의 메모리 뱅크 어레이 및 도면 중, 직상의 세로 방향에 인접하는 뱅크에 대해서는 직접 명령을 발행한다.

이것은 SiP 구성을 취하는 메리트가 있고, 또 지연시간, 전력을 최소한으로 억제할 수 있다고 하는 특징이 있다.

또한, 제 1다이(110)와 제 2다이(120)간(상하)간의 다이의 배선 자원에 따라서, 중앙의 인터페이스(I/F)상의 어딘가에 명령을 전송하기 위한 버스를 배선한다(이동하게 한다). 이것은 프라이빗(private)이라도 퍼블릭(public)이라도 좋다.

또, 직상의 도면 중의 좌우 방향의 뱅크로의 액세스는 이 명령 버스를 통해 타깃이 되는 뱅크의 메모리인터페이스(I/F)에 액세스한다.

이 경우에도, 평면적인 구성의 집적 장치보다 세로 방향의 액세스가 없는 만큼 지연시간, 전력을 줄일 수 있다.

커맨드(명령)계의 버스는 세로 방향의 메모리인터페이스와 처리 모듈 인터페이스간의 배선이 없어지므로, 평면 구성보다 배선 자원면에서 유리하다.

다음에, 데이터 버스의 배선에 대해 도 56에 관련지어 설명한다.

예를 들어 직상(直上)의 메모리 뱅크 어레이로의 액세스는 처리 모듈측으로부터 직상의 뱅크에 대해서 직접 액세스한다.

이것은 SiP 구성을 취하는 메리트가 있고, 또, 지연시간, 전력을 최소한으로 억제할 수 있다. 또, 세로 방향의 프라이빗(private) 데이터 배선을 생략할 수 있다고 하는 특징이 있다.

세로 방향의 뱅크로의 데이터 액세스는,

(1) 인터페이스(I／F)를 넘은 세로 방향 데이터 버스에 의해서 액세스한다. 이 버스는 프라이빗(private) 배선이라도 퍼블릭(public) 배선이라도 좋다.

(2) 가로 방향에는 평면 구조와 동일하게 프라이빗(private) 버스가 배선된다(이동한다).

상기 이외의 뱅크에 대해서는 상기(1), (2)를 조합하여 액세스하게 된다. 이것은 평면 구조와 동일하다.

(1), (2) 모두 배선 자원에 따라서, 상하 각 다이(110, 120)에 분배한다. 직상 뱅크 이외에도, 소비 전력, 지연시간, 배선 자원면에서 평면 구조보다 유리하다.

이하에, SiP 구성의 집적 장치(100)의 배선예에 대해서 설명한다.

도 57은, SiP 구성의 집적 장치의 제 1배선예에 대해서 설명하기 위한 도면이다. 도 58은 제 1배선예를 채용했을 경우의 집적 장치의 간략 단면도이다.

도 57 및 도 58의 집적 장치(100A)는, 모든 배선을 논리회로측, 즉 제 2다이(120) 측에 배치한 예이다. 도 58에 나타내는 바와 같이, 제 2다이(120) 측에 있어서, 처리 모듈층상(129A)에 배선 버스층(130)이 형성되어 있다.

또, 도 57에 있어서, 131은 커맨드 라인(배선)을, 132는 라이트 데이터 라인을, 133은 리드 데이터 라인을 각각 나타내고 있다. 또, 도 57에 있어서, 파선(134)으로 데이터 흐름을 나타내고 있다.

이 제 1배선예는 우선, 액세스처의 뱅크의 직하까지는, 논리회로측(제 2다이(120)측)을 이동한다. 다음에 상하의 제 2다이(120)와 제 1다이(110)간에서 이동하게 된다.

논리회로측을 이동할 때의 동작은 평면 구성의 경우에 준한다.

도 59는, SiP 구성의 집적 장치의 제 2배선예에 대해서 설명하기 위한 도면이다. 도 60은 제 2배선예를 채용했을 경우의 집적 장치의 간략 단면도이다.

도 59 및 도 60의 집적 장치(100B)는, 모든 배선을 메모리측, 즉 제 1다이(110) 측에 배치한 예이다. 도 60에 나타내는 바와 같이, 제 1다이(110) 측에 있어서, 메모리층(119B)의 제 2다이와의 대향면측에 배선 버스층(140)이 형성되어 있다.

또, 도 59에 있어서, 141은 커맨드 라인(배선)을, 142는 라이트 데이터 라인 을, 143은 리드 데이터 라인을 각각 나타내고 있다. 또, 도 59에 있어서, 파선(144)으로 데이터 흐름을 나타내고 있다.

이 제 2배선예에서는 우선, 상하의 제 1다이(110)와 제 2다이(120)간에서 이동하고, 다음에 액세스처의 뱅크까지 메모리측(제 1다이(110)측)을 이동한다.

메모리측을 이동할 때의 동작은 평면 구성의 경우에 준한다.

도 61은, SiP 구성의 집적 장치의 제 3배선예에 대해서 설명하기 위한 도면이다. 도 62는 제 3배선예를 채용했을 경우의 집적 장치의 간략 단면도이다.

도 61 및 도 62의 집적 장치(100C)는, 리드 배선을 논리회로측(제 2다이(120)측), 커맨드(명령) 배선 및 라이트 배선을 메모리측(제 1다이(110)측)에 배치한 예이다. 도 60에 나타내는 바와 같이, 제 1다이(110) 측에 있어서, 메모리층의 제 2다이와의 대향면측에 배선 버스층(140C)이 형성되어 있다.

또, 도 61에 있어서, 151은 커맨드 라인(배선)을, 152는 라이트 데이터 라인을, 153은 리드 데이터 라인을 각각 나타내고 있다. 또, 도 61에 있어서, 파선(154)으로 데이터 흐름을 나타내고 있다.

제 2다이(120) 측에 있어서, 처리 모듈층상(129C)에 배선 버스층(130C)이 형성되어 있다. 제 1다이(110) 측에 있어서, 메모리층(119C)의 제 2다이와의 대향면측에 배선 버스층(140C)이 형성되어 있다.

이 제 3배선예에 있어서의 리드 액세스는 상술한 제 1배선예와 동일하게 행해진다. 또, 라이트 액세스는 상술한 제 2배선예와 동일하게 행해진다.

또한, 각 처리 모듈로부터 타깃이 되는 단위 메모리(메모리 뱅크나 메모리매 크로)에 대해서 액세스하는 경로(액세스 루트)에 있어서는, 개념적으로 「기본 루트」와 「바이패스 루트」의 2종의 루트가 있다.

여기서 「기본 루트」란, 예를 들면 메모리인터페이스(I／F)나 코먼 배선이나 퍼블릭 배선을 이용하여, 복수의 단위 메모리로 공통되며, 각 처리 모듈로부터 임의의 하나의 단위 메모리에 대해서 선택적으로 액세스를 행하기 위한 액세스 루트에 상당한다.

또, 「바이패스 루트」란, 예를 들면 메모리인터페이스(I／F)를 거치치 않는 직접 액세스 혹은 프라이빗 배선을 이용한 액세스를 실시하는 경우의 액세스 루트에 상당하고, 복수의 단위 메모리 중 소정의(적어도 하나의 미리 정해진) 단위 메모리에 대해서 처리 모듈로부터의 액세스를 행하기 위한 액세스 루트이며, 이것에는, 기본 루트의 일부를 겸용하여 도중에서 분기하는 루트와 기본 루트를 완전히 거치치 않는 루트의 경우가 있을 수 있다.

그리고, 본 발명에서는, 상기의 「기본 루트」와 「바이패스 루트」라는 병설(倂設)에 의해, 예를 들면 상술의 기본 구성 및 접속 배선의 특징(1) ~ (9) 중 (2)(3)(6) 등에 관련하여, 상기의 각 실시형태에 대해서 설명한 각종의 작용ㆍ효과를 얻을 수 있고, 이 결과, 메모리까지의 배선을 간단화 할 수 있고, 면적 증가와 장거리 배선에 의한 성능 저하를 방지할 수 있고, 메모리액세스의 고속화를 도모할 수 있다.

본 발명에 의하면, 메모리까지의 배선을 간단화 할 수 있고, 면적 증가와 장 거리 배선에 의한 성능 저하를 방지할 수 있고, 메모리액세스의 고속화를 도모할 수 있다.

Claims (41)

1. 적어도 하나의 입출력 포트를 가지는 적어도 하나의 처리 모듈과,

   상기 처리 모듈에 의해 액세스 가능한 복수의 메모리시스템을 가지고,

   상기 각 메모리시스템은,

   복수의 메모리 뱅크를 포함하는 메모리매크로와,

   상기 처리 모듈 및 각 메모리 뱅크와 접속되는 메모리인터페이스를 포함하고,

   상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 접속 배선에 의해 접속되며,

   상기 접속 배선은, 다층 배선된 지시 정보 배선과 데이터 배선을 포함하고,

   상기 지시 정보 배선은, 프라이빗 배선에 의해 형성되며,

   상기 데이터 배선은, 적어도 일부가 프라이빗 배선에 의해 형성되어 있는 것을 특징으로 하는 집적 장치.
2. 제 1항에 있어서,

   상기 메모리인터페이스는, 상기 메모리매크로의 배치 영역을 사이에 두고 상기 처리 모듈의 배치 위치와 대향하는 위치에 배치되며,

   상기 복수의 메모리시스템의 각 메모리매크로는, 상기 처리 모듈과 상기 메모리인터페이스와의 접속 방향인 제 1방향으로 직교하는 제 2방향으로 병렬로 배치되며,

   상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 상기 복수의 메모리매크로의 영역에 매트릭스형으로 되도록 제 1방향 및 제 2방향으로 배선된 접속 배선에 의해 접속되며,

   상기 데이터 배선은, 적어도 상기 제 2방향의 배선이 프라이빗 배선에 의해 형성되어 있는 것을 특징으로 하는 집적 장치.
3. 제 2항에 있어서,

   상기 데이터 배선의 제 1방향의 배선은, 상기 입출력 포트의 배치 위치에 대향 배치된 메모리시스템에 대해서는 프라이빗 배선에 의해 형성되며, 입출력 포트의 배치 위치와 대향 배치되어 있지 않은 메모리시스템에 대해서는 배선 자원에 따라 프라이빗 배선 또는 코먼 배선에 의해 선택적으로 형성되어 있는 것을 특징으로 하는 집적 장치.
4. 제 2항에 있어서,

   상기 복수의 메모리매크로의 배치 영역의 상기 제 2방향의 적어도 한쪽에, 상기 복수의 메모리매크로의 적어도 하나의 메모리 뱅크를 제 2방향으로 선택적으로 액세스 가능한 서브 처리 모듈을 가지고, 상기 제 2방향의 데이터 배선은, 제 2방향 전송 모드로서 사용 가능한 것을 특징으로 하는 집적 장치.
5. 제 1항에 있어서,

   간격을 두고 배치된 복수의 다이(dies)를 가지고, 상기 처리 모듈과 상기 메모리시스템이 다른 다이에 형성되어 있는 것을 특징으로 하는 집적 장치.
6. 적어도 하나의 입출력 포트를 가지는 적어도 하나의 처리 모듈과,

   상기 처리 모듈에 의해 액세스 가능한 복수의 메모리시스템과,

   간격을 두고 배치된 복수의 다이를 가지고,

   상기 각 메모리시스템은,

   복수의 메모리 뱅크를 포함하는 메모리매크로와,

   상기 처리 모듈 및 각 메모리 뱅크와 접속되는 메모리인터페이스를 포함하고,

   상기 처리 모듈과 상기 메모리시스템이 다른 다이에 형성되며,

   상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 접속 배선에 의해 접속되어 있는 것을 특징으로 하는 집적 장치.
7. 제 6항에 있어서,

   상기 복수의 다이는 서로 대향하도록 배치되며,

   상기 처리 모듈이 형성된 다이는 상기 입출력 포트가 중앙부에 형성되며,

   상기 메모리시스템이 형성된 다이는 상기 메모리인터페이스가 중앙부에 형성되어 있는 것을 특징으로 하는 집적 장치.
8. 복수의 액세스 클러스터를 가지고,

   상기 각 액세스 클러스터는,

   적어도 하나의 입출력 포트를 가지는 적어도 하나의 처리 모듈과,

   상기 처리 모듈에 의해 액세스 가능한 복수의 메모리시스템을 가지고,

   상기 각 메모리시스템은,

   복수의 메모리 뱅크를 포함하는 메모리매크로와,

   상기 처리 모듈 및 각 메모리 뱅크와 접속되는 메모리인터페이스를 포함하고,

   상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 접속 배선에 의해 접속되며,

   상기 복수의 액세스 클러스터는, 버스에 의해 접속되며,

   상기 접속 배선은, 다층 배선된 지시 정보 배선과 데이터 배선을 포함하고,

   상기 지시 정보 배선은, 프라이빗 배선에 의해 형성되며,

   상기 데이터 배선은, 적어도 일부가 프라이빗 배선에 의해 형성되어 있는 것을 특징으로 하는 집적 장치.
9. 제 8항에 있어서,

   상기 각 액세스 클러스터에 있어서,

   상기 메모리인터페이스는, 상기 메모리매크로의 배치 영역을 사이에 두고 상기 처리 모듈의 배치 위치와 대향하는 위치에 배치되며,

   상기 복수의 메모리시스템의 각 메모리매크로는, 상기 처리 모듈과, 상기 메모리인터페이스와의 접속 방향인 제 1방향으로 직교하는 제 2방향으로 병렬로 배치되며,

   상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 상기 복수의 메모리매크로의 영역에 매트릭스형으로 되도록 제 1방향 및 제 2방향으로 배선된 접속 배선에 의해 접속되며,

   상기 복수의 액세스 클러스터는, 상기 제 2방향으로 병렬로 배치되며, 서로 상기 복수의 메모리매크로의 매트릭스 배치에 대응하는 메모리 뱅크가, 상기 제 2방향으로 배선된 버스에 의해 접속되며,

   상기 데이터 배선은, 적어도 상기 제 2방향의 배선이 프라이빗 배선에 의해 형성되어 있는 것을 특징으로 하는 집적 장치.
10. 제 9항에 있어서,

    상기 데이터 배선의 제 1방향의 배선은, 상기 입출력 포트의 배치 위치에 대향 배치된 메모리시스템에 대해서는 프라이빗 배선에 의해 형성되며, 입출력 포트의 배치 위치와 대향 배치되어 있지 않은 메모리시스템에 대해서는 배선 자원에 따라 프라이빗 배선 또는 코먼 배선에 의해 선택적으로 형성되어 있는 것을 특징으로 하는 집적 장치.
11. 제 10항에 있어서,

    상기 복수의 메모리매크로의 배치 영역의 상기 제 2방향의 적어도 한쪽에, 상기 복수의 메모리매크로의 적어도 하나의 메모리 뱅크를 제 2방향으로 선택적으로 액세스 가능한 서브 처리 모듈을 가지고,

    상기 제 2방향의 데이터 배선은, 제 2방향 전송 모드로서 사용 가능한 것을 특징으로 하는 집적 장치.
12. 복수의 액세스 클러스터를 가지고,

    상기 각 액세스 클러스터는,

    적어도 하나의 입출력 포트를 가지는 적어도 하나의 처리 모듈과,

    상기 처리 모듈에 의해 액세스 가능한 복수의 메모리시스템과,

    간격을 두고 배치된 복수의 다이를 가지고,

    상기 각 메모리시스템은,

    복수의 메모리 뱅크를 포함하는 메모리매크로와,

    상기 처리 모듈 및 각 메모리 뱅크와 접속되는 메모리인터페이스를 포함하고,

    상기 처리 모듈과 상기 메모리시스템이 다른 다이에 형성되며,

    상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 접속 배선에 의해 접속되며,

    상기 복수의 액세스 클러스터는, 버스에 의해 접속되어 있는 것을 특징으로 하는 집적 장치.
13. 제 12항에 있어서,

    상기 복수의 다이는 서로 대향하도록 배치되며,

    상기 처리 모듈이 형성된 다이는 상기 입출력 포트가 중앙부에 형성되며,

    상기 메모리시스템이 형성된 다이는 상기 메모리인터페이스가 중앙부에 형성되어 있는 것을 특징으로 하는 집적 장치.
14. 복수의 액세스 클러스터를 가지고,

    상기 각 액세스 클러스터는,

    적어도 하나의 입출력 포트를 가지는 적어도 하나의 처리 모듈과,

    상기 처리 모듈에 의해 액세스 가능한 복수의 메모리시스템을 가지고,

    상기 각 메모리시스템은,

    복수의 메모리 뱅크를 포함하는 메모리매크로와,

    상기 처리 모듈 및 각 메모리 뱅크와 접속되는 메모리인터페이스를 포함하고,

    상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 접속 배선에 의해 접속되며,

    상기 접속 배선은, 다층 배선된 지시 정보 배선과 데이터 배선을 포함하고,

    상기 지시 정보 배선은, 프라이빗 배선에 의해 형성되며,

    상기 데이터 배선은, 적어도 일부가 프라이빗 배선에 의해 형성되며,

    상기 복수의 액세스 클러스터는, 인터페이스를 거쳐서 대칭적으로 배치되며, 서로의 대응하는 위치에 배치된 메모리인터페이스 사이를 공용하고 있는 것을 특징으로 하는 집적 장치.
15. 제 14항에 있어서,

    상기 각 액세스 클러스터에 있어서,

    상기 메모리인터페이스는, 상기 메모리매크로의 배치 영역을 사이에 두고 상기 처리 모듈의 배치 위치와 대향하는 위치에 배치되며,

    상기 복수의 메모리시스템의 각 메모리매크로는, 상기 처리 모듈과, 상기 메모리인터페이스와의 접속 방향인 제 1방향으로 직교하는 제 2방향으로 병렬로 배치되며,

    상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 상기 복수의 메모리매크로의 영역에 매트릭스형으로 되도록 제 1방향 및 제 2방향으로 배선된 접속 배선에 의해 접속되며,

    상기 데이터 배선은, 적어도 상기 제 2방향의 배선이 프라이빗 배선에 의해 형성되며,

    상기 복수의 액세스 클러스터는, 상기 제 1방향으로 인터페이스를 거쳐서 대칭적으로 배치되며, 서로의 대응하는 위치에 배치된 메모리인터페이스 사이를 공용하고 있는 것을 특징으로 하는 집적 장치.
16. 제 15항에 있어서,

    상기 데이터 배선의 제 1방향의 배선은, 상기 입출력 포트의 배치 위치에 대향 배치된 메모리시스템에 대해서는 프라이빗 배선에 의해 형성되며, 입출력 포트의 배치 위치와 대향 배치되어 있지 않은 메모리시스템에 대해서는 배선 자원에 따라 프라이빗 배선 또는 코먼 배선에 의해 선택적으로 형성되어 있는 것을 특징으로 하는 집적 장치.
17. 제 16항에 있어서,

    상기 데이터 배선이 처리 모듈로부터 메모리인터페이스에 이를 때까지 프라이빗 배선으로 형성되어 있는 경우, 상기 제 1방향에 있어서의 상기 메모리인터페이스를 넘는 측의 메모리시스템에 대한 배선이 코먼 배선에 의해 형성되며,

    상기 메모리인터페이스는, 프라이빗 배선이 전송된 데이터를 선택적으로 상기 메모리인터페이스를 넘는 측에 제 1방향으로 배선된 코먼 배선에 전송하는 것을 특징으로 하는 집적 장치.
18. 제 17항에 있어서,

    상기 메모리인터페이스는, 상기 코먼 배선이 전송된 데이터를 선택적으로 메모리인터페이스를 넘는 측의 제 1방향의 상기 프라이빗 배선에 전송하는 것을 특징 으로 하는 집적 장치.
19. 제 15항에 있어서,

    상기 공용의 메모리인터페이스는, 메모리시스템으로의 액세스를 조정하는 조정부(調停部)를 포함하고,

    상기 조정부는, 복수의 처리 모듈로부터 송신되어 오는 커맨드를, 선택적으로 상기 메모리인터페이스를 사이에 두고 제 1방향으로 배치된 제 1측의 메모리시스템 및 제 2측의 메모리시스템의 적어도 한쪽의 메모리시스템의 뱅크에 발행하는 것을 특징으로 하는 집적 장치.
20. 제 19항에 있어서,

    상기 조정부는, 제 1측의 메모리시스템 및 제 2측의 메모리시스템의 적어도 한쪽에 커맨드를 복수 발행 가능한 것을 특징으로 하는 집적 장치.
21. 제 15항에 있어서,

    상기 복수의 메모리매크로의 배치 영역의 상기 제 2방향의 적어도 한쪽에, 상기 복수의 메모리매크로의 적어도 하나의 메모리 뱅크를 제 2방향으로 선택적으로 액세스 가능한 서브 처리 모듈을 가지고,

    상기 제 2방향의 데이터 배선은, 제 2방향 전송 모드로서 사용 가능한 것을 특징으로 하는 집적 장치.
22. 복수의 액세스 클러스터를 가지고,

    상기 각 액세스 클러스터는,

    적어도 하나의 입출력 포트를 가지는 적어도 하나의 처리 모듈과,

    상기 처리 모듈에 의해 액세스 가능한 복수의 메모리시스템과,

    간격을 두고 배치된 복수의 다이를 가지고,

    상기 각 메모리시스템은,

    복수의 메모리 뱅크를 포함하는 메모리매크로와,

    상기 처리 모듈 및 각 메모리 뱅크와 접속되는 메모리인터페이스를 포함하고,

    상기 처리 모듈과 상기 메모리시스템이 다른 다이에 형성되며,

    상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 접속 배선에 의해 접속되며,

    상기 복수의 액세스 클러스터는, 인터페이스를 거쳐서 대칭적으로 배치되며, 서로의 대응하는 위치에 배치된 메모리인터페이스 사이를 공용하고 있는 것을 특징으로 하는 집적 장치.
23. 제 22항에 있어서,

    상기 복수의 다이는 서로 대향하도록 배치되며,

    상기 처리 모듈이 형성된 다이는 상기 입출력 포트가 중앙부에 형성되며,

    상기 메모리시스템이 형성된 다이는 상기 메모리인터페이스가 중앙부에 형성되어 있는 것을 특징으로 하는 집적 장치.
24. 복수의 액세스 클러스터를 가지고,

    상기 각 액세스 클러스터는,

    적어도 하나의 입출력 포트를 가지는 적어도 하나의 처리 모듈과,

    상기 처리 모듈에 의해 액세스 가능한 복수의 메모리시스템을 가지고,

    상기 각 메모리시스템은,

    복수의 메모리 뱅크를 포함하는 메모리매크로와,

    상기 처리 모듈 및 각 메모리 뱅크와 접속되는 메모리인터페이스를 포함하고,

    상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 접속 배선에 의해 접속되며,

    상기 접속 배선은, 다층 배선된 지시 정보 배선과 데이터 배선을 포함하고,

    상기 지시 정보 배선은, 프라이빗 배선에 의해 형성되며,

    상기 데이터 배선은, 적어도 일부가 프라이빗 배선에 의해 형성되며,

    상기 복수의 액세스 클러스터는, 제 1방향으로 인터페이스를 거쳐서 대칭적으로 배치되며, 서로의 대응하는 위치에 배치된 메모리인터페이스 사이를 공유하고,

    나머지의 액세스 클러스터는, 상기 제 1방향으로 직교하는 제 2방향으로 병렬로 배치되며, 서로 상기 복수의 메모리매크로의 매트릭스 배치에 대응하는 메모리 뱅크가, 상기 제 2방향으로 배선된 버스에 의해 접속되어 있는 것을 특징으로 하는 집적 장치.
25. 제 24항에 있어서,

    상기 각 액세스 클러스터에 있어서,

    상기 메모리인터페이스는, 상기 메모리매크로의 배치 영역을 사이에 두고 상기 처리 모듈의 배치 위치와 대향하는 위치에 배치되며,

    상기 복수의 메모리시스템의 각 메모리매크로는, 상기 처리 모듈과, 상기 메모리인터페이스와의 접속 방향인 제 1방향으로 직교하는 제 2방향으로 병렬로 배치되며,

    상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 상기 복수의 메모리매크로의 영역에 매트릭스형으로 되도록 제 1방향 및 제 2방향으로 배선된 접속 배선에 의해 접속되며,

    상기 데이터 배선은, 적어도 상기 제 2방향의 배선이 프라이빗 배선에 의해 형성되며,

    상기 복수의 액세스 클러스터는, 상기 제 1방향으로 인터페이스를 거쳐서 대칭적으로 배치되며, 서로의 대응하는 위치에 배치된 메모리인터페이스 사이를 공유하고,

    나머지의 액세스 클러스터는, 상기 제 2방향으로 병렬로 배치되며, 서로 상기 복수의 메모리매크로의 매트릭스 배치에 대응하는 메모리 뱅크가, 상기 제 2방향으로 배선된 버스에 의해 접속되어 있는 것을 특징으로 하는 집적 장치.
26. 제 25항에 있어서,

    상기 데이터 배선이 처리 모듈로부터 메모리인터페이스에 이를 때까지 프라이빗 배선으로 형성되어 있는 경우, 상기 제 1방향에 있어서의 상기 메모리인터페이스를 넘는 측의 메모리시스템에 대한 배선이 코먼 배선에 의해 형성되며,

    상기 메모리인터페이스는, 프라이빗 배선이 전송된 데이터를 선택적으로 상기 메모리인터페이스를 넘는 측에 제 1방향으로 배선된 코먼 배선에 전송하는 것을 특징으로 하는 집적 장치.
27. 제 26항에 있어서,

    상기 메모리인터페이스는, 상기 코먼 배선이 전송된 데이터를 선택적으로 메모리인터페이스를 넘는 측의 제 1방향의 상기 프라이빗 배선에 전송하는 것을 특징으로 하는 집적 장치.
28. 제 25항에 있어서,

    상기 공용의 메모리인터페이스는, 메모리시스템으로의 액세스를 조정하는 조정부를 포함하고,

    상기 조정부는, 복수의 처리 모듈로부터 송신되어 오는 커맨드를, 선택적으로 상기 메모리인터페이스를 사이에 두고 제 1방향으로 배치된 제 1측의 메모리시스템 및 제 2측의 메모리시스템의 적어도 한쪽의 메모리시스템의 뱅크에 발행하는 것을 특징으로 하는 집적 장치.
29. 제 28항에 있어서,

    상기 조정부는, 제 1측의 메모리시스템 및 제 2측의 메모리시스템의 적어도 한쪽에 커맨드를 복수 발행 가능한 것을 특징으로 하는 집적 장치.
30. 제 25항에 있어서,

    상기 복수의 메모리매크로의 배치 영역의 상기 제 2방향의 적어도 한쪽에, 상기 복수의 메모리매크로의 적어도 하나의 메모리 뱅크를 제 2방향으로 선택적으로 액세스 가능한 서브 처리 모듈을 가지고,

    상기 제 2방향의 데이터 배선은, 제 2방향 전송 모드로서 사용 가능한 것을 특징으로 하는 집적 장치.
31. 복수의 액세스 클러스터를 가지고,

    상기 각 액세스 클러스터는,

    적어도 하나의 입출력 포트를 가지는 적어도 하나의 처리 모듈과,

    상기 처리 모듈에 의해 액세스 가능한 복수의 메모리시스템과,

    간격을 두고 배치된 복수의 다이를 가지고,

    상기 각 메모리시스템은,

    복수의 메모리 뱅크를 포함하는 메모리매크로와,

    상기 처리 모듈 및 각 메모리 뱅크와 접속되는 메모리인터페이스를 포함하고,

    상기 처리 모듈과 상기 메모리시스템이 다른 다이에 형성되며,

    상기 처리 모듈의 입출력 포트와, 상기 각 메모리인터페이스와, 각 메모리 뱅크는, 접속 배선에 의해 접속되며,

    상기 복수의 액세스 클러스터는, 제 1방향으로 인터페이스를 거쳐서 대칭적으로 배치되며, 서로의 대응하는 위치에 배치된 메모리인터페이스 사이를 공유하고,

    나머지의 액세스 클러스터는, 상기 제 1방향으로 직교하는 제 2방향으로 병렬로 배치되며, 서로 상기 복수의 메모리매크로의 매트릭스 배치에 대응하는 메모리 뱅크가, 상기 제 2방향으로 배선된 버스에 의해 접속되어 있는 것을 특징으로 하는 집적 장치.
32. 제 31항에 있어서,

    상기 복수의 다이는 서로 대향하도록 배치되며,

    상기 처리 모듈이 형성된 다이는 상기 입출력 포트가 중앙부에 형성되며,

    상기 메모리시스템이 형성된 다이는 상기 메모리인터페이스가 중앙부에 형성되어 있는 것을 특징으로 하는 집적 장치.
33. 각각 독립적으로 액세스가 가능한 복수의 단위 메모리를 포함하는 메모리시스템과,

    상기 복수의 단위 메모리에 대해서 상기 액세스가 가능한 적어도 하나의 처리 모듈과,

    상기 복수의 단위 메모리에 공통되고, 상기 처리 모듈로부터 임의의 하나의 단위 메모리에 대해서 선택적으로 상기 액세스를 행하기 위한 기본 루트의 배선과,

    상기 복수의 단위 메모리 중 적어도 하나의 미리 정해진 단위 메모리에 대해서 상기 처리 모듈로부터의 상기 액세스를 행하기 위한 바이패스 루트의 배선을 가지는 것을 특징으로 하는 집적 장치.
34. 제 33항에 있어서,

    상기 바이패스 루트는, 상기 기본 루트를 거친 루트 길이보다 짧은 경우에 이용되는 것을 특징으로 하는 집적 장치.
35. 제 33항에 있어서,

    상기 복수의 단위 메모리가 배치된 메모리층과,

    상기 기본 루트 및 상기 바이패스 루트의 적어도 한쪽과 상기 메모리층을 접속하는 적층 방향의 배선을 포함하는 배선층을 적층하여 형성된 평면 구성을 가지는 것을 특징으로 하는 집적 장치.
36. 제 33항에 있어서,

    상기 처리 모듈이 배치된 처리 모듈층과,

    상기 기본 루트 및 상기 바이패스 루트의 적어도 한쪽과 상기 처리 모듈층을 접속하는 적층 방향의 배선을 포함하는 배선층을 적층하여 형성된 평면 구성을 가지는 것을 특징으로 하는 집적 장치.
37. 제 35항 또는 제 36항에 있어서,

    상기 바이패스 루트의 배선에는, 상기 기본 루트의 도면 중에 접속된 상기 적층 방향의 배선이 포함되는 것을 특징으로 하는 집적 장치.
38. 제 35항 또는 제 36항에 있어서,

    상기 배선층에는, 상기 기본 루트 및 상기 바이패스 루트의 적어도 한쪽의 일부를 구성하는 평면 방향의 배선이 포함되는 것을 특징으로 하는 집적 장치.
39. 제 38항에 있어서,

    상기 평면 방향의 배선은, 상기 배선층내에 형성된 매트릭스형의 배선의 일부를 구성하는 것을 특징으로 하는 집적 장치.
40. 제 33항에 있어서,

    병행으로 배치된 복수의 평면 구성과,

    상기 복수의 평면 구성의 사이를 접속하는 법선(法線) 방향의 배선을 가지고,

    상기 복수의 평면 구성에는,

    상기 처리 모듈이 탑재된 처리 모듈용 평면 구성과,

    상기 복수의 단위 메모리가 탑재된 메모리용 평면 구성을 포함하고,

    상기 법선 방향의 배선에는, 상기 기본 루트 및 상기 바이패스 루트의 일부를 구성하는 배선이 포함되는 것을 특징으로 하는 집적 장치.
41. 제 33항에 있어서,

    복수의 상기 처리 모듈을 가지고,

    상기 기본 루트 및 상기 바이패스 루트의 어느 액세스 루트를 이용할지는,

    액세스원(元)의 각 처리 모듈과 액세스 대상의 각 단위 메모리와의 상대 위치 관계에 의거하여 결정되는 것을 특징으로 하는 집적 장치.

Images