KR101278442B1 - 관통 실리콘 비아를 이용한 수동 이퀄라이저를 구비하는 인터포저, 그 제조 방법, 인터포저를 포함하는 적층 칩 패키지, 및 그 제조 방법 - Google Patents
관통 실리콘 비아를 이용한 수동 이퀄라이저를 구비하는 인터포저, 그 제조 방법, 인터포저를 포함하는 적층 칩 패키지, 및 그 제조 방법 Download PDFInfo
- Publication number
- KR101278442B1 KR101278442B1 KR1020120006088A KR20120006088A KR101278442B1 KR 101278442 B1 KR101278442 B1 KR 101278442B1 KR 1020120006088 A KR1020120006088 A KR 1020120006088A KR 20120006088 A KR20120006088 A KR 20120006088A KR 101278442 B1 KR101278442 B1 KR 101278442B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating layer
- tsvs
- pattern
- interposer
- ground lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 229910052710 silicon Inorganic materials 0.000 title claims description 16
- 239000010703 silicon Substances 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 125
- 229910052751 metal Inorganic materials 0.000 claims abstract description 88
- 239000002184 metal Substances 0.000 claims abstract description 88
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 230000008054 signal transmission Effects 0.000 claims abstract description 34
- 239000010410 layer Substances 0.000 claims description 124
- 238000000034 method Methods 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 239000002356 single layer Substances 0.000 claims description 9
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 241000724291 Tobacco streak virus Species 0.000 abstract 4
- 239000004020 conductor Substances 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000014509 gene expression Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920001690 polydopamine Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/141—Disposition
- H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/14181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
인터포저는 반도체 기판, 반도체 기판의 전면 및 후면에 형성되는 제1 및 제2 절연층, TSV들, 금속 배선들 및 후면 금속 패턴을 포함한다. TSV들은 반도체 기판 및 절연층들을 관통하여 형성된다. 금속 배선들은 제1 절연층의 전면에 형성되고, 신호 전달 라인 및 접지 라인들을 구비한다. 후면 금속 패턴은 제2 절연층의 후면에 형성되고, 제1 방향으로 연장된 접합 패턴 및 접합 패턴으로부터 제1 방향에 직교하는 제2 방향으로 연장된 핑거 패턴들을 구비한다. 제1 핑거 패턴은 제1 TSV를 통하여 신호 전달 라인과 전기적으로 연결되고 제2 핑거 패턴들은 제2 TSV들을 통하여 접지 라인들과 전기적으로 연결되어 수동 이퀄라이저가 구현된다.
Description
본 발명은 3차원 집적 회로에 관한 것으로서, 더욱 상세하게는 3차원 집적 회로에 포함되고 관통 실리콘 비아를 이용한 수동 이퀄라이저를 구비하는 인터포저, 상기 인터포저의 제조 방법, 상기 인터포저를 포함하는 적층 칩 패키지 및 상기 적층 칩 패키지의 제조 방법에 관한 것이다.
본 발명은 교육과학기술부 및 한국연구재단의 국가연구개발사업의 일환으로 한국과학기술원이 주관기관인 과제고유번호: 2010-0029179, 연구사업명: 기초연구사업, 연구과제명: "자기장 공진기반 무선에너지 전송 기술" 및 한국과학기술원이 주관기관인 과제고유번호: 2010-0029374, 연구사업명: 기초연구사업, 연구과제명: "자동차 전력시스템 통합"에 관한 것이다.
반도체 장치의 소형화, 경량화 및 고집적화가 요구됨에 따라, 최근에는 적층 칩 패키지(stacked chip package)와 같은 3차원 집적 회로(three dimensional integrated circuit)가 연구되고 있다. 일반적으로 3차원 집적 회로는 인접하여 적층되는 반도체 칩 사이의 인터커넥션(interconnection)을 위한 인터포저(interposer)를 포함한다. 인터포저는 반도체 기판 및 상기 반도체 기판 상에 형성되어 신호를 전달하는 복수의 채널들을 포함한다.
인터포저에 포함되는 채널들 중 상대적으로 길이가 긴 채널을 통하여 신호가 전달되는 경우에, 반도체 기판 자체의 영향으로 인해 전달되는 신호가 왜곡될 수 있다. 종래에는 인터포저 내에 리피터(repeater)를 구현하여 왜곡된 신호를 보상하였다. 하지만, 상기 리피터는 능동 회로(active circuit)이므로, 능동 회로를 지원할 수 있는 능동 회로용 인터포저 상에서만 구현 가능하여 추가적인 비용이 발생하며, 상대적으로 높은 주파수 대역의 신호는 복원하기 어렵다는 문제가 있었다.
또한 종래에는 능동 회로를 지원하지 않는 인터포저 상에 R-C 직렬 회로, L-R 병렬 회로 및/또는 T-브릿지(T-bridge) 회로의 형태를 가지는 수동 이퀄라이저를 구현하여 왜곡된 신호를 보상하였다. 하지만 상기와 같은 수동 이퀄라이저를 구현하는 경우에 인터포저의 사이즈가 증가하는 문제가 있었다.
본 발명의 일 목적은 제조 비용 및/또는 사이즈의 증가 없이 신호 전달 특성이 향상되도록 관통 실리콘 비아를 이용한 수동 이퀄라이저를 구비하는 인터포저를 제공하는 것이다.
본 발명의 다른 목적은 상기 인터포저의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 인터포저를 포함하는 적층 칩 패키지 및 상기 인터포저의 제조 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 수동 이퀄라이저를 구비하는 인터포저는 반도체 기판, 제1 절연층, 제2 절연층, 복수의 관통 실리콘 비아(through silicon via; TSV)들, 복수의 금속 배선들 및 후면 금속 패턴을 포함한다. 상기 제1 절연층은 상기 반도체 기판의 전면 상에 형성된다. 상기 제2 절연층은 상기 반도체 기판의 후면 상에 형성된다. 상기 복수의 TSV들은 상기 반도체 기판, 상기 제1 절연층 및 상기 제2 절연층을 관통하여 형성된다. 상기 복수의 금속 배선들은 상기 제1 절연층의 전면 상에 형성되고, 서로 이격하도록 배열되며, 신호 전달 라인 및 복수의 접지 라인들을 구비한다. 상기 후면 금속 패턴은 상기 제2 절연층의 후면 상에 형성되고, 제1 방향으로 연장된 접합 패턴 및 상기 접합 패턴으로부터 상기 제1 방향에 직교하는 제2 방향으로 연장된 복수의 핑거 패턴들을 구비한다. 상기 복수의 TSV들은 제1 TSV 및 복수의 제2 TSV들을 포함하고 상기 복수의 핑거 패턴들은 제1 핑거 패턴 및 복수의 제2 핑거 패턴들을 포함한다. 상기 제1 핑거 패턴은 상기 제1 TSV를 통하여 상기 신호 전달 라인과 전기적으로 연결되고 상기 복수의 제2 핑거 패턴들은 각각 상기 복수의 제2 TSV들 중 하나를 통하여 상기 복수의 접지 라인들 중 하나와 전기적으로 연결되어 상기 수동 이퀄라이저가 구현된다.
상기 접합 패턴 및 상기 복수의 핑거 패턴들의 폭은 상기 복수의 금속 배선들의 폭보다 좁을 수 있다.
상기 복수의 금속 배선들은 다층 구조를 가지도록 형성되고, 상기 후면 금속 패턴에 포함되는 상기 접합 패턴 및 상기 복수의 핑거 패턴들은 단층 구조를 가지도록 형성될 수 있다.
상기 복수의 접지 라인들은 제1 접지 라인들 및 제2 접지 라인들을 포함할 수 있다. 상기 신호 전달 라인 및 상기 제1 접지 라인들은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 제1 레이어 내에 배열되고, 상기 제2 접지 라인들은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 상기 제1 레이어 상에 배치되는 제2 레이어 내에 배열될 수 있다.
상기 복수의 접지 라인들은 제3 접지 라인들을 더 포함할 수 있다. 상기 제3 접지 라인들은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 상기 제2 레이어 상에 배치되는 상기 제3 레이어 내에 배열될 수 있다.
상기 인터포저는 상기 복수의 TSV들 및 상기 반도체 기판 사이에 형성되는 복수의 절연막들을 더 포함할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 수동 이퀄라이저를 구비하는 인터포저의 제조 방법에서는, 반도체 기판의 전면 상에 제1 절연층을 형성하고, 상기 반도체 기판의 후면 상에 제2 절연층을 형성하고, 상기 반도체 기판, 상기 제1 절연층 및 상기 제2 절연층을 관통하는 복수의 관통 실리콘 비아(through silicon via; TSV)들을 형성하고, 신호 전달 라인 및 복수의 접지 라인들을 구비하는 복수의 금속 배선들을 서로 이격하도록 배열하여 상기 제1 절연층의 전면 상에 형성하며, 제1 방향으로 연장된 접합 패턴 및 상기 접합 패턴으로부터 상기 제1 방향에 직교하는 제2 방향으로 연장된 복수의 핑거 패턴들을 구비하는 후면 금속 패턴을 상기 제2 절연층의 후면 상에 형성한다. 상기 복수의 TSV들은 제1 TSV 및 복수의 제2 TSV들을 포함하고 상기 복수의 핑거 패턴들은 제1 핑거 패턴 및 복수의 제2 핑거 패턴들을 포함한다. 상기 제1 핑거 패턴은 상기 제1 TSV를 통하여 상기 신호 전달 라인과 전기적으로 연결되고 상기 복수의 제2 핑거 패턴들은 각각 상기 복수의 제2 TSV들 중 하나를 통하여 상기 복수의 접지 라인들 중 하나와 전기적으로 연결되어 상기 수동 이퀄라이저가 구현된다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 적층 칩 패키지는 제1 반도체 칩, 제2 반도체 칩 및 인터포저를 포함한다. 상기 제1 반도체 칩은 복수의 제1 소자들을 구비한다. 상기 제2 반도체 칩은 복수의 제2 소자들을 구비하고, 상기 제1 반도체 칩 상에 적층된다. 상기 인터포저는 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되어 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하고, 반도체 기판, 제1 절연층, 제2 절연층, 복수의 관통 실리콘 비아(through silicon via; TSV)들, 복수의 금속 배선들 및 후면 금속 패턴을 포함한다. 상기 제1 절연층은 상기 반도체 기판의 전면 상에 형성된다. 상기 제2 절연층은 상기 반도체 기판의 후면 상에 형성된다. 상기 복수의 TSV들은 상기 반도체 기판, 상기 제1 절연층 및 상기 제2 절연층을 관통하여 형성된다. 상기 복수의 금속 배선들은 상기 제1 절연층의 전면 상에 형성되고, 서로 이격하도록 배열되며, 신호 전달 라인 및 복수의 접지 라인들을 구비한다. 상기 후면 금속 패턴은 상기 제2 절연층의 후면 상에 형성되고, 제1 방향으로 연장된 접합 패턴 및 상기 접합 패턴으로부터 상기 제1 방향에 직교하는 제2 방향으로 연장된 복수의 핑거 패턴들을 구비한다. 상기 복수의 TSV들은 제1 TSV 및 복수의 제2 TSV들을 포함하고 상기 복수의 핑거 패턴들은 제1 핑거 패턴 및 복수의 제2 핑거 패턴들을 포함한다. 상기 제1 핑거 패턴은 상기 제1 TSV를 통하여 상기 신호 전달 라인과 전기적으로 연결되고 상기 복수의 제2 핑거 패턴들은 각각 상기 복수의 제2 TSV들 중 하나를 통하여 상기 복수의 접지 라인들 중 하나와 전기적으로 연결되어 상기 수동 이퀄라이저가 구현된다.
상기 접합 패턴 및 상기 복수의 핑거 패턴들의 폭은 상기 복수의 금속 배선들의 폭보다 좁을 수 있다.
상기 복수의 금속 배선들은 다층 구조를 가지도록 형성되고, 상기 후면 금속 패턴에 포함되는 상기 접합 패턴 및 상기 복수의 핑거 패턴들은 단층 구조를 가지도록 형성될 수 있다.
상기 복수의 접지 라인들은 제1 접지 라인들 및 제2 접지 라인들을 포함할 수 있다. 상기 신호 전달 라인 및 상기 제1 접지 라인들은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 제1 레이어 내에 배열되고, 상기 제2 접지 라인들은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 상기 제1 레이어 상에 배치되는 제2 레이어 내에 배열될 수 있다.
상기 복수의 접지 라인들은 제3 접지 라인들을 더 포함할 수 있다. 상기 제3 접지 라인들은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 상기 제2 레이어 상에 배치되는 상기 제3 레이어 내에 배열될 수 있다.
상기 인터포저는 상기 복수의 TSV들 및 상기 반도체 기판 사이에 형성되는 복수의 절연막들을 더 포함할 수 있다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 다른 실시예에 따른 적층 칩 패키지의 제조 방법에서는, 복수의 제1 소자들을 구비하는 제1 반도체 칩을 제공하고, 복수의 제2 소자들을 구비하는 제2 반도체 칩을 제공하고, 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하고 수동 이퀄라이저를 구비하는 인터포저를 제공하며, 상기 인터포저가 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되도록 상기 제1 반도체 칩, 상기 인터포저 및 상기 제2 반도체 칩을 적층한다. 상기 인터포저를 제공함에 있어서, 반도체 기판의 전면 상에 제1 절연층을 형성하고, 상기 반도체 기판의 후면 상에 제2 절연층을 형성하고, 상기 반도체 기판, 상기 제1 절연층 및 상기 제2 절연층을 관통하는 복수의 관통 실리콘 비아(through silicon via; TSV)들을 형성하고, 신호 전달 라인 및 복수의 접지 라인들을 구비하는 복수의 금속 배선들을 서로 이격하도록 배열하여 상기 제1 절연층의 전면 상에 형성하며, 제1 방향으로 연장된 접합 패턴 및 상기 접합 패턴으로부터 상기 제1 방향에 직교하는 제2 방향으로 연장된 복수의 핑거 패턴들을 구비하는 후면 금속 패턴을 상기 제2 절연층의 후면 상에 형성한다. 상기 복수의 TSV들은 제1 TSV 및 복수의 제2 TSV들을 포함하고 상기 복수의 핑거 패턴들은 제1 핑거 패턴 및 복수의 제2 핑거 패턴들을 포함한다. 상기 제1 핑거 패턴은 상기 제1 TSV를 통하여 상기 신호 전달 라인과 전기적으로 연결되고 상기 복수의 제2 핑거 패턴들은 각각 상기 복수의 제2 TSV들 중 하나를 통하여 상기 복수의 접지 라인들 중 하나와 전기적으로 연결되어 상기 수동 이퀄라이저가 구현된다.
상기와 같은 본 발명의 실시예들에 따른 인터포저는, 인터포저 채널을 형성하는 복수의 금속 배선들과 연결되는 수동 이퀄라이저를 구비한다. 상기 수동 이퀄라이저는 복수의 TSV들 및 후면 금속 패턴을 포함하여 제조 비용 및/또는 사이즈의 증가 없이 구현될 수 있다. 또한 상기 수동 이퀄라이저는 상대적으로 좁은 폭을 가지는 패턴으로 형성되어 저항 값 및 인덕턴스가 증가되며, 상기 인터포저에 포함되는 반도체 기판과 상대적으로 멀리 떨어지고 단층 구조를 가지도록 형성되어 커패시턴스가 감소된다. 따라서 상기 인터포저는 제조 비용 및/또는 사이즈의 증가 없이 향상된 신호 전달 특성을 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 인터포저를 나타내는 사시도이다.
도 2a, 2b 및 2c는 도 1의 인터포저를 설명하기 위한 도면들이다.
도 3a 및 3b는 도 1의 인터포저에 포함되는 수동 이퀄라이저의 동작을 설명하기 위한 도면들이다.
도 4는 본 발명의 다른 실시예에 따른 인터포저를 나타내는 사시도이다.
도 5는 본 발명의 일 실시예에 따른 인터포저의 제조 방법을 나타내는 순서도이다.
도 6은 본 발명의 일 실시예에 따른 적층 칩 패키지를 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 적층 칩 패키지의 제조 방법을 나타내는 순서도이다.
도 2a, 2b 및 2c는 도 1의 인터포저를 설명하기 위한 도면들이다.
도 3a 및 3b는 도 1의 인터포저에 포함되는 수동 이퀄라이저의 동작을 설명하기 위한 도면들이다.
도 4는 본 발명의 다른 실시예에 따른 인터포저를 나타내는 사시도이다.
도 5는 본 발명의 일 실시예에 따른 인터포저의 제조 방법을 나타내는 순서도이다.
도 6은 본 발명의 일 실시예에 따른 적층 칩 패키지를 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 적층 칩 패키지의 제조 방법을 나타내는 순서도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 인터포저를 나타내는 사시도이다. 도 2a, 2b 및 2c는 도 1의 인터포저를 설명하기 위한 도면들이다. 도 2a는 도 1의 인터포저의 상면에서 바라본 평면도이다. 도 2b는 I-I'에 의해 절단된 도 2a의 단면도이고, 도 2c는 II-II'에 의해 절단된 도 2a의 단면도이다.
도 1, 2a, 2b 및 2c를 참조하면, 관통 실리콘 비아(through silicon via; TSV)를 이용한 수동 이퀄라이저(passive equalizer)를 구비하는 인터포저(interposer, 100)는, 반도체 기판(110), 제1 절연층(120), 제2 절연층(130), 복수의 TSV들(144, 146, 148), 복수의 금속 배선들(150a, 150b, 150c, 150d, 150e, 150f) 및 후면 금속 패턴(170)을 포함한다.
제1 절연층(120)은 반도체 기판(110)의 전면 상에 형성되며, 제2 절연층(130)은 반도체 기판(110)의 후면 상에 형성된다. 예를 들어, 반도체 기판(110)은 실리콘, 폴리(poly) 실리콘, 및 비정질(amorphous) 실리콘 등과 같은 물질을 포함하여 형성되는 실리콘 기판이거나, 또는 임의의 반도체 물질을 포함하여 형성되는 기판일 수 있다. 제1 절연층(120) 및 제2 절연층(130)은 이산화규소(SiO2) 등과 같은 절연 물질을 포함하여 형성될 수 있다.
복수의 TSV들(144, 146, 148)은 반도체 기판(110), 제1 절연층(120) 및 제2 절연층(130)을 관통하여 형성된다. 예를 들어, 복수의 TSV들(144, 146, 148)은 레이저를 이용하여 형성될 수 있다. 구체적으로, 레이저 공정을 통해 반도체 기판(110), 제1 절연층(120) 및 제2 절연층(130)을 관통하는 복수의 관통 홀들이 생성되고, 상기 복수의 관통 홀들에 전도성 물질이 충전되어 복수의 TSV들(144, 146, 148)이 형성될 수 있다. 화학적 식각 공정을 이용하여 관통 홀들을 생성하는 경우 TSV의 깊이는 약 수 ㎛이지만, 상기와 같이 레이저 공정을 이용하여 TSV들(144, 146, 148)을 형성하는 경우 TSV들(144, 146, 148)의 깊이는 약 50~500㎛ 정도가 되며, 따라서 화학적 식각 공정을 이용하는 경우에 비해 신호 전달 특성을 향상시킬 수 있다.
일 실시예에서, 인터포저(100)는 복수의 TSV들(144, 146, 146) 및 반도체 기판(110) 사이에 형성되는 복수의 절연막들(미도시)을 더 포함할 수 있다. 즉, 복수의 TSV들(144, 146, 146)의 둘레에는 반도체 기판(110)과의 직접적인 전기적 접촉을 막기 위해 절연막(미도시)이 형성될 수 있으며, 다시 말하면 상기 복수의 관통 홀들의 안쪽 면에는 상기 전도성 물질과 반도체 기판(110)과의 직접적인 전기적 접촉을 막기 위해 절연막(미도시)이 형성될 수 있다. 이 경우, 상기 복수의 관통 홀들이 형성되고 상기 절연막이 형성된 이후에, 상기 전도성 물질이 충전될 수 있다. 또한, 복수의 TSV들(144, 146, 146)과 상기 절연막 사이에는 복수의 TSV들(144, 146, 146)과 상기 절연막 사이의 밀착력을 증가시키기 위해 탄탈막(미도시)이 형성될 수 있다. 즉, 상기 절연막의 안쪽면에는 상기 전도성 물질과 상기 절연막 사이의 밀착력을 증가시키기 위해 탄탈막이 형성될 수 있다. 이 경우, 상기 복수의 관통 홀들이 형성되고 상기 절연막이 형성되며 상기 탄탈막이 형성된 이후에, 상기 전도성 물질이 충전될 수 있다. 한편 다른 실시예에서, 복수의 TSV들(144, 146, 146)의 둘레에는 절연막이 형성되지 않을 수도 있다.
복수의 금속 배선들(150a, ..., 150f)은 제1 절연층(120)의 전면 상에 형성되고, 서로 이격하도록 배열된다. 복수의 금속 배선들(150a, ..., 150f)은 전기적 신호들을 전달하는 신호 전달 라인(150a) 및 접지 전압을 전달하는 복수의 접지 라인들(150b, ..., 150f)을 포함한다. 복수의 금속 배선들(150a, ..., 150f)은 인터포저(100) 내에서 신호를 전달하는 인터포저 채널로서 동작할 수 있다. 도시하지는 않았지만, 상기 복수의 금속 배선들은 전원 전압을 전달하는 전원 라인을 더 포함할 수 있다.
후면 금속 패턴(170)은 제2 절연층(130)의 후면 상에 형성되고, 접합 패턴(172) 및 복수의 핑거 패턴들(174, 176, 178)을 포함한다. 접합 패턴(172)은 제1 방향으로 연장되며, 복수의 핑거 패턴들(174, 176, 178)은 접합 패턴(172)으로부터 상기 제1 방향에 실질적으로 직교하는 제2 방향으로 연장된다. 접합 패턴(172) 및 복수의 핑거 패턴들(174, 176, 178)은 전기적 신호 및/또는 접지 전압을 전달할 수 있도록 임의의 금속 성분을 포함하여 형성될 수 있다. 후면 금속 패턴(170)은 후면 메탈(back metal) 공정을 이용하여 형성될 수 있다.
복수의 TSV들(144, 146, 148) 및 후면 금속 패턴(170)에 의하여 인터포저(100)에 구비되는 상기 수동 이퀄라이저가 구현된다. 구체적으로, 복수의 TSV들(144, 146, 148)은 제1 TSV(144) 및 복수의 제2 TSV들(146, 148)을 포함하고, 복수의 핑거 패턴들(174, 176, 178)은 제1 핑거 패턴(174) 및 회귀 전류 경로(return current path)를 확보하기 위한 복수의 제2 핑거 패턴들(176, 178)을 포함한다. 제1 핑거 패턴(174)은 제1 TSV(144)를 통하여 신호 전달 라인(150a)과 전기적으로 연결되고, 복수의 제2 핑거 패턴들(176, 178)은 각각 복수의 제2 TSV들(146, 148) 중 하나를 통하여 복수의 접지 라인들(150b, ..., 150f) 중 하나와 전기적으로 연결된다. 예를 들어, 제2 TSV(146)는 접지 라인(150b)과 제2 핑거 패턴(176)을 전기적으로 연결하고, 제2 TSV(148)는 접지 라인(150c)과 제2 핑거 패턴(178)을 전기적으로 연결할 수 있다. 즉, 신호 전달 라인(150a)을 통하여 전달되는 전기적 신호들이 제1 TSV(144) 및 제1 핑거 패턴(174)에 제공되며 복수의 접지 라인들(150b, ..., 150f)을 통하여 전달되는 접지 전압이 복수의 제2 TSV들(146, 148) 및 복수의 제2 핑거 패턴들(176, 178)에 제공됨으로써, 복수의 TSV들(144, 146, 148) 및 후면 금속 패턴(170)이 상기 수동 이퀄라이저로서 동작할 수 있다. 상기 수동 이퀄라이저의 구체적인 동작에 대해서는 후술하도록 한다.
일 실시예에서, 접합 패턴(172) 및 복수의 핑거 패턴들(174, 176, 178)의 폭은 복수의 금속 배선들(150a, ..., 150f)의 폭보다 좁을 수 있다. 접합 패턴(172) 및 복수의 핑거 패턴들(174, 176, 178)이 상대적으로 좁은 폭을 가지도록 형성됨으로써, 접합 패턴(172) 및 복수의 핑거 패턴들(174, 176, 178)은 상대적으로 큰 저항 값(resistance) 및 인덕턴스(inductance)를 가질 수 있다.
복수의 금속 배선들(150a, ..., 150f)은 다층 구조를 가지도록 형성될 수 있다. 예를 들어, 도 1, 2a, 2b 및 2c에 도시된 것처럼, 복수의 금속 배선들(150a, ..., 150f)은 이층 구조를 가질 수 있다. 복수의 접지 라인들(150b, ..., 150f)은 제1 접지 라인들(150b, 150c) 및 제2 접지 라인들(150d, 150e, 150f)을 포함할 수 있다. 신호 전달 라인(150a) 및 제1 접지 라인들(150b, 150c)은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 제1 절연층(120) 상의 제1 레이어(L1) 내에 배열되고, 제2 접지 라인들(150d, 150e, 150f)은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 제1 레이어(L1) 상에 배치되는 제2 레이어(L2) 내에 배열될 수 있다. 이 경우, 신호 전달 라인(150a)은 복수의 접지 라인들(150b, ..., 150f)에 의해 둘러싸이도록 제1 레이어(L1) 내에 배치될 수 있다.
일 실시예에서, 도 1, 2a 및 2b에 도시된 것처럼, 후면 금속 패턴(170)에 포함되는 접합 패턴(172) 및 복수의 핑거 패턴들(174, 176, 178)은 제2 절연층(130)의 후면 상에 단층 구조를 가지도록 형성될 수 있다. 접합 패턴(172) 및 복수의 핑거 패턴들(174, 176, 178)이 단층 구조를 가지도록 형성됨으로써, 접합 패턴(172) 및 복수의 핑거 패턴들(174, 176, 178)은 상대적으로 작은 커패시턴스(capacitance)를 가질 수 있다.
일반적으로 수동 이퀄라이저는 저항 성분 및 인덕턴스 성분 만으로 구현되나, 반도체 기판 상에 금속 패턴을 형성하여 수동 이퀄라이저를 구현하는 경우에는 저항 성분, 인덕턴스 성분 및 커패시턴스 성분을 모두 포함하게 된다. 상술한 바와 같이, 본 발명의 일 실시예에 따른 인터포저(100)에서는, 후면 금속 패턴(170)의 저항 값 및 인덕턴스를 증가시키기 위하여 상대적으로 좁은 폭을 가지도록 접합 패턴(172) 및 복수의 핑거 패턴들(174, 176, 178)을 형성하며, 후면 금속 패턴(170)의 커패시턴스를 감소시키기 위하여 단층 구조를 가지도록 접합 패턴(172) 및 복수의 핑거 패턴들(174, 176, 178)을 형성한다. 또한, 반도체 기판(110)의 높이는 패턴들(172, 174, 176, 178)의 길이에 비하여 매우 짧기 때문에 TSV들(144, 146, 148)의 저항 성분, 인덕턴스 성분 및 커패시턴스 성분은 무시할 수 있다. 이에 따라, 도 3a 및 3b를 참조하여 후술하는 바와 같이, TSV들(144, 146, 148) 및 후면 금속 패턴(170)은 저항 및 인덕터를 포함하는 등가 회로로 모델링될 수 있으며, TSV들(144, 146, 148) 및 후면 금속 패턴(170)으로 구현되는 상기 수동 이퀄라이저는 향상된 성능을 가질 수 있다. 따라서, 본 발명의 일 실시예에 따른 인터포저(100)는 제조 비용 및/또는 사이즈의 증가 없이 향상된 신호 전달 특성을 가질 수 있다.
도 1에서는 후면 금속 패턴(170)이 하나의 접합 패턴(172), 하나의 제1 핑거 패턴(174) 및 두 개의 제2 핑거 패턴들(176, 178)을 포함하는 것으로 도시하였지만, 실시예에 따라서 상기 후면 금속 패턴은 하나의 접합 패턴, 하나의 제1 핑거 패턴 및 임의의 개수의 제2 핑거 패턴들을 포함하여 구현될 수 있으며, 이에 따라 복수의 TSV의 개수도 다양하게 변경될 수 있다. 도 1에서는 6개의 금속 배선들(150a, ..., 150f)이 이층 구조로 형성되는 경우를 도시하였지만, 금속 배선들의 개수 및 다층 구조의 층의 개수는 다양하게 변경될 수 있다. 도 1에서는 신호 전달 라인(150a)이 복수의 접지 라인들(150b, ..., 150f)에 의해 둘러싸이도록 상기 제1 레이어 내에 배치되는 것으로 도시하였지만, 실시예에 따라서 신호 전달 라인(150a)은 임의의 위치에 배치될 수 있다. 한편, 편의상 도시하지는 않았지만, 복수의 금속 배선들(150a, ..., 150f) 및 패턴들(172, 174, 176, 178)의 사이에는 절연 물질이 도포될 수 있다.
도 3a 및 3b는 도 1의 인터포저에 포함되는 수동 이퀄라이저의 동작을 설명하기 위한 도면들이다.
도 3a 및 3b를 참조하면, 도 1의 인터포저(100)는 인터포저 채널(151) 및 수동 이퀄라이저(160)를 포함하는 등가 회로로 모델링될 수 있다. 도 1의 복수의 금속 배선들(150a, ..., 150f)은 인터포저(100) 내에서 신호를 전달하는 인터포저 채널(151)에 상응할 수 있다. 도 1의 복수의 TSV들(144, 146, 148)은 TSV 모델(141)에 상응하고, 도 1의 접합 패턴(172) 및 복수의 핑거 패턴들(174, 176, 178)을 구비하는 후면 금속 패턴(170)은 후면 패턴 모델(171)에 상응하며, TSV 모델(141) 및 후면 패턴 모델(171)은 인터포저 채널(151)과 접지 전압 사이에 연결되는 수동 이퀄라이저(160)에 상응할 수 있다.
도 1을 참조하여 상술한 것처럼, 접합 패턴(172) 및 복수의 핑거 패턴들(174, 176, 178)이 상대적으로 좁은 폭을 가지도록 형성되며 단층 구조를 가지도록 형성되기 때문에, 접합 패턴(172) 및 복수의 핑거 패턴들(174, 176, 178)의 커패시턴스 성분은 매우 작아 무시할 수 있다. 또한 반도체 기판(110)의 높이는 패턴들(172, 174, 176, 178)의 길이에 비하여 매우 짧기 때문에 복수의 TSV들(144, 146, 148)의 저항 성분, 인덕턴스 성분 및 커패시턴스 성분은 무시할 수 있다. 따라서 도 3b에 도시된 것처럼, 수동 이퀄라이저(160)는 인덕터(Leq) 및 저항(Req)이 직렬 연결된 등가 회로로 모델링될 수 있다. 상기와 같은 구조의 수동 이퀄라이저(160)는 고역 통과 필터(high-pass filter)와 유사하게 동작할 수 있다. 예를 들어, 인터포저 채널(151)이 상대적으로 낮은 주파수를 가지는 제1 신호를 전송하는 경우에, 수동 이퀄라이저(160)는 상대적으로 낮은 임피던스를 가질 수 있다. 이 경우, 상기 제1 신호가 수동 이퀄라이저(160)로 전달되어 접지 쪽으로 흐르므로, 상기 제1 신호는 인터포저 채널(151)을 통하여 상대적으로 잘 전송되지 않을 수 있다. 반면에, 인터포저 채널(151)이 상대적으로 높은 주파수를 가지는 제2 신호를 전송하는 경우에, 수동 이퀄라이저(160)는 상대적으로 높은 임피던스를 가질 수 있다. 이 경우, 상기 제2 신호가 수동 이퀄라이저(160)로 전달되지 않으므로, 상기 제2 신호는 인터포저 채널(151)에서 상대적으로 잘 전송될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 인터포저를 나타내는 사시도이다.
도 4를 참조하면, TSV를 이용한 수동 이퀄라이저를 구비하는 인터포저(100a)는 반도체 기판(110), 제1 절연층(120), 제2 절연층(130), 복수의 TSV들(144, 146, 148), 복수의 금속 배선들(150a, 150b, 150c, 150d, 150e, 150f, 150g, 150h, 150i) 및 후면 금속 패턴(170)을 포함한다.
인터포저(100a)는 복수의 금속 배선들(150a, ..., 150i)이 삼층 구조를 가지는 것을 제외하고는 도 1의 인터포저(100)와 실질적으로 동일한 구조를 가지므로 중복되는 설명은 생략하도록 한다.
복수의 금속 배선들(150a, ..., 150i)은 신호 전달 라인(150a) 및 복수의 접지 라인들(150b, ..., 150i)을 포함하고, 복수의 접지 라인들(150b, ..., 150f)은 제1 접지 라인들(150b, 150c), 제2 접지 라인들(150d, 150e, 150f) 및 제3 접지 라인들(150g, 150h, 150i)을 포함할 수 있다. 신호 전달 라인(150a) 및 제1 접지 라인들(150b, 150c)은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 제1 절연층(120) 상의 제1 레이어 내에 배열되고, 제2 접지 라인들(150d, 150e, 150f)은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 제1 절연층(120) 상의 상기 제1 레이어 상에 배치되는 제2 레이어 내에 배열되며, 제3 접지 라인들(150g, 150h, 150i)은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 제1 절연층(120) 상의 상기 제2 레이어 상에 배치되는 제3 레이어 내에 배열될 수 있다.
도 5는 본 발명의 일 실시예에 따른 인터포저의 제조 방법을 나타내는 순서도이다.
도 1 및 5를 참조하면, 본 발명의 일 실시예에 따른 TSV를 이용한 수동 이퀄라이저를 구비하는 인터포저의 제조 방법에서는, 반도체 기판(110)의 전면 상에 제1 절연층(120)을 형성하고(단계 S110), 반도체 기판(110)의 후면 상에 제2 절연층(130)을 형성하고(단계 S120), 반도체 기판(110), 제1 절연층(120) 및 제2 절연층(130)을 관통하는 복수의 TSV들(144, 146, 148)을 형성하고(단계 S130), 신호 전달 라인(150a) 및 복수의 접지 라인들(150b, ..., 150f)을 구비하는 복수의 금속 배선들(150a, ..., 150f)을 서로 이격되도록 배열하여 제1 절연층(120)의 전면 상에 형성하며(단계 S130), 제1 방향으로 연장된 접합 패턴(172) 및 접합 패턴(172)으로부터 상기 제1 방향에 직교하는 제2 방향으로 연장된 복수의 핑거 패턴들(174, 176, 178)을 구비하는 후면 금속 패턴(170)을 제2 절연층(130)의 후면 상에 형성(단계 S150)함으로써, 인터포저(100)가 제조된다. 복수의 TSV들(144, 146, 148)은 제1 TSV(144) 및 복수의 제2 TSV들(146, 148)을 포함하고 복수의 핑거 패턴들(174, 176, 178)은 제1 핑거 패턴(174) 및 복수의 제2 핑거 패턴들(176, 178)을 포함한다. 제1 핑거 패턴(174)은 제1 TSV(144)를 통하여 신호 전달 라인(150a)과 전기적으로 연결되고 복수의 제2 핑거 패턴들(176, 178)은 각각 복수의 제2 TSV들(146, 148) 중 하나를 통하여 복수의 접지 라인들(150b, ..., 150f) 중 하나와 전기적으로 연결됨으로써, 복수의 TSV들(144, 146, 148) 및 후면 금속 패턴(170)을 포함하는 상기 수동 이퀄라이저가 구현된다.
실시예에 따라서, 복수의 금속 배선들(150a, ..., 150f) 및 복수의 TSV들(144, 146, 148)은 인터포저의 제조 공정에 따라 다른 순서로 형성될 수 있다. 예를 들어, 선-비아(via first) 공정을 적용하는 경우에, 복수의 TSV들(144, 146, 148)이 먼저 형성된 후에 복수의 금속 배선들(150a, ..., 150f)이 형성될 수 있다. 다른 예에서, 후-비아(via last) 공정을 적용하는 경우에, 복수의 금속 배선들(150a, ..., 150f)이 먼저 형성된 후에 복수의 TSV들(144, 146, 148)이 형성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 적층 칩 패키지를 나타내는 단면도이다.
도 6을 참조하면, 적층 칩 패키지(200)는 제1 반도체 칩(210), 제2 반도체 칩(230) 및 인터포저(100)를 포함한다.
제1 반도체 칩(210)은 복수의 제1 소자들(214)을 구비한다. 예를 들어, 실리콘 재질의 반도체 기판인 제1 반도체 다이(212)에 CMOS 공정 등을 통하여 형성되는 복수의 제1 소자들(214)을 포함하는 반도체 칩을 구현할 수 있다. 상기 복수의 제1 소자들(214)은 트랜지스터 또는 다이오드 등과 같은 능동 소자들일 수도 있고, 커패시터 또는 인덕터 등과 같은 수동 소자들일 수도 있다.
제1 반도체 칩(210)은 복수의 TSV들(216) 및 제1 배선층(218)을 더 포함할 수 있다. 복수의 TSV들(216)은 제1 반도체 다이(212)를 관통하여 형성될 수 있다. 제1 배선층(218)은 제1 반도체 다이(212)의 상면에 형성되어 복수의 제1 소자들(214) 및 복수의 TSV들(216)을 전기적으로 연결하며, 금속 배선들(219) 및 절연층들을 포함할 수 있다. 금속 배선들(219)은 전원 전압, 접지 전압 및/또는 그 밖의 전기적 신호들을 제1 반도체 칩(210)에 공급할 수 있다.
제2 반도체 칩(230)은 제1 반도체 칩(210) 상에 적층되며, 제2 반도체 다이(232)에 형성되는 복수의 제2 소자들(234)을 구비한다. 제2 반도체 칩(230)은 제2 반도체 다이(232)를 관통하여 형성되는 복수의 TSV들(236) 및 제2 반도체 다이(232)의 상면에 형성되어 복수의 제2 소자들(234) 및 복수의 TSV들(236)을 전기적으로 연결하도록 금속 배선들(239)을 포함하는 제2 배선층(238)을 더 포함할 수 있다.
인터포저(100)는 제1 반도체 칩(210)과 제2 반도체 칩(230) 사이에 배치되어 제1 반도체 칩(210)과 제2 반도체 칩(230)을 전기적으로 연결한다. 인터포저(100)는 서로 다른 종류의 칩들인 제1 반도체 칩(210)과 제2 반도체 칩(230)의 배선을 연결시키는, 즉 배선을 풀어주는 역할을 할 수 있다. 인터포저(100)는 도 6의 인터포저(100)일 수 있다. 즉, 인터포저(100)는 반도체 기판(110), 제1 절연층(120), 제2 절연층(130), 복수의 TSV들(140), 복수의 금속 배선들(150) 및 후면 금속 패턴(170)을 포함한다. 상술한 바와 같이, 복수의 TSV들(140) 및 후면 금속 패턴(170)을 이용하여 수동 이퀄라이저를 구현하고 후면 금속 패턴(170)이 상대적으로 큰 저항 값 및 인덕턴스를 가지고 상대적으로 작은 커패시턴스를 가지므로, 인터포저(100)는 제조 비용 및/또는 사이즈의 증가 없이 향상된 신호 전달 특성을 가질 수 있으며, 적층 칩 패키지(200) 또한 향상된 신호 전달 특성을 가질 수 있다.
적층 칩 패키지(200)는 복수의 솔더 범프들(111, 220, 240)을 더 포함할 수 있다. 복수의 솔더 범프들(111)은 인터포저(100)와 제1 반도체 칩(210)을 전기적으로 연결하고, 복수의 솔더 범프들(220)은 적층 칩 패키지(200)와 적층 칩 패키지(200)가 장착되는 베이스 기판(미도시)을 전기적으로 연결하며, 복수의 솔더 범프들(240)은 인터포저(100)와 제2 반도체 칩(230)을 전기적으로 연결할 수 있다. 도시하지는 않았지만, 복수의 솔더 범프들(111, 220, 240)의 주변에는 단락(short) 방지 및 완충 작용을 위한 언더필(underfill) 수지층이 각각 형성될 수 있다.
도 7은 본 발명의 일 실시예에 따른 적층 칩 패키지의 제조 방법을 나타내는 순서도이다.
도 6 및 7을 참조하면, 본 발명의 일 실시예에 따른 적층 칩 패키지의 제조 방법에서는, 복수의 제1 소자들(214)을 구비하는 제1 반도체 칩(210)을 제공하고(단계 S210), 복수의 제2 소자들(234)을 구비하는 제2 반도체 칩(230)을 제공하고(단계 S220), 제1 반도체 칩(210)과 제2 반도체 칩(230)을 전기적으로 연결하고, TSV들(140)을 이용한 수동 이퀄라이저를 구비하는 인터포저(100)를 제공하며(단계 S230), 인터포저(100)가 제1 반도체 칩(210)과 제2 반도체 칩(230) 사이에 배치되도록 제1 반도체 칩(210), 인터포저(100) 및 제2 반도체 칩(230)을 적층(단계 S240)함으로써, 적층 칩 패키지(200)가 제조된다. 도 7의 단계 S230은 도 1 및 5를 참조하여 설명한 인터포저의 제조 방법과 실질적으로 동일할 수 있다.
이상, 실리콘 기반의 인터포저를 중심으로 본 발명의 실시예들을 설명하였지만, 본 발명의 실시예들은 임의의 반도체 물질을 사용한 다양한 종류의 인터포저에도 적용될 수 있음을 이해하여야 할 것이다. 또한, 인터포저 레벨에서 구현되는 수동 이퀄라이저 구조의 예들을 중심으로 본 발명의 실시예들을 설명하였지만, 본 발명의 실시예들에 따른 수동 이퀄라이저 구조는 온 칩(on chip) 레벨에서도 구현될 수 있음을 이해하여야 할 것이다.
본 발명의 실시예들에 따른 인터포저는 다양한 3차원 집적 회로 및 이를 포함하는 반도체 모듈, 전자 시스템 등에 적용될 수 있으며, 특히 컴퓨터, 디지털 카메라, 3차원 카메라, 휴대폰, PDA, 스캐너, 차량용 네비게이션, 비디오 폰, 감시 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감지 시스템, 이미지 안정화 시스템 등에 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
Claims (14)
- 수동 이퀄라이저를 구비하는 인터포저로서,
반도체 기판;
상기 반도체 기판의 전면 상에 형성되는 제1 절연층;
상기 반도체 기판의 후면 상에 형성되는 제2 절연층;
상기 반도체 기판, 상기 제1 절연층 및 상기 제2 절연층을 관통하여 형성되는 복수의 관통 실리콘 비아(through silicon via; TSV)들;
상기 제1 절연층의 전면 상에 형성되고, 서로 이격하도록 배열되며, 신호 전달 라인 및 복수의 접지 라인들을 구비하는 복수의 금속 배선들; 및
상기 제2 절연층의 후면 상에 형성되고, 제1 방향으로 연장된 접합 패턴 및 상기 접합 패턴으로부터 상기 제1 방향에 직교하는 제2 방향으로 연장된 복수의 핑거 패턴들을 구비하는 후면 금속 패턴을 포함하며,
상기 복수의 TSV들은 제1 TSV 및 복수의 제2 TSV들을 포함하고 상기 복수의 핑거 패턴들은 제1 핑거 패턴 및 복수의 제2 핑거 패턴들을 포함하며, 상기 제1 핑거 패턴은 상기 제1 TSV를 통하여 상기 신호 전달 라인과 전기적으로 연결되고 상기 복수의 제2 핑거 패턴들은 각각 상기 복수의 제2 TSV들 중 하나를 통하여 상기 복수의 접지 라인들 중 하나와 전기적으로 연결되어 상기 수동 이퀄라이저가 구현되는 인터포저. - 제 1 항에 있어서,
상기 접합 패턴 및 상기 복수의 핑거 패턴들의 폭은 상기 복수의 금속 배선들의 폭보다 좁은 것을 특징으로 하는 인터포저. - 제 1 항에 있어서,
상기 복수의 금속 배선들은 다층 구조를 가지도록 형성되고, 상기 후면 금속 패턴에 포함되는 상기 접합 패턴 및 상기 복수의 핑거 패턴들은 단층 구조를 가지도록 형성되는 것을 특징으로 하는 인터포저. - 제 3 항에 있어서, 상기 복수의 접지 라인들은 제1 접지 라인들 및 제2 접지 라인들을 포함하며,
상기 신호 전달 라인 및 상기 제1 접지 라인들은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 제1 레이어 내에 배열되고, 상기 제2 접지 라인들은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 상기 제1 레이어 상에 배치되는 제2 레이어 내에 배열되는 것을 특징으로 하는 인터포저. - 제 4 항에 있어서, 상기 복수의 접지 라인들은 제3 접지 라인들을 더 포함하며, 상기 제3 접지 라인들은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 상기 제2 레이어 상에 배치되는 상기 제3 레이어 내에 배열되는 것을 특징으로 하는 인터포저.
- 제 1 항에 있어서,
상기 복수의 TSV들 및 상기 반도체 기판 사이에 형성되는 복수의 절연막들을 더 포함하는 것을 특징으로 하는 인터포저. - 수동 이퀄라이저를 구비하는 인터포저의 제조 방법에 있어서,
반도체 기판의 전면 상에 제1 절연층을 형성하는 단계;
상기 반도체 기판의 후면 상에 제2 절연층을 형성하는 단계;
상기 반도체 기판, 상기 제1 절연층 및 상기 제2 절연층을 관통하는 복수의 관통 실리콘 비아(through silicon via; TSV)들을 형성하는 단계;
신호 전달 라인 및 복수의 접지 라인들을 구비하는 복수의 금속 배선들을 서로 이격하도록 배열하여 상기 제1 절연층의 전면 상에 형성하는 단계; 및
제1 방향으로 연장된 접합 패턴 및 상기 접합 패턴으로부터 상기 제1 방향에 직교하는 제2 방향으로 연장된 복수의 핑거 패턴들을 구비하는 후면 금속 패턴을 상기 제2 절연층의 후면 상에 형성하는 단계를 포함하며,
상기 복수의 TSV들은 제1 TSV 및 복수의 제2 TSV들을 포함하고 상기 복수의 핑거 패턴들은 제1 핑거 패턴 및 복수의 제2 핑거 패턴들을 포함하며, 상기 제1 핑거 패턴은 상기 제1 TSV를 통하여 상기 신호 전달 라인과 전기적으로 연결되고 상기 복수의 제2 핑거 패턴들은 각각 상기 복수의 제2 TSV들 중 하나를 통하여 상기 복수의 접지 라인들 중 하나와 전기적으로 연결되어 상기 수동 이퀄라이저가 구현되는 인터포저의 제조 방법. - 복수의 제1 소자들을 구비하는 제1 반도체 칩;
복수의 제2 소자들을 구비하고, 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩; 및
상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되어 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하고, 수동 이퀄라이저를 구비하는 인터포저를 포함하고, 상기 인터포저는,
반도체 기판;
상기 반도체 기판의 전면 상에 형성되는 제1 절연층;
상기 반도체 기판의 후면 상에 형성되는 제2 절연층;
상기 반도체 기판, 상기 제1 절연층 및 상기 제2 절연층을 관통하여 형성되는 복수의 관통 실리콘 비아(through silicon via; TSV)들;
상기 제1 절연층의 전면 상에 형성되고, 서로 이격하도록 배열되며, 신호 전달 라인 및 복수의 접지 라인들을 구비하는 복수의 금속 배선들; 및
상기 제2 절연층의 후면 상에 형성되고, 제1 방향으로 연장된 접합 패턴 및 상기 접합 패턴으로부터 상기 제1 방향에 직교하는 제2 방향으로 연장된 복수의 핑거 패턴들을 구비하는 후면 금속 패턴을 포함하며,
상기 복수의 TSV들은 제1 TSV 및 복수의 제2 TSV들을 포함하고 상기 복수의 핑거 패턴들은 제1 핑거 패턴 및 복수의 제2 핑거 패턴들을 포함하며, 상기 제1 핑거 패턴은 상기 제1 TSV를 통하여 상기 신호 전달 라인과 전기적으로 연결되고 상기 복수의 제2 핑거 패턴들은 각각 상기 복수의 제2 TSV들 중 하나를 통하여 상기 복수의 접지 라인들 중 하나와 전기적으로 연결되어 상기 수동 이퀄라이저가 구현되는 적층 칩 패키지. - 제 8 항에 있어서,
상기 접합 패턴 및 상기 복수의 핑거 패턴들의 폭은 상기 복수의 금속 배선들의 폭보다 좁은 것을 특징으로 하는 적층 칩 패키지. - 제 8 항에 있어서,
상기 복수의 금속 배선들은 다층 구조를 가지도록 형성되고, 상기 후면 금속 패턴에 포함되는 상기 접합 패턴 및 상기 복수의 핑거 패턴들은 단층 구조를 가지도록 형성되는 것을 특징으로 하는 적층 칩 패키지. - 제 10 항에 있어서, 상기 복수의 접지 라인들은 제1 접지 라인들 및 제2 접지 라인들을 포함하며,
상기 신호 전달 라인 및 상기 제1 접지 라인들은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 제1 레이어 내에 배열되고, 상기 제2 접지 라인들은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 상기 제1 레이어 상에 배치되는 제2 레이어 내에 배열되는 것을 특징으로 하는 적층 칩 패키지. - 제 11 항에 있어서, 상기 복수의 접지 라인들은 제3 접지 라인들을 더 포함하며, 상기 제3 접지 라인들은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 상기 제2 레이어 상에 배치되는 상기 제3 레이어 내에 배열되는 것을 특징으로 하는 적층 칩 패키지.
- 제 8 항에 있어서,
상기 복수의 TSV들 및 상기 반도체 기판 사이에 형성되는 복수의 절연막들을 더 포함하는 것을 특징으로 하는 적층 칩 패키지. - 복수의 제1 소자들을 구비하는 제1 반도체 칩을 제공하는 단계;
복수의 제2 소자들을 구비하는 제2 반도체 칩을 제공하는 단계;
상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하고, 수동 이퀄라이저를 구비하는 인터포저를 제공하는 단계; 및
상기 인터포저가 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되도록 상기 제1 반도체 칩, 상기 인터포저 및 상기 제2 반도체 칩을 적층하는 단계를 포함하고,
상기 인터포저를 제공하는 단계는,
반도체 기판의 전면 상에 제1 절연층을 형성하는 단계;
상기 반도체 기판의 후면 상에 제2 절연층을 형성하는 단계;
상기 반도체 기판, 상기 제1 절연층 및 상기 제2 절연층을 관통하는 복수의 관통 실리콘 비아(through silicon via; TSV)들을 형성하는 단계;
신호 전달 라인 및 복수의 접지 라인들을 구비하는 복수의 금속 배선들을 서로 이격하도록 배열하여 상기 제1 절연층의 전면 상에 형성하는 단계; 및
제1 방향으로 연장된 접합 패턴 및 상기 접합 패턴으로부터 상기 제1 방향에 직교하는 제2 방향으로 연장된 복수의 핑거 패턴들을 구비하는 후면 금속 패턴을 상기 제2 절연층의 후면 상에 형성하는 단계를 포함하며,
상기 복수의 TSV들은 제1 TSV 및 복수의 제2 TSV들을 포함하고 상기 복수의 핑거 패턴들은 제1 핑거 패턴 및 복수의 제2 핑거 패턴들을 포함하며, 상기 제1 핑거 패턴은 상기 제1 TSV를 통하여 상기 신호 전달 라인과 전기적으로 연결되고 상기 복수의 제2 핑거 패턴들은 각각 상기 복수의 제2 TSV들 중 하나를 통하여 상기 복수의 접지 라인들 중 하나와 전기적으로 연결되어 상기 수동 이퀄라이저가 구현되는 적층 칩 패키지의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120006088A KR101278442B1 (ko) | 2012-01-19 | 2012-01-19 | 관통 실리콘 비아를 이용한 수동 이퀄라이저를 구비하는 인터포저, 그 제조 방법, 인터포저를 포함하는 적층 칩 패키지, 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120006088A KR101278442B1 (ko) | 2012-01-19 | 2012-01-19 | 관통 실리콘 비아를 이용한 수동 이퀄라이저를 구비하는 인터포저, 그 제조 방법, 인터포저를 포함하는 적층 칩 패키지, 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101278442B1 true KR101278442B1 (ko) | 2013-07-01 |
Family
ID=48996072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120006088A Expired - Fee Related KR101278442B1 (ko) | 2012-01-19 | 2012-01-19 | 관통 실리콘 비아를 이용한 수동 이퀄라이저를 구비하는 인터포저, 그 제조 방법, 인터포저를 포함하는 적층 칩 패키지, 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101278442B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108988815A (zh) * | 2018-06-06 | 2018-12-11 | 杭州电子科技大学 | 针对屏蔽差分硅通孔的rl无源均衡器结构及其设计方法 |
| US12347762B2 (en) | 2021-02-18 | 2025-07-01 | Rockwell Collin Inc. | Method and apparatus for through interposer die level interconnect with thermal management |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004095582A (ja) | 2002-08-29 | 2004-03-25 | Dainippon Printing Co Ltd | コア基板およびその製造方法 |
| JP2010245263A (ja) | 2009-04-06 | 2010-10-28 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2010278181A (ja) | 2009-05-28 | 2010-12-09 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
2012
- 2012-01-19 KR KR1020120006088A patent/KR101278442B1/ko not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004095582A (ja) | 2002-08-29 | 2004-03-25 | Dainippon Printing Co Ltd | コア基板およびその製造方法 |
| JP2010245263A (ja) | 2009-04-06 | 2010-10-28 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2010278181A (ja) | 2009-05-28 | 2010-12-09 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108988815A (zh) * | 2018-06-06 | 2018-12-11 | 杭州电子科技大学 | 针对屏蔽差分硅通孔的rl无源均衡器结构及其设计方法 |
| CN108988815B (zh) * | 2018-06-06 | 2022-03-22 | 杭州电子科技大学 | 针对屏蔽差分硅通孔的rl无源均衡器结构及其设计方法 |
| US12347762B2 (en) | 2021-02-18 | 2025-07-01 | Rockwell Collin Inc. | Method and apparatus for through interposer die level interconnect with thermal management |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11393794B2 (en) | Microelectronic device assemblies and packages including surface mount components | |
| CN108074919B (zh) | 堆叠式半导体封装件 | |
| US10573616B2 (en) | Semiconductor package and method for fabricating base for semiconductor package | |
| US9018040B2 (en) | Power distribution for 3D semiconductor package | |
| KR102052294B1 (ko) | 수동 부품용 중첩체 기판을 구비한 다이 패키지 | |
| US9177899B2 (en) | Semiconductor package and method for fabricating base for semiconductor package | |
| US8513792B2 (en) | Package-on-package interconnect stiffener | |
| US10141293B2 (en) | Semiconductor package | |
| KR102214512B1 (ko) | 인쇄회로기판 및 이를 이용한 반도체 패키지 | |
| US9368566B2 (en) | Package on package (PoP) integrated device comprising a capacitor in a substrate | |
| US9773752B2 (en) | Printed circuit boards and semiconductor packages including the same | |
| US20140021591A1 (en) | Emi shielding semiconductor element and semiconductor stack structure | |
| KR20130082315A (ko) | 집적회로 소자 | |
| KR20180002633A (ko) | 모놀리식 3-d(three-dimensional) ic(integrated circuit)에 대한 pdn(power delivery network) 디자인 | |
| US20140346667A1 (en) | Semiconductor package and method of fabricating the same | |
| KR20080027586A (ko) | 반도체 다이 모듈 및 반도체 패키지와 반도체 패키지 제조방법 | |
| JP6306707B2 (ja) | 基板上の集積受動デバイス（ｉｐｄ） | |
| KR101278442B1 (ko) | 관통 실리콘 비아를 이용한 수동 이퀄라이저를 구비하는 인터포저, 그 제조 방법, 인터포저를 포함하는 적층 칩 패키지, 및 그 제조 방법 | |
| CN103489850A (zh) | 半导体封装中的cte适配 | |
| KR101139699B1 (ko) | 수동소자가 적층된 반도체 칩, 이를 포함하는 3차원 멀티 칩 및 이를 포함하는 3차원 멀티 칩 패키지 | |
| US9048223B2 (en) | Package structure having silicon through vias connected to ground potential | |
| KR20140071561A (ko) | 회로 기판과 이를 구비하는 반도체 패키지 | |
| KR20130123958A (ko) | 반도체 장치 및 이의 제조 방법 | |
| KR101243304B1 (ko) | 인터포저 및 그의 제조 방법 | |
| KR101354634B1 (ko) | 수동 이퀄라이저를 구비하는 인터포저, 그 제조 방법, 인터포저를 포함하는 적층 칩 패키지, 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20120119 |
|
| PA0201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20130613 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20130619 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20130619 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20160526 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20160526 Start annual number: 4 End annual number: 4 |
|
| PC1903 | Unpaid annual fee |