KR101259995B1 - 발광 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명은 포러스 실리콘(Si) 기판을 준비하는 단계와, 포러스 실리콘 기판위에 ZnO 버퍼층을 형성하는 단계와, ZnO 버퍼층위에 ZnO층을 형성하는 단계와, ZnO층위에 제 1 도전형 반도체층, 활성층 및 제 2 도전형 반도체층으로 이루어지는 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1) 반도체층을 형성하는 단계를 포함하는 발광 소자 제조 방법을 제공한다.

본 발명에 의하면, ZnO층이 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1) 반도체층과 유사한 결정구조를 가짐에 따라 포러스 실리콘 기판과 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1) 반도체층과의 격자불일치를 효과적으로 완화할 수 있다. 또한, 발광 다이오드와 제너 다이오드를 단일 칩 내에 구비하는 발광소자를 제공할 수 있으며, 열방출 성능이 우수한 포러스 실리콘 기판을 채택함으로써 고출력을 달성할 수 있는 발광소자를 제공할 수 있다.

포러스실리콘, ZnO, 산화아연, 버퍼층, 제너, 다이오드, LED

Description

발광 소자 및 그 제조 방법{LIGHT EMITTING DEVICE AND THE FABRICATION METHOD THEREOF}

도 1은 본 발명의 일 실시예에 따른 발광소자를 설명하기 위한 단면도.

도 2는 도 1에 도시된 발광 소자의 제조 공정을 설명하기 위한 공정 순서도.

도 3은 도 1에 도시된 발광 소자에 사용되는 포러스 실리콘 기판의 제조 공정을 설명하기 위한 공정 순서도.

도 4 및 도 5는 도 1에 도시된 발광 소자의 제조 공정에 따른 공정 단면도.

도 6은 본 발명의 다른 실시예에 따른 발광소자를 설명하기 위한 단면도.

도 7은 도 6에 도시된 발광 소자의 제조 공정을 설명하기 위한 공정 순서도.

도 8은 도 6에 도시된 발광 소자의 제조 공정에 따른 공정 단면도.

도 9는 본 발명의 또 다른 실시예에 따른 발광소자를 설명하기 위한 단면도.

도 10는 도 9에 도시된 발광 소자를 탑재한 발광 다이오드 패키지의 일 예 를 설명하기 위한 단면도.

도 11은 도 10에 도시된 발광 다이오드 패키지의 등가회로도.

도 12 내지 도 14은 도 9에 도시된 발광 소자를 제조하는 방법을 설명하기 위한 단면도들.

<도면의 주요부분에 대한 부호의 설명>

10 : 포러스 실리콘 기판 20 : ZnO 버퍼층

30 : ZnO층 40 : 제 1 도전형 반도체층

50 : 활성층 60 : 제 2 도전형 반도체층

70 : 투명 전극 80a, 80b : 전극패드

100 : 발광 소자 110 : N형 포러스 실리콘 기판

120 : ZnO 버퍼층 130 : ZnO층

140 : 제 1 도전형 반도체층 150 : 활성층

160 : 제 2 도전형 반도체층 170 : 투명 전극

180a, 180b : 전극패드 200 : 발광 소자

201 : 제너 다이오드 202 : 발광 다이오드

210 : P형 포러스 실리콘 기판 220 : ZnO 버퍼층

221 : 제 1 ZnO 버퍼층 222 : 제 2 ZnO 버퍼층

230 : ZnO층 231 : 제 1 ZnO층

232 : 제 2 ZnO층 240 : N형 반도체층

241 : 제 1 N형 반도체층 242 : 제 2 N형 반도체층

250 : 활성층 260 : P형 반도체층

270 : 투명 전극 281, 282, 283, 284 : 전극 패드

291, 292 : 리드

본 발명은 발광 소자 및 그 제조방법에 관한 것으로, 상세하게는 포러스 실리콘 기판위에 ZnO 버퍼층 및 ZnO층을 성장시키고, 그 위에 제 1 도전형 반도체층, 활성층, 제 2 도전형 반도체층을 형성하여 제작하는 발광 소자 및 그 제조 방법에 관한 것이다.

일반적으로, 발광소자는 제 1 도전형 반도체층과 제 2 도전형 반도체층 및 이들 반도체층 사이에 개재된 활성층을 갖는 발광 다이오드를 구비한다. 발광 다이오드는 활성층에서 전자와 정공의 재결합에 의해 광이 발생되어 외부로 방출된다.

발광 다이오드는 순방향 전류에 의해 광을 방출하는 광전변환(electroluminescence) 소자이다. 인듐인(InP), 갈륨비소(GaAs), 갈륨인(GaP) 등의 화합물 반도체가 적색 또는 녹색의 광을 방출하는 발광 다이오드의 재료로 사용되어 왔으며, 질화갈륨(GaN) 계열의 화합물 반도체가 자외선 및 청색의 광을 방출하는 발광 다이오드의 재료로 개발되어 사용되어 오고 있다.

발광 다이오드는 각종 표시장치, 백라이트 광원 등에 널리 사용되고 있으며, 최근, 적, 녹, 청색광을 각각 방출하는 3개의 발광 다이오드 칩들을 이용하거나, 또는 형광체를 사용하여 파장을 변환시킴으로써 백색광을 방출하는 기술이 개발되어 조명장치로도 그 적용 범위를 넓히고 있다.

일반적으로, GaN 계열의 화합물 반도체는 결정결함의 발생을 줄이기 위해 결정구조 및 격자상수가 유사한 사파이어 기판 상에 에피택셜 성장된다. 사파이어는 절연물질이므로, 발광 다이오드의 전극패드들은 에피층의 성장면 상에 형성된다. 그러나 사파이어와 같은 절연물질의 기판을 사용할 경우, 외부로부터 유입된 정전기에 의한 정전 방전(electrostatic discharge)을 방지하기 어려우며, 따라서 다이오드의 손상이 유발되기 쉬워 소자의 신뢰성을 저하시킨다. 따라서 발광 다이오드를 패키지할 때, 정전 방전을 방지하기 위해 별개의 제너 다이오드를 발광 다이오드와 함께 장착하여 사용한다. 그러나 제너 다이오드는 값이 비싸고, 제너 다이오드를 실장하는 공정들의 추가로 인해 발광 다이오드 패키지 공정수 및 제조 비용이 증가된다.

또한, 사파이어는 열전도율이 낮아 발광 다이오드에서 발생된 열을 외부로 쉽게 방출하지 못한다. 이러한 낮은 열방출 성능은 고출력을 필요로하는 분야에서 발광 다이오드의 적용을 어렵게 한다.

한편, 질화갈륨(GaN)를 대체하기 위한 II-VI 계열의 대표적인 화합물 반도체 물질로 ZnO(산화아연)가 있다. ZnO의 물질 특성은 질화갈륨(GaN)의 특성과 거의 유사한 특성을 가지고 있으며, 더욱이 발광소자로서 매우 중요한 요소인 엑시톤(exciton) 결합에너지가 상온에서 약 60 meV로 약 25meV인 질화갈륨(GaN) 보다 매우 높게 나타나기 때문에 발광 소자로서 무한한 가능성을 가지고 있는 물질이다.

이로 인해 최근 ZnO을 이용한 발광소자에 많은 연구가 이루어지고 있다.

본 발명이 이루고자 하는 기술적 과제는, 열 방출 성능이 우수한 기판을 사용하여 고출력을 달성할 수 있는 발광소자를 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 기판과 반도체층의 격자 불일치를 완화하여 개선된 발광 효율을 가지는 발광 소자를 제공하는 데 있다.

본 발명이 이루고자 하는 또 다른 기술적 과제는, 발광 다이오드와 제너 다이오드를 단일 칩 내에 구비하는 발광소자를 제공하는 데 있다.

이러한 기술적 과제를 달성하기 위한 본 발명의 일측면에 의하면, 포러스 실리콘(Si) 기판을 준비하는 단계와, 상기 포러스 실리콘 기판위에 ZnO 버퍼층을 형성하는 단계와, 상기 ZnO 버퍼층위에 ZnO층을 형성하는 단계와, 상기 ZnO층위에 제 1 도전형 반도체층, 활성층 및 제 2 도전형 반도체층으로 이루어지는 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1) 반도체층을 형성하는 단계를 포함하는 발광 소자 제조 방법을 제공한다.

상기 ZnO층은 600℃ 내지 750℃의 온도에서 성장되어 형성될 수 있다.

상기 ZnO층은 20㎛이상의 두께로 형성될 수 있다.

상기 ZnO 버퍼층은 200℃ 내지 700℃의 온도에서 성장되어 형성될 수 있다.

상기 ZnO 버퍼층은 상기 포러스 실리콘 기판 위에 20 nm 내지 50 nm의 두께로 형성될 수 있다.

바람직하게, 상기 발광 소자 제조 방법은 상기 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1) 반도체층위에 투명 전극을 형성하는 단계와, 상기 투명 전극, 제 2 도전형 반도체층, 활성층의 일부를 식각하여 상기 제 1 도전형 반도체층의 일부를 노출시키는 단계와, 상기 투명 전극과 노출된 제 1 도전형 반도체층에 각각 전극을 형성하는 단계를 더 포함할 수 있다.

바람직하게 상기 발광 소자 제조 방법은 상기 포러스 실리콘 기판이 N형 포러스 실리콘 기판인 경우 상기 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1) 반도체층위에 투명 전극을 형성하는 단계와, 상기 투명 전극의 상면과 상기 N형 포러스 실리콘 기판의 하면에 각각 전극을 형성하는 단계를 더 포함할 수 있다.

바람직하게 상기 발광 소자 제조 방법은 상기 포러스 실리콘 기판은 P형 포러스 실리콘 기판이고, 상기 제 1 도전형 반도체층은 N형 반도체층이고, 상기 제 2 도전형 반도체층은 P형 반도체층인 경우, 상기 P형 반도체층, 활성층, N형 반도체층, ZnO층, ZnO 버퍼층을 패터닝하여 상기 P형 포러스 실리콘 기판의 위에 제너 다이오드를 형성하기 위한 제 1 반도체층 영역과, 발광 다이오드를 형성하기 위한 제 2 반도체층 영역으로 이격하여 형성하는 단계와, 상기 제 2 반도체층 영역에서 상 기 P형 반도체층, 활성층의 일부를 식각하여 상기 N형 반도체층의 일부가 노출되게 하는 단계와, 상기 제 1 반도체 영역층에서 상기 P형 반도체층, 활성층을 제거하여 상기 N형 반도체를 노출시키는 단계를 더 포함할 수 있다.

바람직하게 상기 발광 소자 제조 방법은 상기 제 2 반도체층 영역의 P형 반도체층에 투명 전극을 형성하는 단계와, 상기 투명 전극의 상부와, 상기 제 1 반도체층 영역의 노출된 N형 반도체층의 상부와, 상기 제 2 반도체층 영역의 노출된 N형 반도체층의 상부와, 상기 P형 포러스 실리콘 기판의 하부면에 각각 전극 패드를 형성하는 단계를 더 포함할 수 있다.

본 발명의 다른 측면에 의하면, 포러스 실리콘(Si) 기판과, 상기 포러스 실리콘 기판위에 형성된 ZnO 버퍼층과, 상기 ZnO 버퍼층위에 형성된 ZnO층과, 상기 ZnO층위에 차례대로 형성된 제 1 도전형 반도체층, 활성층 및 제 2 도전형 반도체층으로 이루어지는 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1) 반도체층을 포함하는 발광 소자를 제공한다.

바람직하게 상기 발광 소자는 상기 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1) 반도체층위에 형성된 투명 전극과, 상기 투명 전극, 제 2 도전형 반도체층, 활성층의 일부가 식각되어 상기 제 1 도전형 반도체층의 일부를 노출된 상태에서 상기 투명 전극과 노출된 제 1 도전형 반도체층에 각각 형성된 전극을 더 포함할 수 있다.

바람직하게 상기 발광 소자는 상기 포러스 실리콘 기판이 N형 포러스 실리콘 기판인 경우, 상기 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1) 반도체층위에 형성된 투명 전극과, 상기 투명 전극의 상면과 상기 포러스 실리콘 기판의 하면에 각각 형성된 전극을 더 포함할 수 있다.

바람직하게 상기 발광 소자는 상기 포러스 실리콘 기판은 P형 포러스 실리콘 기판이고, 상기 제 1 도전형 반도체층은 N형 반도체층이고, 상기 제 2 도전형 반도체층은 P형 반도체층인 경우, 상기 P형 반도체층, 활성층, N형 반도체층, ZnO층, ZnO 버퍼층은 패터닝되어 상기 P형 포러스 실리콘 기판의 위에 제너 다이오드를 형성하기 위한 제 1 반도체층 영역과 발광 다이오드를 형성하기 위한 제 2 반도체층 영역으로 이격되고, 상기 제 2 반도체층 영역에서 상기 P형 반도체층, 활성층의 일부가 식각되어 상기 N형 반도체층의 일부가 노출되고, 상기 제 1 반도체층 영역에서 상기 P형 반도체층, 활성층이 제거되어 상기 N형 반도체가 노출되어 있게 형성될 수 있다.

바람직하게 상기 발광 소자는 상기 제 2 반도체층 영역의 P형 반도체층의 위에 형성된 투명 전극과, 상기 투명 전극의 상부와, 상기 제 1 반도체층 영역의 노출된 N형 반도체층의 상부와, 상기 제 2 반도체층 영역의 노출된 N형 반도체층의 상부와, 상기 P형 포러스 실리콘 기판의 하부면에 각각 형성된 전극 패드를 더 포함할 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면 들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

도 1은 본 발명의 일실시예에 따른 발광소자를 설명하기 위한 단면도이다.

도 1을 참조하면, 포러스 실리콘(Si) 기판(10)위에 ZnO 버퍼층(20)이 위치한다.

포러스 실리콘 기판(10)은 적어도 일면에 포러스 실리콘층을 갖는 실리콘 기판을 의미한다. 포러스 실리콘 기판(10)은 사파이어 기판에 비해 더 큰 크기로 제공될 수 있으며, 가격이 싸다. 또한, 포러스 실리콘 기판(10)은 불순물이 도핑되지 않은 순수한 포러스 실리콘 기판일 수 도 있고, 순수한 포러스 실리콘 기판에 임플랜테이션(Implantation)과 같은 이온 주입 기술을 사용하여 P형 불순물 또는 N형 불순물이 도핑된 P형 포러스 실리콘 기판 또는 N형 포러스 실리콘 기판일 수 있다.

ZnO 버퍼층(20)은 그 상부에 형성될 ZnO층(30)과 포러스 실리콘 기판(10) 사이의 격자 불일치를 완화하기 위해 사용된다.

ZnO 버퍼층(20)위에는 ZnO층(30)이 위치한다. ZnO층(30)은 ZnO 버퍼층(20)과 제 1 도전형 반도체층(40) 사이에 개재되어 그 위에 GaN계 물질로 구성되는 제 1 도전형 반도체층(40)을 고품질로 효과적으로 형성시킬 수 있도록 하기 위해 품질이 좋은 ZnO층(30)을 제공한다.

ZnO층(30)위에는 제 1 도전형 반도체층(40)이 위치한다.

제 1 도전형 반도체층(40)의 일영역 상부에는 활성층(50)이 위치한다. 활성층(50)은 단일층으로 형성된 단일 양자웰(single quantum well) 또는 적층 구조의 다중 양자웰(multi-quantum well)일 수 있다.

활성층(50)위에는 제 2 도전형 반도체층(60)이 위치한다.

제 1 도전형 반도체층(40), 활성층(50), 제 2 도전형 반도체층(60)은 Al_xIn_yGa_1-x-yN(0≤x,y,x+y≤1)으로 표현되는 2 원 내지 4 원 화합물 반도체층일 수 있다.

제 2 도전형 반도체층(60)위에 투명 전극(70)이 위치한다. 투명 전극(70)은 인디움 틴 산화막(ITO) 또는 Ni/Au와 같은 투명금속막으로 형성될 수 있다.

투명 전극(70)위에 전극패드(80a)가 위치한다. 전극패드(80a)는 외부 회로에 전기적으로 연결하는 콘택 패드들로 사용된다.

한편, 제 1 도전형 반도체층(40)의 다른 영역은 노출되어 있다.

제 1 도전형 반도체층(40)의 노출된 영역은 제 1 도전형 반도체층(40)위에 활성층(50), 제 2 도전형 반도체층(60), 투명 전극(70)을 형성한 후에 투명 전극(70), 제 2 도전형 반도체층(60), 활성층(50)의 일부를 식각하여 노출될 수 있다.

제 1 도전형 반도체층(40)의 노출된 일영역 상부에 전극패드(80b)가 위치한다. 전극패드(80b)는 외부 회로에 전기적으로 연결하는 콘택 패드로 사용된다.

도 2는 도 1에 도시된 발광 소자의 제조 공정을 설명하기 위한 공정 순서도이고, 도 3은 도 1에 도시된 발광 소자에 사용되는 포러스 실리콘 기판의 제조 공정을 설명하기 위한 공정 순서도이고, 도 4 및 도 5는 도 1에 도시된 발광 소자의 제조 공정에 따른 공정 단면도이다.

도 2 및 도 4를 참조하면, 공정 챔버(미도시됨)내에 포러스 실리콘 기판(10)을 준비한다(S1). 포러스 실리콘 기판(10)은 그 위에 형성될 질화물 반도체층과 유사한 격자상수를 갖는다.

포러스 실리콘 기판을 제조하기 위해서는 도 3에 도시된 바와 같이 비다공질 실리콘 기판을 준비한다(S1a).

또한, 비다공질 실리콘 기판은 T.C.E(Trichloroethylane), 아세톤 및 메탄올을 포함하는 세정액에 의해 세정된 후 다음 단계를 위해 준비된다. 이 때, 충분한 세정효과를 얻기 위해, 대략 120℃ 온도의 세정액에 비다공질 실리콘 기판을 약 10분 동안 유지시킨다.

그 다음, 비다공질 실리콘 기판에 포러스(porous)를 형성하기 위한 전단계로 KOH 에칭 공정이 수행된다(S1b).

본 실시예에서, KOH 에칭은 1.5mole, 3mol, 5mol의 수산화칼륨 용액이 담긴 전해조들에 비다공질 실리콘 기판을 각각 1분씩 순서대로 담그는 방식으로 이루어지며, 이 때, 상기 수산화칼륨 용액의 온도는 약 75℃로 유지된다.

위와 같은 KOH 에칭 공정에 의해, 비다공질 실리콘 기판의 표면에는 대략 피라미드 형태를 갖는 거친 표면이 형성되는데, 이러한 거친 표면은 포러스 실리콘 기판의 포러스(porous) 자리를 한정하는 역할을 하여, 이후의 단계에서 제작되는 포러스 실리콘 기판이 균일하면서도 밀도 높은 포러스(porous)를 갖도록 해준다.

그 다음, 비다공질 실리콘 기판에 양극 전극을 형성하는 공정이 수행된 다(S1c).이 공정은 이후 이루어지는 공정에서 비다공질 실리콘 기판에 전원을 인가하기 위한 전극을 형성하기 위한 것으로, 본 실시예에서는, 알루미늄(Al)을 비다공질 실리콘 기판의 일면에 증착하는 방식으로 이루어진다. 이에 더하여, 양극 전극이 형성된 비다공질 실리콘 기판을 약 400℃ 온도로 1분간 열처리할 수 있다.

마지막으로, 비다공질 실리콘 기판을 양극산화법에 의해 포러스 실리콘 기판으로 형성하는 공정이 수행된다(S1d). 이 공정에서, 전해액으로는 50wt%의 HF 용액과 에탄올(C₂H₅OH)을 1.5: 1의 비율로 혼합한 용액이 사용된다. 전해액을 담을 전해조는 HF 용액에 견딜 수 있는 테프론 비커(teflon beaker)를 사용한다. 이때, 에탄올은 양극산화시 수소 기포의 생성을 최소화하여 실리콘 기판에 균일한 다공이 형성될 수 있도록 돕는다. 전해액이 준비되면, 그 전해액이 채워진 전해조 내에 위 단계들로부터 준비된 비다공질 실리콘 기판을 위치시킨 후 비다공질 실리콘 기판을 양극으로 하고 백금(Pt) 등의 금속을 음극으로 하여 전류밀도 10㎃/㎠의 전류를 흘려준다. 이에 따라, 전해액 내에서는 양극산화 반응이 활발히 일어나서 기판의 표면에 무수한 포러스(porous)를 가지는 포러스 실리콘 기판이 형성된다.

전해액내에서 양극 산화가 활발히 일어나게 하게 하기 위해서는 50W의 할로겐 램프를 사용하고, 기본적으로 외부의 빛 영향을 최대한 줄인다.

위 공정을 거친 포러스 실리콘 기판을 대략 400~700℃ 의 온도로 약 30분간 열처리하는 공정이 추가로 수행될 수 있으며, 이러한 열처리 공정은 포러스 실리콘 기판에 열적 안정성을 부여하기 위한 것이다.

포러스 실리콘 기판의 제조공정이 일 예로 설명되었지만 위와 다른 방식 또는 조건에 의해 포러스 실리콘 기판을 제조하는 것도 가능하다.

그후, 포러스 실리콘 기판(10)위에 ZnO 버퍼층(20)을 형성한다(S2).

ZnO 버퍼층(20)은 저온, 예를 들어 약 200℃ 내지 약 700℃의 온도와 50 Torr 내지 700 Torr의 압력 아래서 20 nm 내지 50 nm의 두께로 성장될 수 있다.

그 후, ZnO 버퍼층(20)상에 ZnO층(30)을 형성한다(S3).

ZnO층(30)은 고온, 예를 들어 약 600℃ 내지 약 750℃의 온도와 0.1 내지 10torr의 압력 아래서 20㎛이상의 두께로 벌크(bulk)하게 성장될 수 있다.

이때, ZnO층(30)의 두께는 후속 공정에서 제 1 도전형 반도체층(40), 활성층(50) 및 제 2 도전형 반도체층(60)을 형성할 때 반응가스로 사용되는 알칼리성의 암모니아(NH₃)에 의해 ZnO가 반응하여 제 1 도전형 반도체층(40), 활성층(50) 및 제 2 도전형 반도체층(60)이 성장되는 동안에 ZnO층(30)이 분해되는 것을 감안하여 20㎛이상의 두께로 두껍게 형성되어야 한다.

ZnO 버퍼층(20) 및 ZnO층(30)은 금속 유기 화학 기상 증착법(metal organic chemical vapor deposition, MOCVD), 수소화물 기상 성장법(hydride vapor phase epitaxy, HVPE) 또는 분자선 성장법(molecular beam epitaxy, MBE) 등을 사용하여 형성할 수 있다.

ZnO 버퍼층(20) 및 ZnO층(30)의 증착에 사용되는 아연 함유 유기 금속으로는 디메틸아연[Zn(CH₃)₂], 디에틸아연[ZnC₂H₅)₂], 아연아세테이트[Zn(OOCCH₃)₂ㆍH₂O], 아 연아세테이트 무수물[Zn(OOCCH₃)₂], 아연 아세틸아세토네이트[Zn(C₅H₇O₂)₂]등을 예로 들 수 있고, 산소 함유 기체로는 O₂, O₃, NO₂, 수증기, CO₂ 등을 예로 들수 있으며, 산소 함유 유기물로는 C₄H₈O를 예로 들을 수 있다.

구체적으로는 ZnO 버퍼층(20)은 포러스 실리콘 기판(10)이 있는 반응기내로 아연 함유 유기 금속 및 산소 함유 기체 또는 산소 함유 유기물을 별개의 라인을 통해 각각 주입하고, 50 Torr 내지 700 Torr의 압력 및 온도 200℃ 내지 700℃의 반응 조건하에서 반응물의 전구체들을 화학반응시키는 유기금속 화학증착법에 의해 포러스 실리콘 기판(10)위에 20 nm 내지 50 nm의 두께로 형성된다.

ZnO층(30)은 ZnO 버퍼층(20)이 형성된 포러스 실리콘 기판(10)이 있는 반응기내로 아연 함유 유기 금속 및 산소 함유 기체 또는 산소 함유 유기물을 별개의 라인을 통해 각각 주입하고, 0.1 내지 10torr의 압력 및 온도 600℃ 내지 750℃의 반응 조건하에서 반응물의 전구체들을 화학반응시키는 유기금속 화학증착법에 의해 ZnO 버퍼층(20)위에 20㎛이상의 두께로 형성된다.

ZnO층(30)위에 제 1 도전형 반도체층(40), 활성층(50) 및 제 2 도전형 반도체층(60)으로 이루어지는 화합물 반도체층을 차례로 형성한다(S4).

제 1 도전형 반도체층(40)은 N형 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1)으로 형성될 수 있으며, N형 클래드층을 포함할 수 있다. 제 1 도전형 반도체층(40)은 실리콘(Si)을 도핑하여 형성할 수 있다.

활성층(50)은 전자 및 정공이 재결합되는 영역으로서, InGaN을 포함하여 이 루어진다. 활성층(50)을 이루는 물질의 종류에 따라 발광 다이오드에서 방출되는 발광 파장이 결정된다. 활성층(50)은 양자우물층과 장벽층이 반복적으로 형성된 다층막일 수 있다. 장벽층과 우물층은 일반식 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1)으로 표현되는 2 원 내지 4 원 화합물 반도체층일 수 있다.

제 2 도전형 반도체층(60)은 P형 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1)으로 형성될 수 있으며, P형 클래드층을 포함할 수 있다. 제 2 도전형 반도체층(60)은 아연(Zn) 또는 마그네슘(Mg)을 도핑하여 형성할 수 있다.

제 1 도전형 반도체층(40), 활성층(50) 및 제 2 도전형 반도체층(60)을 형성할 경우, Al 및 Ga의 소오스 가스로 트리메틸알루미늄(trimethyl aluminum; TMAl, Al(CH₃)₃)과 트리메틸갈륨(trimethyl galium; TMG, Ga(CH₃)₃)을 사용하고, 반응가스로 암모니아(NH₃)를 사용한다. 이들 소오스 가스 및 반응가스를 반응 챔버 내에 유입시키고, 700℃ ~ 1150℃에서 온도를 변화시키면서 형성할 수 있다.

그 후, 제 2 도전형 반도체층(60)위에 투명 전극(70)을 형성한다(S5). 투명 전극(70)은 인디움 틴 산화막(ITO) 또는 Ni/Au와 같은 투명금속막으로 형성될 수 있다.

도 2 및 도 5를 참조하면, 제 2 도전형 반도체층(60)위에 투명 전극(70)이 형성된 후, 사진 및 식각 공정을 사용하여 투명 전극(70), 제 2 도전형 반도체층(60) 및 활성층(50)의 일부를 패터닝 또는 식각하여 제 1 도전형 반도체층(40)이 노출되도록 한다(S6).

그 후, 노출된 제 1 도전형 반도체층(40)위에 전극패드(80b)를 형성하고 투명 전극(70)위에 전극패드(80a)를 형성한다(S7). 그 결과 도 1의 발광소자가 완성된다. 여기에서 전극 패드들(80a,80b)은 리프트 오프(lift off)법을 사용하여 형성될 수 있다.

한편, 본 발명의 실시예에서는 제 1 도전형 반도체층이 N형 반도체층이고 제 2 도전형 반도체층이 P형 반도체층인 경우로 설명하였으나, 제 1 도전형 반도체층이 P형 반도체층이고 제 2 도전형 반도체층이 N형 반도체인 경우에도 얼마든지 적용가능하다.

도 6은 본 발명의 다른 실시예에 따른 발광소자(100)를 설명하기 위한 단면도이다.

도 6을 참조하면, N형 포러스 실리콘 기판(110)위에 ZnO 버퍼층(120)이 위치한다.

N형 포러스 실리콘 기판(110)은 반도체 제조 공정에서 일반적으로 사용되는 것으로, 사파이어 기판에 비해 더 큰 크기로 제공될 수 있으며, 가격이 싸다. N형 포러스 실리콘 기판(10)은 순수한 포러스 실리콘 기판에 임플랜테이션(Implantation)과 같은 이온 주입 기술을 사용하여 N형 불순물이 도핑된 것으로 도전성을 가진다.

ZnO 버퍼층(120)은 그 상부에 형성될 ZnO층(130)과 N형 포러스 실리콘 기판(110) 사이의 격자 불일치를 완화하기 위해 사용된다.

ZnO 버퍼층(120)위에는 ZnO층(130)이 위치한다. ZnO층(130)은 ZnO 버퍼 층(120)과 제 1 도전형 반도체층(140) 사이에 개재되어 그 위에 GaN계 물질로 구성되는 제 1 도전형 반도체층(140)을 고품질로 효과적으로 형성시킬 수 있도록 하기 위해 품질이 좋은 ZnO층(130)을 제공한다.

ZnO층(130)위에는 제 1 도전형 반도체층(140)이 위치한다.

제 1 도전형 반도체층(140)위에는 활성층(150)이 위치한다. 활성층(150)은 단일층으로 형성된 단일 양자웰(single quantum well) 또는 적층 구조의 다중 양자웰(multi-quantum well)일 수 있다.

활성층(150)위에는 제 2 도전형 반도체층(160)이 위치한다.

제 1 도전형 반도체층(140), 활성층(150), 제 2 도전형 반도체층(160)은 Al_xIn_yGa_1-x-yN(0≤x,y,x+y≤1)으로 표현되는 2 원 내지 4 원 화합물 반도체층일 수 있다.

제 2 도전형 반도체층(160)위에 투명 전극(170)이 위치한다. 투명 전극(170)은 인디움 틴 산화막(ITO) 또는 Ni/Au와 같은 투명금속막으로 형성될 수 있다.

투명 전극(170)위에 전극패드(180a)가 위치한다. 전극패드(180a)는 외부 회로에 전기적으로 연결하는 콘택 패드들로 사용된다.

한편, N형 포러스 실리콘 기판(110)의 하부면에도 전극패드(180b)가 위치한다. 전극패드(180b)는 외부 회로에 전기적으로 연결하는 콘택 패드로 사용된다.

도 7은 도 6에 도시된 발광 소자의 제조 공정을 설명하기 위한 공정 순서도이고, 도 8은 그 제조 공정에 따른 공정 단면도이다.

도 7 및 도 8을 참조하면, 공정 챔버(미도시됨)내에 N형 포러스 실리콘 기판(110)을 준비한다(S11). N형 포러스 실리콘 기판(110)은 그 위에 형성될 질화물 반도체층과 유사한 격자상수를 갖는다.

N형 포러스 실리콘 기판(110)위에 ZnO 버퍼층(120)을 형성한다(S12).

ZnO 버퍼층(120)은 저온, 예를 들어 약 200℃ 내지 약 700℃의 온도와 50 Torr 내지 700 Torr의 압력 아래서 20 nm 내지 50 nm의 두께로 성장될 수 있다.

그 후, ZnO 버퍼층(120)상에 ZnO층(130)을 형성한다(S13).

ZnO층(130)은 고온, 예를 들어 약 600℃ 내지 약 750℃의 온도와 0.1 내지 10torr의 압력 아래서 20㎛이상의 두께로 벌크(bulk)하게 성장될 수 있다.

이때, ZnO층(130)의 두께는 후속 공정에서 제 1 도전형 반도체층(140), 활성층(150) 및 제 2 도전형 반도체층(160)을 형성할 때 반응가스로 사용되는 알칼리성의 암모니아(NH₃)에 의해 ZnO가 반응하여 제 1 도전형 반도체층(140), 활성층(150) 및 제 2 도전형 반도체층(160)이 성장되는 동안에 ZnO층(130)이 분해되는 것을 감안하여 20㎛이상의 두께로 두껍게 형성되어야 한다.

ZnO 버퍼층(120) 및 ZnO층(130)은 금속 유기 화학 기상 증착법(metal organic chemical vapor deposition, MOCVD), 수소화물 기상 성장법(hydride vapor phase epitaxy, HVPE) 또는 분자선 성장법(molecular beam epitaxy, MBE) 등을 사용하여 형성할 수 있다.

ZnO 버퍼층(120) 및 ZnO층(130)의 증착에 사용되는 아연 함유 유기 금속으로 는 디메틸아연[Zn(CH₃)₂], 디에틸아연[ZnC₂H₅)₂], 아연아세테이트[Zn(OOCCH₃)₂ㆍH₂O], 아연아세테이트 무수물[Zn(OOCCH₃)₂], 아연 아세틸아세토네이트[Zn(C₅H₇O₂)₂]등을 예로 들 수 있고, 산소 함유 기체로는 O₂, O₃, NO₂, 수증기, CO₂ 등을 예로 들수 있으며, 산소 함유 유기물로는 C₄H₈O를 예로 들을 수 있다.

구체적으로는 ZnO 버퍼층(120)은 N형 실리콘 기판(110)이 있는 반응기내로 아연 함유 유기 금속 및 산소 함유 기체 또는 산소 함유 유기물을 별개의 라인을 통해 각각 주입하고, 50 Torr 내지 700 Torr의 압력 및 온도 200℃ 내지 700℃의 반응 조건하에서 반응물의 전구체들을 화학반응시키는 유기금속 화학증착법에 의해 N형 실리콘 기판(110)위에 20 nm 내지 50 nm의 두께로 형성된다.

ZnO층(130)은 ZnO 버퍼층(120)이 형성된 N형 포러스 실리콘 기판(110)이 있는 반응기내로 아연 함유 유기 금속 및 산소 함유 기체 또는 산소 함유 유기물을 별개의 라인을 통해 각각 주입하고, 0.1 내지 10torr의 압력 및 온도 600℃ 내지 750℃의 반응 조건하에서 반응물의 전구체들을 화학반응시키는 유기금속 화학증착법에 의해 ZnO 버퍼층(120)위에 20㎛이상의 두께로 형성된다.

ZnO층(130)위에 제 1 도전형 반도체층(140), 활성층(150) 및 제 2 도전형 반도체층(160)으로 이루어지는 화합물 반도체층을 차례로 형성한다(S14).

제 1 도전형 반도체층(140)은 N형 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1)으로 형성될 수 있으며, N형 클래드층을 포함할 수 있다. 제 1 도전형 반도체층(140)은 실리 콘(Si)을 도핑하여 형성할 수 있다.

활성층(150)은 전자 및 정공이 재결합되는 영역으로서, InGaN을 포함하여 이루어진다. 활성층(150)을 이루는 물질의 종류에 따라 발광 다이오드에서 방출되는 발광 파장이 결정된다. 활성층(150)은 양자우물층과 장벽층이 반복적으로 형성된 다층막일 수 있다. 장벽층과 우물층은 일반식 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1)으로 표현되는 2 원 내지 4 원 화합물 반도체층일 수 있다.

제 2 도전형 반도체층(160)은 P형 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1)으로 형성될 수 있으며, P형 클래드층을 포함할 수 있다. 제 2 도전형 반도체층(160)은 아연(Zn) 또는 마그네슘(Mg)을 도핑하여 형성할 수 있다.

제 1 도전형 반도체층(140), 활성층(150) 및 제 2 도전형 반도체층(160)을 형성할 경우, Al 및 Ga의 소오스 가스로 트리메틸알루미늄(trimethyl aluminum; TMAl, Al(CH₃)₃)과 트리메틸갈륨(trimethyl galium; TMG, Ga(CH₃)₃)을 사용하고, 반응가스로 암모니아(NH₃)를 사용한다. 이들 소오스 가스 및 반응가스를 반응 챔버 내에 유입시키고, 700℃ ~ 1150℃에서 온도를 변화시키면서 형성할 수 있다.

그 후, 제 2 도전형 반도체층(160)위에 투명 전극(170)을 형성한다(S15). 투명 전극(170)은 인디움 틴 산화막(ITO) 또는 Ni/Au와 같은 투명금속막으로 형성될 수 있다.

그 후, 투명 전극(170)위에 전극패드(180a)를 형성하고 N형 포러스 실리콘 기판(110)의 하부면에 전극패드(180b)를 형성한다(S16). 그 결과 도 5의 발광소자 가 완성된다. 여기에서 전극 패드들(180a,180b)은 리프트 오프(lift off)법을 사용하여 형성될 수 있다.

도 9는 본 발명의 또 다른 실시예에 따른 발광소자를 설명하기 위한 단면도이다.

도 9를 참조하면, P형 포러스 실리콘 기판(210)은 제너 다이오드 영역(A) 및 발광 다이오드 영역(B)을 갖는다. 제너 다이오드 영역(A) 상에 제 1 ZnO 버퍼층(221)이 위치한다. 제 1 ZnO 버퍼층(221)위에는 제 1 ZnO층(231)이 위치한다.

제 1 ZnO층(231)위에는 제 1 N형 반도체층(241)이 위치한다.

이때, 제 1 ZnO 버퍼층(221) 및 제 1 ZnO층(231)은 물질의 특성상 N형 반도체 특성을 나타낸다.

따라서, 제 1 N형 반도체층(241), 제 1 ZnO층(231), 제 1 ZnO 버퍼층(221)이 하나의 N형 반도체층을 이루어 P형 포러스 실리콘 기판(210)과 p-n 접합되어 제너 다이오드(201)를 구성한다.

한편, 상기 P형 포러스 실리콘 기판(210)의 발광 다이오드 영역(B) 상에 제 2 ZnO 버퍼층(222)이 위치한다. 제 2 ZnO 버퍼층(222)위에는 제 2 ZnO층(232)이 위치한다.

제 2 ZnO층(232)위에는 제 2 N형 반도체층(242)이 위치한다. 제 2 ZnO 버퍼층(222), 제 2 ZnO층(232), 제 2 N형 반도체층(242)은 각각 제 1 ZnO 버퍼층(221), 제 1 ZnO층(231), 제 1 N형 반도체층(241)으로부터 이격된다.

제 1 및 제 2 ZnO 버퍼층(221, 222)는 P형 포러스 실리콘 기판(210) 상에 성 장된 동일한 ZnO 버퍼층으로부터 형성될 수 있다. 즉, P형 포러스 실리콘 기판(210) 상에 성장된 ZnO 버퍼층을 분리함으로써 제 1 및 제 2 ZnO 버퍼층(221, 222)을 형성할 수 있다.

제 1 및 제 2 ZnO층(231, 232)는 제 1 및 제 2 ZnO 버퍼층(221, 222) 상에 성장된 동일한 ZnO층으로부터 형성될 수 있다. 즉, 제 1 및 제 2 ZnO 버퍼층(221, 222) 상에 성장된 ZnO층을 분리함으로써 제 1 및 제 2 ZnO층(231, 232)을 형성할 수 있다.

제 1 및 제 2 N형 반도체층(241, 242)는 제 1 및 제 2 ZnO층(231, 232) 상에 성장된 동일한 N형 반도체층으로부터 형성될 수 있다. 즉, 제 1 및 제 2 ZnO층(231, 232) 상에 성장된 N형 반도체층을 분리함으로써 제 1 및 제 2 N형 반도체층(241, 242)을 형성할 수 있다.

P형 포러스 실리콘 기판(210)은 반도체 제조 공정에서 일반적으로 사용되는 것으로, 사파이어 기판에 비해 더 큰 크기로 제공될 수 있으며, 가격이 싸다. 또한, 상기 P형 포러스 실리콘 기판(210)에 임플랜테이션(Implantation)과 같은 이온 주입 기술을 사용하여 P형 불순물들이 추가로 도핑될 수 있다. 한편, 제 1 및 제 2 N형 반도체층들(241, 242)은 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1)으로 표현되는 2 원 내지 4 원 화합물 반도체층으로 형성될 수 있다.

한편, 제 2 N형 반도체층(242) 상부에 P형 반도체층(260)이 위치하고, 제 2 N형 반도체층(242)과 P형 반도체층(260)사이에 활성층(250)이 개재된다. 활성 층(250)은 단일층으로 형성된 단일 양자웰(single quantum well) 또는 적층 구조의 다중 양자웰(multi-quantum well)일 수 있다. 활성층(250) 및 상기 P형 반도체층(260)은 각각 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1)으로 표현되는 2 원 내지 4 원 화합물 반도체층으로 형성될 수 있다.

P형 반도체층(260)은, 도시한 바와 같이, 제 2 N형 반도체층(242)의 일 영역 상부에 위치할 수 있으며, 제 2 N형 반도체층(242)의 다른 영역은 노출될 수 있다.

제 2 N형 반도체층(242), 활성층(250) 및 P형 반도체층(260)은 발광 다이오드(202)를 구성한다.

투명 전극(270)이 P형 반도체층(260) 상에 형성된다. 투명 전극(270)은 인디움 틴 산화막(ITO) 또는 Ni/Au와 같은 투명금속막으로 형성될 수 있다.

이에 더하여, 제 1 및 제 2 N형 반도체층들(241, 242) 상에 N형 전극패드들(282, 283)이 형성되고, 투명 전극층(270)상에 P형 전극패드(281)가 형성된다. 전극패드들(281, 282, 283)은 제너 다이오드(201) 및 발광 다이오드(202)를 외부 회로에 전기적으로 연결하는 콘택 패드들로 사용된다. 이에 더하여, P형 포러스 실리콘 기판(210)의 하부면에도 전극패드(284)가 형성될 수 있다.

본 실시예에 따르면, P형 포러스 실리콘 기판(210) 상에 발광 다이오드(202)를 형성함으로써, 발광 다이오드(202)에서 생성된 열을 쉽게 방출할 수 있다. 또한, 본 실시예에 따른 발광 소자는 제너 다이오드(201)를 내부에 포함하므로, 정전 방전에 의한 손상을 방지할 수 있다. 따라서, 종래, 발광 소자와 함께 탑재되는 제 너 다이오드를 생략할 수 있어, 패키지 공정수 및 패키지 제조 비용을 감소시킬 수 있다.

도 10은 도 9에 도시된 발광 소자(200)를 탑재한 발광 다이오드 패키지의 일 예를 설명하기 위한 단면도이고, 도 11은 도 10에 도시된 발광 다이오드 패키지의 등가회로도이다.

도 10을 참조하면, 발광 다이오드 패키지는 발광소자(200)를 외부전원에 전기적으로 연결하기 위한 리드들(291, 292)을 포함한다. 발광소자(200)는 리드(291) 상에 다이본딩되며, 이에 따라 P형 포러스 실리콘 기판(210)이 리드(291)에 전기적으로 연결된다.

한편, 제너 다이오드(201) 상의 N형 전극 패드(283)와 발광 다이오드(202) 상의 P형 전극 패드(281)가 본딩와이어들을 통해 리드(292)에 전기적으로 연결되고, 발광 다이오드(202) 상의 N형 전극 패드(282)는 본딩와이어를 통해 리드(291)에 전기적으로 연결된다. 이에 따라, 발광 다이오드(202)와 제너 다이오드(201)가, 도 11에 도시된 회로와 같이, 역병렬로 연결된다.

리드들(291, 292)에 전원을 연결하여 순방향 전압을 인가하면, 발광 다이오드(202)에 순방향 전압이 인가되어 광이 방출된다. 한편, 제너 다이오드(201)는 발광 다이오드(202)의 순방향 전압이 과도하게 증가하는 것을 방지하여 발광 다이오드(202)가 과전압에 의해 손상되는 것을 방지한다. 제너 다이오드(201)의 항복전압은 P형 포러스 실리콘 기판(210)의 도핑농도와, 제 1 ZnO 버퍼층(221), 제 1 ZnO층(231), 제 1 N형 반도체층(241)의 도핑농도를 조절하여 제어될 수 있다.

도 12 내지 도 14은 도 9에 도시된 발광 소자를 제조하는 방법을 설명하기 위한 단면도들이다.

도 12를 참조하면, 제너 다이오드 영역 및 발광 다이오드 영역을 갖는 P형 포러스 실리콘 기판(210) 상에 ZnO 버퍼층(220), ZnO층(230), N형 반도체층(240), 활성층(250) 및 P형 반도체층(260)을 성장시킨다. ZnO 버퍼층(220), ZnO층(230), N형 반도체층(240), 활성층(250) 및 P형 반도체층(260)은 금속유기화학기상증착(MOCVD), 수소화물 기상성장(HVPE) 또는 분자선 성장(MBE) 기술을 사용하여 P형 포러스 실리콘 기판(210) 상에 성장될 수 있다.

N형 반도체층(240)을 성장시키기 전에, P형 포러스 실리콘 기판(210) 중 적어도 제너 다이오드 영역(A)은 임플랜테이션과 같은 이온 주입 기술을 사용하여 P형 불순물이 추가로 도핑될 수 있다.

도 13을 참조하면, P형 반도체층(260), 활성층(250), N형 반도체층(240), ZnO층(230), ZnO 버퍼층(220)을 사진 및 식각공정을 사용하여 패터닝하여 상기 층들(220, 230, 240, 250, 260)을 분리시킨다. 이에 따라, 제너 다이오드 영역(A) 상의 제 1 ZnO 버퍼층(221), 제 1 ZnO층(231), 제 1 N형 반도체층(241)과 발광 다이오드 영역(B) 상의 제 2 ZnO 버퍼층(222), 제 2 ZnO층(232), 제 2 N형 반도체층(242)이 서로 이격된다.

도 14를 참조하면, P형 반도체층(260), 활성층(250), N형 반도체층(240)을 다시 패터닝하여, 발광 다이오드 영역(B) 상의 P형 반도체층(260) 및 활성층(250)의 일부를 제거한다. 그 결과, 발광 다이오드 영역(B) 상의 제 2 N형 반도체 층(242)의 일 영역 상에 P형 반도체층(260) 및 활성층(250)이 잔존하고, 다른 영역의 제 2 N형 반도체층(242)이 노출된다.

한편, 제너 다이오드 영역(A) 상의 P형 반도체층(260) 및 활성층(250)을 제거한다. 제너 다이오드 영역(A) 상의 P형 반도체층(260) 및 활성층(250)은 발광 다이오드 영역(B) 상의 P형 반도체층(260) 및 활성층(250)의 일부를 제거하는 동안 함께 제거될 수 있다.

P형 반도체층(260) 상에 투명 전극(270)을 형성한다. 투명 전극층(270)은 전자빔 증착법(e-beam evaporation) 또는 도금기술을 사용하여 인디움틴산화막(ITO) 또는 Ni/Au와 같은 투명금속으로 형성될 수 있다. 그 후, 노출된 제 1 및 제 2 N형 반도체층들(241, 242) 상에 N형 전극패드들(도 8의 282, 283)을 형성하고, 투명 전극(270) 상에 P형 전극패드(281)를 형성한다. 또한, P형 포러스 실리콘 기판(210)의 하부면에 전극패드(284)를 형성할 수 있다. 이에 따라, 도 8의 발광소자(200)가 완성된다.

본 실시예에 있어서, 제 1 ZnO 버퍼층(221), 제 1 ZnO층(231), 제 1 N형 반도체층(241)과 제 2 ZnO 버퍼층(222), 제 2 ZnO층(232), 제 2 N형 반도체층(242)을 분리한 후, 발광 다이오드 영역(B) 상의 P형 반도체층(260) 및 활성층(250)의 일부 및 제너 다이오드 영역(A) 상의 P형 반도체층(260) 및 활성층(250)을 제거하는 것으로 설명하였으나, P형 반도체층(260) 및 활성층(250)을 먼저 패터닝한 후, 제 1 ZnO 버퍼층(221), 제 1 ZnO층(231), 제 1 N형 반도체층(241)과 제 2 ZnO 버퍼층(222), 제 2 ZnO층(232), 제 2 N형 반도체층(242)을 분리할 수 도 있다.

또한, 투명 전극(270)은 P형 반도체층(260)을 패터닝한 후 형성하는 것으로 설명하였으나, P형 반도체층(도 11의 260)을 성장시킨 후, P형 반도체층(260) 상에 형성될 수도 있다.

본 실시예들에 따르면, 단일 칩 내에 제너 다이오드(201) 및 발광 다이오드(202)를 갖는 발광소자를 제조할 수 있다.

이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 청구항에서 정의되는 본 발명의 취지와 범위에 포함된다.

본 발명에 의하면, 발광 소자를 제작할 때 포러스 실리콘 기판위에 ZnO 버퍼층 및 ZnO층을 성장시키고, 그 위에 제 1 도전형 반도체층, 활성층, 제 2 도전형 반도체층을 형성한다.

ZnO층은 제 1 도전형 반도체층, 활성층, 제 2 도전형 반도체층으로 사용되는 Al_xIn_yGa_1-x-yN(0≤x,y,x+y≤1) 반도체층과 유사한 결정구조를 가짐에 따라 포러스 실리콘 기판과 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1) 반도체층과의 격자불일치를 효과적으로 완화하여 발광 소자의 발광 효율을 개선할 수 있다.

또한, ZnO 버퍼층을 성장시키기 위한 기판으로 포러스 실리콘 기판을 사용함으로써 ZnO 버퍼층과 기판의 접촉 면적이 비다공성 실리콘 기판을 사용할 때보다 커짐에 따라 ZnO 버퍼층과 기판사이의 격자 부정합을 효과적으로 줄일 수 있다.

아울러, 발광 다이오드와 제너 다이오드를 단일 칩 내에 구비하는 발광소자를 제공할 수 있으며, 열방출 성능이 우수한 포러스 실리콘 기판을 채택함으로써 고출력을 달성할 수 있는 발광소자를 제공할 수 있다.

Claims (14)

1. 포러스 실리콘(Si) 기판을 준비하는 단계와,

   상기 포러스 실리콘 기판위에 ZnO 버퍼층을 형성하는 단계와,

   상기 ZnO 버퍼층위에 ZnO층을 형성하는 단계와,

   상기 ZnO층위에 제 1 도전형 반도체층, 활성층 및 제 2 도전형 반도체층으로 이루어지는 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1) 반도체층을 형성하는 단계를 포함하는 발광 소자 제조 방법.
2. 청구항 1에 있어서, 상기 ZnO층은 600℃ 내지 750℃의 온도에서 성장되어 형성되는 발광 소자 제조 방법.
3. 청구항 2에 있어서, 상기 ZnO층은 20㎛이상의 두께로 형성되는 발광 소자 제조 방법.
4. 청구항 1에 있어서, 상기 ZnO 버퍼층은 200℃ 내지 700℃의 온도에서 성장 되어 형성되는 발광 소자 제조 방법.
5. 청구항 4에 있어서, 상기 ZnO 버퍼층은 상기 포러스 실리콘 기판 위에 20 nm 내지 50 nm의 두께로 형성되는 발광 소자 제조 방법.
6. 청구항 1에 있어서,

   상기 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1) 반도체층위에 투명 전극을 형성하는 단계와,

   상기 투명 전극, 제 2 도전형 반도체층, 활성층의 일부를 식각하여 상기 제 1 도전형 반도체층의 일부를 노출시키는 단계와,

   상기 투명 전극과 노출된 제 1 도전형 반도체층에 각각 전극을 형성하는 단계를 더 포함하는 발광 소자 제조 방법.
7. 청구항 1에 있어서,

   상기 포러스 실리콘 기판은 N형 포러스 실리콘 기판이고,

   상기 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1) 반도체층위에 투명 전극을 형성하는 단계 와,

   상기 투명 전극의 상면과 상기 N형 포러스 실리콘 기판의 하면에 각각 전극을 형성하는 단계를 더 포함하는 발광 소자 제조 방법.
8. 청구항 1에 있어서,

   상기 포러스 실리콘 기판은 P형 포러스 실리콘 기판이고, 상기 제 1 도전형 반도체층은 N형 반도체층이고, 상기 제 2 도전형 반도체층은 P형 반도체층이며,

   상기 P형 반도체층, 활성층, N형 반도체층, ZnO층, ZnO 버퍼층을 패터닝하여 상기 P형 포러스 실리콘 기판의 위에 제너 다이오드를 형성하기 위한 제 1 반도체층 영역과, 발광 다이오드를 형성하기 위한 제 2 반도체층 영역으로 이격하여 형성하는 단계와,

   상기 제 2 반도체층 영역에서 상기 P형 반도체층, 활성층의 일부를 식각하여 상기 N형 반도체층의 일부가 노출되게 하는 단계와,

   상기 제 1 반도체층 영역에서 상기 P형 반도체층, 활성층을 제거하여 상기 N형 반도체를 노출시키는 단계를 더 포함하는 발광 소자 제조 방법.
9. 청구항 8에 있어서,

   상기 제 2 반도체층 영역의 P형 반도체층에 투명 전극을 형성하는 단계와,

   상기 투명 전극의 상부와, 상기 제 1 반도체층 영역의 노출된 N형 반도체층의 상부와, 상기 제 2 반도체층 영역의 노출된 N형 반도체층의 상부와, 상기 P형 포러스 실리콘 기판의 하부면에 각각 전극 패드를 형성하는 단계를 더 포함하는 발광 소자 제조 방법.
10. 포러스 실리콘(Si) 기판과,

    상기 포러스 실리콘 기판위에 형성된 ZnO 버퍼층과,

    상기 ZnO 버퍼층위에 형성된 ZnO층과,

    상기 ZnO층위에 차례대로 형성된 제 1 도전형 반도체층, 활성층 및 제 2 도전형 반도체층으로 이루어지는 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1) 반도체층을 포함하는 발광 소자.
11. 청구항 10에 있어서,

    상기 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1) 반도체층위에 형성된 투명 전극과,

    상기 투명 전극, 제 2 도전형 반도체층, 활성층의 일부가 식각되어 상기 제 1 도전형 반도체층의 일부를 노출된 상태에서 상기 투명 전극과 노출된 제 1 도전형 반도체층에 각각 형성된 전극을 더 포함하는 발광 소자.
12. 청구항 10에 있어서,

    상기 포러스 실리콘 기판은 N형 포러스 실리콘 기판이고,

    상기 Al_xIn_yGa_{1 -x- y}N(0≤x,y,x+y≤1) 반도체층위에 형성된 투명 전극과,

    상기 투명 전극의 상면과 상기 N형 포러스 실리콘 기판의 하면에 각각 형성된 전극을 더 포함하는 발광 소자.
13. 청구항 10에 있어서,

    상기 포러스 실리콘 기판은 P형 포러스 실리콘 기판이고, 상기 제 1 도전형 반도체층은 N형 반도체층이고, 상기 제 2 도전형 반도체층은 P형 반도체층이며,

    상기 P형 반도체층, 활성층, N형 반도체층, ZnO층, ZnO 버퍼층은 패터닝되어 상기 P형 포러스 실리콘 기판의 위에 제너 다이오드를 형성하기 위한 제 1 반도체층 영역과 발광 다이오드를 형성하기 위한 제 2 반도체층 영역으로 이격되고,

    상기 제 2 반도체층 영역에서 상기 P형 반도체층, 활성층의 일부가 식각되어 상기 N형 반도체층의 일부가 노출되고,

    상기 제 1 반도체층 영역에서 상기 P형 반도체층, 활성층이 제거되어 상기 N형 반도체가 노출되어 있는 발광 소자.
14. 청구항 13에 있어서,

    상기 제 2 반도체층 영역의 P형 반도체층의 위에 형성된 투명 전극과,

    상기 투명 전극의 상부와, 상기 제 1 반도체층 영역의 노출된 N형 반도체층의 상부와, 상기 제 2 반도체층 영역의 노출된 N형 반도체층의 상부와, 상기 P형 포러스 실리콘 기판의 하부면에 각각 형성된 전극 패드를 더 포함하는 발광 소자.

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