KR101261629B1 - 화합물 반도체 소자 제조 방법 - Google Patents

화합물 반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 기판을 준비하는 단계와, 상기 기판위에 ZnO층을 형성하는 단계와, 상기 ZnO층위에 제 1 도전형 반도체층, 활성층 및 제 2 도전형 반도체층으로 이루어지는 AlxInyGa1-x-yN(0≤x,y,x+y≤1) 반도체층을 형성하는 단계와, 상기 ZnO층을 에칭하여 상기 AlxInyGa1 -x- yN(0≤x,y,x+y≤1) 반도체층으로부터 상기 기판을 분리하는 단계를 포함하는 것을 특징으로 화합물 반도체 소자 제조 방법을 제공한다.
이와 같이 습식 에칭을 통해 기판 분리를 수행함으로써 제 1 도전형 반도체층, 활성층, 제 2 도전형 반도체층의 손상없이 수직형 발광 다이오드와 같은 각종 화합물 반도체 소자를 제작할 수 있게 된다.
ZnO, 버퍼, 습식에칭, 염산, 황산, 다이오드, LED

Description

화합물 반도체 소자 제조 방법{METHOD FOR FABRICATING A COMPOUND SEMICONDUCTOR DEVICE}
도 1은 본 발명의 일 실시예에 따른 화합물 반도체 소자의 제조 공정을 설명하기 위한 공정 순서도.
도 2 내지 도 4는 도 1의 제조 공정에 따른 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
100 : 기판 200 : ZnO 버퍼층
300 : ZnO층 400 : 제 1 도전형 반도체층
500 : 활성층 600 : 제 2 도전형 반도체층
700 : 투명전극 800 : 반사층
900a, 900b : 전극패드
본 발명은 화합물 반도체 소자 제조에 관한 것으로, 상세하게는 화합물 반 도체 소자의 제조시에 기판과 화합물 반도체층사이에 ZnO층을 형성한 다음 ZnO층을 습식에칭을 통해 기판을 분리함으로써 화합물 반도체 소자를 제조하는 방법에 관한 것이다.
III-V족 화합물 반도체는 고속 및 고온 전자제품들, 광 방출기 및 광 검출기 등의 응용제품들에서 우수한 성능을 제공한다. 특히, 질화물 화합물 반도체에 포함되어 있는 질화갈륨(GaN)은 청색 레이저 및 청색 파장의 스펙트럼을 방출하는 발광 다이오드에 요구되는 밴드갭을 가지고 있어, 이에 대한 연구가 많이 진행되어 왔으며, 그 사용이 증가하고 있다. 또한, 질화알루미늄(AlN), 질화인디움(InN) 및 질화갈륨(GaN)의 얼로이(alloy)는 가시영역 전범위에 걸친 스펙트럼을 제공하여 다양한 발광소자에 사용된다.
일반적으로, 발광소자는 제 1 도전형 반도체층과 제 2 도전형 반도체층 및 이들 반도체층 사이에 개재된 활성층을 갖는 발광 다이오드를 구비한다. 활성층에서 전자와 정공의 재결합에 의해 광이 발생되어 외부로 방출된다.
최근, 전자와 정공의 재결합 거리를 단축하여 발광 다이오드 내에서 에너지 손실을 감소시키기 위한 수직형 발광소자(vertical LED)가 개시된 바 있다.
종래에 이러한 수직형 발광소자를 제작하기 위해서는 기판위에 버퍼층, 제 1 반도체층, 활성층, 제 2 반도체층을 차례대로 형성한 다음, LLO(Laser lift Off) 기법에 의해 기판에 레이저를 조사함으로써 버퍼층을 분해하여 기판을 분리해내고, 제 1 반도체층과 제 2 반도체층에 각각 전극을 형성한다.
그러나, LLO(Laser lift Off) 기법에 의해 기판에 레이저를 조사함으로써 버퍼층을 분해하여 기판을 분리해내는 경우 버퍼층을 분해하는 과정에서 제 1 반도체층에 손상을 주는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는 기판분리 공정이 필요한 화합물 반도체 소자의 제조시에 LLO(Laser lift Off) 기법에 의해 기판을 분리하지 않고도 기판분리를 수행할 수 있는 화합물 반도체 소자 제조방법을 제공하는데 있다.
이러한 기술적 과제를 달성하기 위한 본 발명의 일측면에 의하면, 기판을 준비하는 단계와, 상기 기판위에 ZnO층을 형성하는 단계와, 상기 ZnO층위에 제 1 도전형 반도체층, 활성층 및 제 2 도전형 반도체층으로 이루어지는 AlxInyGa1 -x- yN(0≤x,y,x+y≤1) 반도체층을 형성하는 단계와, 상기 ZnO층을 에칭하여 상기 AlxInyGa1 -x-yN(0≤x,y,x+y≤1) 반도체층으로부터 상기 기판을 분리하는 단계를 포함하는 것을 특징으로 화합물 반도체 소자 제조 방법을 제공한다.
상기 기판은, 실리콘(Si), 사파이어(Al2O3), 스피넬(spinel), 탄화실리콘(SiC), 산화아연(ZnO), 갈륨비소(GaAs), 갈륨인(GaP), 리튬-알루미나(LiAl2O3), 질화붕소(BN), 질화알루미늄(AlN) 또는 질화갈륨(GaN) 기판중에서 선택될 수 있다.
상기 화합물 반도체 소자 제조 방법은 상기 기판과 ZnO층 사이에 ZnO 버퍼층 을 형성하는 단계를 더 포함할 수 있다.
상기 화합물 반도체 소자 제조 방법은 에칭에 의해 상기 기판이 분리된 화합물 반도체층의 상하면에 각각 전극을 형성하는 단계를 더 포함할 수 있다.
상기 ZnO층은 600℃ 내지 750℃의 온도에서 성장되어 형성될 수 있다.
상기 ZnO층은 20㎛이상의 두께로 형성될 수 있다.
상기 ZnO 버퍼층은 200℃ 내지 300℃의 온도에서 성장되어 형성될 수 있다.
상기 ZnO 버퍼층은 상기 기판 위에 20 nm 내지 50 nm의 두께로 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 화합물 반도체 소자의 제조 공정을 설명하기 위한 공정 순서도이고, 도 2 내지 도 4는 그 제조 공정에 따른 공정 단면도이다. 여기에서는 화합물 반도체 소자중에서 질화물 반도체 소자를 제조 공정을 설명하도록 한다.
도 1 및 도 2를 참조하면, 질화물 반도체층을 형성하기 위한 공정 챔버(미도시됨)내에 기판(100)을 준비한다(S1). 기판(100)은 그 위에 형성될 질화물 반도체 층과 유사한 격자상수를 갖는다.
기판(100)은 예를 들면, 실리콘(Si), 사파이어(Al2O3), 스피넬(spinel), 탄화실리콘(SiC), 산화아연(ZnO), 갈륨비소(GaAs), 갈륨인(GaP), 리튬-알루미나(LiAl2O3), 질화붕소(BN), 질화알루미늄(AlN) 또는 질화갈륨(GaN) 기판일 수 있으며, 기판(21) 상에 형성될 반도체층의 물질에 따라 선택될 수 있다. 질화갈륨계 반도체층을 형성할 경우, 상기 기판은 사파이어 또는 탄화실리콘(SiC) 기판이 주로 사용되고 있다.
기판(100)위에 ZnO 버퍼층(200)을 형성한다(S2). ZnO 버퍼층(200)은 그 상부에 형성될 ZnO층(300)과 기판(100) 사이의 격자 불일치를 완화하기 위해 사용된다.
ZnO 버퍼층(200)은 저온, 예를 들어 약 200℃ 내지 약 300℃의 온도와 50 Torr 내지 700 Torr의 압력 아래서 20 nm 내지 50 nm의 두께로 성장될 수 있다.
그 후, ZnO 버퍼층(200)상에 ZnO층(300)을 형성한다(S3).
ZnO층(300)은 ZnO 버퍼층(200)과 제 1 도전형 반도체층(400) 사이에 개재되어 그 위에 GaN계 물질로 구성되는 제 1 도전형 반도체층(400)을 고품질로 효과적으로 형성시킬 수 있도록 하기 위해 품질이 좋은 ZnO층(300)을 제공한다.
ZnO층(300)은 고온, 예를 들어 약 600℃ 내지 약 750℃의 온도와 0.1 내지 10torr의 압력 아래서 20㎛이상의 두께로 벌크(bulk)하게 성장될 수 있다.
이때, ZnO층(300)의 두께는 후속 공정에서 제 1 도전형 반도체층(400), 활성층(500) 및 제 2 도전형 반도체층(600)을 형성할 때 반응가스로 사용되는 알칼리성 의 암모니아(NH3)에 의해 ZnO가 반응하여 제 1 도전형 반도체층(400), 활성층(500) 및 제 2 도전형 반도체층(600)이 성장되는 동안에 ZnO층(300)이 분해되는 것을 감안하여 20㎛이상의 두께로 두껍게 형성되어야 한다.
ZnO 버퍼층(200) 및 ZnO층(300)은 금속 유기 화학 기상 증착법(metal organic chemical vapor deposition, MOCVD), 수소화물 기상 성장법(hydride vapor phase epitaxy, HVPE) 또는 분자선 성장법(molecular beam epitaxy, MBE) 등을 사용하여 형성할 수 있다.
ZnO 버퍼층(200) 및 ZnO층(300)의 증착에 사용되는 아연 함유 유기 금속으로는 디메틸아연[Zn(CH3)2], 디에틸아연[ZnC2H5)2], 아연아세테이트[Zn(OOCCH3)2ㆍH2O], 아연아세테이트 무수물[Zn(OOCCH3)2], 아연 아세틸아세토네이트[Zn(C5H7O2)2]등을 예로 들 수 있고, 산소 함유 기체로는 O2, O3, NO2, 수증기, CO2 등을 예로 들수 있으며, 산소 함유 유기물로는 C4H8O를 예로 들을 수 있다.
구체적으로는 ZnO 버퍼층(200)은 기판(100)이 있는 반응기내로 아연 함유 유기 금속 및 산소 함유 기체 또는 산소 함유 유기물을 별개의 라인을 통해 각각 주입하고, 50 Torr 내지 700 Torr의 압력 및 온도 200℃ 내지 300℃의 반응 조건하에서 반응물의 전구체들을 화학반응시키는 유기금속 화학증착법에 의해 기판(100)위에 20 nm 내지 50 nm의 두께로 형성된다.
ZnO층(300)은 ZnO 버퍼층(200)이 형성된 기판(100)이 있는 반응기내로 아연 함유 유기 금속 및 산소 함유 기체 또는 산소 함유 유기물을 별개의 라인을 통해 각각 주입하고, 0.1 내지 10torr의 압력 및 온도 600℃ 내지 750℃의 반응 조건하에서 반응물의 전구체들을 화학반응시키는 유기금속 화학증착법에 의해 ZnO 버퍼층(200)위에 20㎛이상의 두께로 형성된다.
ZnO층(300)위에 제 1 도전형 반도체층(400), 활성층(500) 및 제 2 도전형 반도체층(600)으로 이루어지는 화합물 반도체층을 차례로 형성한다(S4).
제 1 도전형 반도체층(400)은 N형 AlxInyGa1 -x- yN(0≤x,y,x+y≤1)으로 형성될 수 있으며, N형 클래드층을 포함할 수 있다. 제 1 도전형 반도체층(400)은 실리콘(Si)을 도우핑하여 형성할 수 있다.
활성층(500)은 전자 및 정공이 재결합되는 영역으로서, InGaN을 포함하여 이루어진다. 활성층(500)을 이루는 물질의 종류에 따라 발광 다이오드에서 방출되는 발광 파장이 결정된다. 활성층(500)은 양자우물층과 장벽층이 반복적으로 형성된 다층막일 수 있다. 장벽층과 우물층은 일반식 AlxInyGa1 -x- yN(0≤x,y,x+y≤1)으로 표현되는 2 원 내지 4 원 화합물 반도체층일 수 있다.
제 2 도전형 반도체층(600)은 P형 AlxInyGa1 -x- yN(0≤x,y,x+y≤1)으로 형성될 수 있으며, P형 클래드층을 포함할 수 있다. 제 2 도전형 반도체층(600)은 아연(Zn) 또는 마그네슘(Mg)을 도우핑하여 형성할 수 있다.
제 1 도전형 반도체층(400), 활성층(500) 및 제 2 도전형 반도체층(600)을 형성할 경우, Al 및 Ga의 소오스 가스로 트리메틸알루미늄(trimethyl aluminum; TMAl, Al(CH3)3)과 트리메틸갈륨(trimethyl galium; TMG, Ga(CH3)3)을 사용하고, 반응가스로 암모니아(NH3)를 사용한다. 이들 소오스 가스 및 반응가스를 반응 챔버 내에 유입시키고, 700℃ ~ 1150℃에서 온도를 변화시키면서 형성할 수 있다.
그 후, 제 2 도전형 반도체층(600)위에 투명 전극(700)을 형성한다(S5).
도 1 및 도 3을 참조하면, 투명 전극(700)을 형성한 다음, 기판(100)을 에칭액에 담가 ZnO층(300)의 에칭을 수행하여 질화물 반도체층(300)으로부터 기판(100)을 분리한다(S6). 이때, ZnO층(300)과 함께 ZnO 버퍼층(200)이 함께 용해될 수 있다.
이때, ZnO층을 에칭하기 위한 에칭액으로는 염산(HCl), 황산(H2SO4), BOE(Buffered Oxide Etch)을 사용할 수 있다.
ZnO층(300) 및 ZnO 버퍼층(200)은 염산(HCl), 황산(H2SO4), BOE(Buffered Oxide Etch)과 같은 에칭액에서 용해되어 분해된다. 분리된 제 1 반도체층(400)의 하부면은 세정될 수 있다. 이에 따라, 질화물 반도체층(400-700)로부터 기판(100)의 분리가 완료된다.
도 1 및 도 4를 참조하여 설명하면, 기판(100)이 분리된 후, 세정이 된 제 1 도전형 반도체층(400)의 노출된 일면에 반사층(800)을 형성한다(S7).
반사층(800)은 예를 들어 Ag 및/또는 Al으로 형성될 수 있고, 활성층(500)에서 발광된 빛을 위로 반사시켜 발광 다이오드의 발광 효율을 증대시킨다.
그 후, 투명 전극(700) 및 반사층(800)위에 각각 제 1 및 제 2 전극 패 드(900a,900b)를 형성한다(S8). 전극 패드들(900a,900b)은 리프트 오프 방식에 의해 형성될 수 있다.
이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 청구항에서 정의되는 본 발명의 취지와 범위에 포함된다.
예를 들어, 본 발명의 실시예에서는 제 1 도전형 반도체층이 N형 반도체층이고 제 2 도전형 반도체층이 P형 반도체층인 경우로 설명하였으나, 제 1 도전형 반도체층이 P형 반도체층이고 제 2 도전형 반도체층이 N형 반도체인 경우에도 얼마든지 적용가능하다.
본 발명에 의하면, 화합물 반도체 소자를 제작할 때 기판위에 ZnO 버퍼층 및 ZnO층을 성장시키고, 그 위에 제 1 도전형 반도체층, 활성층, 제 2 도전형 반도체층을 형성한 후, 습식 에칭에 의하여 ZnO 버퍼층 및 ZnO층을 분해함으로써 기판을 분리한다.
이와 같이 습식 에칭을 통해 기판 분리를 수행함으로써 제 1 도전형 반도체층, 활성층, 제 2 도전형 반도체층의 손상없이 수직형 발광 다이오드와 같은 각종 화합물 반도체 소자를 제작할 수 있게 된다.
아울러, ZnO층은 제 1 도전형 반도체층, 활성층, 제 2 도전형 반도체층으로 사용되는 AlxInyGa1 -x- yN(0≤x,y,x+y≤1) 반도체층과 유사한 결정구조를 가짐에 따라 기판과 AlxInyGa1 -x- yN(0≤x,y,x+y≤1) 반도체층과의 격자불일치를 효과적으로 완화할 수 있다.

Claims (8)

  1. 기판을 준비하는 단계와,
    상기 기판위에 ZnO층을 형성하는 단계와,
    상기 ZnO층위에 제 1 도전형 반도체층, 활성층 및 제 2 도전형 반도체층으로 이루어지는 AlxInyGa1-x-yN(0≤x,y,x+y≤1) 반도체층을 형성하는 단계와,
    상기 ZnO층을 에칭하여 상기 AlxInyGa1-x-yN(0≤x,y,x+y≤1) 반도체층으로부터 상기 기판을 분리하는 단계를 포함하고,
    상기 ZnO층은 20㎛이상의 두께로 형성되는 것을 특징으로 하는 화합물 반도체 소자 제조 방법.
  2. 청구항 1에 있어서, 상기 기판은,
    실리콘(Si), 사파이어(Al2O3), 스피넬(spinel), 탄화실리콘(SiC), 산화아연(ZnO), 갈륨비소(GaAs), 갈륨인(GaP), 리튬-알루미나(LiAl2O3), 질화붕소(BN), 질화알루미늄(AlN) 또는 질화갈륨(GaN) 기판중에서 선택된 것을 특징으로 하는 화합물 반도체 소자 제조 방법.
  3. 청구항 1에 있어서,
    상기 기판과 상기 ZnO층 사이에 ZnO 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 화합물 반도체 소자 제조 방법.
  4. 청구항 1에 있어서,
    상기 기판이 분리된 AlxInyGa1 -x- yN(0≤x,y,x+y≤1) 반도체층의 상하면에 각각 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 화합물 반도체 소자 제조 방법.
  5. 청구항 1에 있어서, 상기 ZnO층은 600℃ 내지 750℃의 온도에서 성장되어 형성되는 것을 특징으로 하는 화합물 반도체 소자 제조 방법.
  6. 삭제
  7. 청구항 3에 있어서, 상기 ZnO 버퍼층은 200℃ 내지 300℃의 온도에서 성장 되어 형성되는 것을 특징으로 하는 화합물 반도체 소자 제조 방법.
  8. 청구항 7에 있어서, 상기 ZnO 버퍼층은 상기 기판 위에 20 nm 내지 50 nm의 두께로 형성되는 것을 특징으로 하는 화합물 반도체 소자 제조 방법.
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