KR101228511B1 - 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 방법 및 장치 - Google Patents
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Abstract
본 발명은 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 방법에 관한 것으로서, 상기 방법에는, 가상 컨테이너 VC를 동기식 동적 임의 접근 메모리 SDRAM의 메모리 뱅크 Bank에 맵핑시키며; 상기 가상 컨테이너 VC의 SDRAM의 쓰기 요청을 각각 대응되는 가상 컨테이너 VC의 쓰기 요청 선입선출 FIFO 레지스터에 쓰며; 상기 가상 컨테이너 VC의 SDRAM의 읽기 요청을 각각 대응되는 가상 컨테이너 VC의 읽기 요청 선입선출 FIFO 레지스터에 쓰며; 상기 VC의 쓰기 요청 FIFO 레지스터와 상기 VC의 읽기 요청 FIFO 레지스터를 폴링하는; 것이 포함된다. 그리고 본 발명은 또 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 장치를 제공한다. 본 발명에 의하면, SDRAM 조작의 낭비적인 오버헤드를 감소시켜 SDH 가상 연접 딜레이 보상 버퍼 효율을 향상시킨다.
Description
본 발명은 통신기술 분야에 관한 것으로서, 특히 동기식 디지털 계위(SDH, Synchronous Digital Hierarchy) 설비중의 가상 연접 그룹(VCG, Virtual Concatenation Group) 딜레이 보상 버퍼 효율을 향상시키는 방법 및 장치에 관한 것이다.
SDH 설비는 현재 전송망의 주요 설비로서 통신 분야에서 널리 사용되고 있고, 이의 표준 VC12(저위 가상 컨테이너), VC3(고위 가상 컨테이너), VC4(고위 가상 컨테이너)는 각각 E1, E3/T3, E4 등 고정 대역폭의 시간 분할 멀티플렉싱(TDM) 서비스 베어러에 사용될 수 있기 때문에 가상 컨테이너(VC, Virtual Container) 연접 요구는 높지 않으나, 데이터 서비스의 빠른 발전에 따라 SDH 설비가 데이터 서비스를 베어러하는 것은 반드시 해결해야 할 문제로 대두되고 있다.
데이터 서비스의 한가지 특징으로는 대역폭의 불확정성으로서, 패킷 서비스에 속하기 때문에 실제 서비스 대역폭과 이가 사용하는 인터페이스는 필연적인 관계가 없으며, 또 SDH 설비 VC의 종류가 아주 제한적이기 때문에 독립적인 VC를 사용하여 여러 가지 대역폭의 데이터 서비스를 전송하면 대역폭의 낭비와 제한을 초래하여 사용이 아주 불편하기 때무에, 여러 VC 맴버를 하나의 VCG로 묶는 방식을 통하여 문제를 해결할 수 있다. 구체적으로 말하면 영활성 있는 VCG 대역폭을 제공하여 데이터 서비스를 전송하도록 하는 바, VC 연접이라고 부른다. 상기 VC 연접에는 연속 연접(Continuous Concatenation)과 가상 연접(VCAT, Virtual Concatenation)이 포함되며, 그 중에서 가상 연접은 전송 경로 상의 SDH 설비가 특수 요구가 없기 때문에 널리 사용되고 있다.
가상 연접에 있어서, VCG의 모든 VC 맴버는 동일한 발송원에서 출발하여 각각 독립적인 전송 유닛으로 되어 SDH 네트워크에서 전송되어 최종 동일한 수신 목적지에 도착한다. 목적지에 도달하기 전, 각 VC 맴버가 경유한 경로는 부동할 수 있는 바, 즉 각 맴버의 전송 경로 상의 딜레이가 부동한 것이다. 그러므로 수신 목적지에서 VCG 중의 모든 VC 맴버를 정렬시키고 다시 바이트 인터리브 방식에 따라 발송단 데이터를 회복한다. 상기 과정에서, 각 VC 맴버는 하나의 선입선출(FIFO, First In First Out) 레지스터를 사용하여 버퍼링을 진행하여, 가장 늦은 VC 맴버가 도착한 후 다시 통일적으로 읽어낸다. 이 과정을 VCG의 딜레이 보상이라고 한다.
SDH 바이트 인터리브의 특징에 의하여, 종래의 칩 설계에서는 일반적으로 동기식 정적 임의 접근 메모리(SSRAM, Synchronous Static Random Access Memory)를 사용하여 VC의 딜레이 보상 버퍼링을 진행하였지만, SSRAM의 원가가 상대적으로 높고 용량이 일반적으로 비교적 작기 때문에 대용량 EOS(Ethernet Over SDH) 설비의 딜레이 보상 요구를 만족시킬 수 없다.
다른 하나의 선택으로는 동기식 동적 임의 접근 메모리(SDRAM, Synchronous Dynamic Random Access Memory)를 사용하는 것으로서, 예를 들면 2배 데이터 속도(DDR, Double Date Rate) SDRAM을 딜레이 보상 버퍼로 사용한다. SDRAM을 딜레이 보상 버퍼로 하는 장치의 구성은 도1에 도시된 바와 같다. 스케줄러는 순서에 따라 모든 VC의 쓰기 또는 읽기 요청 FIFO 레지스터를 폴링하고 요청을 SDRAM가 공유하는 조작 요청 FIFO 레지스터에 저장하고, SDRAM 제어기는 상기 FIFO 레지스터 중의 요청을 읽고 대응되는 읽기/쓰기 조작을 진행한다.
도2는 SDRAM이 한 번의 쓰기 조작을 진행하는 시간 순서도로서, 발생 가능한 전 후 두 차례의 조작의 뱅크(Bank)와 행 충돌을 방지하기 위하여, 한 번의 완전한 쓰기 조작에는 행 활성화, 행 활성화 대기, 쓰기 명령, 쓰기 명령 대기, 데이터 조작, 행 폐쇄 등 조작이 포함되고, 오버헤드가 아주 많은 바, 읽기 조작의 오버헤드는 쓰기 조작과 기본상 동일하다. 도2에 도시된 바와 같이, 한 번의버스트 쓰기 조작은 명령 버스 상에 차례로 행 활성화 명령(ACT), 쓰기 명령(WR) 및 사전 충전 명령(PRE)를 출력한다. 한 번의 버스트 길이가 8인 완전한 쓰기 조작 중에서, 13개 클럭 주기 중에서 단지 4개 클럭 주기만 실제로 데이터 처리에 사용되기 때문에, 딜레이 보상 버퍼의 효율은 단지 4/13×100%=30.8%이다. 즉SDRAM의 조작 시간 순서가 복잡하기 때문에 조작 시 필요한 오버헤드 시간이 비교적 많아 보상 버퍼의 효율가 일반적으로 비교적 낮다.
본 발명은 상기 문제를 해결하고, SDRAM의 조작의 낭비적인 오버헤드를 줄이고 SDH 가상 연접 딜레이 보상 버퍼의 효율을 향상시킬 수 있는 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 방법 및 장치를 제공하는 것을 목적으로 한다.
상기 목적을 이루기 위하여, 본 발명에 의한 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 방법에는,
가상 컨테이너 VC를 동기식 동적 임의 접근 메모리 SDRAM의 메모리 뱅크 Bank에 맵핑시키며;
상기 가상 컨테이너 VC의 SDRAM의 쓰기 요청을 각각 대응되는 가상 컨테이너 VC의 쓰기 요청 FIFO 레지스터에 쓰고; 상기 가상 컨테이너 VC의 SDRAM의 읽기 요청을 각각 대응되는 가상 컨테이너 VC의 읽기 요청 선입선출 FIFO 레지스터에 쓰며;
상기 VC의 쓰기 요청 FIFO 레지스터와 상기 VC의 읽기 요청 FIFO 레지스터를 폴링하는; 것이 포함된다.
진일보로, 상기 가상 컨테이너 VC의 수량이 4N+4이고; 상기 Bank의 수량이 4M+4이며, 그 중에서 N과 M은 모두 정수이고 또 N≥M이다.
진일보로, 상기 가상 컨테이너 VC를 동기식 동적 임의 접근 메모리 SDRAM의 메모리 뱅크 Bank에 맵핑시키는 단계에는,
가상 컨테이너를 순서에 따라 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4N+4) 가상 컨테이너 VC로 배열하고, SDRAM의 Bank를 순서에 따라 제1 Bank, 제2 Bank, ......, 제(4M+4) Bank로 배열하고;
전 4M+4개 가상 컨테이너 VC를 각각 SDRAM의 제1 Bank, 제2 Bank, ......, 제(4M+4) Bank에 대응되도록 저장하고; 전 4M+4개 가상 컨테이너 후의 2(4M+4)개 가상 컨테이너를 각각 SDRAM의 제1 Bank, 제2 Bank, ......, 제(4M+4) Bank에 대응되도록 저장하고; ......; 최후 4M+4개 가상 컨테이너를 각각 SDRAM의 제1 Bank, 제2 Bank, ......, 제(4M+4) Bank에 대응되도록 저장하는; 것이 포함된다.
진일보로, 상기 가상 컨테이너 VC의 SDRAM의 쓰기 요청을 각각 대응되는 가상 컨테이너 VC의 쓰기 요청 FIFO 레지스터에 쓰며;
가상 컨테이너를 순서에 따라 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4N+4) 가상 컨테이너 VC로 배열하고, SDRAM의 Bank를 순서에 따라 제1 Bank, 제2 Bank, ......, 제(4M+4) Bank로 배열하며;
제1 가상 컨테이너 VC, 제(4M+4+1) 가상 컨테이너 VC, ......, 제(4N-4M+1) 가상 컨테이너 VC의 SDRAM 쓰기 요청을 제1 가상 컨테이너 VC중의 쓰기 요청 FIFO 레지스터에 쓰고; 제2 가상 컨테이너 VC, 제(4M+4+2) 가상 컨테이너 VC, ......, 제(4N-4M+2) 가상 컨테이너 VC의 SDRAM 쓰기 요청을 제1 가상 컨테이너 VC중의 쓰기 요청 FIFO 레지스터에 쓰며; 제3 가상 컨테이너 VC, 제(4M+4+3) 가상 컨테이너 VC, ......, 제(4N-4M+3) 가상 컨테이너 VC의 SDRAM 쓰기 요청을 제1 가상 컨테이너 VC중의 쓰기 요청 FIFO 레지스터에 쓰고; ......; 제(4M+4) 가상 컨테이너 VC, 제2(4M+4) 가상 컨테이너 VC, ......, 제(4N+4) 가상 컨테이너 VC의 SDRAM 쓰기 요청을 제1 가상 컨테이너 VC 중의 쓰기 요청 FIFO 레지스터에 쓴다.
상기 가상 컨테이너 VC의 SDRAM의 읽기 요청을 각각 대응되는 가상 컨테이너 VC의 읽기 요청 FIFO 레지스터에 쓰는 상기 단계에는,
제1 가상 컨테이너 VC, 제(4M+4+1) 가상 컨테이너 VC, ......, 제(4N-4M+1) 가상 컨테이너 VC의 SDRAM 읽기 요청을 제1 가상 컨테이너 VC중의 읽기 요청 FIFO 레지스터에 쓰고; 제2 가상 컨테이너 VC, 제(4M+4+2) 가상 컨테이너 VC, ......, 제(4N-4M+2) 가상 컨테이너 VC의 SDRAM 읽기 요청을 제1 가상 컨테이너 VC중의 읽기 요청 FIFO 레지스터에 쓰며; 제3 가상 컨테이너 VC, 제(4M+4+3) 가상 컨테이너 VC, ......, 제(4N-4M+3) 가상 컨테이너 VC의 SDRAM 읽기 요청을 제1 가상 컨테이너 VC중의 읽기 요청 FIFO 레지스터에 쓰고; ......; 제(4M+4) 가상 컨테이너 VC, 제2(4M+4) 가상 컨테이너 VC, ......, 제(4N+4) 가상 컨테이너 VC의 SDRAM 읽기 요청을 제1 가상 컨테이너 VC 중의 읽기 요청 FIFO 레지스터에 쓴다.
본 발명은 또 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 방법을 제공하는 바,
가상 컨테이너 VC를 각각 동기식 동적 임의 접근 메모리 SDRAM의 메모리 뱅크 Bank에 맵핑시키며;
동기식 동적 임의 접근 메모리 SDRAM의 쓰기 요청을 각각 대응되는 VC의 쓰기 요청 FIFO 레지스터에 쓰고; 동기식 동적 임의 접근 메모리 SDRAM의 읽기 요청을 각각 대응되는 VC의 읽기 요청 선입선출 FIFO 레지스터에 쓰며;
상기 VC의 쓰기 요청 FIFO 레지스터를 폴링하고 또 상기 VC의 읽기 요청 FIFO 레지스터를 폴링하는; 것이 포함된다.
상기 VC는 동기식 전송 모듈 제4급 STM-4 중의 가상 컨테이너 VC4인 것이 바람직 하다.
상기 VC4에는 하나의 표준 컨테이너 C4 또는 세 개 가상 컨테이너 VC3이 포함되고, VC4에 세 개 가상 컨테이너 VC3이 포함될 때, 상기 방법에는 또,
상기 각 VC4의 버퍼 영역을 세 개의 제1 서브 버퍼 영역으로 분할하여, 각 제1 서브 버퍼 영역에 하나의 가상 컨테이너 VC3을 저장하는 것이 포함된다.
상기 가상 컨테이너 VC3에는 하나의 표준 컨테이너 C3 또는 21개 가상 컨테이너 VC12가 포함되고, 가상 컨테이너 VC3에 21개 가상 컨테이너 VC12가 포함될 때, 상기 방법에는 또,
상기 가상 컨테이너 VC3의 버퍼 영역을 해당 장치의 21개 제2 서브 버퍼 영역으로 분할하고, 각 제2 서브 버퍼 영역에 하나의 가상 컨테이너 VC12를 저장하는 것이 포함된다.
상기 SDRAM은 단일 채널 동기식 동적 임의 접근 메모리 SDR SDRAM 또는 듀얼 채널 동기식 동적 임의 접근 메모리 DDR SDRAM인 것이 바람직 하다.
본 발명은 또 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 장치를 제공하는 바,
가상 컨테이너 VC를 SDRAM의 Bank에 맵핑시키도록 설정된 맵핑 모듈;
상기 가상 컨테이너 VC의 SDRAM의 쓰기 요청을 각각 대응되는 가상 컨테이너 VC의 쓰기 요청 FIFO 레지스터에 쓰고; 상기 가상 컨테이너 VC의 SDRAM의 읽기 요청을 각각 대응되는 가상 컨테이너 VC의 읽기 요청 선입선출 FIFO 레지스터에 쓰도록 설정된 쓰기 모듈;
상기 VC의 쓰기 요청 FIFO 레지스터와 상기 VC의 읽기 요청 FIFO 레지스터를 폴링하도록 설정된 폴링 모듈;을 포함하여 구성된다.
진일보로, 상기 가상 컨테이너 VC의 수량이 4N+4이고; 상기 Bank의 수량이 4M+4이며, 그 중에서 N과 M은 모두 정수이고 또 N≥M이다.
진일보로, 상기 맵핑 모듈은 가상 컨테이너를 순서에 따라 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4N+4) 가상 컨테이너 VC로 배열하고, SDRAM의 Bank를 순서에 따라 제1 Bank, 제2 Bank, ......, 제(4M+4) Bank로 배열하고;
전 4M+4개 가상 컨테이너 VC를 각각 SDRAM의 제1 Bank, 제2 Bank, ......, 제(4M+4) Bank에 대응되도록 저장하고; 전 4M+4개 가상 컨테이너 후의 2(4M+4)개 가상 컨테이너를 각각 SDRAM의 제1 Bank, 제2 Bank, ......, 제(4M+4) Bank에 대응되도록 저장하고; ......; 최후 4M+4개 가상 컨테이너를 각각 SDRAM의 제1 Bank, 제2 Bank, ......, 제(4M+4) Bank에 대응되도록 저장한다.
진일보로,
상기 쓰기 모듈은 가상 컨테이너를 순서에 따라 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4N+4) 가상 컨테이너 VC로 배열하고, SDRAM의 Bank를 순서에 따라 제1 Bank, 제2 Bank, ......, 제(4M+4) Bank로 배열하도록 설정되고;
상기 쓰기 모듈은 또 제1 가상 컨테이너 VC, 제(4M+4+1) 가상 컨테이너 VC, ......, 제(4N-4M+1) 가상 컨테이너 VC의 SDRAM 쓰기 요청을 제1 가상 컨테이너 VC중의 쓰기 요청 FIFO 레지스터에 쓰고; 제2 가상 컨테이너 VC, 제(4M+4+2) 가상 컨테이너 VC, ......, 제(4N-4M+2) 가상 컨테이너 VC의 SDRAM 쓰기 요청을 제1 가상 컨테이너 VC중의 쓰기 요청 FIFO 레지스터에 쓰며; 제3 가상 컨테이너 VC, 제(4M+4+3) 가상 컨테이너 VC, ......, 제(4N-4M+3) 가상 컨테이너 VC의 SDRAM 쓰기 요청을 제1 가상 컨테이너 VC중의 쓰기 요청 FIFO 레지스터에 쓰고; ......; 제(4M+4) 가상 컨테이너 VC, 제2(4M+4) 가상 컨테이너 VC, ......, 제(4N+4) 가상 컨테이너 VC의 SDRAM 쓰기 요청을 제1 가상 컨테이너 VC 중의 쓰기 요청 FIFO 레지스터에 쓰도록 설정되며;
상기 쓰기 모듈은 또 제1 가상 컨테이너 VC, 제(4M+4+1) 가상 컨테이너 VC, ......, 제(4N-4M+1) 가상 컨테이너 VC의 SDRAM 읽기 요청을 제1 가상 컨테이너 VC중의 읽기 요청 FIFO 레지스터에 쓰고; 제2 가상 컨테이너 VC, 제(4M+4+2) 가상 컨테이너 VC, ......, 제(4N-4M+2) 가상 컨테이너 VC의 SDRAM 읽기 요청을 제1 가상 컨테이너 VC중의 읽기 요청 FIFO 레지스터에 쓰며; 제3 가상 컨테이너 VC, 제(4M+4+3) 가상 컨테이너 VC, ......, 제(4N-4M+3) 가상 컨테이너 VC의 SDRAM 읽기 요청을 제1 가상 컨테이너 VC중의 읽기 요청 FIFO 레지스터에 쓰고; ......; 제(4M+4) 가상 컨테이너 VC, 제2(4M+4) 가상 컨테이너 VC, ......, 제(4N+4) 가상 컨테이너 VC의 SDRAM 읽기 요청을 제1 가상 컨테이너 VC 중의 읽기 요청 FIFO 레지스터에 쓰도록 설정된다.
본 발명은 또 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 장치를 제공하는 바,
가상 컨테이너 VC를 각각 동기식 동적 임의 접근 메모리 SDRAM의 메모리 뱅크 Bank에 맵핑시키도록 설정된 맵핑 모듈;
동기식 동적 임의 접근 메모리 SDRAM의 쓰기 요청을 각각 대응되는 VC의 쓰기 요청 FIFO 레지스터에 쓰고; 동기식 동적 임의 접근 메모리 SDRAM의 읽기 요청을 각각 대응되는 VC의 읽기 요청 선입선출 FIFO 레지스터에 쓰도록 설정된 쓰기 모듈;
상기 VC의 쓰기 요청 FIFO 레지스터와 상기 VC의 읽기 요청 FIFO 레지스터를 폴링하도록 설정된 폴링 모듈;을 포함하여 구성된다.
상기 VC는 동기식 전송 모듈 제4급 STM-4 중의 가상 컨테이너 VC4인 것이 바람직 하다.
상기 VC4에는 하나의 표준 컨테이너 C4 또는 세 개 가상 컨테이너 VC3이 포함되고, 가상 컨테이너 VC4에 세 개 가상 컨테이너 VC3이 포함될 때, 상기 장치에는 또,
상기 각 VC4의 버퍼 영역을 세 개의 제1 서브 버퍼 영역으로 분할하여, 각 제1 서브 버퍼 영역에 하나의 가상 컨테이너 VC3을 저장하도록 설정된 제1 분할 모듈이 포함된다.
상기 VC3에 하나의 표준 컨테이너 C3 또는 21개 가상 컨테이너 VC12가 포함될 때, 상기 장치에는 또,
상기 가상 컨테이너 VC3의 버퍼 영역을 해당 장치의 21개 제2 서브 버퍼 영역으로 분할하고, 각 제2 서브 버퍼 영역에 하나의 가상 컨테이너 VC12를 저장하도록 설정된 제2 분할 모듈이 포함된다.
상기 SDRAM은 단일 채널 동기식 동적 임의 접근 메모리 SDR SDRAM 또는 듀얼 채널 동기식 동적 임의 접근 메모리 DDR SDRAM인 것이 바람직 하다.
상기 기술방안중의 하나의 기술방안은 VC 멀티플렉싱 특징과 SDRAM 중의 부동한 Bank 영역의 병행 조작 특징에 의하여, SDRAM 조작의 낭비적인 오버헤드를 감소시켜 SDH 가상 연접 딜레이 보상 버퍼의 효율을 향상시킬수 있는 유익한 효과를 가지고 있다.
도1은 종래의 SDRAM을 이용하여 VCAT 딜레이 보상을 구현하는 장치의 구조 블럭도.
도2는 종래의 한 번의 완전한 쓰기 조작의 시간 순서도.
도3은 본 발명의 SDH 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 방법 흐름도.
도4는 본 발명에 의한 VC와 SDRAM 중의 Bank의 맵핑 관계도.
도5는 본 발명에 의한 네 개의 Bank가 병행 조작되는 시간 순서도.
도6은 본 발명의 SDH 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 장치 블럭도.
도2는 종래의 한 번의 완전한 쓰기 조작의 시간 순서도.
도3은 본 발명의 SDH 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 방법 흐름도.
도4는 본 발명에 의한 VC와 SDRAM 중의 Bank의 맵핑 관계도.
도5는 본 발명에 의한 네 개의 Bank가 병행 조작되는 시간 순서도.
도6은 본 발명의 SDH 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 장치 블럭도.
본 발명의 목적, 기술방안 및 우점이 더욱 명확하게 하기 위하여, 아래 도면을 참조하여 본 발명의 구체적인 실시예에 대하여 상세히 설명하도록 한다. 여기에서 본 발명의 예시적 실시방식 및 설명은 본 발명의 이해를 돕기 위한 것으로서 본 발명을 제한하는 것이 아니다.
본 발명에서는 SDH 설비에서 VCG의 수신단이 여러 경로에서 전송된 VC 맴버에 대하여 딜레이 보상을 진행하여 버퍼를 정렬하는 방법을 제공하고 있는 바, VC의 멀티플렉싱 경로에서 SDRAM 중의 Bank 저장 영역과 대응 관계를 형성하고 VC 멀티플렉싱 관계에 의하여 각 VC의 읽기/쓰기 요청을 폴링하여 SDRAM 제어기로 스케줄링 시켜 처리하도록 하며, SDRAM의 부동한 Bank 영역의 병행 조작 특징에 의하여 SDRAM 조작의 낭비적인 오버헤드를 감소시켜 SDH 가상 연접 딜레이 보상 버퍼의 효율을 향상시키는 목적을 이룬다.
그 중에서, VC의 멀티플렉싱 경로는 N개 VC4 바이트 인터리브 멀티플렉싱 되어 STM-N(동기적 전송 모듈 N급, 그 중에서 N=1, 4, 16, 64 및 256) 프로임 구조를 형성하며, 각 VC4는 하나의 C4컨테이너 또는 세 개 VC3 바이트 인터리브 멀티플렉싱 되어 형성되고, 각 VC3는 하나의 C3컨테이너 또는 21개 VC12바이트 인터리브 멀티플렉싱되어 형성된다.
도3은 본 발명의 SDH 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 방법 흐름도로서 하기 단계를 포함하여 구성된다.
301 단계: 적어도 네 개의 VC를 각각 SDRAM의 네 개 Bank에 맵핑시키며;
여기에서 VC의 수량은 일반적으로 4N+4개이며, 그 중에서 N은 정수이다. SDRAM의 Bank의 수량은 네 개가 아니라 4M+4일 수 있으며, 그 중에서 M은 정수이다. 일반적인 경우에는 N≥M이다. 아래, 설명의 편리를 위하여 SDRAM의 Bank 수량을 네 개로 하는 바, SDRAM의 Bank 수량이 4M+4개일 시의 처리 과정이 Bank 수량이 네 개일 시의 처리 과정과 같기 때문에, 설명을 생략하도록 한다.
VC의 수량은 4의 정수배가 아닐 수도 있고, 만일 VC 수량이 네 개 이하일 시, 네 개 이하의 VC를 SDRAM의 네 개 Bank 중에 맵핑시킬 수 있는데, 이때 일부 SDRAM는 아이들 상태이다. VC의 수량인 네 개 이상 이고 4의 정수배가 아닐 시, 가장 근접한 4의 정수배의 수량에 따라 조작을 진행하고 나머지 VC를 사용하지 않으면 된다.
이해를 돕기 위하여, 아래 단지 상기 VC가 고위 가상 컨테이너 VC4를 사용하는 것만을 예로 들어 설명하지만 이에 제한되는 것이 아니다. 만일 본 단계에서 네 개의 VC4를 설정한다면, 이때 각각 VC4#1, VC4#2, VC4#3 및 VC4#4로 표시할 수 있고, 상기 VC4의 수량은 실제 상황에 따라 선택할 수 있는데, 예를 들면 상기 VC4의 수량을 4N+4(N은 자연수)로 설정할 수 있는데, 이때 VC4는 각각 VC4#1, VC4#2, VC4#3......VC4#(4N+4)로 표시할 수 있고, 그 중에서 VC4#(4N+4)는 제4N+4개 VC4로 표시된다.
여기에서, 주소 맵핑 방식을 통하여 적어도 네 개의 VC4와 SDRAM 중의 네 개 Bank의 대응 관계를 형성할 수 있는 바, 예를 들면 가상 컨테이너 VC4#1를 Bank#1에 저장하고, 가상 컨테이너 VC4#2를 Bank#2에 저장하며, 가상 컨테이너 VC4#3을 Bank#3에 저장하고, 가상 컨테이너 VC4#4를 Bank#4에 저장한다. 만일 가상 컨테이너 VC4의 수량을 4N+4(N는 정수)로 설정할 시, 가상 컨테이너 VC4#1, VC4#5......VC4#(4N+1)를 Bank#1에 저장할 수 있고, 가상 컨테이너 VC4#2, VC4#6......VC4#(4N+2)를 Bank#2에 저장할 수 있으며, 가상 컨테이너 VC4#3, VC4#7......VC4#(4N+3)를 Bank#3에 저장할 수 있고, 가상 컨테이너 VC4#4, VC4#8......VC4#(4N+4)를 Bank#4에 저장할 수 있는 바, 구체적으로 도4를 참조할 수 있고, 그 중에서 N은 자연수이다.
본 단계에 있어서, 또 VC 멀티플렉싱 특징을 이용, 예를 들면 SDH의 STM-N 프레임 구조 중의 여러 개 VC4 바이트 인터리브 멀티플렉싱을 이용할 수 있는 바, 그 중에서 각 VC4 내 세 개 VC3 바이트 인터리브 멀티플렉싱 시키고, 각 VC3 내 21개 VC12 바이트 인터리브 멀티플렉싱 시켜, 63개 VC12를 하나의 VC4로 멀티플렉싱 시킨다. 즉 각 VC4 중에 하나의 C4(표준 컨테이너)를 포함시키거나, 또는 세 개의 VC3을 포함시킬 수도 있으며, 각 VC3는 하나의 C3(표준 컨테이너)을 포함시키거나, 또는 21개의 VC12를 포함시킬 수도 있다.
여기에서, 각 VC4의 버퍼 영역을 세 개로 분할시키고 각 버퍼 영역에 하나의 VC3을 저장할 수 있으며, 또 VC3의 버퍼 영역을 21개로 분할시키고 각 버퍼 영역에 하나의 VC12를 저장할 수 있다. 도4에 도시된 바와 같이, VC4#1의 버퍼 영역을 세 개로 분할시키고, 제1 VC4 버퍼 영역에 하나의 VC3#1을 저장하고, 제2 VC4 버퍼 영역에 하나의 VC3#2를 저장하고, 제3 VC4 버퍼 영역에 하나의 VC3#3을 저장하고; 또 VC3#1의 버퍼 영역을 21개로 분할시키고, 제1 VC3 버퍼 영역에 하나의 VC12#1을 저장하고 ...... 제21 VC 버퍼 영역에 하나의 VC12#21을 저장하며, VC3#2와 VC3#3의 설정 상황은 VC3#1과 동일하기 때문에 여기에서는 생략하며, 기타 VC4#(4N+4)의 상황은 VC4#1에 설정된 상황과 유사하다.
그 중에서, SDRAM은 단일 채널 동기식 동적 임의 접근 메모리(SDR SDRAM) 또는 듀얼 채널 동기식 동적 임의 접근 메모리(DDR SDRAM)를 사용할 수 있으나, 이에 제한되지 않는다.
302 단계: SDRAM의 읽기/쓰기 요청을 각각 VC의 읽기/쓰기 요청 FIFO 레지스터에 쓰며;
즉 각 VC의 SDRAM 쓰기 및 읽기 요청을 각각 대응되는 요청 FIFO 레지스터에 쓰며, 당해 요청 FIFO 레지스터에는 쓰기 요청 FIFO 레지스터와 읽기 요청 FIFO 레지스터가 포함된다. 상기 대응은, VC4#1중의 SDRAM 쓰기 요청을 VC4#1의 쓰기 요청 FIFO 레지스터에 쓰고, VC4#2중의 SDRAM 쓰기 요청을 VC4#2의 쓰기 요청 FIFO 레지스터에 쓰며, VC4#3중의 SDRAM 쓰기 요청을 VC4#3의 쓰기 요청 FIFO 레지스터에 쓰고, VC4#4중의 SDRAM 쓰기 요청을 VC4#4의 쓰기 요청 FIFO 레지스터에 쓰는 것이다. 마찬가지로, VC4#1중의 SDRAM 읽기 요청을 VC4#1의 읽기 요청 FIFO 레지스터에 쓰고, VC4#2의 SDRAM 읽기 요청을 VC4#2중의 읽기 요청 FIFO 레지스터에 쓰며, VC4#3의 SDRAM 읽기 요청을 VC4#3중의 읽기 요청 FIFO 레지스터에 쓰고, VC4#4의 SDRAM 읽기 요청을 VC4#4중의 읽기 요청 FIFO 레지스터에 쓴다. VC4 맴버 수량이 4N+4인 상황에서, VC4#1의 SDRAM 쓰기 요청을 VC4#1중의 쓰기 요청 FIFO 레지스터에쓰고, VC4#2의 SDRAM 쓰기 요청을 VC4#2중의 쓰기 요청 FIFO 레지스터에 쓰며, VC4#3의 SDRAM 쓰기 요청을 VC4#3중의 쓰기 요청 FIFO 레지스터에 쓰고, VC4#4의 SDRAM 쓰기 요청을 VC4#4중의 쓰기 요청 FIFO 레지스터에 쓰며, VC4#5의 SDRAM 쓰기 요청을 VC4#1중의 쓰기 요청 FIFO 레지스터에 쓰고, VC4#6의 SDRAM 쓰기 요청을 VC4#2중의 쓰기 요청 FIFO 레지스터에 쓰며, ......，VC4#(4N+3)의 SDRAM 쓰기 요청을 VC4#3중의 쓰기 요청 FIFO 레지스터에 쓰고, VC4#(4N+4)의 SDRAM 쓰기 요청을 VC4#4중의 쓰기 요청 FIFO 레지스터에 쓴다.
303 단계: VC의 읽기/쓰기 요청 FIFO 레지스터를 각각 폴링하며;
여기에서, 우선 쓰기 요청 FIFO 레지스터를 폴링하고, 다시 읽기 요청 FIFO 레지스터를 폴링하거나; 또는 우선 읽기 요청 FIFO 레지스터를 폴링하고, 다시 쓰기 요청 FIFO 레지스터를 폴링할 수도 있다.
여기에서, 예를 들면 우선 VC4#1중의 쓰기 요청 FIFO 레지스터를 폴링한 후, VC4#2중의 쓰기 요청 FIFO 레지스터를 폴링할 수 있는 바, 만일 VC4#1중에 세 개의 VC3이 설정되어 있다면, 순차적으로 VC3#1, VC3#2 및 VC3#3중의 쓰기 요청 FIFO 레지스터를 폴링하여야 하며, 이때 VC4#1중의 모든 VC3중의 쓰기 요청 FIFO 레지스터를 폴링한 후, 다시 VC4#2중의 쓰기 요청 FIFO 레지스터를 폴링하며; 만일 VC4#1중의 VC3#1중에 21개 VC12가 설정되어 있다면, 모든 VC12중의 쓰기 요청 FIFO 레지스터를 폴링한 후, 다시 VC4#2중의 쓰기 요청 FIFO 레지스터를 폴링하여야 하는 바, VC4#2중의 처리방식이 VC4#1과 동일하기 때문에, 여기에서는 생략하도록 한다.
다시 VC4#1중의 읽기 요청 FIFO 레지스터를 폴링한 후, VC4#2중의 읽기 요청 FIFO 레지스터를 폴링하는 바, 만일 VC4#1중에 세 개의 VC3이 설정되어 있다면, 순차적으로 VC3#1, VC3#2 및 VC3#3중의 읽기 요청 FIFO 레지스터를 폴링하여야 하며, 이때 VC4#1중의 모든 VC3중의 읽기 요청 FIFO 레지스터를 폴링한 후, 다시 VC4#2중의 읽기 요청 FIFO 레지스터를 폴링하며; 만일 VC4#1중의 VC3#1중에 21개 VC12가 설정되어 있다면, 모든 VC12중의 읽기 요청 FIFO 레지스터를 폴링한 후, 다시 VC4#2중의 읽기 요청 FIFO 레지스터를 폴링하여야 하는 바, VC4#2중의 처리방식이 VC4#1과 유사하기 때문에, 여기에서는 생략하도록 한다.
종래의 SDRAM의 조작 효율이 낮은 것은 주요하게 전 후 두 차례의 조작에서 발생 가능한 행 주소 충돌이 행 전환 오버헤드를 증가시키기 때문이다. SDRAM이 일반적으로 네 개의 Bank를 구비하고 있기 때문에, 조작 시간 순서 면에서 네 개의 Bank는 기본상 병행 조작을 구현할 수 있으며, 두 개 부동한 Bank간의 전환은 단지 아주 적은 오버헤드 시간을 요구한다. 그러므로 SDRAM의 부동한 Bank 영역 병행 조작의 특징에 의해 낭비적인 오버헤드를 감소시킨다.
도5에 도시된 바와 같이, 도면 중의 Burst는 돌발 데이터를 나타내는 바, ACT=Active는 DDR 조작 명령인 “활성화”이고; WR/AP=Write With Auto Precharge는 DDR 조작 명령인 “쓰기 및 자동 사전 충전”이며; RD/AP=Read With Auto Precharge는 DDR 조작 명령인 “읽기 및 자동 사전 충전”이고; ROW=행은 DDR의 행 주소이고, COL=Column열 은 DDR의 열 주소이다. 도5는 네 개 Bank 병행의 고정 시간 순서를 이용하여 SDH 가상 연접 딜레이 보상 버퍼 처리를 구현하는 방법으로서, 도시된 바와 같이, 네 차례의 버스트 길이가 8인 완전한 쓰기 조작이 존재하며, 이때 22개 클럭 주기 중에서 16개 클럭 주기에서 쓰기 조작을 진행하는 바, 즉 SDRAM 제어기 쓰기 조작의 효율는 16/22×100%=72.7%로서, 종래의 기술에 비하여, 딜레이 보상 버퍼의 효율가 커다란 향상을 가져왔다.
상기 기술방안으로부터 알 수 있는 바와 같이, VC 멀티플렉싱 특징과 SDRAM의 부동한 Bank 영역의 병행 조작 특징에 의하여, SDRAM 조작의 낭비적인 오버헤드를 감소시켜 SDH 가상 연접 딜레이 보상 버퍼의 효율을 향상시킨다.
아래, STM-4의 네 개 VC4를 예로 들어 본 발명의 가상 연접 딜레이 보상 처리 방법을 설명하면, 상기 방법에는,
1단계: 제1 VC4, 제2 VC4, 제3 VC4와 제4 VC4를 각각 DDR SDRAM의 1~4개 Bank에 저장하며;
2단계: 네 개 VC4의 SDRAM 쓰기 요청을 네 개 VC4 쓰기 요청 FIFO 레지스터에 쓰고, 네 개 VC4의 SDRAM 읽기 요청을 네 개의 VC4 읽기 요청 FIFO 레지스터에 쓰며;
3단계: 스케줄러가 순차적으로 제1 VC4, 제2 VC4, 제3 VC4와 제4 VC4의 쓰기 요청 FIFO 레지스터를 폴링하여 당해 네 개 VC4의 쓰기 데이터를 SDRAM 제어기로 스케줄링 시켜 조작하며; 다시 순차적으로 제1 VC4, 제2 VC4, 제3 VC4와 제4 VC4의 읽기 조작을 폴링하고, 당해 네 개 CV4의 읽기 데이터를 SDRAM 제어기에 스케줄링 시켜 조작한다. 이렇게 부단히 폴링 스케줄링 조작을 진행한다.
네 개의 VC4가 각각 네 개 부동한 SDRAM Bank 저장 영역 상에 위치하고 있기 때문에, 아주 큰 정도 상에서 병행 조작을 진행할 수 있어 아주 적은 오버헤드로 VC의 SDRAM 읽기/쓰기 조작을 구현함으로써, SDH 가상 연접 딜레이 보상 버퍼 효율을 크게 향상시킨다.
상기 방법을 이루기 위하여, 본 발명에서는 또 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 장치를 제공한다. 지적해야 할 바로는, 당해 장치는 모두 상기 방법의 각 단계를 구현하기 위하여 설치되는 것이나 본 발명은 당해 장치에 제한되지 않으며, 상기 방법을 구현 가능한 어떠한 장치라도 모두 본 발명의 범위에 속한다 할 것이다. 그리고 아래 내용에서 상기 방법과 동일한 내용은 생략하여 편폭을 줄이도록 한다.
도6은 본 발명의 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 장치 구조 블럭도로서, 당해 장치에는,
적어도 네 개의 가상 컨테이너 VC를 각각 동기식 동적 임의 접근 메모리 SDRAM의 네 개 메모리 뱅크 Bank에 맵핑시키도록 설정된 맵핑 모듈(61);
동기식 동적 임의 접근 메모리 SDRAM의 쓰기 요청을 각각 VC의 쓰기 요청 FIFO 레지스터에 쓰고; 동기식 동적 임의 접근 메모리 SDRAM의 읽기 요청을 각각 VC의 읽기 요청 선입선출 FIFO 레지스터에 쓰도록 설정된 쓰기 모듈(62); 및
상기 VC의 쓰기 요청 FIFO 레지스터와 상기 VC의 읽기 요청 FIFO 레지스터를 폴링하도록 설정된 폴링 모듈(63);이 포함된다.
본 발명에 있어서, 가상 컨테이너 VC는 STM-4중의 VC4를 이용할 수 있는 바, 상기 VC4에는 하나의 C4 또는 세 개 VC3이 포함되고, 가상 컨테이너 VC4에 세 개 가상 컨테이너 VC3이 포함될 때, 당해 장치에는 또,
각 가상 컨테이너 VC4의 버퍼 영역을 세 개의 제1 서브 버퍼 영역으로 분할하여, 각 제1 서브 버퍼 영역에 하나의 가상 컨테이너 VC3을 저장하도록 설정된 제1 분할 모듈이 포함된다.
그 중에서, 가상 컨테이너 VC3에는 하나의 C3 또는 21개 가상 컨테이너 VC12이 포함할 수 있으며, 당해 장치에는 또,
가상 컨테이너 VC3의 버퍼 영역을 적어도 21개 제2 서브 버퍼 영역으로 분할하고, 각 제2 서브 버퍼 영역에 하나의 가상 컨테이너 VC12를 저장하도록 설정된 제2 분할 모듈이 포함된다.
상기 기술방안으로부터 알 수 있는 바와 같이, VC 멀티플렉싱 특징과 SDRAM 의 부동한 Bank 영역의 병행 조작 특징에 의하여, SDRAM 조작의 낭비적인 오버헤드를 감소시켜 SDH 가상 연접 딜레이 보상 버퍼의 효율을 향상키는 목적에 도달한다.
이상에서는 본 발명의 바람직한 실시예에 대해서 도시하고 설명하였지만, 본 발명은 상술한 실시예에서만 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상의 요지를 벗어나지 않는 범위에서 얼마든지 다양하게 변경하여 실시할 수 있지만 이러한 변경은 모두 본 발명의 보호 범위에 속해야 하는 것이다.
[산업상 이용 가능성]
본 발명은 VC 멀티플렉싱 특징과 SDRAM 중의 부동한 Bank 영역의 병행 조작 특징에 의하여, SDRAM 조작의 낭비적인 오버헤드를 감소시켜 SDH 가상 연접 딜레이 보상 버퍼의 효율을 향상시키기 때문에 아주 훌륭한 산업 이용 가능성을 구비하고 있다.
Claims (16)
- 가상 컨테이너 VC를 동기식 동적 임의 접근 메모리 SDRAM의 메모리 뱅크 Bank에 맵핑시키며;
상기 가상 컨테이너 VC의 SDRAM의 쓰기 요청을 각각 대응되는 가상 컨테이너 VC의 쓰기 요청 FIFO 레지스터에 쓰고; 상기 가상 컨테이너 VC의 SDRAM의 읽기 요청을 각각 대응되는 가상 컨테이너 VC의 읽기 요청 FIFO 레지스터에 쓰며;
상기 VC의 쓰기 요청 FIFO 레지스터와 상기 VC의 읽기 요청 FIFO 레지스터를 폴링하는;
것이 포함되어 구성되는 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 방법. - 제1항에 있어서,
상기 가상 컨테이너 VC의 수량이 4N+4이고; 상기 Bank의 수량이 4M+4이며, 그 중에서 N과 M은 모두 정수이고 또 N≥M인, 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 방법. - 제2항에 있어서,
상기 VC는 동기식 전송 모듈 제4급 STM-4 중의 가상 컨테이너 VC4인, 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 방법. - 제3항에 있어서,
상기 가상 컨테이너 VC4에는 하나의 표준 컨테이너 C4 또는 세 개 가상 컨테이너 VC3이 포함되고;
상기 가상 컨테이너 VC4에 세 개 상기 가상 컨테이너 VC3이 포함될 때, 가상 컨테이너 VC를 동기식 동적 임의 접근 메모리 SDRAM의 메모리 뱅크 Bank에 맵핑시킨 단계 후에, 상기 방법에는:
각 상기 VC4의 버퍼 영역을 세 개의 제1 서브 버퍼 영역으로 분할하여, 각 상기 제1 서브 버퍼 영역에 하나의 상기 가상 컨테이너 VC3을 저장하는 것이 더 포함되는; 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 방법. - 제4항에 있어서,
상기 가상 컨테이너 VC3에는 하나의 표준 컨테이너 C3 또는 21개 가상 컨테이너 VC12이 포함되고;
상기 가상 컨테이너 VC3에 21개 상기 가상 컨테이너 VC12가 포함될 때, 각 상기 VC4의 버퍼 영역을 세 개의 제1 서브 버퍼 영역으로 분할하여, 각 상기 제1 서브 버퍼 영역에 하나의 상기 가상 컨테이너 VC3을 저장하는 단계 후에, 상기 방법에는:
상기 가상 컨테이너 VC3의 버퍼 영역을 당해 장치의 21개 제2 서브 버퍼 영역으로 분할하고, 각 상기 제2 서브 버퍼 영역에 하나의 가상 컨테이너 VC12를 저장하는 것을 더 포함되는; 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 방법. - 제1항 또는 제2항에 있어서,
상기 SDRAM가 단일 채널 동기식 동적 임의 접근 메모리 SDR SDRAM 또는 듀얼 채널 동기식 동적 임의 접근 메모리 DDR SDRAM인, 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 방법. - 제2항 내지 제5항 중 어느 한 항에 있어서,
가상 컨테이너 VC를 동기식 동적 임의 접근 메모리 SDRAM의 메모리 뱅크 Bank에 맵핑시키는 단계에는:
가상 컨테이너를 순서에 따라 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4N+4) 가상 컨테이너 VC로 배열하고, SDRAM의 Bank를 순서에 따라 제1 Bank, 제2 Bank, ......, 제(4M+4) Bank로 배열하고;
N=M일 때, 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4N+4) 가상 컨테이너 VC를 각각 SDRAM의 제1 Bank, 제2 Bank, ......, 제(4M+4) Bank에 대응하여 저장하고;
N>M일 때, 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4M+4) 가상 컨테이너 VC를 각각 SDRAM의 제1 Bank, 제2 Bank, ......, 제(4M+4) Bank에 대응하여 저장하고, 제(4M+4+1) 가상 컨테이너 VC를 SDRAM의 제1 Bank에 저장하고, 제(4M+4+2) 가상 컨테이너 VC를 SDRAM의 제2 Bank에 저장하며, ......, 제(4N+4) 가상 컨테이너 VC를 SDRAM의 제((4N+4)mod(4M+4)) Bank에 저장하는; 것이 포함되는 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 방법. - 제2항 내지 제5항 중 어느 한 항에 있어서,
가상 컨테이너를 순서에 따라 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4N+4) 가상 컨테이너 VC로 배열하고, SDRAM의 Bank를 순서에 따라 제1 Bank, 제2 Bank, ......, 제(4M+4) Bank로 배열하고;
상기 가상 컨테이너 VC의 SDRAM의 쓰기 요청을 각각 대응되는 가상 컨테이너 VC의 쓰기 요청 FIFO 레지스터에 쓰는 단계에는:
N=M일 때, 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4N+4) 가상 컨테이너 VC의 SDRAM 쓰기 요청을 각각 대응하여 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC, ,......, 제(4M+4) 가상 컨테이너 VC중의 쓰기 요청 FIFO 레지스터에 쓰며;
N>M일 때, 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4M+4) 가상 컨테이너 VC의 SDRAM 쓰기 요청을 각각 대응하여 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC, ......, 제(4M+4) 가상 컨테이너 VC중의 쓰기 요청 FIFO 레지스터에 쓰고, 제(4M+4+1) 가상 컨테이너 VC의 SDRAM 쓰기 요청을 제1 가상 컨테이너 VC중의 쓰기 요청 FIFO 레지스터에 쓰며, 제(4M+4+2) 가상 컨테이너 VC의 SDRAM 쓰기 요청을 제2 가상 컨테이너 VC중의 쓰기 요청 FIFO 레지스터에 쓰고, ......, 제(4N+4) 가상 컨테이너 VC의 SDRAM 쓰기 요청을 제((4N+4)mod(4M+4)) 가상 컨테이너 VC중의 쓰기 요청 FIFO 레지스터에 쓰는 것이 포함되고;
상기 가상 컨테이너 VC의 SDRAM의 읽기 요청을 각각 대응되는 가상 컨테이너 VC의 읽기 요청 FIFO 레지스터에 쓰는 단계에는:
N=M일 때, 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4N+4) 가상 컨테이너 VC의 SDRAM 읽기 요청을 각각 대응하여 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC, ,......, 제(4M+4) 가상 컨테이너 VC중의 읽기 요청 FIFO 레지스터에 쓰며;
N>M일 때, 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4M+4) 가상 컨테이너 VC의 SDRAM 읽기 요청을 각각 대응하여 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC, ......, 제(4M+4) 가상 컨테이너 VC중의 읽기 요청 FIFO 레지스터에 쓰고, 제(4M+4+1) 가상 컨테이너 VC의 SDRAM 읽기 요청을 제1 가상 컨테이너 VC중의 읽기 요청 FIFO 레지스터에 쓰며, 제(4M+4+2) 가상 컨테이너 VC의 SDRAM 읽기 요청을 제2 가상 컨테이너 VC중의 읽기 요청 FIFO 레지스터에 쓰고, ......, 제(4N+4) 가상 컨테이너 VC의 SDRAM 읽기 요청을 제((4N+4)mod(4M+4)) 가상 컨테이너 VC중의 읽기 요청 FIFO 레지스터에 쓰는 것을 포함하는; 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율를 향상시키는 방법. - 가상 컨테이너 VC를 SDRAM의 Bank에 맵핑시키도록 설정된 맵핑 모듈;
상기 가상 컨테이너 VC의 SDRAM의 쓰기 요청을 각각 대응되는 가상 컨테이너 VC의 쓰기 요청FIFO 레지스터에 쓰고; 상기 가상 컨테이너 VC의 SDRAM의 읽기 요청을 각각 대응되는 가상 컨테이너 VC의 읽기 요청FIFO 레지스터에 쓰도록 설정된 쓰기 모듈;
상기 VC의 쓰기 요청 FIFO 레지스터와 상기 VC의 읽기 요청 FIFO 레지스터를 폴링하도록 설정된 폴링 모듈;
을 포함하여 구성되는 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 장치. - 제9항에 있어서,
상기 가상 컨테이너 VC의 수량이 4N+4이고; 상기 Bank의 수량이 4M+4이며, 그 중에서 N과 M은 모두 정수이고 또 N≥M인, 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 장치. - 제10항에 있어서,
상기 VC는 STM-4 중의 가상 컨테이너 VC4인, 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 장치. - 제11항에 있어서,
상기 가상 컨테이너 VC4에는 하나의 표준 컨테이너 C4 또는 세 개 가상 컨테이너 VC3이 포함되고;
상기 가상 컨테이너 VC4에 세 개 상기 가상 컨테이너 VC3이 포함될 때, 당해 장치에는:
각 상기 가상 컨테이너 VC4의 버퍼 영역을 세 개의 제1 서브 버퍼 영역으로 분할하여, 각 상기 제1 서브 버퍼 영역에 하나의 상기 가상 컨테이너 VC3을 저장하도록 설정된 제1 분할 모듈이 더 포함되는; 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 장치. - 제12항에 있어서,
상기 가상 컨테이너 VC3에는 하나의 표준 컨테이너 C3 또는 21개 가상 컨테이너 VC12이 포함되고;
가상 컨테이너 VC3에 21개 상기 가상 컨테이너 VC12이 포함될 때, 당해 장치에는:
상기 가상 컨테이너 VC3의 버퍼 영역을 21개 제2 서브 버퍼 영역으로 분할하고, 각 상기 제2 서브 버퍼 영역에 하나의 상기 가상 컨테이너 VC12를 저장하도록 설정된 제2 분할 모듈이 더 포함되는; 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 장치. - 제9항 또는 제10항에 있어서,
상기 SDRAM이 SDR SDRAM 또는 DDR SDRAM인, 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 장치. - 제10항 내지 제13항 중 어느 한 항에 있어서,
상기 맵핑 모듈은 가상 컨테이너를 순서에 따라 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4N+4) 가상 컨테이너 VC로 배열하고, SDRAM의 Bank를 순서에 따라 제1 Bank, 제2 Bank, ......, 제(4M+4) Bank로 배열하고;
N=M일 때, 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4N+4) 가상 컨테이너 VC를 각각 SDRAM의 제1 Bank, 제2 Bank, ......, 제(4M+4) Bank에 대응하여 저장하고;
N>M일 때, 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4M+4) 가상 컨테이너 VC를 각각 SDRAM의 제1 Bank, 제2 Bank, ......, 제(4M+4) Bank에 대응하여 저장하고, 제(4M+4+1) 가상 컨테이너 VC를 SDRAM의 제1 Bank에 저장하고, 제(4M+4+2) 가상 컨테이너 VC를 SDRAM의 제2 Bank에 저장하며, ......, 제(4N+4) 가상 컨테이너 VC를 SDRAM의 제((4N+4)mod(4M+4)) Bank에 저장하는; 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 장치. - 제10항 내지 제13항 중 어느 한 항에 있어서,
상기 쓰기 모듈은 가상 컨테이너를 순서에 따라 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4N+4) 가상 컨테이너 VC로 배열하고, SDRAM의 Bank를 순서에 따라 제1 Bank, 제2 Bank, ......, 제(4M+4) Bank로 배열하도록 설정되고;
상기 쓰기 모듈은 또한;
N=M일 때, 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4N+4) 가상 컨테이너 VC의 SDRAM 쓰기 요청을 각각 대응하여 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC, ,......, 제(4M+4) 가상 컨테이너 VC중의 쓰기 요청 FIFO 레지스터에 쓰며;
N>M일 때, 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4M+4) 가상 컨테이너 VC의 SDRAM 쓰기 요청을 각각 대응하여 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC, ......, 제(4M+4) 가상 컨테이너 VC중의 쓰기 요청 FIFO 레지스터에 쓰고, 제(4M+4+1) 가상 컨테이너 VC의 SDRAM 쓰기 요청을 제1 가상 컨테이너 VC중의 쓰기 요청 FIFO 레지스터에 쓰며, 제(4M+4+2) 가상 컨테이너 VC의 SDRAM 쓰기 요청을 제2 가상 컨테이너 VC중의 쓰기 요청 FIFO 레지스터에 쓰고, ......, 제(4N+4) 가상 컨테이너 VC의 SDRAM 쓰기 요청을 제((4N+4)mod(4M+4)) 가상 컨테이너 VC중의 쓰기 요청 FIFO 레지스터에 쓰도록 설정되고;
상기 쓰기 모듈은 또한:
N=M일 때, 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4N+4) 가상 컨테이너 VC의 SDRAM 읽기 요청을 각각 대응하여 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC, ,......, 제(4M+4) 가상 컨테이너 VC중의 읽기 요청 FIFO 레지스터에 쓰며;
N>M일 때, 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC,......, 제(4M+4) 가상 컨테이너 VC의 SDRAM 읽기 요청을 각각 대응하여 제1 가상 컨테이너 VC, 제2 가상 컨테이너 VC, ......, 제(4M+4) 가상 컨테이너 VC중의 읽기 요청 FIFO 레지스터에 쓰고, 제(4M+4+1) 가상 컨테이너 VC의 SDRAM 읽기 요청을 제1 가상 컨테이너 VC중의 읽기 요청 FIFO 레지스터에 쓰며, 제(4M+4+2) 가상 컨테이너 VC의 SDRAM 읽기 요청을 제2 가상 컨테이너 VC중의 읽기 요청 FIFO 레지스터에 쓰고, ......, 제(4N+4) 가상 컨테이너 VC의 SDRAM 읽기 요청을 제((4N+4)mod(4M+4)) 가상 컨테이너 VC중의 읽기 요청 FIFO 레지스터에 쓰도록 설정되는, 동기식 디지털 계위 가상 연접 딜레이 보상 버퍼 효율을 향상시키는 장치.
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