CN101656586A - 提高同步数字体系虚级联延时补偿缓存效率的方法及装置 - Google Patents

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Abstract

本发明公开一种提高同步数字体系虚级联延时补偿缓存效率的方法及装置，属于通信技术领域，该方法包括：将至少四个虚容器VC分别映射在同步动态随机存储器SDRAM的四个存储库Bank中；将同步动态随机存储器SDRAM写请求分别写入VC的写请求先进先出FIFO寄存器中；将同步动态随机存储器SDRAM读请求分别写入VC的读请求先进先出FIFO寄存器中；轮询VC的写请求FIFO寄存器和轮询VC的读请求FIFO寄存器，减少SDRAM操作的无用开销，从而提高了SDH虚级联延时补偿缓存的效率。

Description

提高同步数字体系虚级联延时补偿缓存效率的方法及装置
技术领域
本发明涉及通信技术领域，尤其涉及一种提高SDH(Synchronous DigitalHierarchy，同步数字体系)设备中VCG(Virtual Concatenation Group，虚级联组)延时补偿缓存效率的方法及装置。
背景技术
SDH设备作为目前传送网的主流设备，在通信领域已得到广泛应用，其标准的VC12(低阶虚容器)、VC3(高阶虚容器)、VC4(高阶虚容器)容器可以分别用于承载E1、E3/T3、E4等固定带宽的TDM(时分复用)业务，因此VC(Virtual Container，虚容器)级联的需求并不强烈，但随着数据业务的迅猛发展，SDH设备承载数据业务成为必须解决的问题。
数据业务的一个特点就是带宽的不确定性，由于属于分组业务，实际业务带宽与其使用的接口并没有必然的关系，而SDH设备VC的种类非常有限，想使用单独的VC传输各种带宽的数据业务会带来带宽的浪费或限制，使用非常不便，因此可通过将多个VC成员绑定成一个VCG的方式，来解决该问题。具体就是通过提供灵活多变的VCG带宽用于传送数据业务，称为VC级联。该VC级联包括实级联(Continuous Concatenation)和虚级联(Virtual Concatenation，VCAT)，其中虚级联由于传送路径上的SDH设备没有特殊要求而得到了广泛应用。
在虚级联中，VCG的所有VC成员从同一个发送源出发，每个作为独立的传送单元在SDH网络中传送，最后到达同一个接收目的点。在到达目的地之前，每个VC成员经过的路径可能不同，也就是每个成员在传送线路上的延时不同。因此，在接收目的点，需要对VCG中的所有VC成员进行对齐，再按字节间插方式恢复出发送端数据。在该过程中，每个VC成员使用一个FIFO(First In FirstOut，先进先出)寄存器进行缓存，等待最晚的VC成员到达后再统一读出。该过程称为VCG的延时补偿。
针对SDH字节间插的特点，在以往的芯片设计中，一般采用SSRAM(Synchronous Static Random Access Memory，同步静态随机存储器)进行VC的延时补偿缓存，但SSRAM成本相对比较高，且容量一般比较小，无法满足大容量EOS(Ethernet Over SDH)设备的延时补偿要求。
另一种选择是采用SDRAM(Synchronous Dynamic Random AccessMemory，同步动态随机存储器)，比如DDR SDRAM(Double Date RateSDRAM，双倍数率SDRAM)作为延时补偿缓存。采用SDRAM作为延时补偿缓存的装置构成如图1所示。调度器按顺序轮询所有VC的写入或者读出请求FIFO寄存器，并将请求放在SDRAM共享的操作请求FIFO寄存器中，SDRAM控制器读取该FIFO寄存器中的请求，并进行相应的读写操作。
如图2所示为SDRAM进行一次写操作的时序图，为了防止可能发生的前后两次操作的Bank(存储库)和行冲突，一次完整的写操作包括行激活、行激活等待、写命令、写命令等待、数据操作、行关闭等操作，开销很多，读操作的开销与读操作基本相同。图2中显示一次突发长度为8的完整的写操作中，在13个时钟周期里，只有4个时钟周期真正用于处理数据，延时补偿缓存的效率只有4/13×100％＝30.8％。也就是，由于SDRAM的操作时序复杂，操作时可能需要的开销时间比较多，导致补偿缓存的效率一般比较低。
发明内容
为了解决上述问题，本发明的目的是提供一种提高SDH虚级联延时补偿缓存效率的方法及装置，通过减少SDRAM操作的无用开销，提高了SDH虚级联延时补偿缓存的效率。
为了达到上述目的，本发明的实施例提供一种提高同步数字体系虚级联延时补偿缓存效率的方法，所述方法包括：
将至少四个虚容器VC分别映射在同步动态随机存储器SDRAM的四个存储库Bank中；
将同步动态随机存储器SDRAM写请求分别写入VC的写请求先进先出FIFO寄存器中；将同步动态随机存储器SDRAM读请求分别写入VC的读请求先进先出FIFO寄存器中；
轮询所述VC的写请求FIFO寄存器和轮询所述VC的读请求FIFO寄存器。
优选地，所述VC为同步传输模块第4级STM-4中的虚容器VC4。
优选地，所述VC4包括一个标准容器C4或者3个虚容器VC3，当VC4包括3个虚容器VC3时，所述方法还包括：
将每个所述VC4的缓存区划分3个第一子缓存区，每个第一子缓存区中存储一个虚容器VC3。
优选地，所述虚容器VC3包括：一个标准容器C3或者21个虚容器VC12，当虚容器VC3包括21个虚容器VC12时，所述方法还包括：
将所述虚容器VC3的缓存区划分为至少21个第二子缓存区，每个第二子缓存区中存储一个虚容器VC12。
优选地，所述SDRAM为单通道同步动态随机存储器SDR SDRAM或者双通道同步动态随机存储器DDR SDRAM。
本发明的实施例还提供一种提高同步数字体系虚级联延时补偿缓存效率的装置，所述装置包括：
映射模块，用于将至少四个虚容器VC分别映射在同步动态随机存储器SDRAM的四个存储库Bank中；
写入模块，用于将同步动态随机存储器SDRAM写请求分别写入VC的写请求先进先出FIFO寄存器中；将同步动态随机存储器SDRAM读请求分别写入VC的读请求先进先出FIFO寄存器中；
轮询模块，用于轮询所述VC的写请求FIFO寄存器和轮询所述VC的读请求FIFO寄存器。
优选地，所述VC为同步传输模块第4级STM-4中的虚容器VC4。
优选地，所述VC4包括一个标准容器C4或者3个虚容器VC3，当虚容器VC4包括3个虚容器VC3时，所述装置还包括：
第一划分模块，用于将每个所述虚容器VC4的缓存区划分3个第一子缓存区，每个第一子缓存区中存储一个虚容器VC3。
优选地，所述虚容器VC3包括：一个标准容器C3或者21个虚容器VC12，所述装置还包括：
第二划分模块，用于将所述虚容器VC3的缓存区划分为至少21个第二子缓存区，每个第二子缓存区中存储一个虚容器VC12。
优选地，所述SDRAM为单通道同步动态随机存储器SDR SDRAM或者双通道同步动态随机存储器DDR SDRAM。
上述技术方案中的一个技术方案具有如下有益效果：通过利用VC复用特点和SDRAM中的不同Bank区域并发操作的特性，可减少SDRAM操作的无用开销，从而提高了SDH虚级联延时补偿缓存的效率。
附图说明
图1为现有的使用SDRAM实现VCAT延时补偿的装置结构框图；
图2为现有的一次完整写操作的时序示意图；
图3为本发明的实施例中提高SDH虚级联延时补偿缓存效率的方法流程图；
图4为本发明的实施例中VC与SDRAM中Bank的映射关系示意图；
图5为本发明的实施例中四个Bank并发操作的时序图；
图6为本发明的实施例中提高SDH虚级联延时补偿缓存效率的装置框图。
具体实施方式
为了使本发明实施例的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明实施例做进一步详细地说明。在此，本发明的示意性实施例及说明用于解释本发明，但并不作为对本发明的限定。
本发明的实施例提供一种在SDH设备中VCG的接收端对多路径传送的VC成员进行延时补偿对齐缓存的方法，通过在VC的复用路径与SDRAM中的Bank存储区建立对应关系，按VC复用关系轮询各个VC的读写操作请求，并调度给SDRAM控制器进行处理，可利用SDRAM的不同Bank区域并发操作的特性，减少SDRAM操作的无用开销，从而达到提高SDH虚级联延时补偿缓存效率的目的。
其中VC的复用路径为N个VC4字节间插复用成STM-N(同步传输模块N级，其中N＝1，4，16，64和256)帧结构，每个VC4可以由1个C4容器或者3个VC3字节间插复用而成，每个VC3可以由1个C3容器或者21个VC12字节间插复用构成。
如图3所示，为本发明的实施例中提高SDH虚级联延时补偿缓存效率的方法流程图，具体步骤如下：
步骤301、将至少四个VC分别映射在SDRAM的四个Bank中；
为了便于理解，下面仅以上述VC选用高阶虚容器VC4为例进行说明，但也并不限于此，若在本步骤中设置四个VC4，此时可分别表示为VC4#1、VC4#2、VC4#3和VC4#4，该VC4的个数可根据实际情况进行选择，例如该VC4的个数可设置为4N+4(N为自然数)，此时该VC4可分别表示为VC4#1、VC4#2、VC4#3......VC4#(4N+4)，其中VC4#(4N+4)表示为第4N+4个VC4。
在本实施例中，可采用地址映射的方式来建立至少4个VC4与SDRAM中的四个Bank的对应关系，例如将虚容器VC4#1存储在Bank#1中，将虚容器VC4#2存储在Bank#2中，将虚容器VC4#3存储在Bank#3中，将虚容器VC4#4存储在Bank#4中。若将虚容器VC4的个数设置成4N+4(N为整数)时，可将虚容器VC4#1、VC4#5......VC4#(4N+1)存储在Bank#1中，可将虚容器VC4#2、VC4#6......VC4#(4N+2)存储在Bank#2中，可将虚容器VC4#3、VC4#7......VC4#(4N+3)存储在Bank#3中，可将虚容器VC4#4、VC4#8......VC4#(4N+4)存储在Bank#4中，具体可参见图4，其中N为自然数。
在本步骤中，还可利用VC复用的特点，例如利用SDH的STM-N帧结构中多个VC4字节间插复用，其中每个VC4内3个VC3间插复用，而每个VC3内21个VC12间插复用，从而使得每个VC4由63个VC12复用成一个VC4。也就是，每个VC4中可包括一个C4(标准容器)，或者也可包括3个VC3，而每个VC3可以包括一个C3(标准容器)，或者也可以包括21个VC12。
在本实施例中，可将每个VC4的缓存区划分为三份，每份缓存区存储一个VC3，并且还可将VC3的缓存区划分为21份，每一份存储一个VC12。如图4所示，将VC4#1的缓存区划分为三份，第一VC4缓存区存储有一个VC3#1，第二VC4缓存区存储有一个VC3#2，第三VC4缓存区存储有一个VC3#3，并且还将VC3#1的缓存区划分为21份，第一VC3缓存区存储有一个VC12#1......第21VC缓存区存储有一个VC12#21，VC3#2和VC3#3的设置情况与VC3#1的相同，在此不再敷述，而其他VC4#(4N+4)的情况与VC4#1中设置的情况类似。
在本实施例中，SDRAM可选用SDR SDRAM(单通道同步动态随机存储器)或者DDR SDRAM(双通道同步动态随机存储器)，也并不限于此。
步骤302、将SDRAM读/写请求分别写入VC的读/写请求FIFO寄存器中；
也就是，将各个VC的SDRAM写入和读出请求分别写入到对应的请求FIFO寄存器中，该请求FIFO寄存器包括写请求FIFO寄存器和读请求FIFO寄存器。上述的对应可理解为，VC4#1的SDRAM写请求写入VC4#1中的写入请求FIFO寄存器，VC4#2的SDRAM写请求写入VC4#2中的写入请求FIFO寄存器中，VC4#3的SDRAM写请求写入VC4#3中的写入请求FIFO寄存器中，VC4#4的SDRAM写请求写入VC4#4中的写入请求FIFO寄存器中。同样VC4#1的SDRAM读请求写入VC4#1中的读出请求FIFO寄存器中，VC4#2的SDRAM读请求写入VC4#2中的读出请求FIFO寄存器中，VC4#3的SDRAM读请求写入VC4#3中的读出请求FIFO寄存器中，VC4#4的SDRAM读请求写入VC4#4中的读出请求FIFO寄存器中，VC4#(4N+4)的情况与此类似，在此就不再敷述。
步骤303、分别轮询VC的读/写请求FIFO寄存器；
也就是，例如可首先轮询VC4#1中的写请求FIFO寄存器，然后轮询VC4#2中的写请求FIFO寄存器，若VC4#1中设置有3个VC3，则需依次轮询VC3#1、VC3#2以及VC3#3中的写请求FIFO寄存器，此时完成VC4#1中的所有VC3中的写请求FIFO寄存器后，再进行轮询VC4#2中的写请求FIFO寄存器，若VC4#1中的VC3#1中设置有21个VC12，则需轮询完所有VC12中的写请求FIFO寄存器后，再进行轮询VC4#2中的写请求FIFO寄存器，VC4#2中的处理方式与VC4#1相同，在此不再敷述。
再轮询VC4#1中的读请求FIFO寄存器，然后轮询VC4#2中的读请求FIFO寄存器，若VC4#1中设置有3个VC3，则需依次轮询VC3#1、VC3#2以及VC3#3中的读请求FIFO寄存器，此时完成VC4#1中的所有VC3中的读请求FIFO寄存器后，再进行轮询VC4#2中的读请求FIFO寄存器，若VC4#1中的VC3#1中设置有21个VC12，则需轮询完所有VC12中的读请求FIFO寄存器后，再进行轮询VC4#2中的读请求FIFO寄存器，VC4#2中的处理方式与VC4#1类似，在此不再敷述。
现有的SDRAM的操作效率低，主要是由于前后两次操作可能发生的行地址冲突，导致增加了行切换的开销。由于SDRAM一般具有四个Bank，在其操作时序上可以实现四个Bank基本上可以实现并发操作，两个不同Bank间切换只需要很少的开销时间。因此可通过SDRAM的不同Bank区域并发操作的特性来减少无用的开销。
参见图5，首先介绍图中的ACT＝Active，为DDR操作命令“激活”；WR/AP＝Write With Auto Precharge，为DDR操作命令“写并自动预充电”；RD/AP＝Read With Auto Precharge，为DDR操作命令“读并自动预充电”；ROW＝行，DDR的行地址COL＝Column，列，DDR的列地址，图5为使用四个Bank并发的固定时序操作实现SDH虚级联延时补偿缓存处理的方法，由图中可知，存在4次突发长度为8的完整的写操作，此时在22个时钟周期中有16个时钟周期在进行写操作，也就是SDRAM控制器写操作的效率为16/22×100％＝72.7％，延时补偿缓存的效率得到了提高。
由上述的技术方案可知，通过利用VC复用和SDRAM的不同Bank区域并发操作的特性，可减少SDRAM操作的无用开销，从而提高了SDH虚级联延时补偿缓存效率。
下面STM-4的四个VC4为例来说明本发明的虚级联延时补偿处理方法，该方法的步骤如下：
步骤一、将第一个VC4、第二个VC4、第三个VC4和第四个VC4分别存储在DDR SDRAM的1～4个Bank中；
步骤二、将四个VC4的SDRAM写请求写入4个VC4写请求FIFO寄存器中，将四个VC4的SDRAM读请求写入四个VC4读请求FIFO寄存器中；
步骤三、调度器首先轮询的第一个VC4、第二个VC4、第三个VC4和第四个VC4的写请求FIFO寄存器，并调度给SDRAM控制器进行操作；再依次进行轮询第一个VC4、第二个VC4、第三个VC4和第四个VC4的读操作，并调度给SDRAM控制器进行操作。如此不断进行轮询调度操作。
由于四个VC4分别位于四个不同的SDRAM Bank存储区上，可以很大程度上进行并发操作，从而可通过很少的开销实现VC的SDRAM读写操作，极大提高了SDH虚级联延时补偿缓存效率。
为了实现上述的方法实施例，本发明的其他实施例还提供了一种提高同步数字体系虚级联延时补偿缓存效率的装置。另需首先说明的是，由于下述的实施例是为实现前述的方法实施例，故该装置都是为了实现前述方法的各步骤而设，但本发明并不限于下述的实施例，任何可实现上述方法的装置都应包含于本发明的保护范围。并且在下面的描述中，与前述方法相同的内容在此省略，以节约篇幅。
如图6所示，为本发明的实施例中提高同步数字体系虚级联延时补偿缓存效率的装置结构框图，该装置包括：
映射模块61，用于将至少四个虚容器VC分别映射在同步动态随机存储器SDRAM的四个存储库Bank中；
写入模块62，用于将同步动态随机存储器SDRAM写请求分别写入VC的写请求先进先出FIFO寄存器中；将同步动态随机存储器SDRAM读请求分别写入VC的读请求先进先出FIFO寄存器中；以及
轮询模块63，用于轮询所述VC的写请求FIFO寄存器和轮询所述VC的读请求FIFO寄存器。
在本发明的实施例中，虚容器VC可选用STM-4中的VC4，并且该VC4包括一个C4或者3个VC3，当虚容器VC4包括3个虚容器VC3时，该装置还包括：
第一划分模块，用于将每个虚容器VC4的缓存区划分3个第一子缓存区，每个第一子缓存区中存储一个虚容器VC3。
上述虚容器VC3可包括：一个C3或者21个虚容器VC12，该装置还包括：
第二划分模块，用于将虚容器VC3的缓存区划分为至少21个第二子缓存区，每个第二子缓存区中存储一个虚容器VC12。
由上述技术方案可知，通过利用VC复用和SDRAM的不同Bank区域并发操作的特性，减少SDRAM操作的无用开销，从而达到提高SDH虚级联延时补偿缓存效率的目的。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种提高同步数字体系虚级联延时补偿缓存效率的方法，其特征在于，所述方法包括：
将至少四个虚容器VC分别映射在同步动态随机存储器SDRAM的四个存储库Bank中；
将同步动态随机存储器SDRAM写请求分别写入VC的写请求先进先出FIFO寄存器中；将同步动态随机存储器SDRAM读请求分别写入VC的读请求先进先出FIFO寄存器中；
轮询所述VC的写请求FIFO寄存器和轮询所述VC的读请求FIFO寄存器。
2.根据权利要求1所述的方法，其特征在于，其特征在于，所述VC为同步传输模块第4级STM-4中的虚容器VC4。
3.根据权利要求2所述的方法，其特征在于，所述VC4包括一个标准容器C4或者3个虚容器VC3，当VC4包括3个虚容器VC3时，所述方法还包括：
将每个所述VC4的缓存区划分3个第一子缓存区，每个第一子缓存区中存储一个虚容器VC3。
4.根据权利要求3所述的方法，其特征在于，所述虚容器VC3包括：一个标准容器C3或者21个虚容器VC12，当虚容器VC3包括21个虚容器VC12时，所述方法还包括：
将所述虚容器VC3的缓存区划分为至少21个第二子缓存区，每个第二子缓存区中存储一个虚容器VC12。
5.根据权利要求1所述的方法，其特征在于，所述SDRAM为单通道同步动态随机存储器SDR SDRAM或者双通道同步动态随机存储器DDRSDRAM。
6.一种提高同步数字体系虚级联延时补偿缓存效率的装置，其特征在于，所述装置包括：
映射模块，用于将至少四个虚容器VC分别映射在同步动态随机存储器SDRAM的四个存储库Bank中；
写入模块，用于将同步动态随机存储器SDRAM写请求分别写入VC的写请求先进先出FIFO寄存器中；将同步动态随机存储器SDRAM读请求分别写入VC的读请求先进先出FIFO寄存器中；
轮询模块，用于轮询所述VC的写请求FIFO寄存器和轮询所述VC的读请求FIFO寄存器。
7.根据权利要求1所述的装置，其特征在于，其特征在于，所述VC为同步传输模块第4级STM-4中的虚容器VC4。
8.根据权利要求7所述的装置，其特征在于，所述VC4包括一个标准容器C4或者3个虚容器VC3，当虚容器VC4包括3个虚容器VC3时，所述装置还包括：
第一划分模块，用于将每个所述虚容器VC4的缓存区划分3个第一子缓存区，每个第一子缓存区中存储一个虚容器VC3。
9.根据权利要求8所述的装置，其特征在于，所述虚容器VC3包括：一个标准容器C3或者21个虚容器VC12，所述装置还包括：
第二划分模块，用于将所述虚容器VC3的缓存区划分为至少21个第二子缓存区，每个第二子缓存区中存储一个虚容器VC12。
10.根据权利要求1所述的装置，其特征在于，所述SDRAM为单通道同步动态随机存储器SDR SDRAM或者双通道同步动态随机存储器DDRSDRAM。
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