CN102983929A - 一种混合粒度虚级联延时补偿的方法及装置 - Google Patents
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Abstract
本发明公开了混合粒度虚级联延时补偿的方法，根据收到的数据、数据位置指示和虚容器VC时隙编号，生成用于写入第一存储器的各个VC数据的写方向控制指针，每个写方向控制指针含有VC时隙编号和偏移量；为各VC指定VCG端口号，并以各VCG最后到达的VC成员为基准构造用来从第一存储器读取各VCG中VC的读方向控制指针，每个读方向控制指针含有VC时隙编号和偏移量；根据写方向控制指针的偏移量及第一存储器写操作数据位宽，把状态有效的VC的数据写入存储器中；根据读方向控制指针的偏移量及第一存储器读操作数据位宽，把状态有效的VC的数据从第一存储器中读出。本发明解决了虚级联恢复数据占用资源过多的问题。
Description
技术领域
本发明涉及SDH(Synchronous Difital Hierarchy，同步数字体系)的信号传输处理方法，特别涉及一种混合粒度虚级联延时补偿的方法与装置。
背景技术
SDH设备作为传送网的主流设备，在通信领域业已得到广泛应用。SDH体系的帧信息结构有着丰富的开销字节，方便信息的传输和网络管理，统一的接口参数能使不同厂商的设备一起组网工作，实现地域甚至全球的通讯网络互通。近年来，数据业务得到飞速发展，人们对于数据业务的需求强劲，但是建立完全的数据网络投资大，周期长，而充分利用现有的SDH网络资源，实现高速率、大容量和长距离的数据传送是一个比较合适的方式。
SDH是一套可进行同步信息传输、复用、分插和交叉连接的标准化数字信号的结构层次。SDH的帧结构为块状帧结构，其中有丰富的控制信息，用于网络管理，同时具备灵活的复用与映射结构，允许将不同级别的信号经处理后放入不同的VC-n(Virtual Container，虚容器)。
VC-n(n＝2、3、4、11、12)是用来支持SDH通道层连接的信息机构，它是SDH通道的信息终端，由安排在块状帧结构中的信息静负荷和通道开销组成。VC-11、VC-12、VC-3和VC-2因为码速较低，称为低阶虚容器，而VC-4因为码速较高，称为高阶虚容器。SDH标准的VC-11、VC-12、VC-3、VC-4可以分别用于承载E1/T1、E3/T3、E4等固定带宽的TDM(Time Division Multiplex，时分复用)业务。
多个同类VC可按照虚级联协议级联在一起从而构成级联虚容器VC-n-xV，此处的VC-n表示虚级联容器中虚容器的类型，x表示虚容器个数，最后一个V表示虚级联方式，例如8个VC-3通过虚级联方式可构成一个虚级联虚容器VC-3-8V。
级联就是将多个同一种容器组合在一起，来传送速率介于两种SDH标准容器之间的速率业务。级联包括实级联(Continuous Concatenation)和虚级联(Virtual Concatenation)。在SDH中引入级联的概念是为了适应数据业务的突发性，带宽可变化的特点。
所谓实级联就是将同一STM-N(Synchronous Transport Module level n，同步传输模块n级)数据帧中相邻的虚容器作为一个整体结构沿相同路径进行传输。它所传输的业务是一个整体，数据的各个部分不产生时延，信号传输质量高。实级联方式的应用存在着一定的局限性，它要求每个虚容器传送的路径必须相同，且其经过的网络和节点均支撑实级联方式。
所谓虚级联是一种逻辑上的级联关系，与具体级联在一起的容器传送路径无关。虚级联是将多个同一种容器在逻辑上捆绑在一起传送业务的机制。在物理上，这些容器的传送方式和原来没有任何区别。也就是说，SDH原来如何传送这种容器，现在还采用该方式，这就保证了和现有SDH网络的兼容性。在实际运行中，逻辑上捆绑在一起的容器，在发送端同时发出，但是由于传输路径的不同，产生了不同的延时。在接收端，需要将这些延时补偿，使业务在接收端能够正常恢复。图1、图2、图3和图4所示为分别VC-4、VC-3、VC-12、VC-11虚容器的虚级联示意图。虚级联由于对传送路径上的SDH设备没有特殊要求而得到了广泛应用。
在虚级协议下，每个VC-n作为虚级联的最小“颗粒”，其传输可以独立进行。比如，在8个VC3虚级联形成的虚级联虚容器VC-3-8V的传输过程中，源或发送端通过通路同时传送虚级联虚容器VC-3-8V中的8个虚容器VC-3帧，这些帧都可以独立地在SDH网络中传输，并且具有相同的复帧号但是序列号各不相同。由于SDH网络内不同路径的时延不同，因此在发送端同时发送的VC-3帧不一定在接收端被同时接收到，这成为延时。
虚级联在技术上需要考虑的主要问题是时延。由于虚级联每个虚容器的传输所通过的路径有可能不同，因此在各虚容器之间可能出现传输时差，在极端情况下，可能会出现序列号偏后的虚容器比序列号偏前的虚容器先到达目的节点，这无疑给信号的还原带来了困难。为了正确提取原始业务信号，接收端必须对收到的虚级联信号进行同步对齐处理，目前的解决途径是利用容量足够大的延时补偿存储器缓存数据并实施序列重排，一般方法是将时延的数据缓存于内部或外部RAM(Random Access Memory，随机存取存储器)中。存储器的大小决定了虚级联恢复的能力。在G.707协议中规定，虚级联恢复理论上可以补偿256ms的支路延时。由于DDR SDRAM(Double Data Rate SDRAM，双倍速率同步动态随机存储器)价格低廉，容量大，性价比高，因此目前的虚级联恢复中数据缓存器一般采用外挂DDR SDRAM。
现有技术中，数据从DDR SDRAM中读出来之后，是并行进行数据恢复，因此存在解决混合虚级联业务延时补偿占用资源过多的缺点。
发明内容
本发明的目的在于提供一种混合粒度虚级联延时补偿的方法及装置，能更好地解决混合虚级联业务延时补偿时占用资源过多的问题。
根据本发明的一个方面，提供了一种混合粒度虚级联延时补偿的方法，所述方法包括：
A)根据收到的数据、数据位置指示和虚容器VC时隙编号，生成用于写入第一存储器的各个VC数据的写方向控制指针，每个写方向控制指针含有VC时隙编号和偏移量；
B)为所述各个VC指定VCG(Virtual Container Group，虚容器组)端口号，并以各VCG最后到达的VC成员为基准构造用来从第一存储器读取各VCG中VC的读方向控制指针，每个读方向控制指针含有VC时隙编号和偏移量；
C)根据所述写方向控制指针的偏移量及第一存储器写操作数据位宽，把状态有效的VC的数据写入第一存储器中；
D)根据所述读方向控制指针的偏移量及第一存储器读操作数据位宽，把状态有效的VC的数据从所述第一存储器中读出。
其中，所述步骤C)包括：
C1)根据所述写方向控制指针的偏移量及第一存储器写操作数据位宽，判断写方向VC的状态，若所述偏移量代表的VC的数据量满足第一存储器写操作数据位宽，则确定状态有效；
C2)按照VC时隙编号查询写方向VC状态，以便读取其状态有效的写方向VC的写方向控制指针；
C3)将读取的写方向控制指针转换成第一存储器写地址，并按写地址把数据写入第一存储器中。
其中，所述步骤D)包括：
D1)根据所述读方向控制指针的偏移量及第一存储器读操作数据位宽，判断读方向VC的状态，若所述偏移量所代表的VC的数据量满足第一存储器读操作数据位宽，则确定状态有效；
D2)按照VC时隙编号查询读方向VC状态，以便读取其状态有效的读方向VC的读方向控制指针；
D3)将读取的读方向控制指针转换成第一存储器读地址，并按读地址从所述第一存储器中读出数据。
其中，还包括在步骤D之后执行的虚级联恢复业务数据步骤E，包括：
从所述第一存储器读出的数据以读控制指针存储到第二存储器中；
以所述VCG端口号进行地址累加，得到所述第二存储器的当前读地址，以便从第二存储器中读出数据。
其中，所述步骤E还包括：
按所述VCG端口号将所述第二存储器的写地址存储到第三存储器中；
将从第三存储器读出的写地址与所述第二存储器的当前读地址进行比较；
若所述第二存储器的当前读地址小于从所述第三存储器读出的写地址，则从所述第二存储器中读出数据；
若所述第二存储器的当前读地址大于或等于从所述第三存储器读出的写地址，则停止从所述第二存储器中读出数据。
根据本发明的另一方面，提供了一种混合粒度虚级联延时补偿的装置，所述装置包括：
DDR SDRAM读写控制处理器，用于根据收到的数据、数据位置指示和虚容器VC时隙编号，生成用于写入存储器的各个VC数据的写方向控制指针，每个写方向控制指针含有VC时隙编号和偏移量，还用于为所述各个VC指定VCG端口号，并以各VCG最后到达的VC成员为基准构造用来从第一存储器读取各VCG中VC的读方向控制指针，每个读方向控制指针含有VC时隙编号和偏移量；
DDR SDRAM控制器，用于根据所述写方向控制指针的偏移量及第一存储器写操作数据位宽，把状态有效的VC的数据写入第一存储器中，还用于根据所述读方向控制指针的偏移量及第一存储器读操作数据位宽，把状态有效的VC的数据从所述第一存储器中读出。
其中，所述DDR SDRAM读写控制处理器还包括DDR SDRAM写控制指针/状态处理器，所述DDR SDRAM写控制指针/状态处理器用于根据所述写方向控制指针的偏移量及第一存储器写操作数据位宽，判断写方向VC的状态，若所述偏移量代表的VC的数据量满足第一存储器写操作数据位宽，则确定状态有效；
所述DDR SDRAM写控制指针/状态处理器还用于按照VC时隙编号查询写方向VC状态，以便读取其状态有效的写方向VC的写方向控制指针；
所述DDR SDRAM写控制指针/状态处理器还用于将读取的写方向控制指针转换成第一存储器写地址，并按写地址把数据写入第一存储器中。
其中，所述DDR SDRAM读写控制处理器还包括DDR SDRAM读控制指针/状态处理器，所述DDR SDRAM读控制指针/状态处理器用于根据所述读方向控制指针的偏移量及第一存储器读操作数据位宽，判断读方向VC的状态，若所述偏移量所代表的VC的数据量满足存储器读操作数据位宽，则确定状态有效；
所述DDR SDRAM读控制指针/状态处理器还用于按照VC时隙编号查询读方向VC状态，以便读取其状态有效的读方向VC的读方向控制指针；
所述DDR SDRAM读控制指针/状态处理器还用于将读取的读方向控制指针转换成第一存储器读地址，并按读地址从所述第一存储器中读出数据。
其中，所述装置还包括数据恢复处理器，用于从所述第一存储器读出的数据以读控制指针存储到第二存储器中，以所述VCG端口号进行地址累加，得到所述第二存储器的当前读地址，以便从第二存储器中读出数据。
其中，所述数据恢复处理器还包括：
第二存储器，用于以读控制指针作为地址存储从DDR SDRAM中读出的数据；
第三存储器，用于存储第二存储器的写地址；
加法器，用于按所述VCG端口号将所述第二存储器的写地址存储到第三存储器中；
比较器，用于将从第三存储器读出的写地址与所述第二存储器的当前读地址进行比较，若所述第二存储器的当前读地址小于从所述第三存储器读出的写地址，则从所述第二存储器中读出数据，若所述第二存储器的当前读地址大于或等于从所述第三存储器读出的写地址，则停止从所述第二存储器中读出数据。
与现有技术相比较，本发明的有益效果在于：本发明利用SDH时分复用结构使用串行方式、用较小资源完成混合粒度的虚级联数据恢复，最多可支持64个虚级联组的延时补偿。
附图说明
图1是现有技术提供的VC-4的虚级联示意图；
图2是现有技术提供的VC-3的虚级联示意图；
图3是现有技术提供的VC-12的虚级联示意图；
图4是现有技术提供的VC-11的虚级联示意图；
图5是本发明实施例提供的一种混合粒度虚级联延时补偿的方法的原理图；
图6是本发明实施例提供的一种混合粒度虚级联延时补偿的方法的流程图；
图6a是将8个STM-1的n个VC分配为3个VCG的示意图；
图6b是混合VC时隙编号示意图；
图6c是DDR SDRAM读写控制处理器中的VC3状态处理示意图；
图7是本发明实施例提供的一种混合粒度虚级联恢复延时补偿的装置结构示意图；
图8是本发明实施例提供的一种数据恢复处理器的结构示意图；
图8a是本发明实施例提供的数据恢复处理器中的RAM1的读写地址示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行详细说明，应当理解，以下所说明的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
图5是本发明实施例提供的一种混合粒度虚级联延时补偿的方法的原理图，如图5所示，所述方法包括以下步骤：
步骤S501，根据收到的数据、数据位置指示和虚容器VC时隙编号，生成用于写入第一存储器的各个VC数据的写方向控制指针，每个写方向控制指针含有VC时隙编号和偏移量；
步骤S502，为所述各个VC指定VCG端口号，并以各VCG最后到达的VC成员为基准构造用来从第一存储器读取各VCG中VC的读方向控制指针，每个读方向控制指针含有VC时隙编号和偏移量；
步骤S503，根据所述写方向控制指针的偏移量及第一存储器写操作数据位宽，把状态有效的VC的数据写入第一存储器中；
步骤S504，根据所述读方向控制指针的偏移量及第一存储器读操作数据位宽，把状态有效的VC的数据从所述第一存储器中读出。
图6是本发明实施例提供的一种混合粒度虚级联延时补偿的方法的流程图。以SDH虚级联容量为1.25Gbit/s为例，利用8个STM-1的混合虚容器的虚级联技术传送数据。接收的数据业务分成3个VCG，设为VCG-M(M＝0，1，2)。VCG-0中有4个VC4成员、VCG-1中有3个VC3成员、VCG-2中有2个VC12成员。如图6a所示。将VC成员的时隙编号和虚容器类型与VCG-M的对应关系表存储起来。混合VC成员的时隙编号如图6b所示。如图6所示，所述方法包括以下步骤：
步骤S601，生成DDR SDRAM写方向控制指针。
电路时钟采用8x155.52/8＝155.52MHz。按照SDH的时分复用帧结构，根据接收到的数据、数据位置指示SPE(Synchronous Payload Envelope，同步净负荷包封)和VC时隙编号，生成DDR SDRAM写方向控制指针的偏移量。对于VC4来说，偏移量最大值等于{260(列)x9(行)x16(复帧)xMFI2(Multiframe Indicator，复帧指示)}；对于VC3来说，偏移量最大值等于{84(列)x9(行)x16(复帧)xMFI2}；对于VC12来说，偏移量最大值等于{34(列)x4(行)x32(复帧)xMFI2}；对于VC11来说，偏移量最大值等于{25(列)x4(行)x32(复帧)xMFI2}。对于每个VC，每接收到一个字节的数据，偏移量加1，达到最大值时，偏移量复位，重新计数。其中，写方向控制指针格式为{VC时隙编号、写方向控制指针偏移量}。其中，与方向控制指针中的VC时隙编号是从输入数据中提取出来的。
步骤S602，生成DDR SDRAM读方向控制指针。
用155.52Mhz时钟构造8xSTM-1的VC时隙编号RD_VCNUM。以接收方向每个VCG最晚到达成员为基准产生读方向控制指针偏移量和读方向控制指针复帧编号。某个VCG读方向控制指针偏移量随时跟踪着该VCG接收到的最晚成员的写方向控制指针偏移量。当写方向控制指针增加的时候，读方向控制指针才能随着增加。DDR SDRAM读方向控制指针格式为{RD_VCNUM、读方向控制指针偏移量}。其中，读方向控制指针的VC时隙编号是通过循环计数得到的。
步骤S603，对读/写方向控制指针进行合并/分解处理。
依据DDR SDRAM块的突发(BURST)操作对读/写方向控制指针进行合并/分解处理。假设DDR SDRAM的BURST＝8，数据位宽为16比特，表示DDR SDRAM一次读/写操作数据位宽是16x8＝128比特。因为SDH是字节间插方式工作，当某个VC的DDR SDRAM的写方向控制指针偏移量计满16时，表示该VC已经有了满足DDR BURST块要求的数据即16x1byte＝16x8bit＝128bit数据，这时置VC的状态(STATE)置为有效，等待DDR SDRAM读取写方向控制指针。当某个VC的DDR SDRAM的读指针偏移量计满16时，表示该VC已经有了满足DDR BURST块的要求，这时置VC的状态STATE置为有效，等待DDR SDRAM来取读方向控制指针。
步骤S604，DDR SDRAM控制器根据混合粒度的VC复用结构构造VC时隙编号VCNUM。
比如，DDR SDRAM控制器产生VC4的时隙编号0～7，每个VC3的时隙编号0～2，每个VC12的时隙编号0～20。时隙编号用来查询读或写方向的VC状态。假设DDRSDRAM的阵列(BANK)是8，那么读写频率可设置为8，即连续8个读和连续8个写的间插操作。当控制器取出某VC的读方向控制指针或写方向控制指针，置VC的STATE为无效。如图6c描述了VC3类型读方向控制指针的状态置为有效和无效的示意图。
步骤S605，DDR SDRAM依据混合VC类型转换读写方向控制指针为读写地址。
DDR SDRAM的BANK和列地址与混合VC类型无关。对于行地址，VC4类型时，直接取读/写方向控制地址；VC3类型时，行地址等于{VC3时隙编号，读写/控制地址}；VC12类型时，行地址等于{VC12时隙编号，读/写方向控制地址}；VC11类型时，行地址等于{VC11时隙编号，读/写方向控制地址}。
步骤S606，虚级联恢复业务数据。
虚级联恢复业务数据主要由数据恢复处理器完成。数据恢复处理器由RAM1、加法器、RAM2和比较器构成。数据恢复处理器将从DDR SDRAM读出的数据以读方向控制指针存储在RAM1中。加法器产生RAM1的读地址，RAM1的读地址以VCG号进行累加，这样读出的数据就是重组的VCG数据。RAM2用于存储RAM1的写地址。比较器用于控制RAM1的读进度。当RAM1的读地址小于从RAM2读出的地址，需要从RAM1中读数据；当RAM1的读地址等于从RAM2读出的地址，则停止读数据。
其中，RAM1的写地址中的VC时隙是循环计数得到的，每个VC的字节计数取读方向控制指针中的读指针偏移量；RAM1读地址的VC时隙是VCG的各个VC成员排序后得到的，所以读地址的VC时隙和写地址的VC时隙顺序不一样。RAM1的读地址的VC字节计数按VCG号进行累加，因此需要每个VCG的各个成员的字节计数是相同的，这样可以保证每个VCG的各个成员按相同的字节计数从RAM1中读出数据，这样读出来的数据就是恢复的结果。
图7是本发明实施例提供的一种混合粒度虚级联恢复延时补偿的装置结构示意图，如图7所示，所述装置包括：DDR SDRAM、DDR SDRAM控制器、DDR SDRAM读写控制处理器、数据恢复处理器。
DDR SDRAM，用于存储接收到的数据。
DDR SDRAM控制器，用于根据所述写方向控制指针的偏移量及第一存储器写操作数据位宽，把状态有效的VC的数据写入第一存储器中，还用于根据所述读方向控制指针的偏移量及第一存储器读操作数据位宽，把状态有效的VC的数据从所述第一存储器中读出。
DDR SDRAM读写控制处理器，用于根据收到的数据、数据位置指示和虚容器VC时隙编号，生成用于写入存储器的各个VC数据的写方向控制指针，每个写方向控制指针含有VC时隙编号和偏移量，还用于为所述各个VC指定VCG端口号，并以各VCG最后到达的VC成员为基准构造用来从第一存储器读取各VCG中VC的读方向控制指针，每个读方向控制指针含有VC时隙编号和偏移量。
所述DDR SDRAM读写控制处理器还包括DDR SDRAM写方向控制指针/状态处理器、DDR SDRAM读方向控制指针/状态处理器、VC配置存储器。
所述DDR SDRAM写方向控制指针/状态处理器用于根据所述写方向控制指针的偏移量及第一存储器写操作数据位宽，判断写方向VC的状态，若所述偏移量代表的VC的数据量满足第一存储器写操作数据位宽，则确定状态有效；所述DDRSDRAM写方向控制指针/状态处理器还用于按照VC时隙编号查询写方向VC状态，以便读取其状态有效的写方向VC的写方向控制指针；所述DDR SDRAM写方向控制指针/状态处理器还用于将读取的写方向控制指针转换成第一存储器写地址，并按写地址把数据写入存储器中。
所述DDR SDRAM读方向控制指针/状态处理器用于根据所述读方向控制指针的偏移量及第一存储器读操作数据位宽，判断读方向VC的状态，若所述偏移量所代表的VC的数据量满足存储器读操作数据位宽，则确定状态有效；所述DDRSDRAM读方向控制指针/状态处理器还用于按照VC时隙编号查询读方向VC状态，以便读取其状态有效的读方向VC的读方向控制指针；所述DDR SDRAM读方向控制指针/状态处理器还用于将读取的读方向控制指针转换成第一存储器读地址，并按读地址从所述第一存储器中读出数据。
VC配置存储器用于存储VC属性，比如VC的类型和VCG端口号。
数据恢复处理器，用于从所述第一存储器读出的数据以读方向控制指针存储到第二存储器中，以所述VCG端口号进行地址累加，得到所述第二存储器的当前读地址，以便从第二存储器中读出数据。
图8是本发明实施例提供的一种数据恢复处理器的结构示意图，如图8所示，所述数据恢复处理器包括第二存储器RAM1、加法器、比较器、第三存储器RAM2。其中，RAM1，用于以读方向控制指针作为地址存储从DDR SDRAM中读出的数据；RAM2，用于存储RAM1的写地址；加法器，用于按所述VCG端口号将所述RAM1的写地址存储到RAM2中；比较器，用于将从RAM2读出的写地址与所述RAM1的当前读地址进行比较，若所述RAM1的当前读地址小于从所述RAM2读出的写地址，则从所述RAM1中读出数据，若所述RAM1的当前读地址大于或等于从所述RAM2读出的写地址，则停止从所述RAM1中读出数据。
图8a是本发明实施例提供的数据恢复处理器中的RAM1的读写地址示意图。假设有两个VCG，成员类型都是VC4，VCG号是0和1。VCG0有3个成员，VC时隙号分别是0，2，3，VCG1有5个成员，分别是1，4，5，6，7。如图8a所示，RAM1的写地址的时隙编号是8个VC4顺序计数，写地址的字节计数是根据每个VC成员顺序计数的；RAM1读地址的VC时隙是VCG的各个VC成员排序后得到的，所以读地址的VC时隙和写地址的VC时隙顺序不一样。RAM1的读地址的VC字节计数是按VCG号累加得到的。RAM1的读地址的VC字节计数跟随RAM1的写地址的VC字节计数。
综上所述，本发明通过利用SDH时分复用结构使用串行方式用较少资源将读出的数据根据VC排序顺序按VCG号进行数据恢复，解决了虚级联恢复数据占用资源过多的问题。
尽管上文对本发明进行了详细说明，但是本发明不限于此，本技术领域技术人员可以根据本发明的原理进行各种修改。因此，凡按照本发明原理所作的修改，都应当理解为落入本发明的保护范围。
Claims (10)
1.一种混合粒度虚级联延时补偿的方法，其特征在于，所述方法包括：
A)根据收到的数据、数据位置指示和虚容器VC时隙编号，生成用于写入第一存储器的各个VC数据的写方向控制指针，每个写方向控制指针含有VC时隙编号和偏移量；
B)为所述各个VC指定虚容器组VCG端口号，并以各VCG最后到达的VC成员为基准构造用来从第一存储器读取各VCG中VC的读方向控制指针，每个读方向控制指针含有VC时隙编号和偏移量；
C)根据所述写方向控制指针的偏移量及第一存储器写操作数据位宽，把状态有效的VC的数据写入第一存储器中；
D)根据所述读方向控制指针的偏移量及第一存储器读操作数据位宽，把状态有效的VC的数据从所述第一存储器中读出。
2.根据权利要求1所述的方法，其特征在于，其中，所述步骤C)包括：
C1)根据所述写方向控制指针的偏移量及第一存储器写操作数据位宽，判断写方向VC的状态，若所述偏移量代表的VC的数据量满足第一存储器写操作数据位宽，则确定状态有效；
C2)按照VC时隙编号查询写方向VC状态，以便读取其状态有效的写方向VC的写方向控制指针；
C3)将读取的写方向控制指针转换成第一存储器写地址，并按写地址把数据写入第一存储器中。
3.根据权利要求1所述的方法，其特征在于，其中，所述步骤D)包括：
D1)根据所述读方向控制指针的偏移量及第一存储器读操作数据位宽，判断读方向VC的状态，若所述偏移量所代表的VC的数据量满足第一存储器读操作数据位宽，则确定状态有效；
D2)按照VC时隙编号查询读方向VC状态，以便读取其状态有效的读方向VC的读方向控制指针；
D3)将读取的读方向控制指针转换成第一存储器读地址，并按读地址从所述第一存储器中读出数据。
4.根据权利要求2所述的方法，其特征在于，还包括在步骤D之后执行的虚级联恢复业务数据步骤E，包括：
从所述第一存储器读出的数据以读控制指针存储到第二存储器中；
以所述VCG端口号进行地址累加，得到所述第二存储器的当前读地址，以便从第二存储器中读出数据。
5.根据权利要求4所述的方法，其特征在于，其中，所述步骤E还包括：
按所述VCG端口号将所述第二存储器的写地址存储到第三存储器中；
将从第三存储器读出的写地址与所述第二存储器的当前读地址进行比较；
若所述第二存储器的当前读地址小于从所述第三存储器读出的写地址，则从所述第二存储器中读出数据；
若所述第二存储器的当前读地址大于或等于从所述第三存储器读出的写地址，则停止从所述第二存储器中读出数据。
6.一种混合粒度虚级联延时补偿的装置，其特征在于，所述装置包括：
DDR SDRAM读写控制处理器，用于根据收到的数据、数据位置指示和虚容器VC时隙编号，生成用于写入存储器的各个VC数据的写方向控制指针，每个写方向控制指针含有VC时隙编号和偏移量，还用于为所述各个VC指定VCG端口号，并以各VCG最后到达的VC成员为基准构造用来从第一存储器读取各VCG中VC的读方向控制指针，每个读方向控制指针含有VC时隙编号和偏移量；
DDR SDRAM控制器，用于根据所述写方向控制指针的偏移量及第一存储器写操作数据位宽，把状态有效的VC的数据写入第一存储器中，还用于根据所述读方向控制指针的偏移量及第一存储器读操作数据位宽，把状态有效的VC的数据从所述第一存储器中读出。
7.根据权利要求6所述的装置，其特征在于，所述DDR SDRAM读写控制处理器还包括DDR SDRAM写控制指针/状态处理器，
所述DDR SDRAM写控制指针/状态处理器用于根据所述写方向控制指针的偏移量及第一存储器写操作数据位宽，判断写方向VC的状态，若所述偏移量代表的VC的数据量满足第一存储器写操作数据位宽，则确定状态有效；
所述DDR SDRAM写控制指针/状态处理器还用于按照VC时隙编号查询写方向VC状态，以便读取其状态有效的写方向VC的写方向控制指针；
所述DDR SDRAM写控制指针/状态处理器还用于将读取的写方向控制指针转换成第一存储器写地址，并按写地址把数据写入第一存储器中。
8.根据权利要求7所述的装置，其特征在于，所述DDR SDRAM读写控制处理器还包括DDR SDRAM读控制指针/状态处理器，
所述DDR SDRAM读控制指针/状态处理器用于根据所述读方向控制指针的偏移量及第一存储器读操作数据位宽，判断读方向VC的状态，若所述偏移量所代表的VC的数据量满足存储器读操作数据位宽，则确定状态有效；
所述DDR SDRAM读控制指针/状态处理器还用于按照VC时隙编号查询读方向VC状态，以便读取其状态有效的读方向VC的读方向控制指针；
所述DDR SDRAM读控制指针/状态处理器还用于将读取的读方向控制指针转换成第一存储器读地址，并按读地址从所述第一存储器中读出数据。
9.根据权利要求8所述的装置，其特征在于，所述装置还包括数据恢复处理器，用于从所述第一存储器读出的数据以读控制指针存储到第二存储器中，以所述VCG端口号进行地址累加，得到所述第二存储器的当前读地址，以便从第二存储器中读出数据。
10.根据权利要求9所述的装置，其中，所述数据恢复处理器还包括：
第二存储器，用于以读控制指针作为地址存储从DDR SDRAM中读出的数据；
第三存储器，用于存储第二存储器的写地址；
加法器，用于按所述VCG端口号将所述第二存储器的写地址存储到第三存储器中；
比较器，用于将从第三存储器读出的写地址与所述第二存储器的当前读地址进行比较，若所述第二存储器的当前读地址小于从所述第三存储器读出的写地址，则从所述第二存储器中读出数据，若所述第二存储器的当前读地址大于或等于从所述第三存储器读出的写地址，则停止从所述第二存储器中读出数据。
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| CN106375107B (zh) * | 2016-08-15 | 2019-07-26 | 瑞斯康达科技发展股份有限公司 | 一种虚级联的数据恢复方法及装置 |
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