KR101212857B1 - 신호 처리 회로와 이것을 이용한 통신 장치 - Google Patents

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Abstract

신호 처리 회로는, 국부 발진기와 믹서를 구비하고, 제1 주파수를 갖는 신호와 상기 국부 발진기로부터의 국부 발진 신호를 상기 믹서에 의해 승산하여 상기 제1 주파수의 신호의 주파수를 제2 주파수로 변환해서 전류 형식의 주파수 변환 신호를 출력하는 주파수 변환 회로(15, 16)와, 상기 주파수 변환 회로(15, 16)로부터의 전류 형식의 주파수 변환 신호를 제1 제어 전압(Vc)에 따른 제1 이득으로 증폭하여 전류 형식의 증폭 신호를 출력하는 제1 이득 제어 회로(18)를 구비하는 변조부(10B)와, 상기 제1 이득 제어 회로(18)의 후단에 접속되고, 상기 제1 이득 제어 회로(18)로부터 출력된 전류 형식의 증폭 신호를 제2 제어 전압(Vc)에 따른 제2 이득으로 증폭하여 증폭 신호를 출력하는 적어도 하나의 이득 제어 회로(19, 20)를 구비하는 제2 이득 제어 회로(10C)를 포함한다.
Figure R1020060000802
국부 발진기, 믹서, 주파수 변환 회로, 이득 제어 회로, 변조부, 제어 전압

Description

신호 처리 회로와 이것을 이용한 통신 장치{SIGNAL PROCESSING CIRCUIT AND COMMUNICATION DEVICE USING THE SAME}
도 1은 본 발명의 변조기(변조 회로)의 실시예의, 베이스 밴드 신호를 변조하고 증폭하는 이득 제어 변조 회로(이득 제어 변조기)의 기본 구성도.
도 2는 도 1에 도시한 이득 제어 변조 회로에서의 V-I 변환부와 변조부의 제1 실시예로서의 회로예를 도시하는 도면.
도 3은 도 1에 도시한 이득 제어 변조 회로에서의 V-I 변환부와 변조부의 제2 실시예로서의 회로예를 도시하는 도면.
도 4는 도 3에 도시한 V-I 변환기의 회로 구성을 예시한 도면.
도 5는 도 4에 도시한 이득 제어 변조 회로의 동작을 설명하기 위한 회로도.
도 6은 수학식 15의 특성을, 주위 온도 조건을 변화시켜, 제어 전압 Vc·이득 특성으로서 그래프로 나타낸 도면.
도 7은 CDMA 방식의 휴대 전화기의 베이스 밴드 신호를 변조하고, 또한 증폭하여, 안테나로부터 방사하는 송신 회로를 구비하는 통신 장치의 부분 구성도.
도 8은 도 7에 도시한 이득 제어 증폭기의 회로 구성을 도시하는 회로도.
도 9는 도 8에 도시한 이득 제어 증폭기의 감쇠 특성을 도시한 특성도.
<도면의 주요 부분에 대한 부호의 설명>
10, 200 : 통신 장치
13, 14, 120, 120A, 120B : VI 변환 회로
15, 16, 202 : 믹서
18, 19, 20, 203A, 203B, 203C : GCA 회로(이득 제어 증폭기)
21 : VCO(전압 제어형 발진기)
22 : 분주기
51~68, 95~108, 151, 152 : NPN 바이폴라 트랜지스터
71, 72, 154 : 부하(임피던스)
50, 90 : 이득 제어 변조 회로(기)
121~124 : NMOS 트랜지스터
125, 126 : PMOS 트랜지스터
127, 128 : 연산 증폭기
129, 153, 155 : 저항
201 : 변조기
205 : SAW 필터
206 : 전력 증폭기
207 : DUP(듀플렉서)
208 : 안테나
[특허 문헌 1] 일본특허공개 평11-136051호 공보
[특허 문헌 2] 일본특허공개 평8-223233호 공보
본 발명은, 신호 처리 회로, 예를 들면, 이동체 통신 장치 등에서의 직교 변조기(Quadrature Modulator)와, 이것에 접속되어 이득 제어하는 이득 제어 증폭기(GCA : Gain Controlled-Type Amplifier)에 관한 것이다.
본 발명을 또한, 이와 같은 신호 처리 회로를 이용한 통신 장치에 관한 것이다.
특허 문헌 1 및 특허 문헌 2는, 부호 분할 다중화 방식(CDMA(Code Division Multiple Access) System)의 휴대 전화기의 베이스 밴드(BB : Base Band) 신호를 변조하고, 또한 증폭하여, 안테나로부터 방사하는 송신 회로를 구비하는 통신 장치를 개시하고 있다.
도 7에 도해한 통신 장치(200)는, 믹서를 포함하고, 주파수 변환을 행하는 I, Q 직교 변조기(202)와, 복수의 이득 제어 증폭기(203A~203C)를 갖는 변조 회로(201)와, SAW(Surface Acoustic Wave) 필터(205)와, 전력 증폭기(Power Amplifier)(206)와, 듀플렉서(207)와, 안테나(ANT)(208)를 구비한다.
통신 장치(200)는, 위상이 직교 관계에 있는 2 가지의 직교 신호, 즉 동상(I : In-phase) 신호와 직교 위상(Q : Quadrature-phase) 신호로 이루어지는 베이스 밴드(BB)의 신호를 주파수 변환하여 안테나(208)로부터 송출 가능한 고주파(RF) 신 호로 변환하고, 소정의 레벨까지 증폭해서, 안테나(208)로부터 공중에 방사한다.
베이스 밴드(BB) 신호가 인가되는 BB 단자가 I, Q 직교 변조기(MOD)(202)에 접속되어, I, Q 직교 변조기(202)가 베이스 밴드 신호를 800㎒ 또는 2㎓ 대역의 RF 신호로 변환한다. I, Q 직교 변조기(202)의 출력은 GCA 회로(이득 제어 증폭기)(203A~203C)에 접속되어, I, Q 직교 변조기(202)로부터 출력된 RF 신호가 증폭된다.
예를 들면, GCA 회로 1단을 사용함으로써 약 30㏈의 이득이 있다. 안테나(ANT)(208)로부터 신호를 방사하기 위해서는, 예를 들면, 약 80㏈의 이득이 필요하기 때문에, 3단의 GCA 회로(203A~203C)를 설치하고 있다.
GCA 회로(203C)의 증폭 출력은 SAW 필터(205)에 접속되어, 송신 신호를 SAW 필터(205)의 대역 통과 필터에 의해 주파수를 선택하여 불필요한 고조파를 제거해서, 희망하는 주파수 대역의 신호만을 출력한다.
SAW 필터(205)로부터 출력된 송신 신호는 전력 증폭기(206)에 의해 더 전력 증폭되고, 다음 단의 DUP(듀플렉서)(207)를 통해 안테나(208)에 공급되어, 공중에 방사된다.
예를 들면, CDMA 방식의 휴대 전화기의 경우, 베이스 밴드 신호 BB에 대한 이득 제어 범위는 약 80㏈ 이상 필요로 되고, 또한, 양호한 제어 직선성 및 온도 특성일 것이 요구된다.
이 때문에, 이득 제어 증폭기(GCA 회로)는 상술한 3단 이상으로 구성되지만, 통상적으로, I, Q 직교 변조기(202)에서는 주파수 변환된 신호를 이득 제어하지 않 는 것이 일반적이다. 즉, 이득 제어는, I, Q 직교 변조기(202)의 후단에 설치된 복수의 이득 제어 증폭기(203A~203C)에서 행해진다.
I, Q 직교 변조기(202)의 후단에 접속되어 있는 복수의 이득 제어 증폭기(203A~203C)로서는, 도 8에 도시하는 회로 구성이 이용되고 있다.
도 8은 복수의 이득 제어 증폭기(203A~203C) 중 하나의 회로 구성을 도시한다.
도 8에 도시한 이득 제어 증폭기(250)는 차동쌍형 증폭 회로로서 구성되어 있고, NPN 트랜지스터(251)의 에미터와 NPN 트랜지스터(252)의 에미터가 공통 접속되고, NPN 트랜지스터(251)의 콜렉터와 전원 라인 Vcc 사이에 부하 Z1C가 접속되고, NPN 트랜지스터(252)의 콜렉터는 전원 라인 Vcc에 접속되어 있다. NPN 트랜지스터(251, 252)의 공통 에미터에는, I, Q 직교 변조기(202)의 출력 신호가, 예를 들면, 전압-전류 변환 회로 등을 통하여 신호 전류 IO로서 공급되고, 또한, 양 트랜지스터의 베이스 사이에는 이득을 제어하기 위한 제어 전압 Vc가 공급된다.
제어 전압 Vc가 이득 제어 증폭기(250)의 이득을 제어하여, 신호 전류 IO를 제어한 이득으로 증폭시킨다. 증폭된 전압이 출력 신호 Vo로서 NPN 트랜지스터(252)의 콜렉터로부터 취출된다.
이득 제어 증폭기(203A~203C)의 회로 동작에 대하여 설명한다. 특히, 도 8에 도시한 GCA 회로(250)를 참조하여, 이득 제어 증폭기(203A~203C)의 온도 변동의 크기를 나타내기 위한 동작 설명을 행한다.
도 8에 도시한 GCA 회로(250)의 NPN 트랜지스터(251)의 콜렉터 출력 전압 Vo 는, 이하로 된다.
Figure 112006000472430-pat00001
이하의 관계식이 성립된다.
Figure 112006000472430-pat00002
Figure 112006000472430-pat00003
단, Vt; 서멀 전압
Figure 112006000472430-pat00004
수학식 2 및 수학식 3으로부터 하기의 수학식 5가 성립된다.
Figure 112006000472430-pat00005
수학식 5로부터 수학식 6이 얻어진다.
Figure 112006000472430-pat00006
수학식 6을 수학식 4에 대입해서 I1, I2를 구하면 하기의 수학식이 얻어진 다.
Figure 112006000472430-pat00007
Figure 112006000472430-pat00008
수학식 7을 수학식 1에 대입하면, 하기의 수학식이 얻어진다.
Figure 112006000472430-pat00009
이득 제어 증폭기(250)의 이득 특성을 검토하기 위해서, 가령 입력 전압 Vi=1, Z1=Io=1로 두면, 수학식 10으로 표현되는 이득 G로 된다.
Figure 112006000472430-pat00010
수학식 10에 대하여, 주위 온도를 변화시켜, 제어 전압 Vc와 이득의 관계를 그래프로 나타내면, 도 9와 같게 된다. 횡축에 제어 전압 Vc를 -0.2V부터 +0.2V까지의 범위를 0.1V 스텝의 눈금으로 나타내고, 종축에 이득을 10㏈ 스텝의 눈금으로, 0㏈ 내지 -90㏈의 범위를 나타내고 있다. 또한, 온도 조건을 27℃, -25℃, 85℃의 3 가지로 설정하였다.
제어 전압 Vc가 +0.2V 내지 +0.1V인 범위에서 변화된 경우, 온도 조건에 상관없이, 감쇠량은 거의 0㏈이고, 또한, 제어 전압 Vc가 0.1V 내지 0V인 범위에서도 감쇠 특성은 거의 동일하며, 0V에서 약 -6㏈이다. 제어 전압 Vc가 0V 이하로 되면 감쇠량의 온도 의존성이 나타난다. 제어 전압 Vc가 -0.1V일 때, 주위 온도 85℃에서 약 -27㏈, 27℃에서 약 -34㏈, -25℃에서 약 -41㏈로 되어 그 차는 최대로 10㏈ 이상으로 되어, 온도에 대한 변동이 크게 된다는 것을 보이고 있다.
제어 전압 Vc가 -0.2V로 되면, 각 감쇠량은 85℃에서 약 -54㏈, 27℃에서 약 -67㏈, -25℃에서 약 -82㏈로 되어 그 차는 최대로 25㏈ 이상으로 되어서, 온도에 대한 변동이 더욱 크다는 것을 보이고 있다.
이와 같이, 도 8에 도시한 GCA 회로(250)는 제어 직선성 및 온도 특성에 대하여 개선하여야 할 점이 있다.
도 7, 도 8, 도 9를 참조하여 설명한 변조 회로(201)에서의 복수의 이득 제어 증폭기(203A~203C)는 3단 구성으로 하고 있기 때문에, 소비 전류가 크게 되고, 또한, 3단 구성으로 하기 때문에, 소자 수가 증가하여, IC화하는 경우, 칩 면적이 크게 된다는 등의 문제점이 있다.
또한, GCA 회로를 도 8에 도시하는 회로 구성으로 하면, 제어 직선성과 온도 특성에 문제가 있다.
본 발명에 따르면, 국부 발진기와 믹서를 구비하고, 제1 주파수를 갖는 신호와 상기 국부 발진기로부터의 국부 발진 신호를 상기 믹서에 의해 승산하여 상기 제1 주파수의 신호의 주파수를 제2 주파수로 변환해서 전류 형식의 주파수 변환 신호를 출력하는 주파수 변환 회로와, 상기 주파수 변환 회로로부터의 전류 형식의 주파수 변환 신호를 제1 제어 전압에 따른 제1 이득으로 증폭하여 전류 형식의 증폭 신호를 출력하는 제1 이득 제어 회로를 구비하는 변조부와,
상기 제1 이득 제어 회로의 후단에 접속되고, 상기 제1 이득 제어 회로로부터 출력된 전류 형식의 증폭 신호를 제2 제어 전압에 따른 제2 이득으로 증폭하여 증폭 신호를 출력하는 적어도 하나의 이득 제어 회로를 구비하는 제2 이득 제어 회로를 포함하는 신호 처리 회로가 제공된다.
본 발명에 따르면, 상기 신호 처리 회로를, 안테나에 접속되는 송신 회로 또는 수신 회로로서 구비하는 통신 장치가 더 제공된다.
<실시예>
기본 회로 구성
도 1은 본 발명의 신호 처리 회로의 일례로서의 변조기(변조 회로)의 실시예의, 베이스 밴드(BB) 신호를 변조하고 증폭하는 이득 제어 변조 회로(이득 제어 변조기)의 기본 구성도이다.
도 1에 도시하는 이득 제어 변조 회로(GCA)(10)는, 도 7에 도해한 통신 장치(200) 내의 변조 회로(201)에 대응하고 있다.
본 발명의 실시예로서 후술하는, 도 1에 도해한 GCA(10)를 도 7의 통신 장치(200)의 변조 회로(201) 대신에 이용하여, SAW 필터(205), 전력 증폭기(206), 듀플렉서(207)와 조합해서, 안테나(208)로부터 송신 신호를 송출하는 통신 장치(200)로 서 구성할 수 있는 것은 물론이다.
이하, 우선, 이득 제어 변조 회로(GCA)(10)에 대하여 설명한다.
V-I 변환부(10A)는, 베이스 밴드의 동상(I : in-phase) 성분 신호 BB-I가 인가되는 제1 전압·전류(V-I) 변환기(13)와, 베이스 밴드의 직교 위상(Q : Qudrature-phase) 성분 신호 BB-Q가 인가되는 제2 전압·전류(V-I) 변환기(14)를 갖는다.
V-I 변환기(13)는 전압 신호인 BB 신호의 I 성분 신호를 베이스 밴드의 전류 신호로 변환한다. 또한, V-I 변환기(13)는 전압 신호인 BB 신호의 I 성분 신호를 베이스 밴드의 전류 신호로 변환함과 함께, 소정의 증폭율로 증폭해서, 전류 신호를 출력하는 것도 가능하다.
V-I 변환기(14)는 V-I 변환기(13)와 동일한 회로 구성을 하고 있고, 전압 신호인 BB 신호의 Q 성분 신호를 베이스 밴드의 전류 신호로 변환한다. 또한, V-I 변환기(14)도, V-I 변환기(13)와 마찬가지로, 전압 신호인 BB 신호의 Q 성분 신호를 베이스 밴드 전류 신호로 변환함과 함께, 소정의 증폭율로 증폭해서, 전류 신호를 출력하는 것도 가능하다.
변조부(MOD)(10B)는, 제1 신호 혼합기(믹서)(15)와, 제2 믹서(16)와, 고주파(RF) 신호 합성기(17)와, 전압 제어형 발진기(VCO : Voltage Controlled 0scillator)(21)와, 주파수 분주기(Frequency Divider)(22)와, 이득 제어형 증폭기(GCA)(18)를 갖는다.
GCA(18)는 변조부(MOD)(10B)에 배설되어 있는데, RF-AGC 처리부(10C)의 제1 단째의 증폭 회로로서도 기능한다.
VCO(21)와 주파수 분주기(22)가 결합하여 국부 발진 회로(Local Oscillator)로서 기능한다. VCO(21)는, 인가된 전압에 따른 발진 주파수의 신호를 출력하는 발진 회로로서 기능한다. 주파수 분주기(22)는, VCO(21)로부터 출력된 신호의 주파수를 소정의 분주 비율로 분주하고, 분주된 주파수의 동상(I) 성분 국부 발진 신호 ILO-I와, I 성분 국부 발진 신호 ILO-I와 동일한 주파수이고 위상이 90도 어긋난(위상 시프트된) 직교 위상(Q) 성분 국부 발진 신호 ILO-Q를 출력한다. VCO(21)와 주파수 분주기(22)로 구성되는 국부 발진기는, 제1 믹서(15) 및 제2 믹서(16)에서 V-I 변환기(13) 및 V-I 변환기(14)로부터 출력된 I 성분 및 Q 성분의 BB 전류 신호를 소정의 송신 주파수로 변환하는 주파수를 갖는 신호를 출력한다.
제1 믹서(15)는, V-I 변환기(13)로부터 출력된 전류 형식의 I 성분 BB 신호 S13과, 주파수 분주기(22)로부터 출력된 I 성분 국부 발진 신호 ILO-I를 승산하여, 송신 주파수의 고주파(RF) I 성분 신호 S15로 변환한다. 마찬가지로, 제2 믹서(16)는, V-I 변환기(14)로부터 출력된 전류 형식의 Q 성분 BB 신호 S14와, 주파수 분주기(22)로부터 출력된 Q 성분 국부 발진 신호 ILO-Q를 승산하여, 송신 주파수의 고주파(RF) Q 성분 신호 S16으로 변환한다. 즉, 제1 믹서(15) 및 제2 믹서(16)는 각각 BB 신호를 RF 신호로 변환하는 주파수 변환 회로이다.
주파수 변환의 내용은 수학식을 이용하여 후술한다.
또한, 제1 믹서(15) 및 제2 믹서(16)가 차동형인 경우에는, I 성분 국부 발진 신호 ILO-I는 플러스의 I 성분 국부 발진 신호 +ILO-I와 마이너스의 I 성분 국 부 발진 신호인 -ILO-I : Q 성분 국부 발진 신호 ILO-Q는 플러스의 Q 성분 국부 발진 신호 +ILO-Q와 마이너스의 Q 성분 국부 발진 신호 -ILO-Q의 신호로서 생성된다.
발명이 속하는 기술분야 및 그 분야의 종래기술에서 상술한 바와 같이, 통상적으로, 제1 믹서(15) 및 제2 믹서(16)로부터 출력되는 신호의 형식은 전압이지만, 본 실시예에서는, 전류 형식의 RF-I 성분 신호 S15와 전류 형식의 RF-Q 성분 신호 S16으로 하고 있다.
RF 신호 합성기(17)는 전류 형식의 RF-I 성분 신호 S15와 전류 형식의 RF-Q 성분 신호 S16을 합성하고, 합성한 전류 형식의 RF 신호 S17을 GCA(18)에 인가한다.
GCA(18)는 변조부(MOD)(10B)의 일부에 배설되어 있는데, RF-AGC 처리부(10C)에서의 제1단째의 이득 제어형 증폭 회로로서도 기능하고 있어, 제어 전압 Vc에 의해 그 이득이 제어되어, RF 신호 합성기(17)로부터 출력된 전류 형식의 RF 신호 S17의 진폭을, 제어 전압 Vc에 기초하여 제어된 이득으로 증폭한다.
RF-AGC 처리부(10C)는 제1 이득 제어형 증폭기(GCA)(19)와 제2 GCA(20)를 갖는다.
도 8에 도해한 변조기(201) 내의 이득 제어 증폭기는 3단의 GCA(203A~203C)이었지만, 본 실시예에서는, 제1단째의 GCA가 MOD(10B) 내에 GCA(18)로서 배치되어 있기 때문에, RF-AGC 처리부(10C) 내에는 2개의 GCA(19, 20)만 설치되어 있다. 또한, 본 실시예에서도, GCA(18), GCA(19, 20) 각각의 이득을, 도 8을 참조하여 예시한 이득과 마찬가지로, 예를 들면, 약 30㏈로 하고 있다.
이와 같이, 본 실시예에서는, 하기의 구성을 특징으로 하고 있다.
(1) 도 8에 도해한 변조기(201)의 회로 구성을, 변조부(MOD)(10B)로서, 제1 주파수 변환 회로(VCO(21), 주파수 분주기(22) 및 제1 믹서(15))와, 제2 주파수 변환 회로(VCO(21), 주파수 분주기(22), 제2 믹서(16))와, RF 신호 합성기(17)로 이루어지는 변조 회로에, 3단의 이득 제어형 증폭기의 제1단째의 GCA(18)를 조합한 구성
(2) 또한, RF 신호 합성기(17)로부터 전류 형식의 RF 신호 S17을 GCA(18)에 출력하고, GCA(18)에서 증폭한 신호를 전류 형식으로 제1 이득 제어형 증폭기(GCA)(19)에 인가하고 있다.
변조부(MOD)(10B)를 상술한 구성으로 함으로써, 하기의 효과가 얻어진다.
(1) MOD(10B)로부터의 출력 신호로서, RF 전류로부터 RF 전압으로 변환하는 I-V 변환 회로 또는 전압 레벨 시프트를 행하는 에미터 폴로어 회로 등이 불필요하게 된다. 그 결과, MOD(10B)에서의 소비 전류를 삭감할 수 있다. 또한, MOD(10B)를 구성하는 반도체 칩의 면적을 축소할 수 있다. 또한, MOD(10B) 내의 레이아웃이 용이하게 되었다.
(2) MOD(10B) 내의 신호가 RF 전류 신호이고, RF 전류 신호를 GCA(18)에 인가하도록 하였기 때문에, MOD(10B) 내 및 RF 신호 합성기(17)로부터 GCA(18)에 이르는 신호 경로에서의 정전 용량에 기인하는 신호 열화 등의 문제의 발생을 회피할 수 있어, 주파수 특성도 개선할 수 있다.
(3) GCA(18)로부터 제1 GCA(19)에 출력되는 신호의 형식도 전류이고, 물론, 제1 GCA(19)로부터 제2 GCA(20)에 출력되는 신호의 형식도 전류이다. 그 결과, GCA(18), 제1 GCA(19), 제2 GCA(20)를 조합시킨 통합된 이득 제어형 증폭 회로로서, 직선성과 온도 특성이 향상된다.
제1 실시예
도 2는 도 1에 도시한 이득 제어 변조 회로(GCA)(10)에서의 전압·전류(V-I) 변환부(10A)와, 변조부(MOD)(10B)의 제1 실시예로서의 회로예를 도시하는 도면이다.
전압·전류(V-I) 변환부(10A)의 회로 구성
V-I 변환기(13)
전압 형식의 베이스 밴드의 I 성분 신호 BB-I를 전류 형식의 I 성분 BB 신호 S13으로 변환하는 V-I 변환기(13)는, 2개의 NPN 트랜지스터(51, 52)와, 제1 정전류원 I10에 의해, 차동 증폭 회로로서 구성되어 있다. NPN 트랜지스터(51)의 에미터와 NPN 트랜지스터(52)의 에미터가 노드 N1에서 공통 접속되고, 노드 N1은 정전류원 I10을 통하여 제2 기준 전위로서의 그라운드(대지 전위 부분)에 접속되어 있다. NPN 트랜지스터(51)와 NPN 트랜지스터(52)의 베이스 사이에 전압 형식의 베이스 밴드의 I 성분 신호 BB-I가 공급되고 있다. NPN 트랜지스터(51)와 NPN 트랜지스터(52)의 각 콜렉터는 전류 형식의 차동 신호 +BB-I와 -BB-I로 이루어지는 I 성분 BB 신호 S13을 출력하는 단자로서, 제1 믹서(15)를 구성하는 트랜지스터(55, 56)의 에미터의 공통 접속점(노드) N11과 트랜지스터(57, 58)의 에미터의 공통 접속점(노드) N12에 접속되어 있다.
V-I 변환기(14)
전압 형식의 베이스 밴드 신호의 Q 성분 신호 BB-Q를 전류 형식의 Q 성분 BB 신호 S14로 변환하는 V-I 변환기(14)는 V-I 변환기(13)와 마찬가지의 회로 구성을 하고 있다. 즉, V-I 변환기(14)도, 2개의 NPN 트랜지스터(53, 54)와, 제2 정전류원 I11에 의해, 차동 증폭 회로로서 구성되어 있다. NPN 트랜지스터(53)의 에미터와 NPN 트랜지스터(54)의 에미터가 노드 N2에서 공통 접속되고, 노드 N2는 정전류원 I11을 통하여 그라운드에 접속되어 있다. NPN 트랜지스터(53)와 NPN 트랜지스터(54)의 베이스 사이에 전압 형식의 베이스 밴드의 Q 성분 신호 BB-Q가 공급되고 있다. NPN 트랜지스터(53)와 NPN 트랜지스터(54)의 각 콜렉터는 전류 형식의 차동 신호 +BB-Q와 -BB-Q로 이루어지는 Q 성분 BB 신호 S14를 출력하는 단자로서, 제2 믹서(16)를 구성하는 트랜지스터(59, 60)의 에미터의 공통 접속점(노드) N21과, 트랜지스터(61, 62)의 에미터의 공통 접속점(노드) N22에 접속되어 있다.
V-I 변환기(13) 및 V-I 변환기(14)는 차동 증폭기로 구성되어 있고, 전압 증폭형 회로 구성에 대하여 예시하고 있지만, 이 회로 구성에 한정되지 않고, 전류 증폭형 증폭기 등이어도 된다. 그 실시예에 대해서는 후술한다.
변조부(MOD)(10B)의 회로 구성
제1 믹서(15)
V-I 변환기(13)로부터 출력된 전류 형식의 차동 신호 +BB-I와 -BB-I로 이루어지는 I 성분 BB 신호 S13을 전류 형식의 RF-I 성분 신호 S15로 변환하는 제1 믹서(15)는, NPN 트랜지스터(55)와 NPN 트랜지스터(56), 및 NPN 트랜지스터(57)와 NPN 트랜지스터(58)를 갖는다. 제1 믹서(15)는 길버트형 승산기로서 구성되어 있다.
트랜지스터(55)의 에미터는 트랜지스터(56)의 에미터와 노드 N11에서 공통 접속되고, 노드 N11이 V-I 변환기(13)를 구성하는 트랜지스터(51)의 콜렉터에 접속되어, 차동 신호 +BB-I가 입력된다. 트랜지스터(57)의 에미터는 트랜지스터(58)의 에미터와 노드 N12에서 공통 접속되고, 노드 N12가 V-I 변환기(13)를 구성하는 트랜지스터(52)의 콜렉터에 접속되어, 차동 신호 -BB-I가 입력되고 있다. 트랜지스터(55)의 베이스는 노드 N14에서 트랜지스터(58)의 베이스에 접속되어, 노드 N14에는 플러스의 I 성분 국부 발진 신호 +ILO-I가 공급된다. 트랜지스터(56)의 베이스는 노드 N13에서 트랜지스터(57)의 베이스에 접속되어 있어, 노드 N13에 마이너스의 I 성분 국부 발진 신호 -ILO-I가 공급된다.
트랜지스터(56)의 콜렉터가 노드 N16에서 트랜지스터(58)의 콜렉터에 접속되어 있고, 트랜지스터(57)의 콜렉터가 노드 N15에서 트랜지스터(55)의 콜렉터에 접속되어 있다. 노드 N15로부터 플러스의 믹서 출력 +Imix_I가 출력되고, 노드 N16으로부터 마이너스의 믹서 출력 -Imix_I가 출력된다. 플러스의 믹서 출력 +Imix_I와 마이너스의 믹서 출력 -Imix_I가 전류 형식의 RF-I 성분 신호 S15를 구성하고 있다.
제2 믹서(16)
전류 형식의 차동 신호 +BB-Q와 -BB-Q로 이루어지는 Q 성분 BB 신호 S14를 전류 형식의 RF-Q 성분 신호 S16으로 변환하는 제2 믹서(16)는, NPN 트랜지스터 (59)와 NPN 트랜지스터(60), 및 NPN 트랜지스터(61)와 NPN 트랜지스터(62)를 갖는다. 제2 믹서(16)도 길버트형 승산기로서 구성되어 있다.
트랜지스터(59)의 에미터는 노드 N21에서 트랜지스터(60)의 에미터와 공통 접속되고, 노드 N21이 V-I 변환기(14)를 구성하는 트랜지스터(53)의 콜렉터에 접속되어, 신호 +BB-Q가 입력된다. 트랜지스터(61)의 에미터는 노드 N22에서 트랜지스터(62)의 에미터와 공통 접속되고, 노드 N22가 V-I 변환기(14)를 구성하는 트랜지스터(54)의 콜렉터에 접속되어, 신호 -BB-Q가 입력된다. 트랜지스터(59)의 베이스는 노드 N24에서 트랜지스터(62)의 베이스에 접속되고, 노드 N24에는 플러스의 Q 성분 국부 발진 신호 +ILO-Q가 공급된다. 트랜지스터(60)의 베이스는 노드 N23에서 트랜지스터(61)의 베이스에 접속되어 있고, 노드 N23에 마이너스의 Q 성분 국부 발진 신호 -ILO-Q가 공급된다.
트랜지스터(60)의 콜렉터가 노드 N26에서 트랜지스터(62)의 콜렉터에 접속되어 있고, 트랜지스터(61)의 콜렉터가 노드 N25에서 트랜지스터(59)의 콜렉터에 접속되어 있다.
노드 N25로부터 플러스의 믹서 출력 +Imix_Q가 출력되고, 노드 N26으로부터 마이너스의 믹서 출력 -Imix_Q가 출력된다. 플러스의 믹서 출력 +Imix_Q와 마이너스의 믹서 출력 -Imix_Q가 전류 형식의 RF-Q 성분 신호 S16을 구성하고 있다.
RF 신호 합성기(17)
제1 믹서(15) 및 제2 믹서(16)는 오픈 콜렉터의 회로 구성으로 되어 있기 때문에, 각 콜렉터를 접속함으로써 RF 신호 합성기(17)를 구성할 수 있다.
즉, RF 신호 합성기(17)는 노드 N17a와 노드 N17b로서 구성되어 있다.
노드 N17a는 노드 N15와 노드 N25에 접속되어 있어서, 전류 신호 +Imix_I와 +Imix_Q가 전류 합성되어(가산되어), 전류 형식의 RF 신호 S17의 일부를 구성하는 플러스의 RF 변조 신호 +Imod가 출력된다.
노드 N17b는 노드 N16과 노드 N26에 접속되어 있어서, 전류 신호 -Imix_I와 -Imix_Q가 전류 합성되어, 전류 형식의 RF 신호 S17의 일부를 구성하는 마이너스의 RF 변조 신호 -Imod가 출력된다.
이득 제어 증폭기(GCA)(18)
본 실시예에서, 변조부(MOD)(10B)의 일부로서 구성되어 있는 GCA(18)는, 예를 들면, 2개의 차동형 증폭기(18A, 18B)로서 구성되어 있다.
제1 차동형 증폭기(18A)는 2개의 NPN 트랜지스터(65, 66)와 부하 Z1을 갖는다. 제2 차동형 증폭기(18B)는 2개의 NPN 트랜지스터(67, 68)와 부하 Z1을 갖는다.
트랜지스터(65, 66)의 에미터가 노드 N31에서 공통 접속되고, 노드 N31이 RF 신호 합성기(17)의 노드 N17a에 접속되어 있어, 노드 N17a로부터 플러스의 RF 변조 신호 +Imod가 입력된다.
트랜지스터(67, 68)의 에미터가 노드 N35에서 공통 접속되고, 노드 N35가 RF 신호 합성기(17)의 노드 N17b에 접속되어 있어, 노드 N17b로부터 마이너스의 RF 변조 신호 -Imod가 입력된다.
트랜지스터(65)의 베이스와 트랜지스터(68)의 베이스가 노드 N32에서 공통 접속되고, 트랜지스터(66)의 베이스와 트랜지스터(67)의 베이스가 노드 N34에서 공통 접속되어 있다. 노드 N32와 노드 N34 사이에, GCA(18)의 이득을 제어하는 차동 제어 전압 +Vc와 -Vc가 입력된다.
트랜지스터(65)의 콜렉터와 전원 Vcc를 공급하는 전원 라인(100) 사이에 부하 Z1이 접속되어 있다. 마찬가지로, 트랜지스터(68)의 콜렉터와 제1 기준 전원 Vcc를 공급하는 전원 라인(100) 사이에 부하 Z1이 접속되어 있다.
트랜지스터(66)의 콜렉터와 트랜지스터(67)의 콜렉터는, 직접, 전원 라인(100)에 접속되어 있다.
트랜지스터(65)의 콜렉터와 부하 Z1(71)이 접속된 노드 N33으로부터 플러스의 증폭 신호 +S18이 출력되고, 트랜지스터(68)의 콜렉터와 부하 Z1(72)이 접속된 노드 N36으로부터 마이너스의 증폭 신호 -S18이 출력된다. 증폭 신호 S18은 이들 차동 증폭 신호 +S18, -S18로 이루어진다.
이상과 같이, V-I 변환기(13) 및 V-I 변환기(14), 제1 믹서(15) 및 제2 믹서(16), 및 GCA(18)는, 제1 기준 전위로서의 전원 Vcc를 공급하는 전원 라인(100)과, 제2 기준 전위로서의 그라운드(대지) 사이에 접속되어 있다.
전압·전류(V-I) 변환부(10A)와 변조부(MOD)(10B)의 동작
V-I 변환기(13), 제1 믹서(15)의 동작에 대하여 설명한다.
V-1 변환기(13)의 트랜지스터(51, 52)의 양 베이스 사이에, 전압 형식의 베이스 밴드의 I 성분 신호 BB-I가 공급되면, 트랜지스터(51, 52)와 정전류원 I10으로 구성되는 차동 증폭 회로에 의해, 신호 BB-I가 증폭되고, 트랜지스터(51, 52)의 각각의 콜렉터로부터, 전류 형식의 차동 베이스 밴드 신호 +I_BBI와 -I_BBI가 출력된다. 차동 베이스 밴드 신호 +I_BBI와 -I_BBI가, 도 2에 도시한 I 성분 BB 신호 S13을 구성하고 있다. 이상과 같이, 전압 형식의 베이스 밴드의 동상 I 성분 신호 BB-I가 전류로 변환되고, 또한, 트랜지스터(51, 52)로 구성되는 차동 증폭 회로의 증폭도에 따라 증폭된다(또한, 증폭도=1도 포함함).
플러스의 +I-BBI 신호는, 제1 믹서(15)를 구성하는 트랜지스터(55, 56)의 공통 에미터 부분(노드 N11)에 공급된다. -I_BBI 신호는, 제1 믹서(15)를 구성하는 트랜지스터(57, 58)의 공통 에미터(노드 N12)에 공급된다.
제1 믹서(15)에서, 트랜지스터(55, 58)의 베이스가 공통 접속된 노드 N14에는, 플러스의 I 성분 차동 국부 발진 신호 +ILO-I가 인가되고, 트랜지스터(56, 57)의 베이스가 공통 접속된 노드 N13에는, 마이너스의 I 성분 차동 국부 발진 신호 -ILO-I가 인가되어 있다.
제1 믹서(15), 제2 믹서(16)의 동작을 설명한다.
신호 성분을 하기와 같이 설정한다.
전류 변환 후의 BB 신호 성분;
동상 성분 I_BBI=cosωb,
직교 위상 성분 I_BBQ=sinωb
국부 발진 신호 성분(LO 성분);
동상 성분 I_LOI=cosωlo,
직교 위상 성분 I_LOQ=sinωlo
믹서(15, 16)에서 생성되는 전류 Imix_I, Imix_Q는 각각 하기 수학식으로 표현되게 된다.
Figure 112006000472430-pat00011
Figure 112006000472430-pat00012
트랜지스터(55)와 트랜지스터(57)의 콜렉터 출력을 가산하여 변조 신호 +Imix_I를 출력한다. 마찬가지로, 트랜지스터(56)와 트랜지스터(58)의 콜렉터 출력을 가산하여 변조 신호 -Imix_I를 출력한다.
믹서 출력 전류 Imod는 수학식 11 및 수학식 12로부터 하기 수학식으로 표현되게 된다.
Figure 112006000472430-pat00013
수학식 13으로부터 자명한 바와 같이, 이미지 신호 성분 (cos(ωlo-ωb))는 제거된다. 이 이미지 성분이 제거된 변조파(신호)가, 믹서(15, 16)의 출력부에 종속 접속된 GCA(18)에 공급되어, 증폭된다.
V-I 변환기(14)와 제2 믹서(16)의 동작도 상술한 바와 마찬가지이다.
V-I 변환기(14)에서도, V-I 변환기(13)와 마찬가지로, 트랜지스터(53, 54)의 양 베이스 사이에, 전압 형식의 베이스 밴드의 Q 성분 신호 BB-Q가 공급되면, 신호 BB-Q가 증폭되고, 트랜지스터(53, 54)의 각각의 콜렉터로부터, 전류 형식의 차동 베이스 밴드 신호 +I-BBQ와 -I-BBQ가 출력된다. 차동 베이스 밴드 신호 +I-BBQ와 -I-BBQ가, 도 2에 도시한 Q 성분 BB 신호 S14를 구성하고 있다. 이상과 같이, 전압 형식의 베이스 밴드의 Q 성분 신호 BB-Q가 전류로 변환되고, 또한, 트랜지스터(53, 54)로 구성되는 차동 증폭 회로의 증폭도에 따라 증폭된다(또한, 증폭도=1도 포함함).
Q 신호의 변조에 대해서도 I 신호의 변조와 마찬가지로 행해진다.
트랜지스터(53, 54)의 양 베이스 사이에 VQ(Q) 신호가 공급되어, 증폭되고, 각각의 콜렉터로부터 +I_BBQ와 -I_BBQ의 전류 신호가 출력된다. +I_BBQ 신호는, 믹서(16)를 구성하는 트랜지스터(59, 60)의 공통 에미터에 공급된다. -I_BBQ 신호는, 믹서(16)를 구성하는 트랜지스터(61, 62)의 공통 에미터에 공급되고, 트랜지스터(59, 62)의 베이스에는 발진 신호 +LO_Q가, 또한, 트랜지스터(60, 61)의 베이스에는 -LO_Q가 각각 공급된다.
트랜지스터(59)와 트랜지스터(61)의 콜렉터 출력을 가산하여 변조 신호 +Imix_Q를 출력한다. 마찬가지로, 트랜지스터(60)와 트랜지스터(62)의 콜렉터 출력을 가산하여 변조 신호 -Imix_Q를 출력한다.
RF 신호 합성기(17)에서의 노드 N17a에서, 변조 신호 +Imix_I와 +Imix_Q가 가산되어 +Imod의 RF 변조 신호가 얻어진다. 노드 N17b에서, 변조 신호 -Imix_I와 -Imix_Q가 가산되어 -Imod의 RF 변조 신호가 얻어진다.
RF 신호 합성기(17)에서 얻어진 변조 신호 +Imod, -Imod를 GCA 회로(18)에 공급한다.
GCA 회로(18)에서, 차동 제어 전압 +Vc, -Vc를 변화시켜 GCA(18)의 이득을 변화시켜서, 트랜지스터(65)의 콜렉터, 트랜지스터(68)의 콜렉터로부터 이득 제어된 RF 신호를 취출한다.
GCA(18)는, 도 3 및 도 5를 참조하여 후술하는 바와 같이, 다른 실시예의 회로 구성을 취하는 것도 가능하다.
상술한 바와 같이, GCA(18)를 변조부(MOD)(10B)의 일부로서 조합함으로써, GCA(18)로부터의 전류 형식의 증폭 신호 S18을 전압으로 변환할 필요없이, RF-AGC 처리부(10C)에서의 제1 GCA(19)에 전류 신호로서 입력하는 것이 가능하다. 그 결과, 전압의 증폭 신호 S18을 전류로 변환하는 I-V 변환 회로나, 전압 레벨 시프트를 행하는 에미터 폴로어 회로 등이 불필요하게 된다. 그 결과, 소비 전류를 삭감할 수 있을 뿐만 아니라, 반도체 칩 면적을 축소시킬 수 있다. 또한, 변조부(MOD)(10B)로부터 RF-AGC 처리부(10C)에의 레이 아웃도 용이하게 된다.
또한, GCA(18)로부터 제1 GCA(19)에의 증폭 신호 S18이 전류이어서, GCA(18)와 제1 GCA(19) 사이의 배선 용량에 기인하는 신호 열화의 문제를 회피할 수 있어, 주파수 특성도 개선시킬 수 있다.
도 2에 도해한 이득 제어 변조 회로(GCA)(10)에서, 베이스 밴드의 전압 신호를 전류 신호로 변환하는 V-I 변환기(13), V-I 변환기(14)를 구성하는 트랜지스터로서, 바이폴라 트랜지스터를 이용한 2개의 차동 증폭기로 구성한 예를 설명하였다. 그러나, 베이스 밴드의 신호를 처리하는 V-I 변환기(13), V-I 변환기(14)로서 는, 바이폴라 트랜지스터를 이용하는 것 외에도, 예를 들면, 도 4에 도시하는, MOS 트랜지스터 등으로 구성한 VI 변환 회로를 이용하여 구성하는 것도 가능하다.
이와 같이, V-I 변환기(13), V-I 변환기(14)는, 바이폴라 트랜지스터, MOS 트랜지스터, 그 밖의 베이스 밴드 신호 처리에 적합한 트랜지스터를 이용하는 것이 가능하다.
제2 실시예
도 3은 도 1에 도시한 이득 제어 변조 회로(GCA)(10)에서의 전압·전류(V-I) 변환부(10A)와 변조부(MOD)(10B)의 제2 실시예로서의 회로예를 도시하는 도면이다.
도 3의 회로에서, 제1 믹서(15), 제2 믹서(16), RF 신호 합성기(17)는 도 2를 참조하여 설명한 회로와 동일하다. 따라서, 제1 믹서(15), 제2 믹서(16), RF 신호 합성기(17)의 상세한 설명은 할애한다.
도 3의 회로에서, V-I 변환기(13A)와 V-I 변환기(14A)를 갖는 전압·전류(V-I) 변환부(10AA)와, 제1 차동형 증폭기(18A1)와 제2 차동형 증폭기(18B1)를 갖는 이득 제어 변조 회로(GCA)(18AA)의 회로 구성이, 도 2에 도해한 회로 구성과 다르다.
도 3에서, 도 2에 도시한 전압·전류(V-I) 변환부(10A)에 대응하는 전압·전류(V-I) 변환부(10AA)는, V-I 변환기(13A)와 V-I 변환기(14A)를 갖는다.
도 4는 도 3에 도시한 V-I 변환기(13A)와 V-I 변환기(14A)의 회로 구성을, 대표로, V-I 변환기(120)로서 예시한 도면이다.
V-I 변환기(120)는 2개의 VI 변환 회로로 구성되어 있고, PMOS 트랜지스터 (125)와 PMOS 트랜지스터(126)로 차동 증폭기를 구성하며, 전류 변환 출력 신호는 NMOS 트랜지스터(121, 122)로 구성되는 제1 커런트 미러 회로, 및 NMOS 트랜지스터(123, 124)로 구성되는 제2 커런트 미러 회로로부터 출력되는 회로 구성으로 하고 있다.
플러스의 베이스 밴드 신호에 대응하는 신호 +Vin이 입력되는 신호 경로에서, 기준 전원 Vcc의 급전 라인(100)에 정전류원 I120의 한 쪽 단자가 접속되고, 정전류원 I120의 다른 쪽 단자는 트랜지스터(125)의 소스와, 연산 증폭기(127)의 반전 입력 단자(-)와 저항(129)의 한 쪽 단자에 접속되어 있다. 연산 증폭기(127)의 비반전 입력 단자(+)에 입력 신호 +Vin이 공급된다. 연산 증폭기(127)의 출력 신호는 트랜지스터(125)의 게이트에 접속되어 있다. 트랜지스터(125)의 드레인은 소스가 접지되어 있는 트랜지스터(121)의 드레인과 게이트에 접속되어 있다.
NMOS 트랜지스터(121)의 게이트는, 커런트 미러 회로를 구성하는 소스 접지형 NMOS 트랜지스터(122)의 게이트에 접속되어, 트랜지스터(122)의 드레인으로부터 전류로 변환된 신호가 출력된다. 커런트 미러 회로를 구성하는 트랜지스터(121)와 트랜지스터(122)의 면적비(게이트 폭의 비)를 1 : m으로 설정하여, 트랜지스터(121)에 흐르는 전류의 m배의 전류를 트랜지스터(122)의 드레인으로부터 출력하도록 하고 있다.
마이너스의 베이스 밴드 신호에 대응하는 신호 -Vin이 입력되는 신호 경로에서, 기준 전원 Vcc의 급전 라인(100)에 정전류원 I121의 한 쪽 단자가 접속되고, 정전류원 I121의 다른 쪽 단자는 PMOS 트랜지스터(126)의 소스와, 연산 증폭기 (128)의 반전 입력 단자(-)와 저항(129)의 다른 쪽 단자에 접속되어 있다. 연산 증폭기(128)의 비반전 입력 단자(+)에 입력 신호 -Vin이 공급된다. 연산 증폭기(128)의 출력 단자는 트랜지스터(126)의 게이트에 접속되어 있다. 트랜지스터(126)의 드레인은 소스 접지의 트랜지스터(123)의 드레인과 게이트에 접속된다. 트랜지스터(123)의 게이트는, 커런트 미러 회로를 구성하는 소스 접지 트랜지스터(124)의 게이트에 접속되어, 트랜지스터(124)의 드레인으로부터 전류로 변환된 신호가 출력된다. 커런트 미러 회로를 구성하는 트랜지스터(123)와 트랜지스터(124)의 면적비(게이트 폭의 비)를 1 : m으로 설정하여, 트랜지스터(123)에 흐르는 전류의 m배의 전류를 트랜지스터(124)의 드레인으로부터 출력하도록 하고 있다.
VI 변환 회로(120)의 동작에 대하여 설명한다.
입력 전압 신호 +Vin이 연산 증폭기(127)의 입력부에서 노드(단자) A에서의 전압과 비교되고, 그 차전압이 트랜지스터(126)와 차동 증폭기를 구성하는 트랜지스터(125)의 게이트에 공급되어 전류를 증감해서 소스 전압의 노드 A의 전압이 입력 전압 신호 Vin과 동일하게 되도록 귀환이 걸린다. 마찬가지로, 입력 전압 신호 -Vin이 연산 증폭기(128)의 입력부에서 노드(단자) B에서의 전압과 비교되고, 그 차전압이 트랜지스터(126)의 게이트에 공급되어 전류를 증감해서 노드 B에서의 전압이 입력 전압 신호 -Vin과 동일하게 되도록 귀환이 걸린다. 그리고, 차동 입력 전압(+Vin, -Vin)이 레벨 시프트되어 연산 증폭기(127, 128)의 노드 A, B에 각각 출력된다.
그 결과, 노드 A와 B 사이에 발생한 전압차를 저항(129)에 의해 전류로 변환 한다. 이 전류, 즉 신호 전류(교류)가 트랜지스터(126), 트랜지스터(123), 그라운드, 트랜지스터(121), 트랜지스터(125), 그리고 저항(129)으로 흐른다.
트랜지스터(121)와 트랜지스터(122)는 커런트 미러 회로를 구성하고 있기 때문에, 트랜지스터(121)에 흐르는 전류를 m배한 전류가 트랜지스터(122)의 드레인으로부터 흐른다. 마찬가지로, 트랜지스터(123)에 흐르는 전류를 m배한 전류가 트랜지스터(124)의 드레인으로부터 흐른다.
도 4에 도시한 입력 신호 Vin을 도 3에 도시한 베이스 밴드의 I 성분 신호 BB-I라고 하면, V-I 변환기(120)를 V-I 변환기(13A)로서 사용할 수 있다. 마찬가지로, 입력 신호 Vin을 베이스 밴드의 Q 성분 신호 BB-Q라고 하면, V-I 변환기(120)를 V-I 변환기(14A)로서 사용할 수 있다.
도 3의 V-I 변환기(13A)에서, 전압 신호 Vin(VI)가 입력되고, 그 결과, 트랜지스터(122)의 드레인으로부터 출력된 전류 변환 신호(-I_BBI)는 제1 믹서(15)의 노드 N11에 공급된다. 또한, 트랜지스터(124)의 드레인으로부터 출력된 전류 변환 신호(+I_BBI)는 제1 믹서(15)의 노드 N12에 공급된다.
마찬가지로, V-I 변환기(14A)에서, 전압 신호 Vin(VQ)가 공급되면, 전류로 변환된 신호가 제2 믹서(16)의 노드 N21, 노드 N22에 공급된다.
도 4에 도시하는 VI 변환 회로(120)를 이용한 경우, 전류 변환 신호의 출력 트랜지스터인 NMOS 트랜지스터(122, 124)의 각 드레인은 직접, 각각, 믹서(15, 16)를 구성하는, NPN 트랜지스터(55, 56)의 에미터 접속점, NPN 트랜지스터(56, 58)의 에미터 접속점, NPN 트랜지스터(59, 60)의 에미터 접속점, NPN 트랜지스터(61, 62) 의 에미터 접속점에 접속되어 있다.
V-I 변환부(10AA), 믹서(15, 16), 이득 제어 변조 회로(GCA)(18AA)로 이루어지는 회로를, 제1 기준 전원 Vcc의 급전 라인(100)과 제2 기준 전위인 그라운드(GND) 사이에 접속할 때, VI 변환 회로(120)에는 NMOS 트랜지스터(122, 124)의 드레인·소스 간 전압 VDS만 필요하고, 그 전압은 작게 할 수 있으며, 그 이외의 전압(Vcc-VDS)은 믹서(15, 16)와 이득 제어 변조 회로(GCA)(18AA)에서 설정할 수 있어, 회로의 설계 마진이 많게 된다. 이에 수반하여, 믹서(15, 16) 또는 이득 제어 변조 회로(GCA)(18AA)의 동작 전압을 크게 할 수 있기 때문에, 선 형성 영역이 넓게 된다고 하는 이점이 있다.
믹서(15, 16)의 동작 설명은 상술한 것과 동일하므로, 생략한다.
노드 N17a와 노드 N17b로 이루어지는 RF 신호 합성기(17)의 설명을 생략한다.
도 3에 도해한 이득 제어 변조 회로(GCA)(18AA)에 대하여 설명한다.
제2 실시예에서도, GCA(18AA)를 도 2에 도시한 변조부(10B)의 일부로서 구성하고 있다는 점에 특징이 있다.
GCA(18AA)를 구성하는 제1 GCA(18A1)와 제2 GCA(18B1)는 각각 동일한 회로 구성의 차동형 증폭기로 구성되어 있다.
제1 GCA(18A1)는, 노드 N31에서 에미터가 공통 접속된 NPN 트랜지스터(65, 66)와, 부하 Z1과, 저항 R1, 저항 R2를 갖는다. 부하 Z1은 캐패시터 성분 C1과 인덕턴스 성분 L1로 이루어진다. 에미터가 공통 접속된 트랜지스터(65, 66)와 부하 Z1의 회로 구성은 도 2에 도시한 제1 차동형 증폭기(18A1)와 마찬가지이지만, 저항 R1, 저항 R2가 다르다.
제2 GCA(18B1)는, 노드 N32에서 에미터가 공통 접속된 트랜지스터(67, 68)와, 부하 Z1A와, 저항 R1A, 저항 R2A를 갖는다. 부하 Z1A는 캐패시터 성분 C1A와 인덕턴스 성분 L1A로 이루어진다. 에미터가 공통 접속된 NPN 트랜지스터(67, 68)는 도 2에 도시한 제2 차동형 증폭기(18B)와 마찬가지이지만, 부하 Z1A와 저항 R1A, 저항 R2A가 다르다.
제1 GCA(18A1)와 제2 GCA(18B1)는 부하 Z1과 부하 Z1A, 저항 R1과 저항 R1A, 저항 R2와 저항 R2A가 서로 다르다.
RF 합성 회로(17)의 노드 N17a로부터 플러스의 변조 신호 +Imod가 트랜지스터(65)와 트랜지스터(66)의 에미터가 공통으로 접속된 노드 N31에 공급된다. 트랜지스터(65)의 콜렉터는, 캐패시터 성분 C1과 인덕턴스 성분 L1이 병렬 접속된 부하 Z1을 통하여, 기준 전원 Vcc의 급전 라인(100)에 접속되고, 또한 저항 R2의 한 쪽 단자에 접속되어 있다. 트랜지스터(65)의 콜렉터로부터 출력 전압 +S18이 취출된다. 트랜지스터(66)의 콜렉터는 저항 R1을 통하여 기준 전원 Vcc의 급전 라인(100)에 접속됨과 함께, 저항 R2의 다른 쪽 단자에 접속되어 있다.
마찬가지로, 마이너스의 변조 신호 -Imod가 트랜지스터(67)와 트랜지스터(68)의 에미터가 공통으로 접속된 노드 N35에 공급된다. 트랜지스터(68)의 콜렉터는, 캐패시터 성분 C1A와 인덕턴스 성분 L1A가 병렬 접속된 부하 Z1A를 통하여, 기준 전원 Vcc의 급전 라인(100)에 접속되고, 또한 저항 R2A의 한 쪽 단자에 접속되 어 있다. 트랜지스터(68)의 콜렉터로부터 출력 전압 -S18이 취출된다.
트랜지스터(67)의 콜렉터는 저항 R1A를 통하여 기준 전원 Vcc의 급전 라인(100)에 접속됨과 함께, 저항 R2A의 다른 쪽 단자에 접속된다.
부하 Z1과 부하 Z1A는 각각 캐패시터 성분 C1과 인덕턴스 성분 L1, 및 캐패시터 성분 C1A와 인덕턴스 성분 L1A로 각각 병렬 공진 회로를 구성하고 있어, 희망하는 주파수, 예를 들면 800㎒ 또는 2㎓의 주파수에서 병렬 공진해서 캐리어(반송파 신호)를 취출하는 밴드 패스 필터로서의 기능을 하여, 이들 캐리어를 이득 제어 변조 회로(GCA)(18AA)의 출력 단자로부터 취출하고 있다.
도 5는 도 4에 도시한 제1 GCA(18A1), 제2 GCA(18B1)의 동작을 설명하는 도면이다.
도 5에 도해한 회로는, 제1 GCA(18A1), 제2 GCA(18B1)를 대표하여, GCA(150)로서 도해하고 있다.
GCA(150)에서, 믹서(15, 16)로부터 출력되는 신호 전류 Iob의 출력 단자가 NPN 트랜지스터(65, 66), 또는 NPN 트랜지스터(67, 68)에 대응하는, NPN 트랜지스터(151)와 NPN 트랜지스터(152)의 에미터가 공통으로 접속된 노드 N51에 접속되고, NPN 트랜지스터(151)의 콜렉터는, 부하 Z1, Z1A에 대응하는 부하 Z1B(154)를 통하여, 기준 전원 Vcc의 급전 라인(100)에 접속되고, 또한, 저항 R2, R2A에 대응하는 저항 R2B(153)의 한 쪽 단자에 접속되어 있다. 트랜지스터(151)의 콜렉터로부터 출력 전압이 취출된다.
NPN 트랜지스터(152)의 콜렉터는 저항 R1B(155)를 통하여 전원 Vcc에 접속됨 과 함께, 저항 R2B(153)의 다른 쪽 단자에 접속된다. 즉, 차동 회로의 출력 회로가 파이(Π)형 구성으로 되어 있어, 차동 출력을 합성하고 있다.
GCA 회로(150)의 회로 동작을 설명한다. 신호 전류가 트랜지스터(151, 152)의 공통 에미터로부터 입력되어, 제어 전압 Vc를 변화시킴으로써, 이 신호 전류의 감쇠량이 변한다. GCA(150)에서는, 부하 회로가 Z1B, R2B, R1B로 구성되고, 트랜지스터(151)의 콜렉터로부터 출력 신호 Vo가 도출된다.
출력 신호 Vo는 다음 수학식으로 표현할 수 있다.
Figure 112006000472430-pat00014
단, Rmax=Z1B×(R1B+R2B)/(R1B+R2B+Z1B),
Rmin=Z1B×R1B/(R1B+R2B+Z1B)
Vc=VBE1-VBE2,
Vt : 볼츠만 상수
GCA(150)의 특성을 이해하기 쉽게 하기 위해서, 만약 입력 전압 Vi=1, Z1B=R1B=R2B=IoB=1이라고 두면, 이득 G는 하기 수학식으로 표현되는 값으로 된다.
Figure 112006000472430-pat00015
도 6은 수학식 15의 특성을, 주위 온도 조건을 변화시켜, 제어 전압 Vc·이 득 특성으로서 그래프로 나타낸 것이다. 횡축은 제어 전압 Vc를 나타내고, 0.1V 스텝으로 -0.2V 내지 +0.2V의 범위를 나타내고 있다. 또한, 종축은 이득(G)을 나타내고, 1㏈ 스텝으로 -3㏈ 내지 - 10㏈의 범위를 나타내고 있다.
주위 온도는 -25℃, 27℃, 85℃로 하여, 제어 전압 Vc를 변화시켰을 때의 이득을 구하였다.
도 6의 결과로부터 분명한 바와 같이, 이득 제어 범위가 최대 이득과 최소 이득에 의해 제한되어, 유한한 폭으로 제어된다. 그리고, 그 제어 특성은 중앙의 이득, 본 예에서는 -6㏈에 관해서 거의 점대칭으로 되고, 또한 온도 -25℃~+85℃의 범위에서의 특성의 변동이 매우 작다.
실제로는, 이득 제어 변조 회로(GCA)(18AA)의 후단에, RF-AGC 처리부(10C)에서의 제1 GCA(19)와 제2 GCA(20)의 2단의 이득 제어 변조 회로를 두고, 이들을 오버랩시켜, 온도 특성을 상쇄해서, 양호한 직선성 및 온도 특성을 갖는다.
제3 실시예(송신 장치)
상세 회로 구성을 제1 실시예 및 제2 실시예로서 예시한 도 1에 도해한 이득 제어 변조 회로(GCA)(10)를 도 7에 도해한 변조 회로(201) 대신에 이용하여, SAW 필터(205), 전력 증폭기(206), 듀플렉서(207)와 조합해서, 안테나(208)로부터 송신 신호를 송출하는 통신(송신) 장치(200)로서 구성할 수 있는 것은 물론이다.
이러한 통신(송신) 장치(200)는 상술한 효과를 발휘한다.
또한, 본 발명의 실시예로서, CDMA 방식에서의 이득 제어 변조 회로(변조기)로서 설명하였지만, 이 통신 방식에 한정되는 것이 아니라, 본 발명을 응용할 수 있는 다른 방식에도 유효하다.
제4 실시예(수신 장치)
이상, 통신 장치의 송신계의 변조 회로에 대하여 설명하였지만, 이에 한정되어야 하는 것이 아니라, 제1 실시예 및 제2 실시예의 이득 제어 변조 회로(CCA)를 통신 장치의 수신계의 복조 회로, 예를 들면 믹서 회로와 그 주변 회로에도 적용할 수 있는 것은 분명하다.
이 경우, 복조 회로에서는, 고주파 신호를 베이스 밴드 신호로 변환하므로, VCO(21), 주파수 분주기(22)로 구성되는 국부 발진 회로로부터 출력되는 국부 발진 주파수는, 상술한 변조 회로(201)에 이용하는 발진 주파수와 다르다.
본 발명에서는, 변조기와 이득 제어 증폭기(GCA 회로)의 일부를 조합시키는 회로 구성으로 하여, 변조기로부터의 출력 신호를 전압으로 변환하지 않고, 전류로 RF 신호를 수수하는 것을 가능하게 한다. 이에 의해, 변조기의 출력부에서, RF 전류로부터 RF 전압으로 변환하는 I-V 변환 회로나 전압 레벨 시프트를 행하는 에미터 폴로어 회로 등이 불필요하게 되어, 소비 전류를 삭감할 수 있다. 또한, 반도체 칩 면적을 축소할 수 있다. 변조기로부터 GCA 회로에의 레이아웃도 용이하게 되었다.
RF 신호를 전류 신호로서 GCA 회로에 공급하도록 하였기 때문에, 배선 용량에 기인하는 문제를 회피할 수 있어, 주파수 특성도 개선할 수 있다.
또한, 변조기와 조합하는 GCA 회로의 회로 구성과, 또한, 그 후단의 GCA 회 로의 신규한 회로 구성에 의해, GCA 회로의 직선성과 온도 특성을 향상시켰다.

Claims (14)

  1. 국부 발진기와 믹서를 구비하고, 제1 주파수를 갖는 신호와 상기 국부 발진기로부터의 국부 발진 신호를 상기 믹서에 의해 승산하여 상기 제1 주파수의 신호의 주파수를 제2 주파수로 변환해서 전류 형식의 주파수 변환 신호를 출력하는 주파수 변환 회로와, 상기 주파수 변환 회로로부터의 전류 형식의 주파수 변환 신호를 제1 제어 전압에 따른 제1 이득으로 증폭하여 전류 형식의 증폭 신호를 출력하는 제1 이득 제어 회로를 구비하는 변조부와,
    상기 제1 이득 제어 회로의 후단에 접속되고, 상기 제1 이득 제어 회로로부터 출력된 전류 형식의 증폭 신호를 제2 제어 전압에 따른 제2 이득으로 증폭하여 증폭 신호를 출력하는 적어도 하나의 이득 제어 회로를 구비하는 제2 이득 제어 회로
    를 포함하는 신호 처리 회로.
  2. 제1항에 있어서,
    상기 주파수 변환 회로에서의 상기 믹서의 전단에, 제1 주파수를 갖는 전압 형식의 신호를 전류 형식의 신호로 변환하는 전압·전류 변환 회로가 설치되어 있는 신호 처리 회로.
  3. 제2항에 있어서,
    상기 전압·전류 변환 회로는 차동형 증폭 회로를 구비하는 신호 처리 회로.
  4. 제3항에 있어서,
    상기 전압·전류 변환 회로는, 2개의 바이폴라 트랜지스터가 차동쌍으로 접속된 회로와, 상기 2개의 바이폴라 트랜지스터의 에미터가 접속된 부분에 접속된 정전류원을 구비하고,
    상기 2개의 바이폴라 트랜지스터의 베이스에 상기 전압 형식의 입력 신호가 인가되며,
    상기 2개의 바이폴라 트랜지스터의 콜렉터로부터 상기 전류 형식으로 변환된 신호가 출력되는 신호 처리 회로.
  5. 제3항에 있어서,
    상기 전압·전류 변환 회로는,
    제1 MOS 트랜지스터와,
    상기 제1 MOS 트랜지스터의 드레인 또는 소스 중 어느 하나에 접속된 제1 정전류원과,
    상기 제1 MOS 트랜지스터의 게이트에 접속된 제1 연산 증폭기와,
    상기 제1 MOS 트랜지스터의 소스 또는 드레인 중 나머지 하나에 접속된, 2개의 MOS 트랜지스터로 구성된 제1 커런트 미러 회로와,
    제2 MOS 트랜지스터와,
    상기 제2 MOS 트랜지스터의 드레인 또는 소스 중 어느 하나에 접속된 제2 정전류원과,
    상기 제2 MOS 트랜지스터의 게이트에 접속된 제2 연산 증폭기와,
    상기 제2 MOS 트랜지스터의 소스 또는 드레인 중 나머지 하나에 접속된, 2개의 MOS 트랜지스터로 구성된 제2 커런트 미러 회로와,
    상기 제1 연산 증폭기의 한 쪽 단자와 상기 제2 연산 증폭기의 한 쪽 단자의 사이에 접속된 귀환 저항
    을 구비하고,
    상기 제1 연산 증폭기의 다른 쪽 단자와 상기 제2 연산 증폭기의 다른 쪽 단자 사이에 상기 전압 형식의 입력 신호가 인가되며,
    상기 제1 커런트 미러 회로와 상기 제2 커런트 미러 회로로부터, 상기 전류 형식으로 변환된 신호가 출력되는 신호 처리 회로.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 주파수 변환 회로에서의 상기 믹서는 길버트형 승산 회로를 구비하는 신호 처리 회로.
  7. 제6항에 있어서,
    상기 제1 이득 제어 회로는, 상기 길버트형 승산 회로의 주파수 변환 신호를 상기 제1 제어 전압에 따른 이득으로 증폭하는 차동쌍형 증폭 회로를 구비하는 신호 처리 회로.
  8. 제7항에 있어서,
    상기 제1 이득 제어 회로는,
    2개의 트랜지스터가 차동쌍으로 접속된 회로와,
    상기 2개의 트랜지스터의 콜렉터와 기준 전원의 급전 라인 사이에 접속된 공진 회로
    를 구비하고,
    상기 2개의 트랜지스터의 에미터가 공통 접속된 부분에 상기 주파수 변환 회로로부터의 전류 형식의 주파수 변환 신호가 인가되며,
    상기 2개의 트랜지스터의 베이스 사이에 상기 제1 제어 전압이 인가되며,
    상기 2개의 트랜지스터의 콜렉터로부터 이득 제어된 전류 형식의 증폭 신호가 출력되는 신호 처리 회로.
  9. 제7항에 있어서,
    상기 제1 이득 제어 회로는,
    2개의 트랜지스터가 차동쌍으로 접속된 회로와,
    상기 2개의 트랜지스터 중 한 쪽 트랜지스터의 콜렉터와 기준 전원의 급전 라인 사이에 접속된 공진 회로와,
    상기 2개의 트랜지스터 중 다른 쪽 트랜지스터의 콜렉터와 상기 기준 전원의 급전 라인 사이에 접속된 제1 저항기와,
    상기 2개의 트랜지스터의 콜렉터 사이에 접속된 제2 저항기
    를 구비하고,
    상기 2개의 트랜지스터의 에미터가 공통 접속된 부분에 상기 주파수 변환 회로로부터의 전류 형식의 주파수 변환 신호가 인가되며,
    상기 2개의 바이폴라 트랜지스터의 베이스 사이에 상기 제1 제어 전압이 인가되고,
    상기 2개의 트랜지스터의 콜렉터로부터 이득 제어된 전류 형식의 증폭 신호가 출력되는 신호 처리 회로.
  10. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 국부 발진기는, 베이스 밴드의 주파수를 갖는 신호의 주파수를 높이는 국부 발진 신호를 상기 믹서에 출력하는 신호 처리 회로.
  11. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 국부 발진기는, 고주파를 갖는 신호의 주파수를 베이스 밴드로 저하시키는 국부 발진 신호를 상기 믹서에 출력하는 신호 처리 회로.
  12. 제1항에 있어서,
    상기 국부 발진기와 상기 믹서를 구비하는 주파수 변환 회로는, 동상 신호와 직교 위상 신호로 이루어지는 직교 신호를 처리하는 회로로서 구성되고,
    상기 제1 이득 제어 회로는, 상기 주파수 변환 회로로부터의 전류 형식의 주 파수 변환된 직교 신호를 상기 제1 제어 전압에 따른 제1 이득으로 증폭해서 전류 형식의 직교하는 증폭 신호를 출력하며,
    상기 제2 이득 제어 회로는, 상기 제1 이득 제어 회로로부터 출력된 전류 형식의 직교하는 증폭 신호를 더 증폭하는 신호 처리 회로.
  13. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 전압·전류 변환 회로는, 동상 신호와 직교 위상 신호로 이루어지는 전압 형식의 직교 신호를, 전류 형식의 동상 신호와 직교 위상 신호로 이루어지는 신호로서, 상기 주파수 변환 회로에 출력하는 신호 처리 회로.
  14. 제1항 내지 제5항 및 제12항 중 어느 한 항의 신호 처리 회로를, 안테나에 접속되는 송신 회로 또는 수신 회로로서 구비하는 통신 장치.
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