KR101211982B1

KR101211982B1 - 단락 보호 회로를 가지는 ｄｃ-ｄｃ 컨버터

Info

Publication number: KR101211982B1
Application number: KR1020060091161A
Authority: KR
Inventors: 데루오 스즈키
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2005-09-20
Filing date: 2006-09-20
Publication date: 2012-12-13
Also published as: TWI423573B; US20070064455A1; KR20070032926A; JP2007089239A; JP4777730B2; CN1960148A; TW200729680A; CN1960148B; US7443641B2

Abstract

(과제) 단락 보호 회로를 가지는 DC-DC 컨버터에 있어서, 안정된 리셋 동작 및 정지 동작이 가능한 단락 보호 회로를 제공하는 것.

(해결 수단) 본 발명의 타이머 래치식 단락 보호 회로는, 검출 회로와 지연 회로와 래치 회로로 이루어지고, 지연 회로의 리셋은 래치 회로가 출력하는 스위칭 레귤레이터의 출력 전압 이상 신호에 의해 행하고, 래치 회로의 리셋은 출력 전압 이상 신호와 UVLO 신호의 합으로 행하는 구성으로 한다.

DC-DC 컨버터, 래치 회로

Description

단락 보호 회로를 가지는 ＤＣ-ＤＣ 컨버터{DC-DC CONVERTER INCLUDING SHORT-CIRCUIT PROTECTION CIRCUIT}

도 1 은, 본 발명의 타이머 래치식 단락 보호 회로의 회로도.

도 2 는, 본 발명의 타이머 래치식 단락 보호 회로가 조립된 스위칭 레귤레이터의 일례를 나타내는 회로도.

도 3 은, 승압형 스위칭 레귤레이터의 블록도.

도 4 는, 종래의 타이머 래치식 단락 보호 회로의 회로도.

부호의 설명

1, 41 검출 회로부

2, 42 지연 회로부

3, 43 래치 회로

21 발진 회로

22 오차 증폭 회로

23 기준 전압 회로

24 PWM 콤퍼레이터

25 UVLO 회로

26 버퍼 회로

27 타이머 래치식 단락 보호 회로

36 스위칭 레귤레이터 제어 회로

[특허 문헌 1] 일본 공개특허공보 2004-40858호

본 발명은 DC-DC 컨버터에 관한 것으로서, 특히 출력의 단락 등의 출력 전압 이상 검출시에 있어서 회로 동작을 정지하는 단락 보호 회로를 가지는 DC-DC 컨버터에 관한 것이다.

종래의 DC-DC 컨버터에 있어서, 출력 전압 검출형의 타이머 래치식 단락 보호 회로가 일반적으로 형성되어 있다 (예를 들어, 특허 문헌 1 참조.)

도 3 에, DC-DC 컨버터의 일례로서, 승압형의 스위칭 레귤레이터의 블록도를 나타낸다. 스위칭 트랜지스터 (35) 가 ON 상태일 때에 입력 전원 단자와 출력 전압 단자 사이에 직렬로 접속되어 있는 인덕턴스 (31) 에 전류가 흘러 에너지가 축적된다. 또, 스위칭 트랜지스터 (35) 가 OFF 상태일 때에 인덕턴스 (31) 에 축적된 에너지가 입력 전원 전압에 합쳐지고, 다이오드 (32) 에 의해 정류되어, 출력 커패시터 (33) 에서 평활하게 되어 출력 전압이 된다. 출력 전압은, 분압 저항 (37 및 38) 으로부터 스위칭 레귤레이터 제어 회로 (36) 에 피드백된다. 그리고, 출력 전압이 일정한 값이 되도록, 스위칭 레귤레이터 제어 회로 (36) 에 의해 스위칭 트랜지스터 (35) 가 제어된다.

도 4 에, 스위칭 레귤레이터 제어 회로 (36) 에 설치되어 있는 종래의 타이머 래치식 단락 보호 회로의 회로도를 나타낸다. 타이머 래치식 단락 보호 회로는, 출력 전압으로부터 분압된 피드백 전압 Vfb 와 기준 전압 회로로부터 생성된 기준 전압 Vref1 과 비교하여 출력 전압의 이상을 검출하고 출력 이상 검출 신호를 출력하는 검출 회로 (41) 와, 출력 이상 검출 신호를 소정 시간 지연시키는 지연 회로 (42) 와, 지연 회로 (42) 로부터 출력된 출력 이상 신호를 래치하는 래치 회로 (43) 로 구성되어 있다. 타이머 래치식 단락 보호 회로가 출력하는 출력 이상 신호에 의해, 스위칭 레귤레이터 제어 회로 (36) 는 스위칭 동작을 정지한다.

종래의 타이머 래치식 단락 보호 회로는, 출력 전압의 이상을 검출하고 래치 회로 (43) 의 출력에 의해 스위칭 레귤레이터 제어 회로 (36) 의 스위칭 동작을 정지한 후에, UVLO 회로가 입력 전압의 저하를 검출하여 출력하는 UVLO 신호에 의해 리셋된다. 여기에서, 래치 회로 (43) 의 리셋 신호 (2) 의 발생 전압 (예를 들어 UVLO 전압) 보다 검출 회로 (41) 및 지연 회로 (42) 의 리셋 신호 (1) 의 발생 전압을 낮게 설정해 둠으로써, 입력 전원 전압이 순간적으로 UVLO 전압 이하로 저하되고 래치 회로 (43) 가 리셋되어도, 입력 전원 전압이 리셋 신호 (1) 의 발생 전압보다 저하되지 않으면 검출 회로 (41) 및 지연 회로 (42) 가 리셋되지 않고, 이상 검출 및 지연 동작이 정상적으로 행해져 스위칭 동작을 정지시킬 수 있다.

그러나 종래의 타이머 래치식 단락 보호 회로는, 검출 회로 (41) 및 지연 회 로 (42) 를 리셋하기 위해서는 입력 전원 전압을 리셋 신호 (2) 가 발생하는 전압까지 저하시킬 필요가 있지만, 전원 (30) 에는 안정화를 위해서 큰 용량치의 커패시터 (34) 가 접속되어 있으므로, 입력 전원 전압이 리셋 신호 (2) 를 발생하는 전압까지 저하하는데 시간이 걸리고, 리셋 동작에 시간이 걸린다는 과제가 있었다.

그래서 본 발명은 종래의 이러한 과제를 해결하기 위해 이루어진 것으로서, 이상 검출 후의 리셋 동작의 시간을 개선하는 것을 목적으로 한다.

과제를 해결하기 위한 수단

본 발명의 타이머 래치식 단락 보호 회로는, 출력 전압의 이상을 검출하여 출력 이상 검출 신호를 출력하는 검출 회로와, 출력 이상 검출 신호를 소정 시간 지연시키는 지연 회로와, 지연 회로의 출력 이상 신호를 래치하는 래치 회로로 이루어지고, 지연 회로는 래치 회로가 출력하는 출력 이상 신호에 의해 리셋되고, 래치 회로는 출력 이상 신호와 UVLO 신호의 합에 의해 리셋되는 구성으로 하였다.

실시예

도 1 은, 스위칭 레귤레이터 제어 회로 (16) 에 형성되어 있는, 본 발명의 타이머 래치식 단락 보호 회로이다.

본 발명의 타이머 래치식 단락 보호 회로는, 출력 전압으로부터 피드팩된 전압 Vfb 와 기준 전압 Vref1 을 비교하여 출력 전압의 이상을 검출하는 검출 회로 (1) 와, 검출 회로 (1) 가 출력하는 출력 이상 검출 신호를 소정 시간 지연시키는 지연 회로 (2) 와, 지연 회로 (2) 로부터 출력된 출력 이상 신호를 래치하는 래치 회로 (3) 로 구성되어 있다.

지연 회로 (2) 는, 출력 이상 검출 신호를 게이트에 입력하는 NMOS 트랜지스터 (6) 와, NMOS 트랜지스터 (6) 와 병렬로 접속된 커패시터 (9) 와, 커패시터 (9) 를 충전하는 정전류원 (7) 과, 커패시터 (9) 의 전압과 기준 전압 Vref2 를 비교하는 비교 회로 (8) 로 이루어진다.

비교 회로 (4) 가 출력하는 출력 이상 검출 신호는, OR 회로 (5) 를 통하여 NMOS 트랜지스터 (6) 의 게이트에 접속되어 있다. NMOS 트랜지스터 (6) 는, 통상은 온으로 되어 있어 커패시터 (9) 가 충전되는 경우는 없다. NMOS 트랜지스터 (6) 는, 출력 이상 검출 신호가 입력되면 오프가 되어 커패시터 (9) 는 정전류원 (7) 에 의해 충전된다. 지연 시간은, 정전류원 (7) 과 커패시터 (9) 에 의해 설정된다. 커패시터 (9) 에 충전된 전압과 기준 전압 Vref2 를 비교 회로 (8) 에서 비교하여, 커패시터 (9) 의 전압이 기준 전압 Vref2 를 초과하면, 출력 이상 신호가 출력된다. 출력 이상 신호는, 래치 회로 (3) 세트 단자에 입력되고, 래치 회로 (3) 가 출력하는 출력 이상 신호에 의해 스위칭 레귤레이터 제어 회로 (16) 는 스위칭 동작을 정지한다.

여기에서 본 발명의 타이머 래치식 단락 보호 회로는, 래치 회로 (3) 의 출력 이상 신호를 피드백하여 지연 회로 (2) 의 리셋 신호에도 병용하고 있다. 즉, 래치 회로 (3) 가 출력하는 출력 이상 검출 신호가 출력되면 OR 회로 (5) 를 통하여 NMOS 트랜지스터 (6) 를 온시키고, 커패시터 (9) 의 전하를 방전하여 지연 회로 (2) 를 리셋한다. 지연 회로 (2) 가 리셋되어 래치 회로 (3) 의 세트 단 자가 초기화되어도, 래치 회로 (3) 의 출력은 유지되므로 스위칭 레귤레이터 제어 회로 (16) 의 스위칭 동작은 정지되어 있다.

래치 회로 (3) 의 리셋 단자에는, 입력 전압의 저하시에 출력되는 UVLO 신호와 래치 회로 (3) 의 출력 이상 신호가 AND 회로 (10) 를 통하여 입력되고 있다. 즉, 래치 회로 (3) 는 UVLO 신호와 래치 회로 (3) 의 출력 신호를 검출했을 경우에만 리셋된다.

이상과 같이, 본 발명의 타이머 래치식 단락 보호 회로에 의하면, 출력 이상을 검출한 후에 신속하게 지연 회로가 리셋되고, 출력 이상 신호 출력 후에 UVLO 신호로 리셋되도록 제어하고 있으므로, 안정된 리셋 제어를 행할 수 있다.

도 2 에, 본 발명의 타이머 래치식 단락 보호 회로가 조립된 스위칭 레귤레이터의 일례를 나타내는 회로도이다.

저항 (17) 과 저항 (18) 로 구성되는 분압 회로의 분압 전압은, 단자 FB 에 입력된다. 오차 증폭 회로 (22) 는 분압 전압과 기준 전압 회로 (23) 가 출력하는 기준 전압을 비교한 결과의 전압을 출력한다. PWM 콤퍼레이터 (24) 는 오차 증폭 회로 (22) 의 출력과 발진 회로 (21) 가 출력하는 삼각파를 비교한다. PWM 콤퍼레이터 (24) 의 출력 신호는 버퍼 회로 (26) 를 통하여 EXT 단자에 출력된다. EXT 단자는 NMOS 트랜지스터 (15) 의 게이트 전극에 접속되고, NMOS 트랜지스터 (15) 의 드레인에는 인덕턴스 (11) 와 다이오드 (12) 의 접속점에 접속되며, NMOS 트랜지스터 (15) 의 소스는 접지된다.

출력 단자의 단락 등에 의해 출력 전압이 저하되면 분압 전압도 저하되므로, 오차 증폭 회로 (22) 의 출력 전압에 의해 타이머 래치식 단락 보호 회로 (27) 는 출력 이상을 검출하고, 지연 시간 후에 출력 이상 신호를 EXT 단자에 출력하여 스위칭 동작을 정지시킨다.

또, 출력 단락에 의해 과전류가 흐르고, 입력 전원 전압이 저하되면 UVLO 회로 (25) 가 UVLO 신호를 EXT 단자에 출력하여 스위칭 동작을 정지시키므로, 입력 전원 전압이 상승한다. 입력 전원 전압이 상승하면 UVLO 회로 (25) 의 해제 신호가 출력되고 다시 스위칭 동작을 개시하므로, 출력 단락에 의한 과전류에 의해 입력 전원 전압이 저하된다. 이와 같이 입력 전원 전압이 상하 동작을 반복하여 UVLO 신호가 출력되어도, 커패시터 (9) 의 충전 기간은 타이머 래치식 단락 보호 회로 (27) 가 리셋되는 경우는 없다. 따라서, 지연 회로 (2) 의 동작은 계속되어 스위칭 동작을 정지시킬 수 있다.

더욱, 그 후 입력 전원 전압을 저하시키고 UVLO 신호를 출력시켜 래치 회로 (3) 의 리셋를 행하지 않는 한, 스위칭 동작의 정지에 의해 입력 전원 전압이 상승해도 스위칭 동작을 개시하는 경우가 없으므로 안정된 제어가 가능해진다.

본 발명의 타이머 래치식 단락 보호 회로는, 입력 전원 전압이 UVLO 보다 낮은 설정 전압 이하가 되지 않아도, 지연 회로는 래치 회로가 출력하는 출력 이상 신호에 의해 리셋되기 때문에, 이상 검출 후의 리셋 동작의 시간을 단축할 수 있다.

또, 래치 회로는 출력 이상 신호와 UVLO 신호의 합에 의해 리셋되기 때문에, 리셋 제어를 안정적으로 행할 수 있다는 효과가 있다.

Claims

출력 단자의 전압 저하를 검출하고 출력 이상 검출 신호를 출력하는 검출 회로와,

상기 출력 이상 검출 신호가 소정 시간 이상 입력되면 출력 이상 신호로서 출력하는 지연 회로와,

상기 출력 이상 신호를 유지하는 래치 회로로 이루어지는 타이머 래치식 단락 보호 회로와,

입력 전압 전원의 저하를 검출했을 경우에 UVLO 신호를 출력하는 UVLO 회로를 구비하며,

상기 지연 회로는 상기 래치 회로가 출력하는 상기 출력 이상 신호에 의해 리셋되고, 상기 래치 회로는 상기 출력 이상 신호와 상기 UVLO 신호의 합에 의해 리셋되는 것을 특징으로 하는 DC-DC 컨버터.
삭제
제 1 항에 있어서,

상기 지연 회로는, 전원과 GND 간에 직렬로 접속된 정전류 회로 및 커패시터와,

상기 커패시터와 병렬로 접속하고, 상기 출력 이상 검출 신호에 의해 제어되 는 스위치 소자와,

상기 커패시터의 전압을 모니터링하여 소정 전압이 되면 상기 출력 이상 신호를 출력하는 비교 회로로 이루어지는 것을 특징으로 하는 DC-DC 컨버터.
제 3 항에 있어서,

상기 스위치 소자는, 상기 검출 회로가 출력하는 상기 출력 이상 검출 신호에 의해 상기 커패시터를 충전하도록 제어되고, 상기 래치 회로가 출력하는 상기 출력 이상 신호에 의해 상기 커패시터를 방전하도록 제어되는 DC-DC 컨버터.
입력 전원 단자와 출력 전압 단자 사이에 직렬로 접속된 인덕턴스 및 다이오드와,

상기 출력 전압 단자의 출력 전압을 분압하는 분압 회로와,

기준 전압을 출력하는 기준 전압 회로와,

상기 분압 회로의 출력 전압과 상기 기준 전압을 비교한 결과의 전압을 출력하는 오차 증폭 회로와,

삼각파를 출력하는 발진 회로와,

상기 오차 증폭 회로의 출력 전압과 상기 삼각파를 비교하고, 직사각형파를 출력하는 PWM 콤퍼레이터와,

상기 인덕턴스와 상기 다이오드의 접속점과 GND 간에 접속한 스위칭 소자와,

상기 오차 증폭 회로의 출력 전압의 이상을 검출하는 검출 회로와,

상기 검출 회로의 출력 신호를 어느 소정 시간 지연시키는 지연 회로와,

상기 지연 회로의 출력 신호를 래치하는 래치 회로와,

입력 전원 전압의 저하를 검출했을 경우에 UVLO 신호를 출력하는 UVLO 회로를 구비하며,

상기 지연 회로는 상기 래치 회로의 상기 출력 신호에 의해 리셋되고, 상기 래치 회로는 UVLO 신호와 상기 래치 회로의 상기 출력 신호의 합에 의해 리셋되는 것을 특징으로 하는 DC-DC 컨버터.
삭제
제 5 항에 있어서,

상기 지연 회로는, 전원과 GND 간에 직렬로 접속된 정전류 회로 및 커패시터와,

상기 커패시터와 병렬로 접속하고, 상기 출력 이상 검출 신호에 의해 제어되는 스위치 소자와,

상기 커패시터의 전압을 모니터링하여 소정 전압이 되면 상기 출력 이상 신호를 출력하는 비교 회로로 이루어지는 것을 특징으로 하는 DC-DC 컨버터.