KR101202317B1 - 어드레스 채널 상에서의 보조 기록들 - Google Patents

어드레스 채널 상에서의 보조 기록들 Download PDF

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Abstract

버스를 통해 처리 시스템에서 통신하는 방법 및 처리 시스템이 제시된다. 처리 시스템은 수신 장치, 제1, 제2, 및 제2 채널들을 갖는 버스, 및 제1 채널을 통해 수신 장치를 어드레스하고, 제2 채널을 통해 수신 장치로부터 페이로드를 판독하도록 구성된 전송 장치를 포함하며, 상기 전송 장치는 수신 장치로 페이로드를 기록하기 위해서 상기 제1 및 제3 채널들 사이에서 선택하도록 추가로 구성된다.

Description

어드레스 채널 상에서의 보조 기록들{AUXILIARY WRITES OVER ADDRESS CHANNEL}
본 발명은 처리 시스템에 관한 것으로서, 특히 버스의 보조 채널 상에서의 보조 기록들을 수행하는 시스템 및 기술에 관한 것이다.
버스로 지칭되는 상호 연결은 최근의 처리 시스템의 핵심을 이룬다. 버스는 시스템 내의 다양한 처리 엔티티들 사이에서 정보를 전달한다. 오늘날, 대부분의 버스 구조들은 상당 정도로 표준화된다. 이러한 표준화된 버스 구조들은 일반적으로 독립적이고 개별적인 판독, 기록 및 어드레스 채널들을 갖는다.
이러한 버스 구조 타입은 종종 메모리에 의해 지원되는 하나 이상의 범용 프로세서들을 구비한 처리 시스템들에서 발견된다. 이러한 시스템들에서, 메모리는 프로세서들이 자신의 기능을 수행하는데 필요한 프로그램들 및 데이터를 저장하는 저장 매체를 제공한다. 프로세서는 어드레스 채널을 통해 어드레스를 배치하고 적절한 판독/기록 제어 신호를 전송함으로써 메모리에 대한 판독 또는 기록을 수행할 수 있다. 판독/기록 제어 상태에 따라, 프로세서는 기록 채널을 통해 메모리에 기록하거나, 판독 채널을 통해 메모리로부터 판독한다. 이러한 타입의 처리 시스템들 및 다른 많은 처리 시스템들에서, 기록 지연(latency)을 감소시키고 기록 대역폭을 증가시키는 것이 바람직하다.
처리 시스템의 일 양상이 제시된다. 이러한 처리 시스템은 수신 장치, 제1,제2, 및 제3 채널들을 갖는 버스, 및 상기 제1 채널을 통해 수신 장치를 어드레스하고 상기 제2 채널을 통해 상기 수신 장치로부터 페이로드를 판독하며 추가로 상기 수신 장치에 페이로드를 기록하기 위해서 상기 제1 및 제3 채널들 사이에서 선택하도록 구성되는 전송 장치를 포함한다.
처리 시스템의 다른 양상이 제시된다. 이러한 처리 시스템은 수신 장치, 제1, 제2, 및 제3 채널들을 갖는 버스, 상기 제1 채널을 통해 상기 수신 장치를 어드레스하기 위한 수단, 상기 제2 채널을 통해 상기 수신 장치로부터 페이로드를 판독하기 위한 수단, 및 페이로드를 상기 수신 장치에 기록하기 위해서 상기 제1 및 제3 채널들 사이에서 선택하기 위한 수단을 포함한다.
전송 장치 및 하나 이상의 수신 장치 사이에서 버스를 통해 통신하는 방법의 일 양상이 제시된다. 상기 버스는 제1, 제, 및 제3 채널을 포함한다. 상기 방법은 상기 제1 채널을 통해 수신 장치를 어드레스하는 단계, 상기 수신 장치로부터 페이로드를 판독하는 단계, 및 페이로드를 상기 수신 장치에 기록하기 위해서 상기 제1 및 제3 채널들 사이에서 선택하는 단계를 포함한다.
버스 마스터링(mastering) 장치의 일 양상이 제시된다. 상기 버스 마스터링 장치는 프로세서, 및 제1, 제2, 및 제3 채널을 갖는 버스로 상기 프로세서를 인터페이스하도록 구성되는 버스 인터페이스를 포함하며, 상기 버스 인터페이스는 상기 제1 채널을 통해 슬레이브를 어드레스하고, 상기 제2 채널을 통해 상기 슬레이브로부터 페이로드를 수신하고, 상기 슬레이브에 페이로드를 전송하기 위해서 상기 제1 및 제3 채널들 사이에서 선택하도록 추가로 구성된다.
버스 마스터링 장치의 또 다른 양상이 제시된다. 상기 버스 마스터링 장치는 프로세서, 제1, 제2, 및 제3 채널들을 갖는 버스로 상기 프로세서를 인터페이싱하기 위한 수단을 포함하며, 상기 인터페이싱 수단은 상기 제1 채널을 통해 슬레이브를 어드레싱하기 위한 수단, 상기 제2 채널을 통해 상기 슬레이브로부터 페이로드를 수신하기 위한 수단, 및 페이로드를 상기 슬레이브로 전송하기 위해서 상기 제1 및 제3 채널들 사이에서 선택하기 위한 수단을 포함한다.
슬레이브 장치의 일 양상이 제시된다. 상기 슬레이브 장치는 메모리, 및 제1, 제2, 및 제2 채널들을 갖는 버스에 상기 메모리를 인터페이스하도록 구성되는 버스 인터페이스를 포함하며, 상기 버스 인터페이스는 상기 제1 채널을 통해 버스 마스터링 장치로부터 메모리 어드레스 및 제1 페이로드를 수신하고, 상기 제2 채널을 통해 상기 버스 마스터링 장치로부터 제2 페이로드를 수신하며, 상기 제3 채널을 통해 상기 버스 마스터링 장치로 페이로드를 전송하도록 구성된다.
슬레이브 장치의 또 다른 양상이 제시된다. 상기 슬레이브 장치는 메모리, 및 제1, 제2, 및 제3 채널들을 갖는 버스에 상기 메모리를 인터페이싱하기 위한 수단을 포함하며, 상기 인터페이싱 수단은 상기 제1 채널을 통해 버스 마스터링 장치로부터 메모리 어드레스 및 제1 페이로드를 수신하기 위한 수단, 상기 제2 채널을 통해 상기 버스 마스터링 장치로부터 제2 페이로드를 수신하기 위한 수단, 및 상기 제3 채널을 통해 상기 버스 마스터링 장치로 페이로드를 전송하기 위한 수단을 포함한다.
본 발명의 다른 실시예들은 하기 설명을 통해 설명을 통해 당업자에게 자명하게 될 것이며, 본 발명의 다양한 실시예들이 예시적인 방법으로 설명된다. 이해되는 바와 같이, 본 발명은 하기 설명된 실시예들로 제한되지 않으며 다양한 변형이 가능함을 당업자는 잘 이해할 수 있을 것이다. 따라서, 하기 설명 및 도면은 예시적으로 이해되어야 하고 제한적으로 해석되어서는 안 된다.
본 발명의 다양한 양상들이 이제 예시적인 방법으로 설명된다.
도1은 버스 상에서 통신하는 처리 시스템의 2개의 예시적인 장치들을 보여주는 간략화된 블록 다이아그램이다.
도2는 도1의 처리 시스템에서 버스의 어드레스 및 기록 채널들을 통한 정보 흐름을 보여주는 도이며, 여기서 상기 어드레스 채널은 어드레스들 및 페이로드들에 대한 범용 매체를 제공한다.
도3은 도1의 처리 시스템의 버스 상에서 3개의 기록 동작들을 보여주는 타이밍도이다.
도4는 처리 시스템의 2개의 수신 장치들과 통신하는 전송 장치를 보여주는 간략화된 블록 다이아그램이다.
도5는 도4의 처리 시스템에서 버스의 어드레스 및 기록 채널들 상에서의 정보 흐름을 보여주는 도이다.
도6은 4-채널 버스 상에서 통신하는 처리 시스템에서 2개의 예시적인 장치들을 보여주는 간략화된 블록 다이아그램이다.
도7은 도6의 처리 시스템에서 버스 상에서 3개의 기록 동작들을 보여주는 타이밍도이다.
도8은 처리 시스템에서 3개의 수신 장치들과 통신하는 전송 장치를 보여주는 간략화된 블록 다이아그램이다.
도9는 도8의 처리 시스템에서 버스의 판독 및 기록 어드레스 채널들 및 기록 채널들 상에서의 정보 흐름을 보여주는 도이다.
첨부된 도면과 관련하여 설명되는 하기 내용은 본 발명의 다양한 실시예들을 제시하며, 본 발명이 실시되는 유일한 실시예들을 한정하는 것은 아니다. 하기 설명은 본 발명의 완전한 이해를 제공할 목적으로 특정 상세내용을 포함한다. 그러나, 당업자는 본 발명이 이러한 특정 상세내용 없이 실시될 수 있음을 잘 이해할 수 있을 것이다. 일부 예들에서, 공지된 구조 및 구성요소들은 본 발명의 개념을 희석시키는 것을 방지하기 위해서 블록 다이아그램의 형태로 제시된다.
도1은 버스 상에서 통신하는 처리 시스템의 2개의 예시적인 장치들을 보여주는 간략화된 블록 다이아그램이다. 처리 시스템(100)은 하나 이상의 처리 기능들을 수행하도록 협력하는 하드웨어 장치들의 집합일 수 있다. 처리 시스템(100)의 일반적인 적용예들은 개인 컴퓨터, 노트북, 서버, 휴대폰, 개인 휴대 단말기(PDA), 게임 콘솔, 호출기, 모뎀, 오디오 장비, 의료 장치, 자동차, 비디오 장비, 산업 장비, 또는 정보를 처리, 검색, 및 저장할 수 있는 다른 장치를 포함하지만, 이들로 제한되는 것은 아니다.
처리 시스템(100)은 버스(106)을 통해 수신 장치(104)와 통신하는 전송 장치(102)를 포함한다. 버스(106)는 3개의 채널들, 즉 어드레스 채널(106a), 기록 채널(106b), 및 판독 채널(106c)을 포함한다. "채널"은 2개의 장치들 사이에서 정보를 전달하는데 사용되는 한 세트의 전기 도전체들로 정의되며, 한 세트의 공통 제어 신호들을 갖는다. 이러한 예에서, 어드레스 채널은 32 비트 폭을 가지며, 기록 및 판독 채널들은 각각 64 비트 폭을 갖는다. 일반적으로, 버스 상호 연결(미도시)은 버스(106)을 통한 전송 장치(102) 및 수신 장치(104) 사이의 점 대 점 통신 경로를 설정하는데 사용될 것이다. 대안적으로, 버스(106)는 전용 버스, 공유 버스, 또는 임의의 적절한 다른 타입의 버스 구조일 수 있다.
전송 장치(102)는 임의의 타입의 버스 마스터링 장치일 수 있다. 이러한 예에서, 전송 장치(102)는 프로세서(108) 및 버스 인터페이스(110)를 포함한다. 프로세서(108)는 마이크로 프로세서와 같은 범용 프로세서, 디지털 신호 처리기(DSP), 주문형 집적회로(ASIC), 직접 메모리 액세스(DMA) 제어기, 브릿지, 프로그램가능한 논리 소자, 또는 버스(106)에 대한 액세스를 필요로 하는 임의의 다른 엔티티와 같은 특별한 프로세서일 수 있다. 버스 인터페이스(110)는 어드레스 및 기록 채널들(106a,106b)을 구동하고, 적절한 제어 신호들을 제공하는데 사용될 수 있다. 버스 인터페이스(110)는 또한 판독 채널(106c)에 대한 수신기로서 동작할 수 있다.
수신 장치(104)는 임의의 타입의 슬레이브 장치일 수 있다. 수신 장치(104)는 SDRAM, DRAM, 또는 RAM과 같은 일시적인 메모리일 수 있고, 또는 플래쉬 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, CD-ROM, DVD, 자기 디스크, 재기록가능한 광학 디스크 등과 같은 장기간 저장가능한 저장 장치일 수 있다. 대안적으로, 수신 장치(104)는 브릿지 또는 정보를 검색 및 저장할 수 있는 임의의 다른 장치일 수 있다. 이러한 예에서, 수신 장치(104)는 버스 인터페이스(112) 및 메모리(114)를 포함할 수 있다. 버스 인터페이스(112)는 판독 채널(106c) 및 적절한 제어 신호들을 구동(drive)하는데 사용된다. 버스 인터페이스(112)는 또한 어드레스 및 기록 채널들(106a,106b)에 대한 수신기로서 동작한다. 메모리(114)는 그 내용이 랜덤하게 액세스(즉, 기록 및 판독)될 수 있는 임의의 장치일 수 있다.
이러한 버스 구조에서, 전송 장치(102)는 수신 장치(104)로부터 판독하거나, 수신 장치(104)에 기록할 수 있다. 전송 장치(102)가 기록 동작을 수행할 때, 전송 장치(102)는 적절한 제어 신호들로 어드레스 채널(106a)을 통해 수신 장치(104)로 어드레스를 전송한다. 페이로드는 어드레스 채널(106a) 또는 기록 채널(106b)을 통해 전송될 수 있다. "페이로드"는 특정 기록 또는 판독 동작과 관련된 데이터를 지칭하고, 본 경우에서는 기록 동작과 관련된 데이터를 지칭한다. 전송 장치가 판독 동작을 수행할 때, 전송 장치는 그 어드레스를 적절한 제어 신호들로 어드레스 채널(106a)을 통해 수신 장치(104)로 전송한다. 이에 응답하여, 수신 장치(104)는 판독 채널(106c)을 통해 전송 장치(102)로 페이로드를 전송한다.
3개의 기록 동작들의 일 예가 도2를 참조하여 이제 설명된다. 도2는 어드레스 및 기록 채널들 상에서의 정보 흐름을 보여주는 도이다. 이러한 예에서, 전송 장치는 32-바이트 기록 동작을 개시하고, 뒤이어 2개의 8-바이트 기록 동작들을 개시한다.
도2를 참조하면, 제1 클록 사이클(202)에서, 전송 장치는 적절한 제어 신호들로 어드레스 채널(106a)을 통해 수신 장치로 4-바이트 어드레스 A1을 전송함으로써 32-바이트 기록 동작을 개시한다. 동일한 클록 사이클(202) 동안, 전송 장치는 또한, 기록 채널(106b)을 통해 수신 장치로 제1 페이로드의 첫 번째 8-바이트들 W1(1)을 전송한다.
전송 장치는 적절한 제어 신호들로 어드레스 채널(106a)을 통해 제1 기록 동작 완료 전에 수신 장치로 4-바이트 어드레스 A2를 전송함으로써 제2 클록 사이클(204) 동안 다음 기록 동작을 개시한다. 전송 장치는 기록 채널(106b)을 통해 수신 장치로 두 번째 8-바이트 W1(2)를 전송함으로써 동일한 클록 사이클 동안 제1 페이로드 전송을 계속한다.
그리고 나서, 전송 장치는 다음 2개의 클록 사이클들(206 및 208)을 사용하여 어드레스 채널(106a)을 통해 수신 장치로 제2 페이로드를 전송하고, 이와 동시에 기록 채널(106b)을 통해 제1 페이로드 전송을 완료한다. 특히, 제3 클록 사이클(206)에서, 전송 장치는 어드레스 채널(106a)을 통해 제2 페이로드의 첫 번째 4-바이트 W2(1), 및 기록 채널(106b)을 통해 제1 페이로드의 세 번째 8-바이트 W1(3)를 수신 장치로 전송한다. 제4 클록 사이클(208)에서, 전송 장치는 어드레스 채널(106a)을 통해 제2 페이로드의 마지막 4-바이트 W2(2), 및 기록 채널(106b)을 통해 첫 번째 페이로드의 마지막 8-바이트 W1(4)를 수신 장치로 전송한다.
전송 장치는 적절한 제어 신호들로 어드레스 채널(106a)을 통해 수신 장치로 4-바이트 어드레스 A3를 전송함으로써 제5 클록 사이클(210)에서 제3 기록 동작을 개시한다. 동일한 클록 사이클(210) 동안, 전송 장치는 또한 기록 채널(106b)을 통해 수신 장치로 제3 페이로드 W3를 전송한다.
2개의 제어 신호들이 어드레스 채널(106a)에 추가되어 어드레스들 및 페이로드들 모두의 전송을 지원하기 위한 매체를 생성할 수 있다. "어드레스/데이터" 신호로 지칭되는 제1 제어 신호가 어드레스 채널(106a)을 통해 전송되는 정보가 어드레스인지 페이로드인지를 표시하기 위해서 사용된다. 이러한 예에서, 어드레스/데이터 신호가 어서팅(assert)되는 경우, 어드레스가 어드레스 채널(106a)에서 전송된다. 반대로, 어드레스/데이터 신호가 디어서팅(deassert) 되는 경우, 페이로드가 어드레스 채널(106a)에서 전송된다. "전달 속성(Transfer Attribute)"으로 지칭되는 제2 제어 신호가 어드레스 채널(106a)을 통해 어드레스를 전송할 때 사용된다. 어드레스가 전송되는 경우, "전달 속성" 신호는 그 어드레스에 대한 페이로드가 어드레스 채널(106a) 또는 기록 채널(106b)을 통해 전송될 것인지 여부를 표시하기 위해서 사용된다.
이러한 제어 신호들이 사용되는 방법을 보여주는 예가 도3을 참조하여 이제 설명된다. 어드레스 및 기록 채널들(106a,106b)에 대한 버스 프로토콜이 표 1에 제시된다. 이러한 버스 프로토콜은 처리 시스템의 독창적인 양상들을 보여주기 위해서 사용되며, 이러한 독창적인 양상들은 다른 버스 프로토콜들에서도 사용될 수 있다. 당업자는 여기서 제시된 버스 구조들의 실제 구현시에 이러한 프로토콜에 신호들을 추가하거나, 가변시킬 수 있을 것이다.
어드레스 채널
신호 정의 구동 주체
어드레스 어드레스들 및 페이로드들을 전송하기 위한 32 비트 매체 전송 장치
어드레스/데이터 어드레스 채널을 통해 전송되는 정보가 어드레스인지 아니면 페이로드인지 여부를 표시함 전송 장치
어드레스 유효성(AValid) 어드레스 채널을 통해 유효한 정보가 전송되는지 여부를 표시함 전송 장치
전달 속성 현재 어드레스에 대한 페이로드가 어드레스 채널에서 전송될지 또는 기록 채널에서 전송될지를 표시함 전송 장치
판독/기록 판독 동작이 요청되는지 또는 기록 동작이 요청되는지를 표시함 전송 장치
페이로드 사이즈 현재 어드레스에 대한 페이로드 사이즈를 표시함 전송 장치
어드레스 전달 Ack 수신 장치가 어드레스 채널을 통해 전송된 정보를 성공적으로 수신하였는지 여부를 표시함 수신 장치
기록 채널
신호 정의 구동 주체
기록 페이로드들을 전송할 64-비트 매체 전송 장치
기록 유효성(WValid) 기록 채널을 통해 유효한 정보가 전송되는지 여부를 표시함 전송 장치
기록 전달 Ack 수신 장치가 기록 채널을 통해 정보를 성공적으로 수신하였는지 여부를 표시함 수신 장치
도3은 도2와 관련하여 상술한 동일한 3개의 기록 동작들에 대한 제어 시그널링을 보여주는 타이밍 다이아그램이다. 시스템 클록(306)은 전송 장치 및 수신 장치 사이의 통신들을 동기화하는데 사용된다. 시스템 클록(306)은 5개의 클록 사이클로 제시되며, 여기서 각 클록 사이클은 순차적으로 넘버링된다.
기록 동작은 제1 클록 사이클(301) 동안 전송 장치에 의해 어드레스 채널(106a)을 통해 개시될 수 있다. 이러한 동작은 32-비트 어드레스 매체(308) 상에서 제1 기록 동작 동안 어드레스 A1을 전송함으로써 달성될 수 있다. 이와 동시에, 전송 장치는 어드레스 유효성(AValid), 어드레스/데이터, 및 전달 속성 신호들(312,313,314)을 어서트한다. 어서팅된 어드레스 유효성 신호(312)는 유효한 정보가 어드레스 채널(106a)을 통해 전송됨을 표시하고, 어서팅된 어드레스/데이터 신호(313)는 이러한 정보가 어드레스 A1임을 표시하고, 어서팅된 전달 속성 신호(314)는 어드레스 A1에 대한 페이로드가 기록 채널(106b)을 통해 전송될 것임을 표시한다. 전송 장치는 또한 판독/기록 신호(316)를 디어서팅하여 기록 동작을 요청한다. 페이로드 사이즈(318) 신호는 페이로드의 사이즈(본 예에서 32-바이트)를 표시하기 위해서 사용된다.
동일한 제1 클록 사이클(301) 동안, 전송 장치는 기록 매체(320)를 사용하여 제1 페이로드의 첫 번째 8-바이트 W1(1)를 전송한다. 전송 장치는 또한 기록 유효성(WValid) 신호(324)를 어서팅하여 유효한 정보가 기록 채널(106b)을 통해 전송됨을 표시한다.
제1 클록 사이클(301)의 종료부에서, 전송 장치는 어서팅된 어드레스 전달 Ack 신호(310)를 검사하여 수신 장치로 어드레스 채널(106a) 상에서 어드레스 A1의 성공적인 전달을 확인한다. 전송 장치는 또한 어서팅된 기록 전달 Ack 신호(322)를 검사하여 수신 장치로 기록 채널(106b) 상에서 제1 페이로드의 첫 번째 8-바이트 W1(1)의 성공적인 전달을 확인한다.
제2 클록 사이클(302)에서, 전송 장치는 제1 기록 동작이 완료되기 전에 32-비트 어드레스 매체(308) 상에서 제2 기록 동작에 대한 어드레스 A2를 전송한다. 전송 장치는 어드레스 유효성 신호(312)를 어서팅하여 유효한 정보가 어드레스 채널(106a)을 통해 전송됨을 표시한다. 전송 장치는 또한 어드레스/데이터 신호(313)를 어서팅하여 이러한 정보가 어드레스 A2임을 표시한다. 전달 속성(314)은 디어서팅되어 어드레스 A2에 대한 정보가 어드레스 채널(106a)을 통해 전송될 것임을 표시한다. 전송 장치는 또한 판독/기록 신호(316)를 디어서팅하여 기록 동작을 요청한다. 페이로드 사이즈(318) 신호는 페이로드 사이즈(본 경우, 8-바이트)를 표시하는데 사용된다.
동일한 제2 클록 사이클(302) 동안, 전송 장치는 기록 매체(320)를 사용하여 제1 페이로드의 두 번째 8-바이트 W1(2)를 전송한다. 전송 장치는 또한 기록 유효성 신호(324)를 어서팅하여 유효한 정보가 기록 채널(106b)을 통해 전송됨을 표시한다.
제2 클록 사이클(302)의 종료부에서, 전송 장치는 어서팅된 어드레스 전달 Ack 신호(310)를 검사하여 수신 장치로 어드레스 채널(106a) 상에서 어드레스 A2의 성공적인 전달을 확인한다. 전송 장치는 또한 어서팅된 기록 전달 Ack 신호(322)를 검사하여 수신 장치로 기록 채널(106b) 상에서 제1 페이로드의 두 번째 8-바이트 W1(2)의 성공적인 전달을 확인한다.
제3 클록 사이클(303)에서, 전송 장치는 32-비트 어드레스 매체(308) 상에서 제2 페이로드의 첫 번째 4-바이트 W2(1)을 전송한다. 전송 장치는 어드레스 유효성 신호(312)를 어서팅하여 유효한 정보가 어드레스 채널(106a)을 통해 전송됨을 표시하고, 어드레스/데이터 신호(313)를 디어서팅하여 이러한 정보가 페이로드의 일부임을 표시한다. 전달 속성 신호(314), 판독/기록 신호(316), 및 페이로드 사이즈(318) 신호의 상태는 이러한 클록 사이클 동안 무시될 수 있다. 도3에서, 이러한 신호들의 상태는 변경되지 않고 유지되지만, 임의의 상태로 설정될 수 있다.
동일한 제3 클록 사이클(303) 동안, 전송 장치는 기록 매체(320)를 사용하여 제1 페이로드의 세 번째 8-바이트 W1(3)을 전송한다. 전송 장치는 또한 기록 유효성 신호(324)를 어서팅하여 유효한 정보가 기록 채널(106b)을 통해 전송됨을 표시한다.
제3 클록 사이클의 종료부에서, 전송 장치는 어서팅된 어드레스 전달 Ack 신호(310)를 검사하여 수신 장치로 어드레스 채널(106a) 상에서 제2 페이로드의 첫 번째 4-바이트 W2(1)의 성공적인 전달을 확인한다. 전송 장치는 또한 어서팅된 기록 전달 Ack 신호(322)를 검사하여 수신 장치로 기록 채널(106b) 상에서 제1 페이로드의 세 번째 8-바이트 W1(3)의 성공적인 전달을 확인한다.
제4 클록 사이클(304)에서, 전송 장치는 32-비트 어드레스 매체(308)을 통해 제2 페이로드의 최종 4-바이트 W2(2)를 전송한다. 전송 장치는 어드레스 유효성 신호(312)를 어서팅하여 어드레스 채널(106a)을 통해 유효한 정보가 전송됨을 표시하고, 어드레스/데이터 신호(313)를 디어서팅하여 이러한 정보가 페이로드의 일부임을 표시한다. 전달 속성 신호(314), 판독/기록 신호(316), 및 페이로드 사이즈(318) 신호의 상태는 페이로드 테뉴어(tenure) 동안 무시될 수 있다.
*동일한 제4 클록 사이클(304) 동안, 전송 장치는 기록 매체(320)를 사용하여 제1 페이로드의 최종 8-바이트 W1(4)를 전송한다. 전송 장치는 기록 유효성 신호(324) 어서팅을 계속하여 유효성 정보가 기록 채널(106b)을 통해 전송됨을 표시한다.
제4 클록 사이클(304)의 종료부에서, 전송 장치는 어서팅된 어드레스 전달 Ack 신호(310)를 검사하여 수신 장치로 어드레스 채널(106a) 상에서 제2 페이로드의 최종 4-바이트 W2(2)의 성공적인 전달을 확인한다. 전송 장치는 또한 어서팅된 기록 전달 Ack 신호(322)를 검사하여 수신 장치로 기록 채널(106b) 상에서 제1 페이로드의 최종 8-바이트 W1(4)의 성공적인 전달을 확인한다.
제5 클록 사이클(305)에서, 전송 장치는 32-비트 어드레스 매체(308) 상에서 제3 기록 동작에 대한 어드레스 A3를 전송한다. 전송 장치는 어드레스 유효성 신호(312)를 어서팅하여 유효한 정보가 어드레스 채널(106a) 상에서 전송됨을 표시한다. 전송 장치는 또한 어드레스/데이터 신호(313)를 어서팅하여 어드레스 채널(106a)을 통해 전송되는 정보가 어드레스 A3임을 표시한다. 전달 속성 신호(314)가 또한 전송 장치에 의해 어서팅되어 어드레스 A3에 대한 페이로드가 기록 채널(106b)을 통해 전송될 것임을 표시한다. 판독/기록 신호(316)는 디어서팅된 상태로 유지되어 기록 동작을 요청한다. 페이로드 사이즈(318)는 페이로드 사이즈(이 경우, 8-바이트)를 표시하기 위해서 사용된다.
동일한 제5 클록 사이클(305) 동안, 전송 장치는 기록 매체(320)를 사용하여 페이로드 W3을 전송한다. 전송 장치는 또한 기록 유효성 신호(324)를 어서팅하여 유효한 정보가 기록 채널(106b)을 통해 전송됨을 표시한다.
제5 클록 사이클(305)의 종료부에서, 전송 장치는 어서팅된 어드레스 전달 Ack 신호(310)를 검사하여 수신 장치로 어드레스 채널(106a) 상에서 어드레스 A3의 성공적인 전달을 확인한다. 전송 장치는 또한 어서팅된 기록 전달 Ack 신호(322)를 검사하여 수신 장치로 기록 채널(106b) 상에서 제3 페이로드 W3의 성공적인 전달을 확인한다.
도4는 처리 시스템(400)에서 버스 상호 연결(416)을 통해 2개의 수신 장치들(404a,404b)과 통신하는 전송 장치(402)를 보여주는 간략화된 블록 다이아그램이다. 이러한 예에서, 전송 장치(402)는 버스 상호 연결(416)로 어드레스들 및 페이로드들을 전송하기 위한 매체로서 32-비트 어드레스 채널(406a)을 사용하여 수신 장치들(404a,404b) 모두로 동시에 기록할 수 있다. 그리고 나서, 버스 상호 연결(416)은 32 비트 어드레스 채널들(406a1,406a2)을 사용하여 수신 장치(404a,404b)들을 어드레스하고, 64-비트 기록 채널들(406b1,406b2)을 사용하여 페이로드들을 전송한다. 버스 상호 연결(416)이 하나 이상의 수신 장치들(404a,404b)로 다수의 기록 동작들을 수행할 필요가 있는 경우, 어드레스 채널들(406a1,406a2)이 또한 어드레스 및 페이로드들 모두를 전송하기 위한 매체로서 사용될 수 있다.
일 예가 이제 도5를 참조하여 설명될 것이다. 도5는 어드레스 및 기록 채널들 상에서의 정보 흐름을 보여주는 도이다. 이러한 예에서, 버스 상호 연결(416)은 동일한 클록 사이클에서 전송 장치(402)로부터의 각 전송이 수신 장치들(404a,404b) 중 하나로 도달하는 것을 허용하는 점 대 점 연결들을 제공할 것이다. 그러나 실제로, 버스 상호 연결(416)은 버퍼링을 구비한 클록킹된 장치일 수 있다(도4 참조).
도5를 참조하면, 전송 장치는 32-바이트 기록 동작을 개시하고, 뒤이어 8-바이트 기록 동작을 개시한다. 제1 클록 사이클(502)에서, 전송 장치는 적절한 제어 신호들로 어드레스 채널(406a)을 통해 버스 상호 연결로 어드레스 A1을 전송함으로써 32-바이트 기록 동작을 개시한다. 동일한 클록 사이클(502) 동안, 전송 장치는 또한, 기록 채널(406b)을 통해 버스 상호 연결로 제1 페이로드의 첫 번째 8-바이트 W1(1)을 전송한다. 버스 상호 연결은 제1 수신 장치의 어드레스 채널 (406a1)을 통해 제1 수신 장치(404a)로 어드레스 A1을 전송하고, 제1 수신 장치의 기록 채널(406b1)을 통해 제1 수신 장치(404a)로 제1 페이로드의 첫 번째 8-바이트 W1(1)를 전송한다.
제2 클록 사이클(504) 상에서, 전송 장치는 적절한 제어 신호들로 어드레스 채널(406a)을 통해 버스 상호 연결로 어드레스 A2를 전송함으로써 다음 기록 동작을 개시한다. 동일한 클록 사이클(504) 동안, 전송 장치는 또한 기록 채널(406b)을 통해 버스 상호 연결로 제1 페이로드의 두 번째 8-바이트 W1(2)를 전송한다. 버스 상호 연결(416)은 제2 수신 장치의 어드레스 채널(406a2)을 통해 제2 수신 장치(404b)로 어드레스 A2를 전송하고, 제1 수신 장치의 기록 채널(406b1)을 통해 제1 수신 장치(404a)로 제1 페이로드의 두 번째 8-바이트 W1(2)를 전송한다.
제3 및 제4 클록 사이클들(506,508)에서, 전송 장치는 버스 상호 연결을 통해 수신 장치(404a)로 기록 채널들(406b1,406b2)을 통해 제1 페이로드의 나머지 W1(3), W1(4)를 전송한다. 동일한 제3 및 제4 클록 사이클들(506,508) 동안, 전송 장치는 어드레스 채널(406a)을 통해 버스 상호 연결로 페이로드 W2(1), W2(2)를 전송한다. 단지 8-바이트인, 제2 페이로드 W2(1),W2(2)는 제2 수신 장치의 기록 채널(406b2)을 통해 1/2 바이트 레인들을 통해 제2 수신 장치로 버스 상호 연결에 의해 제3 및 제4 클록 사이클(506,508)에서 전송된다. 대안적으로, 버스 상호 연결은 도시된 바와 같이 제2 수신 장치에 대해 64-비트 기록 채널(406b2)을 통해 제4 클록 사이클(508) 동안 전체 페이로드를 전송할 수 있다.
도6은 4-채널 버스 상에서 통신하는 처리 시스템(600)에서 2개의 예시적인 장치들을 보여주는 간략화된 블록 다이아그램이다. 개별적이고 독립적인 어드레스 채널이 판독 및 기록 채널들 각각에 대해 제공된다. 이러한 예에서, 각 채널은 32-비트 폭을 가지지만, 특정 응용예 및 전체 설계 제한들에 따라 실제로 임의의 폭을 가질 수 있다. 4-채널 버스 상에서의 기록 동작은 3-채널 버스와 관련하여 앞서 설명된 것과 동일한 방식으로 수행될 수 있다. 즉, 전송 장치(602)는 기록 어드레스 채널(606a)을 통해 어드레스를 전송하고, 기록 어드레스 채널(606a) 및 기록 채널(606b) 모두에서 페이로드들을 전송한다. 2개의 버스 구조들 사이의 차이점은 판독 동작이 수행되는 방식이다. 4-채널 버스 상에서의 판독 동작은 판독 어드레스 채널(606d)을 통해 어드레스를 수신 장치(604)로 전송함으로써 수행된다. 이에 응답하여, 수신 장치(604)는 판독 채널(606c)을 통해 전송 장치(602)로 페이로드를 전송한다.
*일 예가 이제 도7을 참조하여 설명될 것이다. 어드레스 및 기록 채널들(606a,606b,606d)에 대한 버스 프로토콜이 표 2에서 리스트된다. 이러한 버스 프로토콜은 처리 시스템의 독창적인 양상들을 설명하기 위해서 사용되며, 이러한 독창적인 양상들은 다음 버스 프로토콜들에서도 사용될 수 있다. 당업자는 여기서 제시된 버스 구조들의 실제 구현시에 이러한 프로토콜에 신호들을 부가하거나 변경할 수 있음을 잘 이해할 수 있을 것이다.
기록 어드레스 채널
신호 정의 구동 주체
기록 어드레스 페이로드들을 전송하는 32-비트 매체(medium) 전송 장치
기록 어드레스/데이터 기록 어드레스 채널에서 전송되는 정보가 기록 어드레스 인지 페이로드인지를 표시함 전송 장치
전달 속성 현재 어드레스에 대한 페이로드가 기록 어드레스 채널에서 전송될 것인지, 판독 어드레스 채널에서 전송될 것인지, 또는 기록 채널에서 전송될 것인지를 표시함 전송 장치
기록 어드레스 유효성 유효한 정보가 기록 어드레스 채널에서 전송되는지 여부를 표시함 전송 장치
기록 페이로드 사이즈 현재 기록 어드레스에 대한 페이로드의 사이즈를 표시함 전송 장치
기록 어드레스 전달 Ack 기록 어드레스 채널을 통해 전송되는 정보를 수신 장치가 성공적으로 수신하였는지 여부를 표시함 수신 장치
판독 어드레스 채널
신호 정의 구동 주체
판독 어드레스 판독 어드레스 및 페이로드들을 전송하는 32-비트 매체 전송 장치
판독 어드레스/데이터 판독 어드레스 채널을 통해 전송되는 정보가 판독 어드레스인지 아니면 페이로드인지를 표시함 전송 장치
판독 어드레스 유효성 유효한 정보가 판독 어드레스 채널을 통해 전송되는지 여부를 표시함
판독 페이로드 사이즈 현재 판독 어드레스에 대한 페이로드 사이즈를 표시함 전송 장치
판독 어드레스 전달 Ack 판독 어드레스 채널을 통해 전송되는 정보를 수신 장치가 성공적으로 수신하였는지 여부를 표시함 수신 장치
기록 채널
신호 정의 구동 주체
기록 페이로드를 전송하는 32-비트 매체 전송 장치
기록 유효성 유효한 정보가 기록 채널을 통해 전송되는지 여부를 표시함 전송 장치
기록 전달 Ack 수신 장치가 기록 채널을 통해 전송된 정보를 성공적으로 수신하였는지 여부를 표시함 수신 장치
기록 어드레스 채널을 통해 전달 Ack 신호에 대한 프로토콜이 표 3에서 제시된다.
전달 속성 정의
000 현재 어드레스에 대한 페이로드가 기록 채널을 통해 전송될 것임
001 현재 어드레스에 대한 페이로드가 기록 어드레스 채널을 통해 전송될 것임
010 현재 어드레스에 대한 페이로드가 판독 어드레스 채널을 통해 전송될 것임
011 예비용(reserved)
도7은 16-바이트 기록 동작, 뒤이은 12-바이트 기록 동작, 및 뒤이은 4-바이트 기록 동작에 대한 제어 시그널링을 보여주는 타이밍 다이아그램이다. 시스템 클록(706)은 전송 장치 및 수신 장치 사이의 통신들을 동기화하는데 사용될 수 있다. 시스템 클록(706)은 4개의 클록 사이클로 제시되며, 각 클록 사이클은 순차적으로 넘버링된다.
기록 동작은 제1 클록 사이클(701) 동안 전송 장치에 의해 어드레스 채널(606a)을 통해 개시된다. 이러한 동작은 32-비트 기록 어드레스 매체(708) 상에서의 제1 기록 동작을 위한 어드레스 A1을 전송함으로써 달성될 수 있다. 동일한 클록 사이클(701) 동안, 전송 장치는 기록 어드레스 유효성(AVaild) 신호(712)를 어서팅하여 유효한 정보가 기록 어드레스 채널(606a)을 통해 전송됨을 표시한다. 전송 장치는 또한 기록 어드레스/데이터 신호(713)를 어서팅하여 이러한 정보가 어드레스 A1임을 표시한다. 전송 장치는 또한 전달 속성 신호(714)를 "000"으로 설정하여 어드레스 A1에 대한 페이로드가 기록 채널(606b)을 통해 전송될 것임을 표시한다. 페이로드 사이즈(718) 신호는 페이로드 사이즈(이 경우 16-바이트)를 표시하기 위해서 사용된다.
동일한 제1 클록 사이클(701) 동안, 전송 장치는 기록 매체(720)를 사용하여 제1 페이로드의 첫 번째 4-바이트 W1(1)을 전송한다. 전송 장치는 또한 기록 유효성(WValid) 신호(724)를 어서팅하여 유효한 정보가 기록 채널(606b)을 통해 전송됨을 표시한다.
제1 클록 사이클(701) 종료시에, 전송 장치는 어서팅된 기록 어드레스 전달 Ack 신호(710)를 검사하여 수신 장치로 어드레스 채널(606a) 상에서 어드레스 A1의 성공적인 전달을 확인한다. 전송 장치는 또한 어서팅된 기록 전달 Ack 신호(722)를 검사하여 수신 장치로 기록 채널(606b) 상에서 제1 페이로드의 첫 번째 4-바이트 W1(1)의 성공적인 전달을 확인한다.
제2 클록 사이클(702)에서, 전송 장치는 제1 기록 동작인 완료되기 전에 32-비트 어드레스 매체(708) 상에서의 제2 기록 동작에 대한 어드레스 A2를 전송한다. 전송 장치는 기록 어드레스 유효성 신호(712)를 어서팅하여 유효한 정보가 기록 어드레스 채널(606a)을 통해 전송됨을 표시한다. 전송 장치는 또한 어드레스/데이터 신호(713)를 어서팅하여 이러한 정보가 어드레스 A2임을 표시한다. 전송 장치는 전달 속성 신호(714)를 "010"으로 설정하여 어드레스 A2에 대한 페이로드가 판독 어드레스 채널(606d)을 통해 전송될 것임을 표시한다. 페이로드 사이즈(718) 신호는 페이로드 사이즈(이 경우, 12-바이트)를 표시하기 위해서 사용된다.
동일한 제2 클록 사이클(702) 동안, 전송 장치는 기록 매체(720)를 사용하여 제1 페이로드의 두 번째 4-바이트 W1(2)를 전송하고, 기록 유효성 신호(724)를 어서팅하여 유효한 정보가 기록 채널(606b)을 통해 전송됨을 표시한다. 전송 장치는 판독 어드레스 매체(730)를 사용하여 제2 페이로드의 첫 번째 4-바이트 W2(1)를 전송하고, 판독 어드레스 유효성 신호(728)를 어서팅하여 유효한 정보가 판독 어드레스 채널(606d)을 통해 전송됨을 표시한다. 전송 장치는 판독 어드레스/데이터 신호(729)를 디어서팅하여 판독 어드레스 채널(606d)을 통해 전송되는 정보가 페이로드 데이터임을 표시한다.
제2 클록 사이클(702)의 종료시에, 전송 장치는 어서팅된 기록 어드레스 전달 Ack 신호(710)를 검사하여 수신 장치로 어드레스 채널(606a) 상에서 어드레스 A2의 성공적인 전달을 확인한다. 전송 장치는 또한 어서팅된 기록 전달 Ack 및 판독 어드레스 전달 Ack 신호들(722,726)을 검사하여 기록 및 판독 어드레스 채널들(606b,606d) 상에서 페이로드 데이터의 성공적인 전달을 확인한다.
제3 클록 사이클(703)에서, 전송 장치는 기록 어드레스 유효성 신호(712)를 어서팅하여 유효한 정보가 기록 어드레스 채널(606a)을 통해 전송됨을 표시한다. 전송 장치는 또한 어드레스/데이터 신호(713)를 어서팅하여 이러한 정보가 어드레스 A3임을 표시한다. 전송 장치는 전달 속성 신호(714)를 "001"로 설정하여 어드레스 A3에 대한 페이로드가 기록 어드레스 채널(606a)을 통해 전송될 것임을 표시한다. 페이로드 사이즈(718)는 페이로드 사이즈(이 경우, 4-바이트)를 표시하기 위해서 사용된다.
동일한 제3 클록 사이클(703) 동안, 전송 장치는 기록 매체(720)를 사용하여 제1 페이로드의 세 번째 4-바이트 W1(3)를 전송하고, 기록 유효성 신호(724)를 어서팅하여 유효한 정보가 기록 채널(606b)을 통해 전송됨을 표시한다. 전송 장치는 판독 어드레스 매체(730)를 사용하여 제2 페이로드의 두 번째 4-바이트 W2(2)를 전송하고, 판독 어드레스 유효성 신호(728)를 어서팅하여 판독 어드레스 채널(606d)을 통해 유효한 정보가 전송됨을 표시한다. 전송 장치는 판독 어드레스/데이터 신호(729)를 디어서팅하여 판독 어드레스 채널(606d)을 통해 전송되는 정보가 페이로드 데이터임을 표시한다.
제3 클록 사이클(703)의 종료시에, 전송 장치는 어서팅된 기록 어드레스 전달 Ack 신호(710)를 검사하여 수신 장치로 어드레스 채널(606a)을 통한 어드레스 A3의 성공적인 전달을 확인하다. 전송 장치는 또한 어서팅된 기록 전달 Ack 및 판독 어드레스 전달 Ack 신호들(722,726)을 검사하여 기록 및 판독 어드레스 채널들(606b,606d)을 통한 페이로드 데이터의 성공적인 전달을 확인한다.
제4 클록 사이클(704)에서, 전송 장치는 기록 매체(720)를 사용하여 제1 페이로드의 최종 4-바이트 W1(4)를 전송하고, 판독 어드레스 매체(730)를 사용하여 제2 페이로드의 최종 4-바이트 W2(3)를 전송한다. 전송 장치는 기록 유효 및 판독 어드레스 유효성 신호들(724,728)을 어서팅하여 유효한 정보가 기록 및 판독 어드레스 채널들(606b,606d)을 통해 전송됨을 표시한다. 전송 장치는 판독 어드레스/데이터 신호(729)를 디어서팅하여 판독 어드레스 채널(696d)을 통해 전송되는 정보가 페이로드 데이터임을 표시한다.
전송 장치는 기록 어드레스 매체(708)를 사용하여 제3 페이로드 W3을 전송하고, 기록 어드레스 유효성 신호(712)를 어서팅하여 유효한 정보가 기록 어드레스 채널(606a)을 통해 전송됨을 표시한다. 전송 장치는 어드레스/데이터 신호(713)를 디어서팅하여 기록 어드레스 채널(606a)을 통해 전송되는 정보가 페이로드 데이터임을 표시한다. 전달 속성 신호(714) 및 페이로드 사이즈(718) 신호의 상태는 무시될 수 있다.
도8은 처리 시스템(800)에서 버스 상호 연결(816)을 통해 3개의 수신 장치들(804a-804c)과 통신하는 전송 장치(802)를 보여주는 간략화된 블록 다이아그램이다. 이러한 예에서, 전송 장치(802)는 어드레스들 및 페이로드들을 전송하기 위한 매체(media)로서 판독 및 기록 어드레스 채널들(806d,806a)을 사용하여 동시에 모든 3개의 수신 장치들(804a-804c)에 기록할 수 있다. 그리고 나서, 버스 상호 연결(816)은 기록 어드레스 채널들(806a1,806a2,806a3)을 사용하여 수신 장치들(804a,804b,804c)을 어드레스하고, 기록 채널들(806b1,806b2,806b3)을 사용하여 페이로드들을 전송한다. 버스 상호 연결(816)이 하나 이상의 수신 장치들(804a,804b,804c)에 다수의 기록 동작들을 수행할 필요가 있는 경우, 판독 및 기록 어드레스 채널들(806d1,806d2,806d3,806a1,806a2,806a3)이 어드레스들 및 페이로드들 모두를 전송하기 위한 일반적인 매체로서 사용될 수 있다.
일 예가 도9를 참조하여 이제 설명될 것이다. 도9는 어드레스 및 기록 채널들 상에서의 정보 흐름을 보여주는 예이다. 이러한 예에서, 버스 상호 연결(816)은 동일한 클록 사이클에서 수신 장치들(804a,804b,804c) 중 하나에 전송 장치(802)로부터의 각 전송이 도달하도록 하여주는 점 대 점 연결들을 제공할 것이다. 그러나 실제로 버스 상호 연결(816)은 버퍼링을 갖는 클로킹된 장치일 수 있다(도8 참조).
도9를 참조하면, 제1 클록 사이클(902)에서, 전송 장치는 적절한 제어 신호들로 어드레스 채널(806a)을 통해 버스 상호 연결로 어드레스 A1을 전송함으로써 16-바이트 기록 동작을 개시한다. 동일한 클록 사이클(902) 동안, 전송 장치는 기록 채널(806b)을 통해 버스 상호 연결로 제1 페이로드의 첫 번째 4-바이트 W1(1)을 전송한다. 버스 상호 연결은 제1 수신 장치의 어드레스 채널(806a1)을 통해 제1 수신 장치(804a)로 어드레스 A1을 전송하고, 제1 페이로드의 첫 번째 4-바이트 W1(1)를 제1 수신 장치의 기록 채널(806b1)을 통해 제1 수신 장치(804a)로 전송한다.
제2 클록 사이클(904)에서, 전송 장치는 적절한 제어 신호들로 어드레스 채널(806a)을 통해 버스 상호 연결로 어드레스 A2를 전송함으로써 다음 기록 동작을 개시한다. 동일한 클록 사이클(904) 동안, 전송 장치는 또한 기록 채널(806b)을 통해 버스 상호 연결로 제1 페이로드의 두 번째 4-바이트 W1(2)를 전송하고, 판독 어드레스 채널(806d)을 통해 버스 상호 연결로 제2 페이로드의 첫 번째 4-바이트 W2(1)를전송한다. 버스 상호 연결(816)은 제2 수신 장치의 어드레스 채널(806a2)을 통해 제2 수신 장치(804b)로 어드레스 A2를 전송하고, 제1 페이로드의 두 번째 4-바이트 W1(2)를 제1 수신 장치의 기록 채널(806b1)을 통해 제1 수신 장치(804a)로 전송하고, 제2 페이로드의 첫 번째 4-바이트 W2(1)를제2 수신 장치의 기록 채널(806b2)을 통해 제2 수신 장치(804b)로 전송한다.
제3 클록 사이클(906)에서, 전송 장치는 적절한 제어 신호들로 어드레스 채널(806a)을 통해 버스 상호 연결로 어드레스 A3를 전송함으로써 다음 기록 동작을 개시한다. 동시에, 전송 장치는 또한 기록 채널(806b)을 통해 버스 상호 연결로 제1 페이로드의 세 번째 4-바이트 W1(3)를 전송하고, 판독 어드레스 채널(806d)을 통해 버스 상호 연결로 제2 페이로드의 두 번째 4-바이트 W2(2)를 전송한다. 버스 상호 연결(816)은 제3 수신 장치의 어드레스 채널(806a3)을 통해 제3 수신 장치(804c)로 어드레스 A3를 전송하고, 제1 수신 장치의 기록 채널(806b1)을 통해 제1 수신 장치(804a)로 제1 페이로드의 세 번째 4-바이트 W1(3)를 전송하며, 제2 수신 장치의 기록 채널(806b2)을 통해 제2 수신 장치(804b)로 제2 페이로드의 두 번째 4-바이트 W2(2)를 전송한다.
제4 클록 사이클(908)에서, 전송 장치는 기록 채널(806b)을 통해 버스 상호 연결로 제1 페이로드의 최종 4-바이트 W1(4)를 전송하고, 판독 어드레스 채널을 통해 버스 상호 연결로 제2 페이로드의 최종 4-바이트 W2(3)을 전송하며, 기록 어드레스 채널(806a)을 통해 버스 상호 연결로 제3 페이로드 W3를 전송한다. 버스 상호 연결(816)은 제1 수신 장치의 기록 채널(806b1)을 통해 제1 수신 장치(804)로 제1 페이로드의 최종 4-바이트 W1(4)를 전송하며, 제2 수신 장치의 기록 채널(806b2)을 통해 제2 수신 장치(804b)로 제2 페이로드의 최종 4-바이트 W2(3)을 전송하며, 제3 수신 장치의 기록 채널(806b3)을 통해 제3 수신 장치(804c)로 제3 페이로드 W3을 전송한다.
다양한 예시적인 논리 블록들, 모듈들, 및 회로들이 범용 프로세서; 디지털 신호 처리기, DSP; 주문형 집적회로, ASIC; 필드 프로그램어블 게이트 어레이, FPGA; 또는 다른 프로그램어블 논리 장치; 이산 게이트 또는 트랜지스터 논리; 이산 하드웨어 컴포넌트들; 또는 이러한 기능들을 구현하도록 설계된 것들의 조합을 통해 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서 일 수 있지만; 대안적 실시예에서, 이러한 프로세서는 기존 프로세서, 제어기, 마이크로 제어기, 또는 상태 머신일 수 있다. 프로세서는 예를 들어, DSP 및 마이크로프로세서, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로 프로세서, 또는 이러한 구성들의 조합과 같이 계산 장치들의 조합으로서 구현될 수 있다.
상술한 방법의 단계들 및 알고리즘은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 랜덤 액세스 메모리(RAM); 플래쉬 메모리; 판독 전용 메모리(ROM); 전기적 프로그램어블 ROM(EPROM); 전기적 삭제가능한 프로그램어블 ROM(EEPROM); 레지스터; 하드디스크; 휴대용 디스크; 콤팩트 디스크 ROM(CD-ROM); 또는 공지된 저장 매체의 임의의 형태로서 존재한다. 예시적인 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하여 저장매체에 정보를 기록한다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다. 이러한 프로세서 및 저장매체는 ASIC 에 위치한다. ASIC 는 전송 및/또는 수신 장치 또는 그 외의 장치에 위치할 수 있다. 대안적으로, 프로세서 및 저장 매체는 전송 및/또는 수신 장치 또는 그 이외의 장치에서 이산 컴포넌트로서 존재할 수 있다.
상술한 실시예들은 당업자가 본원발명을 보다 용이하게 실시할 수 있도록 하기 위해 기술되었다. 이러한 실시예들에 대한 다양한 변형들을 당업자는 잘 이해할 수 있을 것이며, 여기서 정의된 원리들은 본 발명의 영역을 벗어남이 없이, 다른 실시예들에 적용될 수 있다. 따라서, 본 발명은 여기서 제시된 실시예들로 제한되지 않으며, 여기서 제시된 사상을 따르는 다른 실시예들을 포함한다.

Claims (39)

  1. 처리 시스템으로서,
    수신 장치;
    제1, 제2, 및 제3 채널들을 갖는 버스; 및
    상기 제1 채널을 통해 상기 수신 장치를 어드레스하고, 상기 제2 채널을 통해 상기 수신 장치로부터 판독하며, 상기 제3 채널을 통해 상기 수신 장치로 기록하며, 페이로드 기록 데이터가 상기 제3 채널을 통해 상기 수신 장치로 기록되는 제1 버스 전송 모드와 제1 페이로드 기록 데이터가 제1 클록 사이클 동안 상기 제3 채널을 통해 상기 수신 장치로 기록되고 제2 페이로드 기록 데이터가 상기 제1 클록 사이클 동안 상기 제1 채널을 통해 상기 수신 장치로 동시에 기록되는 제2 버스 전송 모드 사이에서 선택하도록 구성되는 전송 장치를 포함하며,
    상기 제1 페이로드 기록 데이터는 제1 기록 동작과 연관되고 상기 제2 페이로드 기록 데이터는 제2 기록 동작과 연관되며,
    상기 제1 페이로드 기록 데이터 및 상기 제2 페이로드 기록 데이터는 어드레스 및 제어 정보와는 별개인(distinct), 처리 시스템.
  2. 제1항에 있어서,
    상기 제2 버스 전송 모드에서, 상기 전송 장치는 상기 제1 채널을 통해 상기 수신 장치의 제1 어드레스로 상기 제2 페이로드 기록 데이터를 기록하고, 상기 제3 채널을 통해 상기 수신 장치의 제2 어드레스로 상기 제1 페이로드 기록 데이터를 기록하도록 추가로 구성되는, 처리 시스템.
  3. 제1항에 있어서,
    제2 수신 장치를 더 포함하며,
    상기 제2 버스 전송 모드에서, 상기 전송 장치는 상기 제1 채널을 통해 상기 수신 장치로 상기 제2 페이로드 기록 데이터를 기록하고, 상기 제3 채널을 통해 상기 제2 수신 장치로 상기 제1 페이로드 기록 데이터를 기록하도록 추가로 구성되는, 처리 시스템.
  4. 제1항에 있어서,
    상기 버스는 제4 채널을 더 포함하며, 상기 전송 장치는 기록 동작들을 위해 상기 제1 채널을 통해 상기 수신 장치를 어드레스하고, 판독 동작들을 위해 상기 제4 채널을 통해 상기 수신 장치를 어드레스하도록 추가로 구성되며, 상기 제1 버스 전송 모드에서, 상기 전송 장치는 상기 수신 장치로 상기 제1 페이로드 기록 데이터를 기록하기 위해서 상기 제1, 제3, 및 제4 채널들 사이에서 선택하도록 추가로 구성되는, 처리 시스템.
  5. 제4항에 있어서,
    상기 전송 장치는 상기 제2 버스 전송 모드에서 상기 제1, 제3, 및 제4 채널들 중 하나를 통해 상기 수신 장치의 제1 어드레스로 상기 제1 페이로드 기록 데이터를 기록하고, 상기 제1, 제3 및 제4 채널들 중 다른 하나를 통해 상기 수신 장치의 제2 어드레스로 상기 제2 페이로드 기록 데이터를 기록하도록 추가로 구성되는, 처리 시스템.
  6. 제4항에 있어서,
    상기 전송 장치는 상기 제2 버스 전송 모드에서 상기 제1 채널을 통해 상기 수신 장치의 제1 어드레스로 상기 제2 페이로드 기록 데이터를 기록하고, 상기 제3 채널을 통해 상기 수신 장치의 제2 어드레스로 상기 제1 페이로드 기록 데이터를 기록하며, 상기 제4 채널을 통해 상기 수신 장치의 제3 어드레스로 제3 페이로드 기록 데이터를 기록하도록 추가로 구성되는, 처리 시스템.
  7. 제4항에 있어서,
    제2 수신 장치를 더 포함하며,
    상기 전송 장치는 상기 제2 버스 전송 모드에서 상기 제1, 제3, 및 제4 채널들 중 하나를 통해 상기 수신 장치로 상기 제1 페이로드 기록 데이터를 기록하고, 상기 제1, 제3, 및 제4 채널들 중 다른 하나를 통해 상기 제2 수신 장치로 상기 제2 페이로드 기록 데이터를 기록하도록 추가로 구성되는, 처리 시스템.
  8. 제4항에 있어서,
    제2 및 제3 수신 장치들을 더 포함하며,
    상기 전송 장치는 상기 제2 버스 전송 모드에서 상기 제1 채널을 통해 상기 수신 장치로 상기 제2 페이로드 기록 데이터를 기록하고, 상기 제3 채널을 통해 상기 제2 수신 장치로 상기 제1 페이로드 기록 데이터를 기록하며, 상기 제4 채널을 통해 상기 제3 수신 장치로 제3 페이로드 기록 데이터를 기록하도록 추가로 구성되는, 처리 시스템.
  9. 제1항에 있어서,
    상기 전송 장치는 상기 제1 채널이 현재 상기 수신 장치를 어드레스하기 위해 사용되는지 아니면 상기 제2 페이로드 기록 데이터를 상기 수신 장치에 기록하기 위해서 사용되는지를 표시하는 제어 신호를 상기 수신 장치로 제공하도록 추가로 구성되는, 처리 시스템.
  10. 제1항에 있어서,
    상기 전송 장치는 상기 수신 장치를 어드레스하는 동안 상기 수신 장치로 제어 신호를 제공하도록 추가로 구성되며, 상기 제어 신호는 상기 어드레스에 대한 페이로드가 상기 제1 채널을 통해 수신 장치로 기록될 것인지 아니면 상기 제3 채널을 통해 상기 수신 장치로 기록될 것인지를 표시하는, 처리 시스템.
  11. 제1항에 있어서,
    상기 전송 장치는 상기 선택된 버스 전송 모드에 따라 상기 제1 페이로드 기록 데이터를 기록하는, 처리 시스템.
  12. 제1항에 있어서,
    상기 제1 페이로드 기록 데이터의 기록 및 상기 제2 페이로드 기록 데이터의 기록은 상기 제1 클록 사이클 동안 완료되는, 처리 시스템.
  13. 처리 시스템으로서,
    수신 장치;
    제1, 제2, 및 제3 채널들을 갖는 버스;
    상기 제1 채널을 통해 상기 수신 장치를 어드레스하기 위한 수단;
    상기 제2 채널을 통해 상기 수신 장치로부터 판독하기 위한 수단;
    상기 제3 채널을 통해 상기 수신 장치로 기록하기 위한 수단; 및
    페이로드 기록 데이터가 상기 제1 채널 또는 상기 제3 채널을 통해 상기 수신 장치로 기록되는 제1 버스 전송 모드와 제2 페이로드 기록 데이터가 제1 클록 사이클 동안 상기 제1 채널을 통해 상기 수신 장치로 기록되고 제1 페이로드 기록 데이터가 상기 제1 클록 사이클 동안 상기 제3 채널을 통해 상기 수신 장치로 동시에 기록되는 제2 버스 전송 모드 사이에서 선택하기 위한 수단을 포함하며,
    상기 제1 페이로드 기록 데이터는 제1 기록 동작과 연관되고 상기 제2 페이로드 기록 데이터는 제2 기록 동작과 연관되며,
    상기 제1 페이로드 기록 데이터 및 상기 제2 페이로드 기록 데이터는 어드레스 및 제어 정보와는 별개인(distinct),
    처리 시스템.
  14. 제1, 제2, 및 제3 채널들을 갖는 버스를 통해 하나 이상의 수신 장치들과 전송 장치 사이에서 통신하기 위한 방법으로서,
    상기 제1 채널을 통해 수신 장치를 어드레스하는 단계;
    상기 제2 채널을 통해 상기 수신 장치로부터 판독하는 단계;
    상기 제3 채널을 통해 상기 수신 장치로 기록하는 단계; 및
    페이로드 기록 데이터가 상기 제1 채널 또는 상기 제3 채널을 통해 상기 수신 장치로 기록되는 제1 버스 전송 모드와 제2 페이로드 기록 데이터가 제1 클록 사이클 동안 상기 제1 채널을 통해 상기 수신 장치로 기록되고 제1 페이로드 기록 데이터가 상기 제1 클록 사이클 동안 상기 제3 채널을 통해 상기 수신 장치로 동시에 기록되는 제2 버스 전송 모드 사이에서 선택하는 단계를 포함하며,
    상기 제1 페이로드 기록 데이터는 제1 기록 동작과 연관되고 상기 제2 페이로드 기록 데이터는 제2 기록 동작과 연관되며,
    상기 제1 페이로드 기록 데이터 및 상기 제2 페이로드 기록 데이터는 어드레스 및 제어 정보와는 별개인(distinct), 통신 방법.
  15. 제14항에 있어서,
    상기 제2 버스 전송 모드에서 상기 제1 채널을 통해 상기 수신 장치의 제1 어드레스로 상기 제2 페이로드 기록 데이터를 기록하고 상기 제3 채널을 통해 상기 수신 장치의 제2 어드레스로 상기 제1 페이로드 기록 데이터를 기록하는 단계를 더 포함하는, 통신 방법.
  16. 제14항에 있어서,
    상기 제2 버스 전송 모드에서, 상기 제1 채널을 통해 상기 수신 장치로 상기 제2 페이로드 기록 데이터를 기록하고, 상기 제3 채널을 통해 제2 수신 장치로 상기 제1 페이로드 기록 데이터를 기록하는 단계를 더 포함하는, 통신 방법.
  17. 제14항에 있어서,
    상기 버스는 제4 채널을 더 포함하며,
    상기 수신 장치는 기록 동작을 위해 상기 제1 채널을 통해 어드레스되며, 상기 방법은
    판독 동작을 위해 상기 제4 채널을 통해 상기 수신 장치를 어드레스하는 단계를 더 포함하며,
    상기 제1 버스 전송 모드에서, 상기 방법은 상기 수신 장치로 상기 제1 페이로드 기록 데이터를 기록하기 위해서 상기 제1, 제3, 및 제4 채널들 사이에서 선택하는 단계를 더 포함하는, 통신 방법.
  18. 제17항에 있어서,
    상기 제2 버스 전송 모드에서 상기 제1, 제3, 및 제4 채널들 중 하나를 통해 상기 수신 장치의 제1 어드레스로 상기 제1 페이로드 기록 데이터를 기록하고, 상기 제1, 제3, 및 제4 채널들 중 다른 하나를 통해 상기 수신 장치의 제2 어드레스로 상기 제2 페이로드 기록 데이터를 기록하는 단계를 더 포함하는, 통신 방법.
  19. 제17항에 있어서,
    상기 제2 버스 전송 모드에서 상기 제1 채널을 통해 상기 수신 장치의 제1 어드레스로 상기 제2 페이로드 기록 데이터를 기록하고, 상기 제3 채널을 통해 상기 수신 장치의 제2 어드레스로 상기 제1 페이로드 기록 데이터를 기록하며, 상기 제4 채널을 통해 상기 수신 장치의 제3 어드레스로 제3 페이로드 기록 데이터를 기록하는 단계를 더 포함하는, 통신 방법.
  20. 제17항에 있어서,
    상기 제2 버스 전송 모드에서 상기 제1, 제3, 및 제4 채널들 중 하나를 통해 상기 수신 장치로 상기 제1 페이로드 기록 데이터를 기록하고, 상기 제1, 제3, 및 제4 채널들 중 다른 하나를 통해 제2 수신 장치로 상기 제2 페이로드 기록 데이터를 기록하는 단계를 더 포함하는, 통신 방법.
  21. 제17항에 있어서,
    상기 제2 버스 전송 모드에서 상기 제1 채널을 통해 상기 수신 장치로 상기 제2 페이로드 기록 데이터를 기록하고, 상기 제3 채널을 통해 제2 수신 장치로 상기 제1 페이로드 기록 데이터를 기록하고, 상기 제4 채널을 통해 제3 수신 장치로 제3 페이로드 기록 데이터를 기록하는 단계를 더 포함하는, 통신 방법.
  22. 제14항에 있어서,
    상기 제1 채널이 현재 상기 수신 장치를 어드레스하는데 사용되는지 아니면 상기 수신 장치로 상기 제2 페이로드 기록 데이터를 기록하는데 사용되는지를 표시하는 제어 신호를 상기 수신 장치로 제공하는 단계를 더 포함하는, 통신 방법.
  23. 제14항에 있어서,
    상기 수신 장치를 어드레스하는 동안 상기 수신 장치로 제어 신호를 제공하는 단계를 더 포함하며, 상기 제어 신호는 상기 어드레스에 대한 페이로드가 상기 수신 장치로 상기 제1 채널을 통해 기록될 것인지 아니면 상기 제3 채널을 통해 기록될 것인지를 표시하는, 통신 방법.
  24. 버스 마스터링(mastering) 장치로서,
    프로세서; 및
    제1, 제2, 및 제3 채널들을 갖는 버스로 상기 프로세서를 인터페이스하고, 상기 제1 채널을 통해 슬레이브(slave)를 어드레스하고, 상기 제2 채널을 통해 상기 슬레이브로부터 수신하고, 상기 제3 채널을 통해 상기 슬레이브로 기록하고, 페이로드 기록 데이터가 상기 제1 채널 또는 상기 제3 채널을 통해 상기 슬레이브로 전송되는 제1 버스 전송 모드와 제2 페이로드 기록 데이터가 제1 클록 사이클 동안 상기 제1 채널을 통해 상기 슬레이브로 전송되고 제1 페이로드 기록 데이터가 상기 제1 클록 사이클 동안 상기 제3 채널을 통해 상기 슬레이브로 동시에 전송되는 제2 버스 전송 모드 사이에서 선택하도록 구성되는 버스 인터페이스를 포함하며,
    상기 제1 페이로드 기록 데이터는 제1 기록 동작과 연관되고 상기 제2 페이로드 기록 데이터는 제2 기록 동작과 연관되며,
    상기 제1 페이로드 기록 데이터 및 상기 제2 페이로드 기록 데이터는 어드레스 및 제어 정보와는 별개인(distinct), 버스 마스터링 장치.
  25. 제24항에 있어서,
    상기 버스 인터페이스는 상기 제2 버스 전송 모드에서 상기 제1 채널을 통해 상기 슬레이브의 제1 어드레스로 상기 제2 페이로드 기록 데이터를 전송하고, 상기 제3 채널을 통해 상기 슬레이브의 제2 어드레스로 상기 제1 페이로드 기록 데이터를 전송하도록 추가로 구성되는, 버스 마스터링 장치.
  26. 제24항에 있어서,
    상기 버스 인터페이스는 상기 제2 버스 전송 모드에서 상기 제1 채널을 통해 상기 슬레이브로 상기 제2 페이로드 기록 데이터를 전송하고, 상기 제3 채널을 통해 제2 슬레이브로 상기 제1 페이로드 기록 데이터를 전송하도록 추가로 구성되는, 버스 마스터링 장치.
  27. 제24항에 있어서,
    상기 버스는 제4 채널을 더 포함하며,
    상기 버스 인터페이스는 기록 동작들을 위해서 상기 제1 채널을 통해 상기 슬레이브를 어드레스하고, 판독 동작들을 위해서 상기 제4 채널을 통해 상기 슬레이브를 어드레스하도록 추가로 구성되며,
    상기 제1 버스 전송 모드에서 상기 버스 인터페이스는 상기 슬레이브로 상기 제1 페이로드 기록 데이터를 전송하기 위해서 상기 제1, 제3, 및 제4 채널들 사이에서 선택하도록 추가로 구성되는, 버스 마스터링 장치.
  28. 제27항에 있어서,
    상기 버스 인터페이스는 상기 제2 버스 전송 모드에서 상기 제1, 제3, 및 제4 채널들 중 하나를 통해 상기 슬레이브의 제1 어드레스로 상기 제1 페이로드 기록 데이터를 전송하고, 상기 제1, 제3, 및 제4 채널들 중 다른 하나를 통해 상기 슬레이브의 제2 어드레스로 상기 제2 페이로드 기록 데이터를 전송하도록 추가로 구성되는, 버스 마스터링 장치.
  29. 제27항에 있어서,
    상기 버스 인터페이스는 상기 제2 버스 전송 모드에서 상기 제1 채널을 통해 상기 슬레이브의 제1 어드레스로 상기 제2 페이로드 기록 데이터를 전송하고, 상기 제3 채널을 통해 상기 슬레이브의 제2 어드레스로 상기 제1 페이로드 기록 데이터를 전송하고, 상기 제4 채널을 통해 상기 슬레이브의 제3 어드레스로 제3 페이로드 기록 데이터를 전송하도록 추가로 구성되는, 버스 마스터링 장치.
  30. 제27항에 있어서,
    상기 버스 인터페이스는 상기 제2 버스 전송 모드에서 상기 제1, 제3, 및 제4 채널들 중 하나를 통해 상기 슬레이브로 상기 제1 페이로드 기록 데이터를 전송하고, 상기 제1, 제3, 및 제4 채널들 중 다른 하나를 통해 제2 슬레이브로 상기 제2 페이로드 기록 데이터를 전송하도록 추가로 구성되는, 버스 마스터링 장치.
  31. 제27항에 있어서,
    제2 및 제3 슬레이브들을 더 포함하며,
    상기 버스 인터페이스는 상기 제2 버스 전송 모드에서 상기 제1 채널을 통해 상기 슬레이브로 상기 제2 페이로드 기록 데이터를 전송하고, 상기 제3 채널을 통해 제2 슬레이브로 상기 제1 페이로드 기록 데이터를 전송하며, 상기 제4 채널을 통해 제3 슬레이브로 제3 페이로드 기록 데이터를 전송하도록 추가로 구성되는, 버스 마스터링 장치.
  32. 제24항에 있어서,
    상기 버스 인터페이스는 상기 제1 채널이 현재 상기 슬레이브를 어드레스하는데 사용되는지, 아니면 상기 제2 페이로드 기록 데이터를 상기 슬레이브로 전송하는데 사용되는지를 표시하는 제어 신호를 상기 슬레이브로 제공하도록 추가로 구성되는, 버스 마스터링 장치.
  33. 제24항에 있어서,
    상기 버스 인터페이스는 상기 슬레이브를 어드레스하는 동안 제어 신호를 상기 슬레이브로 제공하도록 추가로 구성되며,
    상기 제어 신호는 상기 어드레스에 대한 페이로드가 상기 슬레이브로 상기 제1 채널을 통해 전송될 것인지 아니면 상기 제3 채널을 통해 전송될 것인지를 표시하는, 버스 마스터링 장치.
  34. 제24항에 있어서,
    상기 버스 인터페이스는 메모리가 어드레스되는 동안 상기 버스 마스터링 장치로부터 제어 신호를 수신하도록 추가로 구성되며, 상기 제어 신호는 상기 어드레스에 대한 페이로드가 상기 제1 채널에서 수신될 것인지 아니면 상기 제3 채널에서 수신될 것인지를 표시하는, 버스 마스터링 장치.
  35. 버스 마스터링 장치로서,
    프로세서; 및
    제1, 제2, 및 제3 채널들을 갖는 버스로 상기 프로세서를 인터페이싱하기 위한 수단을 포함하며,
    상기 버스로 상기 프로세서를 인터페이싱하기 위한 수단은 상기 제1 채널을 통해 슬레이브를 어드레스하기 위한 수단, 상기 제2 채널을 통해 상기 슬레이브로부터 수신하기 위한 수단; 상기 제3 채널을 통해 상기 슬레이브에 기록하기 위한 수단; 및 페이로드 기록 데이터가 상기 제1 채널 또는 상기 제3 채널을 통해 상기 슬레이브로 전송되는 제1 버스 전송 모드와 제2 페이로드 기록 데이터가 제1 클록 사이클 동안 상기 제1 채널을 통해 상기 슬레이브로 전송되고 제1 페이로드 기록 데이터가 상기 제1 클록 사이클 동안 상기 제3 채널을 통해 상기 슬레이브로 동시에 전송되는 제2 버스 전송 모드 사이에서 선택하기 위한 수단을 포함하며,
    상기 제1 페이로드 기록 데이터는 제1 기록 동작과 연관되고 상기 제2 페이로드 기록 데이터는 제2 기록 동작과 연관되며,
    상기 제1 페이로드 기록 데이터 및 상기 제2 페이로드 기록 데이터는 어드레스 및 제어 정보와는 별개인(distinct), 버스 마스터링 장치.
  36. 슬레이브 장치로서,
    메모리; 및
    제1, 제2, 및 제3 채널들을 갖는 버스로 상기 메모리를 인터페이싱하고, 상기 제1 채널을 통해 메모리 어드레스를 수신하고, 제1 버스 전송 모드에서 상기 제1 채널 또는 상기 제2 채널을 통해 버스 마스터링 장치로부터 페이로드 데이터를 수신하고, 제2 버스 전송 모드에서 제1 클록 사이클 동안 상기 제1 채널을 통해 상기 버스 마스터링 장치로부터 제2 페이로드 기록 데이터를 수신하고 상기 제1 클록 사이클 동안 상기 제2 채널을 통해 상기 버스 마스터링 장치로부터 제1 페이로드 기록 데이터를 동시에 수신하고, 그리고 상기 제3 채널을 통해 상기 버스 마스터링 장치로 페이로드를 전송하도록 구성된 버스 인터페이스를 포함하며,
    상기 제1 페이로드 기록 데이터는 제1 기록 동작과 연관되고 상기 제2 페이로드 기록 데이터는 제2 기록 동작과 연관되며,
    상기 제1 페이로드 기록 데이터 및 상기 제2 페이로드 기록 데이터는 어드레스 및 제어 정보와는 별개인(distinct), 슬레이브 장치.
  37. 제36항에 있어서,
    상기 버스는 제4 채널을 더 포함하며,
    상기 메모리는 기록 동작들을 위해 상기 제1 채널을 통해, 그리고 판독 동작을 위해 상기 제4 채널을 통해 상기 버스 마스터링 장치에 의해 상기 버스 인터페이스를 통해 어드레스 되도록 추가로 구성되고, 상기 버스 인터페이스는 상기 제2 버스 전송 모드에서 상기 제4 채널을 통해 상기 버스 마스터링 장치로부터 제3 페이로드 기록 데이터를 수신하도록 추가로 구성되는, 슬레이브 장치.
  38. 제36항에 있어서,
    상기 버스 인터페이스는 상기 제1 채널이 현재 상기 메모리를 어드레스하는데 사용되는지 아니면 상기 제2 페이로드 기록 데이터를 수신하는데 사용되는지를 표시하는 제어 신호를 상기 버스 마스터링 장치로부터 수신하도록 추가로 구성되는, 슬레이브 장치.
  39. 슬레이브 장치로서,
    메모리; 및
    제1, 제2, 및 제3 채널들을 갖는 버스로 상기 메모리를 인터페이싱하기 위한 수단을 포함하며,
    상기 버스로 상기 메모리를 인터페이싱하기 위한 수단은 상기 제1 채널을 통해 메모리 어드레스를 수신하기 위한 수단, 제1 버스 전송 모드에서 상기 제1 채널 또는 상기 제2 채널을 통해 버스 마스터링 장치로부터 페이로드 데이터를 수신하기 위한 수단, 제2 버스 전송 모드에서 제1 클록 사이클 동안 상기 제1 채널을 통해 상기 버스 마스터링 장치로부터 제2 페이로드 기록 데이터를 수신하고 상기 제1 클록 사이클 동안 상기 제2 채널을 통해 상기 버스 마스터링 장치로부터 제1 페이로드 기록 데이터를 동시에 수신하기 위한 수단, 및 상기 제3 채널을 통해 상기 버스 마스터링 장치로 페이로드를 전송하기 위한 수단을 포함하며,
    상기 제1 페이로드 기록 데이터는 제1 기록 동작과 연관되고 상기 제2 페이로드 기록 데이터는 제2 기록 동작과 연관되며,
    상기 제1 페이로드 기록 데이터 및 상기 제2 페이로드 기록 데이터는 어드레스 및 제어 정보와는 별개인(distinct), 슬레이브 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8107492B2 (en) 2006-02-24 2012-01-31 Qualcomm Incorporated Cooperative writes over the address channel of a bus
US8108563B2 (en) 2006-02-24 2012-01-31 Qualcomm Incorporated Auxiliary writes over address channel
US8625586B2 (en) * 2010-12-31 2014-01-07 Stmicroelectronics International N.V. Generic bus de-multiplexer/port expander with inherent bus signals as selectors
BR112014004772A2 (pt) 2011-08-29 2017-03-21 Abbott Lab oligossacarídeos do leite humano para evitar danos e/ou promover a cura do trato gastrointestinal
CN107093991B (zh) * 2013-03-26 2020-10-09 杜比实验室特许公司 基于目标响度的响度归一化方法和设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050071533A1 (en) 2000-02-14 2005-03-31 Adams Lyle E. System resource router
US20050172063A1 (en) 2004-02-04 2005-08-04 Hofmann Richard G. Scalable bus structure

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3689290T2 (de) 1985-04-22 1994-04-28 Ncr Co Verfahren zur Auswahl eines optimalen Übertragungskanals in einem Kommunikationssystem mit mehreren Stationen.
JPS62231365A (ja) 1986-04-01 1987-10-09 Mitsubishi Electric Corp 情報処理方式
SU1550524A1 (ru) 1988-06-27 1990-03-15 Предприятие П/Я А-3886 Устройство дл сопр жени процессора с внешним устройством
JPH0736166B2 (ja) 1988-06-29 1995-04-19 日本電気株式会社 データ転送方式
JPH0225958A (ja) 1988-07-15 1990-01-29 Fuji Electric Co Ltd 高速データ転送システム
RU1807493C (ru) 1991-02-04 1993-04-07 Харьковское Научно-Производственное Объединение По Системам Автоматизированного Управления Система обмена данными в вычислительной сети
US5255376A (en) 1992-01-14 1993-10-19 Sun Microsystems, Inc. Method and apparatus for supporting a dual bit length protocol for data transfers
GB2285524B (en) 1994-01-11 1998-02-04 Advanced Risc Mach Ltd Data memory and processor bus
US5544163A (en) 1994-03-08 1996-08-06 Excel, Inc. Expandable telecommunications system
JPH0830546A (ja) 1994-07-20 1996-02-02 Nec Niigata Ltd バス制御装置
US5612742A (en) 1994-10-19 1997-03-18 Imedia Corporation Method and apparatus for encoding and formatting data representing a video program to provide multiple overlapping presentations of the video program
US6434638B1 (en) 1994-12-09 2002-08-13 International Business Machines Corporation Arbitration protocol for peer-to-peer communication in synchronous systems
GB2304210B (en) 1995-08-11 2000-02-16 Fujitsu Ltd Data receiving devices
US6292873B1 (en) 1998-05-22 2001-09-18 Hewlett-Packard Company Dual-ported electronic random access memory that does not introduce additional wait states and that does not cause retransmission of data during shared access
US6163835A (en) 1998-07-06 2000-12-19 Motorola, Inc. Method and apparatus for transferring data over a processor interface bus
US6151262A (en) * 1998-10-28 2000-11-21 Texas Instruments Incorporated Apparatus, system and method for control of speed of operation and power consumption of a memory
JP2000215183A (ja) 1999-01-01 2000-08-04 Seiko Epson Corp メモリポ―ト仲裁方法
US7243185B2 (en) * 2004-04-05 2007-07-10 Super Talent Electronics, Inc. Flash memory system with a high-speed flash controller
CN1129071C (zh) 1999-10-27 2003-11-26 盖内蒂克瓦尔有限公司 元件之间的通道传输结构及其传输方法
GB2373595B (en) 2001-03-15 2005-09-07 Italtel Spa A system of distributed microprocessor interfaces toward macro-cell based designs implemented as ASIC or FPGA bread boarding and relative common bus protocol
JP2003050742A (ja) 2001-08-07 2003-02-21 Sony Corp 情報処理装置及び情報処理方法、プログラム格納媒体並びにプログラム
US6868464B2 (en) 2002-01-03 2005-03-15 Intel Corporation Method, apparatus, and system for multi-line communication
US7213092B2 (en) * 2004-06-08 2007-05-01 Arm Limited Write response signalling within a communication bus
US7392353B2 (en) 2004-12-03 2008-06-24 International Business Machines Corporation Prioritization of out-of-order data transfers on shared data bus
US8107492B2 (en) 2006-02-24 2012-01-31 Qualcomm Incorporated Cooperative writes over the address channel of a bus
US8108563B2 (en) 2006-02-24 2012-01-31 Qualcomm Incorporated Auxiliary writes over address channel

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050071533A1 (en) 2000-02-14 2005-03-31 Adams Lyle E. System resource router
US20050172063A1 (en) 2004-02-04 2005-08-04 Hofmann Richard G. Scalable bus structure

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