KR101200139B1 - 실리콘 함유막의 에칭 방법 - Google Patents

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Abstract

유기막의 들뜸이나 박리를 방지하면서 실리콘 함유막을 에칭한다. 수소 원자를 실질적으로 함유하지 않는 에칭 원료 가스를 대기압 근방의 플라즈마 공간(23)에 도입해서 에칭 가스를 생성한다. 실리콘 함유막(92) 및 유기막(93)을 포함하는 피처리물(90)에 에칭 가스를 접촉시킨다. 실리콘 함유막(92)은 산화질소(NOx)로 산화 가능하다. 에칭 원료 가스는 수소 원자를 함유하지 않는 불소계 원료를 7 내지 80 부피％, 질소(N2)를 7 내지 80 부피％, 산소(O2)를 5 내지 60 부피％ 함유한다.

Description

실리콘 함유막의 에칭 방법{METHOD FOR ETCHING SILICON-CONTAINING FILM}
본 발명은 불소계 성분을 포함하는 가스를 플라즈마화해서 얻은 에칭 가스를 사용하여 질화 실리콘 등의 실리콘 함유막을 에칭하는 방법에 관한 것이다.
대기압 플라즈마에 의한 실리콘 함유막 에칭에서는 CF4 등의 불소계 원료에 물(H2O)을 첨가함으로써 HF를 생성하고 HF에 의해 에칭을 행하는 방법이 알려져 있다(하기 특허문헌 1 내지 3 참조).
예를 들어, 특허문헌 1에서는 비정질 실리콘이나 결정 실리콘 등의 실리콘막을 오존으로 산화해서 산화 실리콘으로 하고(식 1), CF4 등의 불소계 원료에 물을 첨가해서 대기압 근방의 플라즈마 공간에 통하게 함으로써, HF를 생성하고(식 2), 이 HF나 그 수용액에 의해 산화 실리콘을 에칭하고 있다(식 3). 상기 플라즈마 공간에서는 HF 외에 COF2 등이 생성된다. COF2는 물과 반응시켜서 HF로 하고(식 4), 산화 실리콘의 에칭에 제공된다(식 3).
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일본 특허 공개 제2007-294642호 공보 일본 특허 공개 제2000-58508호 공보 일본 특허 공개 제2002-270575호 공보
HF 가스 또는 HF 수용액은 많은 유기 화합물에 침투, 투과하는 성질을 갖고 있다. 그로 인해, 피처리 기재 상에 에칭 대상의 실리콘 함유막에 첨가하여, 예를 들어 패턴 형성용 포토레지스트 등의 유기막이 설치되어 있는 경우, CF4 등의 불소계 원료에 물을 첨가해서 플라즈마화시킨 에칭 가스로 에칭을 행하면, 유기막 중을 HF가 침투, 투과한다. 그로 인해, 유기막의 계면 밀착력이 저하하고, 경우에 따라서는 유기막이 들뜨거나 박리되거나 하는 경우가 있다. 특히, 에칭 가스 중의 물이 피처리물의 표면에 흡착하면, 이 물에 HF가 용해해서 침투, 투과가 촉진되어 유기막의 들뜸이나 박리가 현저해진다. 한편, 물의 첨가량을 저감시키거나 HF의 생성량을 억제하거나 하면 에칭 레이트가 감소되어 실용적이지 않다.
산화 실리콘, 질화 실리콘, 실리콘(비정질 실리콘, 단결정 실리콘, 폴리실리콘) 등의 실리콘 함유물은 HF 뿐만 아니라 이불화카르보닐(COF2), 불화산소(OF2, O2F2) 등의 산소 함유 불소계 활성종에 의해서도 에칭 반응을 일으킨다. 그 반응 속도는, 통상 산화 실리콘의 쪽이 다른 실리콘 함유물보다 크다. 또한, 산화 실리콘 이외의 질화 실리콘이나 실리콘의 실리콘 함유물은 산화질소에 의해 산화될 수 있다.
본 발명은 상기의 지견에 기초해서 이루어진 것이며, 산화질소(NOx)로 산화 가능한 실리콘 함유막 및 유기막을 포함하는 피처리물에 있어서의 상기 실리콘 함유막을 에칭하는 에칭 방법에 있어서,
수소 원자를 실질적으로 함유하지 않는 에칭 원료 가스를 대기압 근방의 플라즈마 공간에 도입해서 에칭 가스를 생성하는 생성 공정과,
상기 에칭 가스를 상기 피처리물에 접촉시키는 에칭 반응 공정을 구비하고,
상기 에칭 원료 가스가 수소 원자를 함유하지 않는 불소계 원료를 7 내지 80 부피％, 질소(N2)를 7 내지 80 부피％, 산소(O2)를 5 내지 60 부피％ 함유하는 것을 특징으로 한다.
상기 생성 공정에서는, 상기 조성의 에칭 원료 가스를 플라즈마화(분해, 여기, 활성화, 이온화를 포함함)함으로써, 산소 함유 불소계 활성종과 산화질소(NOx)를 포함하고, 또한 HF를 거의 또는 전혀 포함하지 않은 에칭 가스를 생성할 수 있다.
상기 에칭 반응 공정에서는, 산소 함유 불소계 활성종에서 상기 실리콘 함유막의 에칭 반응을 일으킬 수 있다. 또한, 산화질소에서 상기 실리콘 함유막을 산화해서 산화 실리콘으로 변환하고, 산소 함유 불소계 활성종에 대한 에칭 레이트를 높게 할 수 있다. 에칭 가스에는 HF가 거의 또는 전혀 포함되어 있지 않기 때문에, 유기막 중으로의 HF의 침투, 투과 현상이 거의 또는 전혀 일어나지 않는다. 따라서, 유기막의 계면 밀착력이 저하하는 것을 피할 수 있고, 유기막의 들뜸이나 박리를 억제 또는 방지할 수 있다. 또한, 상기 산화질소에 의한 산화 작용 나아가서는 에칭 레이트 향상 작용에 추가로, 에칭 원료 가스의 각 성분의 유량비를 상기의 범위 내로 함으로써 에칭 레이트를 확실하게 높일 수 있다. 따라서, 에칭 처리 시간의 단축에 의해 분위기 가스 중의 수분이 피처리물에 흡착하는 기회를 저감시킬 수 있기 때문에 에칭 원료 가스가 수소 원자를 함유하지 않는 작용과 아울러, 유기막의 들뜸이나 박리를 보다 확실하게 억제 또는 방지할 수 있다. 또한, 피처리물의 표면에 부분적으로 물의 응축층이 형성되는 것을 피할 수 있다. 따라서, 산화 반응 나아가서는 에칭 반응이 응축층에 의해 방해받을 수 있는 것을 피할 수 있다. 나아가, 응축층이 형성된 개소와 응축층이 형성되지 않은 개소와의 사이에 에칭 레이트의 편차가 발생하는 것을 피할 수 있다. 따라서, 피처리물의 표면 거칠음을 방지할 수 있다.
상기 실리콘 함유막이 실리콘(Si), 질화 실리콘(SiNx), 탄화 실리콘(SiC), 산화 질화 실리콘(SiON), 산화 탄화 실리콘(SiOC), 탄화 질화 실리콘(SiCN) 중 어느 하나를 포함하는 것이 바람직하다. 이들 실리콘 함유물(Si, SiNx, SiC, SiON, SiOC, SiCN)은, 통상 산소 함유 불소계 활성종에 의한 에칭 반응 속도가 산화 실리콘보다 작고, 산화질소로 산화 가능하다. 실리콘(Si)은 비정질 실리콘일 수도 있고, 단결정 실리콘일 수도 있고, 다결정 실리콘일 수도 있다.
상기 에칭 원료 가스가 산소를 45 부피％ 이하, 바람직하게는 30 부피％ 이하 함유하고 있을 수도 있고, 또한 20 부피％ 이하 함유하고 있을 수도 있다. 이 때, 상기 에칭 원료 가스의 잔량부가 질소 및 불소계 원료를 포함하고, 그 부피비가 질소:불소계 원료=10:90 내지 90:10일 수도 있다. 이에 의해, 상기 실리콘 함유막이 특히 질화 실리콘을 포함하는 경우에 고 에칭 레이트를 확보할 수 있다.
상기 에칭 원료 가스의 상기 불소계 원료 및 산소의 합계와 질소의 부피 유량비가 70:30 내지 20:80이며, 상기 불소계 원료와 산소의 부피 유량비가 75:25 내지 40:60일 수도 있다. 이 경우, 상기 에칭 원료 가스의 상기 불소계 원료 및 산소의 합계와 질소의 부피 유량비는 바람직하게는 60:40 내지 30:70이며, 보다 바람직하게는 50:50 내지 40:60이다. 또한 이 경우, 상기 에칭 원료 가스의 상기 불소계 원료와 산소의 부피 유량비는 바람직하게는 60:40 내지 40:60이며, 보다 바람직하게는 50:50 정도이다. 이에 의해, 상기 실리콘 함유막이 특히 질화 실리콘을 포함하는 경우에 에칭 레이트를 확실하게 향상시킬 수 있다. 상기 에칭 원료 가스 중의 질소의 함유율이 지나치게 높으면, 불소계 원료 및 산소의 함유율이 지나치게 낮아지기 때문에, 산소 함유 불소계 활성종의 생성량이 적어지고, 에칭 레이트가 저하한다고 생각된다. 상기 에칭 원료 가스 중의 질소의 함유율이 지나치게 낮으면 산화질소의 생성량이 적어지고, 실리콘 함유막의 산화 작용이 약해지고, 에칭 레이트가 저하한다고 생각된다. 상기 에칭 원료 가스 내의 상기 불소계 원료의 함유율이 지나치게 낮아도, 산소의 함유율이 지나치게 낮아도, 산소 함유 불소계 활성종의 생성량이 줄어들기 때문에 에칭 레이트가 저하한다고 생각된다.
상기 에칭 원료 가스가 상기 불소계 원료를 20 내지 80 부피％, 질소를 7 내지 60 부피％, 산소를 5 내지 60 부피％ 함유할 수도 있고, 또한 상기 불소계 원료를 40 내지 80 부피％, 질소를 7 내지 40 부피％, 산소를 5 내지 40 부피％ 함유하고 있을 수도 있다. 이에 의해, 상기 실리콘 함유막이 특히 비정질 실리콘 등이 실리콘을 포함하는 경우에 고 에칭 레이트를 확보할 수 있다. 상기 실리콘 함유막이 비정질 실리콘 등의 실리콘을 포함하는 경우, 상기 에칭 원료 가스가 상기 불소계 원료를 30 부피％ 이상, 또한 50 부피％ 이상 함유하고, 상기 에칭 원료 가스의 잔부가 질소 및 산소를 N2:O2=10:90 내지 90:10의 부피비로 함유하고 있을 수도 있다.
상기 피처리물의 온도를 50 ℃ 이상으로 하고, 바람직하게는 50 ℃ 내지 120 ℃ 정도, 보다 바람직하게는 50 ℃ 내지 100 ℃ 정도로 하는 온도 조절 공정을 추가로 실행하는 것이 바람직하다. 이에 의해, 대기 등의 분위기 가스 내의 수분이 피처리물에 흡착하는 것을 방지할 수 있다. 따라서, 피처리물의 표면 상에서 수분과 에칭 가스 중의 산소 함유 불소계 활성종에 의해 HF가 생성되는 것을 방지할 수 있다. 따라서, 유기막의 들뜸이나 박리를 확실하게 억제 또는 방지할 수 있다.
상기 실리콘 함유막이 특히 질화 실리콘 등을 포함하는 경우, 상기 피처리물의 온도는 상기 피처리물을 구성하는 유기막 등의 내열 능력을 초과하지 않는 범위 내에서 가능한 한 높게 하는 것이 바람직하고, 100 ℃ 정도까지 가열할 수도 있고, 유기막의 내열 능력에 의해 120 ℃ 정도까지 가열할 수도 있다. 이에 의해 에칭 레이트를 높게 유지하면서 피처리물에 수분이 흡착하는 것을 확실하게 방지할 수 있고, 나아가서는 유기막의 들뜸이나 박리를 한층 확실하게 억제 또는 방지할 수 있다. 게다가, 유기막의 변성(수축 등의 물성 변화)을 방지할 수 있다. 덧붙여서 말하면, 유기막이 변성을 초래하는 온도는 상기 유기막의 성분에도 의하지만, 일반적으로 100 ℃ 내지 200 ℃ 이상이다.
상기 실리콘 함유막이 비정질 실리콘 등을 포함하는 경우, 상기 온도 조절 공정에서 상기 피처리물의 온도를 50 ℃ 초과 내지 100 ℃로 하는 것이 바람직하고, 60 ℃ 내지 80 ℃로 하는 것이 보다 바람직하다. 이에 의해, 비정질 실리콘 등의 에칭 레이트를 높게 할 수 있다(실시예 8 및 도 7 참조). 상기 피처리물을 상온보다 높게 함으로써, 피처리물에 수분이 흡착하는 것을 방지할 수 있고, 유기막의 들뜸이나 박리를 억제 또는 방지할 수 있다. 게다가, 유기막의 변성을 확실하게 방지할 수 있다.
피처리물로서는, 예를 들어 액정 표시 장치 등의 플랫 패널 디스플레이나 반도체 장치를 들 수 있다. 예를 들어, 플랫 패널 디스플레이의 각 화소의 스위칭 소자로서 사용되는 TFT(Thin Film Transistor; 박막 트랜지스터)로 되어야 할 피처리물에서는 순차 적층된 비정질 실리콘막과 금속막과 유기막을 포함한다. 상기 비정질 실리콘막의 상기 금속막측의 막 부분에 불순물이 도핑되어 있다. 상기 유기막은 상기 금속막 및 상기 비정질 실리콘막 중 상기 불순물이 도핑된 막 부분(불순물 도핑 비정질 실리콘막)을 에칭할 때의 마스크가 된다.
상기 불순물 도핑 비정질 실리콘막을 에칭할 때, 상기 에칭 가스를 사용할 수 있다. 상기 에칭 가스의 원료 가스는 수소 원자를 함유하지 않는 불소계 원료를 7 내지 80 부피％, 질소(N2)를 7 내지 80 부피％, 산소(O2)를 5 내지 60 부피％ 함유한다. 바람직하게는, 상기 에칭 가스의 원료 가스가 상기 불소계 원료를 20 내지 80 부피％, 질소(N2)를 7 내지 60 부피％, 산소(O2)를 5 내지 60 부피％ 함유한다. 보다 바람직하게는, 상기 에칭 가스의 원료 가스가 상기 불소계 원료를 40 내지 80 부피％, 질소(N2)를 7 내지 40 부피％, 산소(O2)를 5 내지 40 부피％ 함유한다. 상기 피처리물의 온도는 바람직하게는 50 ℃ 초과 내지 100 ℃로 하고, 보다 바람직하게는 60 ℃ 내지 80 ℃로 한다. 이에 의해, 상기 불순물 도핑 비정질 실리콘막을 확실하게 에칭할 수 있고, TFT의 채널 부분을 형성할 수 있다. 게다가, 에칭 가스에는 HF 및 H2O가 거의 또는 전혀 포함되어 있지 않기 때문에 불소가 이온화해서 상기 유기막에 침투하는 것을 피할 수 있다. 따라서, 유기막의 계면 밀착력이 저하하는 것을 피할 수 있다. 따라서, 유기막의 들뜸 및 박리를 방지할 수 있고, 유기막과 금속막의 밀착 상태를 유지할 수 있다. 또한, 금속막이 HF에 의해 용해(에칭)되는 것을 피할 수 있다. 이 결과, 양호한 채널 부분을 형성할 수 있다.
여기서, 「수소 원자를 실질적으로 함유하지 않는」이란, 수소 원자를 전혀 함유하지 않는 경우에 한정되지 않고, 에칭 원료 가스가 유기막의 들뜸 및 박리를 초래하지 않는 정도의 미량의 수분 등의 수소 원자 함유물을 포함하는 경우도 포함한다. 예를 들어, 에칭 원료 가스가 바람직하게는 노점 온도 -40 ℃ 이하, 보다 바람직하게는 -60 ℃ 이하의 수분을 함유하고 있을 수도 있고, 이 노점 온도의 에칭 원료 가스의 수분 함유량은 실질적으로 제로의 범위에 포함되고, 에칭 원료 가스는 수소 원자를 실질적으로 함유하지 않는다.
에칭 원료 가스가 불소계 원료, 산소(O2), 질소(N2) 외에, Ar, He 등의 희석 가스를 포함하고 있을 수도 있다. 산소와 질소의 적어도 일부의 대용으로서 공기를 사용할 수도 있다.
수소 원자를 함유하지 않는 불소계 원료로서는 CF4, C2F6, C3F6, C3F8 등의 퍼플루오로 카본(PFC) 외에 F2, SF6, NF3, XeF2 등을 들 수 있다.
산소 함유 불소계 활성종으로서는 COF2, OF2, O2F2 등을 들 수 있다.
대기압 근방이란 1.013×104 내지 50.663×104Pa의 범위를 말하며, 압력 조정의 용이화나 장치 구성의 간편화를 고려하면 1.333×104 내지 10.664×104Pa가 바람직하고, 9.331×104 내지 10.397×104Pa가 보다 바람직하다.
유기막은 액정 표시 장치나 반도체 장치 등의 제조 공정에서 피막되어 최종적으로는 제거되는 것(예를 들어 마스크층)일 수도 있고, 최종적으로 액정 표시 장치나 반도체 장치의 일부를 구성하는 것(예를 들어 절연층, 보호층)일 수도 있다. 유기막은 에칭 대상의 실리콘 함유막의 표측에 적층되어 있을 수도 있고, 실리콘 함유막의 직하층을 구성하고 있을 수도 있다. 실리콘 함유막의 표측에 적층되는 유기막으로서는 마스크층, 절연층, 보호층 등을 들 수 있다. 실리콘 함유막의 직하층을 구성하는 유기막으로서는 절연층을 들 수 있다. 마스크층은, 예를 들어 포토레지스트로 구성된다. 절연층이나 보호층을 구성하는 유기막으로서는, 예를 들어 에폭시 수지, 아크릴 수지, 폴리이미드 수지, 노볼락 수지 등을 들 수 있다.
본 발명에 따르면 피처리물의 유기막의 들뜸이나 박리를 억제 또는 방지하면서, 실리콘 함유막을 에칭할 수 있다.
도 1은 본 발명의 제1 실시 형태를 나타내고, 플라즈마 에칭 장치의 개략 구성도이다.
도 2는 본 발명의 제2 실시 형태를 나타내는 개략 구성도이다.
도 3은 실시예 1, 비교예 1-1, 비교예 1-2의 에칭 레이트의 측정 결과를 나타내는 그래프이다.
도 4는 실시예 2에서의 에칭 원료 가스 중의 질소 함유율에 대한 질화 실리콘막의 에칭 레이트의 측정 결과를 나타내는 그래프이다.
도 5는 실시예 4에서의 에칭 원료 가스 중의 CF4와 산소의 유량비에 대한 질화 실리콘막의 에칭 레이트의 측정 결과를 나타내는 그래프이다.
도 6은 실시예 5에서의 질화 실리콘의 처리 전 및 처리 후의 표면 원자의 분석 결과를 나타내는 스펙트럼 도이다.
도 7은 실시예 8에서의 비정질 실리콘의 에칭 레이트의 온도 의존성의 측정 결과를 나타내는 그래프이다.
이하, 본 발명의 실시 형태를 도면에 따라서 설명한다.
도 1은, 본 발명의 제1 실시 형태를 나타낸 것이다. 피처리물(90)은, 예를 들어 액정 표시 장치나 반도체 장치이지만, 이들에 한정되는 것은 아니다. 피처리물(90)의 기재(91)는 특별히 한정되지 않으며, 유리일 수도 있고, 반도체 웨이퍼일수도 있고, 연속 형상 또는 낱장 형상의 수지 필름일 수도 있다. 기재(91)의 상면에는, 에칭 대상인 실리콘 함유막(92)이 피막되어 있다. 실리콘 함유막(92)은 예를 들어 질화 실리콘으로 구성되어 있다.
실리콘 함유막(92) 상(표측)에, 유기막(93)이 적층되어 있다. 유기막(93)은 예를 들어 패터닝된 포토레지스트로 구성되어 있다. 실리콘 함유막(92) 중 포토레지스트(93)가 피막 되어 있지 않은 부분이 에칭되어야 할 부분이 된다.
유기막(93)은 포토레지스트 등의 마스크층에 한정되는 것이 아니라, 에폭시 수지, 아크릴 수지, 폴리이미드 수지, 노볼락 수지 등을 포함하는 절연층이나 보호층일 수도 있다. 유기막(93)은 실리콘 함유막(92)의 표측에 적층되는 것에 한정되지 않고, 실리콘 함유막(92)의 직하층을 구성하고 있을 수도 있다.
대기압 플라즈마 에칭 장치(1)는 피처리물(90)을 대기압 근방 하에서 플라즈마 에칭한다. 플라즈마 에칭 장치(1)는 지지부(2)와, 에칭 가스 공급계(3)를 구비하고 있다. 지지부(2)에 피처리물(90)이 지지되어 있다. 지지부(2)는 스테이지로 구성되어 있지만, 이에 한정되는 것이 아니고, 롤러 컨베이어나 벨트 컨베이어일 수도 있고, 복수의 가이드 롤일 수도 있고, 매니퓰레이터(manipulator)(로봇 아암)일 수도 있다. 스테이지(2)에 반송 기구(도시하지 않음)가 접속되고, 피처리물(90)이 반송되도록 할 수도 있다.
스테이지(2) 상의 피처리물(90)은 온도 조절 수단(4)에 의해 온도 조절된다. 도에 있어서, 온도 조절 수단(4)은 스테이지(2) 내에 내장되어 있지만 스테이지(2)의 외부에 배치되어 있을 수도 있다. 온도 조절 수단(4)은 전열 히터일 수도 있고, 복사 히터일 수도 있고, 온도 조절액을 유통시키는 통로를 포함하는 열교환기일 수도 있다.
에칭 가스 공급계(3)는 에칭 원료 가스 공급계(10)와, 플라즈마 생성부(20)를 포함한다. 에칭 원료 가스 공급계(10)는 불소계 원료 공급부(11)와, 산소 공급부(12)와, 질소 공급부(13)를 포함하고, 불소 원료와 산소(O2)와 질소(N2)를 포함하는 에칭 원료 가스를 플라즈마 생성부(20)에 공급한다. 불소계 원료 공급부(11)는 수소 원자를 함유하지 않는 불소계 원료를 공급한다. 상기 불소계 원료는 예를 들어 CF4이다. 불소계 원료로서, CF4 를 대신해서, C2F6, C3F6, C3F8 등의 다른 퍼플루오로 카본(PFC)을 사용할 수도 있고, SF6, NF3, XeF2 등을 사용할 수도 있다. 산소 공급부(12)는 산소(O2)를 공급한다. 질소 공급부(13)는 질소(N2)를 공급한다.
에칭 원료 가스 공급계(10)는 물(H2O)의 공급부를 갖고 있지 않다. 에칭 원료 가스에는 물 등의 수소 원자 함유물 또는 수소 함유 성분이 실질적으로(거의 또는 전혀) 포함되어 있지 않다.
플라즈마 생성부(20)는 서로 대향하는 한 쌍의 전극(21, 21)을 갖고 있다. 도에 있어서, 전극(21, 21)은 평행 평판 전극으로 구성되어 있지만, 이에 한정되는 것은 아니고, 동축 원통 전극일 수도 있고, 한 쌍의 롤 전극일 수도 있고, 롤 전극과 평판 전극 또는 원통 오목면 전극과의 조합일 수도 있다. 적어도 한쪽의 전극(21)의 대향면에는 고체 유전체층(도시하지 않음)이 설치되어 있다. 이들 전극(21, 21) 중 한쪽은 전원(22)에 접속되고, 다른 쪽은 전기적으로 접지되어 있다. 전원(22)에서의 공급 전압은 펄스 등의 간헐 파형일 수도 있고, 정현파와 같은 연속파일 수도 있다. 전원(22)에서의 전압 공급에 의해 전극(21, 21) 사이의 공간(23)이 대기압 근방의 플라즈마 공간이 된다. 플라즈마 공간(23)의 상류 단부에 에칭 원료 가스 공급계(10)가 이어지고 있다. 에칭 원료 가스 공급계(10)와 플라즈마 공간(23)과의 접속부에는 가스를 플라즈마 공간(23) 내에 균일하게 도입하기 위한 정류부(도시하지 않음)가 설치되어 있을 수도 있다. 플라즈마 공간(23)의 하류 단부에, 분출 노즐(24)이 이어지고 있다. 분출 노즐(24)에는 플라즈마 공간(23)에서의 가스를 균일하게 분출하기 위한 정류부가 설치되어 있다. 노즐(24)이 지지부(2) 상의 피처리물(90)에 면하고 있다.
노즐(24)이 플라즈마 생성부(20)와 일체가 되어 있을 수도 있다. 노즐(24)에 처리 완료된 가스를 흡입해서 배출하는 흡인부(도시 생략)가 설치되어 있을 수도 있다.
피처리물(90)의 처리 시에는, 플라즈마 생성부(20) 나아가서는 노즐(24)이 피처리물(90)에 대해 정지하고 있을 수도 있고, 피처리물(90)에 대하여 상대 이동할 수도 있다. 플라즈마 생성부(20) 나아가서는 노즐(24)이 피처리물(90)에 대하여 상대 이동할 경우, 피처리물(90)의 양단부 사이를 1회 또는 복수회 왕복할 수도 있고, 편도 일방향으로 1회만 이동할 수도 있다.
상기 구성의 플라즈마 에칭 장치(1)에서 불소계 원료 공급부(11)의 CF4와 산소 공급부(12)의 O2와 질소 공급부(13)의 N2를 서로 소정의 유량비로 혼합하고, 에칭 원료 가스를 얻는다. 에칭 원료 가스의 각 성분의 부피 함유율은 CF4 7 ％ 내지 80 ％, N2 7 ％ 내지 80 ％, O2 5 ％ 내지 60 ％의 범위로 설정할 수 있다.
에칭 대상막(92)이 특히 질화 실리콘일 경우, 에칭 원료 가스의 O2의 부피 함유율을 바람직하게는 45 ％ 이하로 하고, 보다 바람직하게는 30 ％ 이하로 하고, 또한 20 ％ 이하로 할 수도 있다. 이때, 에칭 원료 가스의 잔량부가 N2 및 CF4(불소계 원료)를 N2:CF4=10:90 내지 90:10의 부피비로 포함하고 있을 수도 있다. 에칭 원료 가스 중의 CF4(불소계 원료) 및 O2의 합계와 N2의 부피 유량비를 (CF4+O2):N2=70:30 내지 20:80으로 하고, 바람직하게는 (CF4+O2):N2=60:40 내지 30:70으로 하고, 보다 바람직하게는 (CF4+O2):N2=50:50 내지 40:60으로 할 수도 있다. 에칭 원료 가스 중의 CF4(불소계 원료)와 O2의 부피 유량비를 CF4:O2=75:25 내지 40:60으로 하고, 바람직하게는 CF4:O2=40:60 내지 60:40으로 하고, 보다 바람직하게는 CF4:O2=50:50 정도로 할 수도 있다.
에칭 원료 가스(CF4+O2+N2)는 가스 공급계(10)에 의해 플라즈마 생성부(20)의 플라즈마 공간(23)에 도입되어 플라즈마화된다. 플라즈마화에 의해, 예를 들어 이하의 반응종 생성 반응이 일어난다(생성 공정).
Figure 112012025588780-pct00005
Figure 112012025588780-pct00006
Figure 112012025588780-pct00007
상기 식 11 내지 식 13의 각항의 계수는 무시하고 있다(후술하는 식 21, 22, 31, 41 내지 45에서 동일하다).
이에 따라, 이불화카르보닐(COF2), 불화산소(OF2, O2F2) 등의 산소 함유 불소계 활성종 및 산화질소(NOx)를 포함하는 에칭 가스가 생성된다. 에칭 가스에는 HF 및 물(H2O)이 거의 또는 전혀 포함되어 있지 않다.
상기 에칭 가스가 분출부(24)에서 분출되어, 피처리물(90)에 분사된다. 이에 의해, 질화 실리콘을 포함하는 실리콘 함유막(92) 중 유기막(93)으로 피복되어 있지 않은 부분에 에칭 가스의 각 성분이 접촉하고, 이하의 에칭 반응이 일어난다.
Figure 112012025588780-pct00008
Figure 112012025588780-pct00009
이와 같이 하여, 실리콘 함유막(92)을 에칭할 수 있다. 에칭 가스에는 HF 및 H2O가 거의 또는 전혀 함유되어 있지 않기 때문에 유기막(93)으로의 HF의 침투, 투과가 거의 또는 전혀 일어나지 않는다. 따라서, 유기막(93)의 계면 밀착력이 저하하는 것을 피할 수 있고, 유기막(93)이 들뜨거나 박리되거나 하는 것을 억제 또는 방지할 수 있다. 따라서, 실리콘 함유막(92)의 에칭해야 할 부분만을 깨끗하게 에칭할 수 있다.
바람직하게는, 상기 에칭 가스의 분사와 병행하여 온도 조절 수단(4)에 의해 피처리물(90)을 50 ℃ 이상으로 가열한다. 이에 의해, 대기 중의 수분이 피처리물(90)의 표면에 흡착하는 것을 방지할 수 있다. 따라서, 대기 중의 수분과 에칭 가스 중의 산소 함유 불소계 활성종(이불화카르보닐, 불화산소)이 반응해서 HF가 생성되는 것을 방지할 수 있다. 나아가서는, 유기막(93)의 들뜸이나 박리를 한층 더 확실하게 방지할 수 있다. 피처리물(90)의 설정 온도의 상한은 120 ℃로 하고, 바람직하게는 100 ℃로 한다. 이에 의해, 유기막(93)이 열에 의해 변질되는 것을 방지할 수 있다.
실리콘 함유막(92)을 구성하는 질화 실리콘의 일부는, 식 13에서 생성된 NOx와의 접촉에 의해 산화되고(식 31), 산화 실리콘이 된다. 이 산화 실리콘이 산소 함유 불소계 활성종(이불화카르보닐, 불화산소)과 반응해서 에칭된다(식 32 및 식 33).
Figure 112012025588780-pct00010
Figure 112012025588780-pct00011
Figure 112012025588780-pct00012
식 32 및 식 33으로 표시되는 산화 실리콘의 에칭 반응 속도는 상술한 식 21 및 식 22로 표시되는 질화 실리콘의 에칭 반응 속도보다 크다. 따라서, NOx에 의한 산화 반응(식 31)을 경유함으로써, 실리콘 함유막(92)의 에칭 레이트를 높일 수 있다. 질화 실리콘은 NOx에 의한 상기 산화 반응(식 31)의 속도가 비교적 크기 때문에, 에칭 레이트 향상의 효과가 크다. 이에 의해, 에칭의 처리 시간을 짧게 할 수 있다. 따라서, 에칭 중에 분위기 가스의 수분이 피처리물(90)에 흡착하는 기회를 저감시킬 수 있고, 유기막의 들뜸이나 박리를 한층 더 확실하게 억제 또는 방지할 수 있다.
에칭 가스에는 HF 및 H2O가 거의 또는 전혀 포함되어 있지 않기 때문에, 피처리물(90)의 표면에 부분적으로 물의 응축층이 형성되는 것을 피할 수 있다. 따라서, 산화 반응 나아가서는 에칭 반응이 응축층에 의해 방해받을 수 있는 것을 피할 수 있다. 나아가, 응축층이 형성된 개소와 응축층이 형성되지 않은 개소와의 사이에 에칭 레이트의 편차가 발생하는 것을 피할 수 있다. 따라서, 피처리물(90)의 표면 거칠음을 방지할 수 있다.
여기까지의 실시 형태에서는 에칭 대상의 실리콘 함유막(92)이 질화 실리콘이라고 설명했지만, 실리콘 함유막(92)은 질화 실리콘에 한정되지 않고, 산화질소(NOx)로 산화 가능한 실리콘 함유물일 수 있고, 비정질 실리콘이나 폴리실리콘 등의 실리콘일 수도 있고, 탄화 실리콘, 질화 산화 실리콘, 산화탄화 실리콘, 질화 탄화 실리콘 등일 수도 있다. 에칭 대상의 막질에 관계없이, 에칭 원료 가스의 각 성분의 부피 함유율을 불소계 원료(CF4 등) 7 내지 80 ％, N2 7 내지 80 ％, O2 5 내지 60 ％의 범위 내에서 설정할 수 있다.
에칭 대상막(92)이 특히 비정질 실리콘(a-Si) 등의 실리콘일 경우, 에칭 원료 가스의 각 성분의 부피 함유율을 바람직하게는 CF4 20 ％ 내지 80 ％, N2 7 ％ 내지 60 ％, O2 5 ％ 내지 60 ％로 하고, 보다 바람직하게는 CF4 40 ％ 내지 80 ％, N2 7 ％ 내지 40 ％, O2 5 ％ 내지 40 ％로 한다. 또한, 피처리물(90)의 설정 온도는 바람직하게는 50 ℃ 초과 내지 100 ℃로 하고, 보다 바람직하게는 60 ℃ 내지 80 ℃로 한다.
실리콘 함유막(92)이 비정질 실리콘(a-Si) 등이 실리콘을 포함하는 경우, 에칭 가스와의 접촉에 의해 이하의 에칭 반응이 일어난다.
Figure 112012025588780-pct00013
Figure 112012025588780-pct00014
상술한 식 21 및 식 22로 표시되는 질화 실리콘의 에칭 반응의 속도와, 식 23 및 식 24로 표시되는 실리콘의 에칭 반응 속도란 처리 조건에 의해 전자가 후자보다 커지거나 작아지거나 한다. 예를 들어 처리 온도가 100 ℃ 정도일 때에는 질화 실리콘의 에칭 반응의 속도가 실리콘의 에칭 반응 속도보다 크다. 처리 온도가 60 ℃ 정도일 때에는 실리콘의 에칭 반응의 속도가 질화 실리콘의 에칭 반응 속도보다 크다.
또한, 비정질 실리콘 등의 실리콘은 다음 식에 나타낸 바와 같이 NOx와 반응해서 산화되어, 산화 실리콘이 된다.
Figure 112012025588780-pct00015
이 산화 실리콘이 산소 함유 불소계 활성종(COF2, OF2, O2F2 등)과 반응해서 에칭된다(식 32 및 식 33).
또한, 실리콘 함유막(92)이 탄화 실리콘(SiC), 산화 질화 실리콘(SiON), 산화 탄화 실리콘(SiOC), 탄화 질화 실리콘(SiCN)을 포함하는 경우, 각각 하기의 식 42 내지 식 45에 나타낸 바와 같이 NOx와 반응해서 산화되어, 산화 실리콘이 된다. 이 산화 실리콘이 산소 함유 불소계 활성종(COF2, OF2, O2F2 등)과 반응해서 에칭된다(식 32 및 식 33).
Figure 112012025588780-pct00016
Figure 112012025588780-pct00017
Figure 112012025588780-pct00018
Figure 112012025588780-pct00019
식 32 및 식 33으로 표시되는 산화 실리콘의 에칭 반응 속도는, 상기 실시 형태의 처리 조건 하에서는 상기 각 실리콘 함유물(Si, SiC, SiON, SiOC, SiCN 등)이 산소 함유 불소계 활성종에 의해 직접적으로 에칭되는 반응 속도보다 크다. 따라서, 이들 실리콘 함유막(Si, SiC, SiON, SiOC, SiCN 등)에 있어서도 에칭 레이트를 확실하게 높일 수 있다. 따라서, 에칭 처리 시간을 짧게 할 수 있고, 에칭 중에 분위기 가스의 수분이 피처리물(90)에 흡착하는 기회를 저감시킬 수 있다. 나아가서는, 에칭 원료 가스가 수소 원자를 실질적으로 포함하지 않은 것과 같은 효과와 아울러, 유기막의 들뜸이나 박리를 한층 더 확실하게 억제 또는 방지할 수 있다.
도 2는 본 발명의 제2 실시 형태를 나타낸 것이다. 제2 실시 형태는 플랫 패널 디스플레이용의 TFT의 채널 에칭에 관계된다.
TFT가 되어야 할 피처리물(90A)는 유리 기판(91)을 포함한다. 유리 기판(91)에는 게이트 배선(94), 게이트 절연막(95), 반도체막(96), 금속막(97), 유기막(93)이 기판(91)측으로부터 순차 적층되어 있다. 게이트 배선(94)은, 예를 들어 Cr, Ta 등의 고융점 금속으로 구성되어 있다. 게이트 절연막(95)은, 예를 들어 SiN으로 구성되어 있다.
반도체막(96)은 예를 들어 비정질 실리콘으로 구성되어 있다. 반도체막(96)은 기판(91)측의 막 부분(96a)과, 금속막(97)측의 막 부분(96b)을 포함한다. 막 부분(96a)은 불순물이 도핑되어 있지 않은 비도핑 비정질 실리콘이다. 막 부분(96b)은 P 등의 불순물이 도핑된 n형 비정질 실리콘이다. 반도체막(96)의 두께는 예를 들어 200 nm 내지 300 nm 정도이다. n형 비정질 실리콘(96b)의 막 두께는, 예를 들어 60 nm 내지 100 nm 정도이다.
금속막(97)은 TFT의 신호 배선이 된다. 금속막(97)은, 예를 들어 Ta, Al 등의 금속으로 구성되어 있다. 유기막(93)은 포토레지스트를 포함한다. 금속막(97)의 채널 부분에 대응하는 부분이 유기막(93)을 마스크로 해서 에칭되어 있다. 이에 의해, 채널 부분의 n형 비정질 실리콘막(96b)이 노출되어 있다. 제2 실시 형태에서는 상기 채널 부분의 n형 비정질 실리콘막(96b)이 에칭 대상의 실리콘 함유막이 된다.
플라즈마 에칭 장치(1)의 에칭 가스 공급계(3)에서 CF4(불소계 원료), O2, N2를 포함하는 에칭 원료 가스를 방전 공간(23)에 도입해서 플라즈마화하고, 에칭 가스를 생성한다. 상기 에칭 원료 가스의 각 성분의 부피 함유율을 바람직하게는 CF4 20 ％ 내지 80 ％, N2 7 ％ 내지 60 ％, O2 5 ％ 내지 60 ％로 하고, 보다 바람직하게는 CF4 40 ％ 내지 80 ％, N2 7 ％ 내지 40 ％, O2 5 ％ 내지 40 ％로 한다. CF4와 N2 및O2의 합계와의 부피 유량비를 CF4:(N2+O2)=30:70 내지 80:20으로 하고 바람직하게는 CF4:(N2+O2)=50:50 내지 80:20으로 하고 N2와 O2의 부피 유량비를 N2:O2=10:90 내지 90:10으로 할 수도 있다. 피처리물(90)의 설정 온도는 바람직하게는 50 ℃ 초과 내지 100 ℃로 하고, 보다 바람직하게는 60 ℃ 내지 80 ℃로 한다.
에칭 원료 가스에는 물(H2O)이 거의 또는 전혀 포함되어 있지 않다. 따라서, 에칭 가스에는 HF 및 물(H2O)이 거의 또는 전혀 포함되어 있지 않다. 이 에칭 가스를 피처리물(90A)에 분사한다. 에칭 가스는 n형 비정질 실리콘막(96b)의 노출 부분에 접촉한다. 이에 의해, 막(96b)을 구성하는 비정질 실리콘의 에칭 반응이 일어난다(식 23, 식 24, 식 41, 식 32, 식 33). 도 2의 이점 쇄선으로 나타낸 바와 같이, 에칭 깊이가 n형 비정질 실리콘막(96b)과 비도핑 비정질 실리콘막(96a)과의 경계 부근에 달했을 때, 에칭을 정지한다. 이에 의해, 채널 부분의 n형 비정질 실리콘막(96b)을 에칭할 수 있고, 비도핑 비정질 실리콘막(96a)을 잔치(殘置)할 수 있다.
비정질 실리콘막(96b)의 에칭 시에 있어서의 피처리물(90A)의 온도는 바람직하게는 50 ℃ 초과 내지 100 ℃로 하고, 보다 바람직하게는 60 ℃ 내지 80 ℃로 조절한다. 이에 의해, 비정질 실리콘의 에칭 레이트를 높게 할 수 있다(실시예 8 및 도 7 참조). 또한, 유기막(93)이 열변성을 초래하는 것을 방지할 수 있다.
피처리물(90A)의 온도 및 에칭 원료 가스의 각 성분의 유량비를 상술한 비정질 실리콘에 대한 적합 범위로 설정함으로써, 비정질 실리콘의 SiN에 대한 선택비를 크게 할 수 있다. 따라서, 채널 에칭시에 SiN막(95)이 에칭되는 것을 억제할 수 있다.
에칭 가스에는 HF 및 H2O가 거의 또는 전혀 포함되어 있지 않기 때문에 불소가 이온화해서 유기막(93)에 침투하는 것을 피할 수 있고, 유기막(93)의 계면 밀착력이 저하하는 것을 피할 수 있다. 따라서, 유기막(93)의 들뜸 및 박리를 방지할 수 있고, 유기막(93)과 금속막(97)의 밀착 상태를 유지할 수 있다. 또한, 금속막(97)이 HF에 의해 용해(에칭)되는 것을 피할 수 있다. 이에 의해, 양호한 채널 부분을 형성할 수 있다.
본 발명은 상기 실시 형태에 한정되지 않고, 발명의 요지를 변경하지 않는 한, 다양한 개변을 이룰 수 있다.
예를 들어, 유기막(93)이 피처리물(90)의 기재(91)를 구성하고 있을 수도 있다.
피처리물(90)의 주변의 분위기 가스를 건조시킴으로써, 분위기 가스 중의 수분이 피처리물(90)에 흡착하는 것을 억제 또는 방지할 수도 있다.
도 1에 도시하는 플라즈마 에칭 장치(1)는 피처리물(90)이 전극간 공간(23)의 외측에 배치되는 소위 리모트식 플라즈마 처리 장치이지만, 피처리물(90)이 전극간 공간(23)의 내부에 배치되고, 플라즈마가 피처리물(90)에 직접 조사되는 소위 다이렉트식의 플라즈마 처리 장치일 수도 있다.
<실시예 1>
이하, 실시예를 설명한다. 본 발명이 이하의 실시예에 한정되는 것은 아니다.
실시예 1에서는 CF4, 산소(O2), 질소(N2)의 혼합 가스를 에칭 원료 가스로서 질화 실리콘막의 에칭 레이트를 조사했다. 에칭 원료 가스의 각 성분의 유량은 이하대로 했다.
CF4: 0.2 SLM
O2: 0.2 SLM
N2: 0.4 SLM
따라서, 에칭 원료 가스의 각 성분의 함유율은 CF4 25 vol％, O2 25 vol％, N2 50 vol％이었다. 에칭 원료 가스의 노점 온도는 -45 ℃ 이하이고, 에칭 원료 가스의 수분 함유량은 실질적으로 제로였다.
[생성 공정]
상기의 에칭 원료 가스(CF4+O2+N2)를 플라즈마 생성부(20)에 의해 대기압 하에서 플라즈마화하고, 에칭 가스를 생성했다. 플라즈마 생성부(20)의 플라즈마 방전 조건은 이하와 같았다.
전극간 공간(23)의 두께: 1 mm
전극(21, 21) 사이의 인가 전압: Vpp=13 kV, 40 kHz, 펄스파
분출 노즐(24)의 개구 폭(도 1의 지면과 직교하는 방향의 치수)은 100 mm이었다.
[에칭 반응 공정]
한변이 5 cm인 정사각형의 유리 기재(91) 상에 질화 실리콘막(92)이 피막된 피처리물(90)을 스테이지(2)에 실어서 분출부(24)의 아랫쪽으로 이동시킨 후, 정지시킨 상태(고정 처리 방법)에서, 분출부(24)로부터 상기 에칭 가스를 분사했다. 처리 시간은 1분으로 했다. 피처리물(90)의 온도는 실온으로 했다.
도 3에 도시한 바와 같이, 질화 실리콘막의 에칭 레이트를 측정한 바, 280 nm/분이 되었다. 반도체 장치나 액정 표시 장치의 제조 공정에 있어서 충분히 실용 가능한 에칭 레이트였다.
[비교예 1-1]
비교예로서 CF4, 산소(O2), 아르곤(Ar)을 혼합한 에칭 원료 가스를 실시예 1과 같은 플라즈마 처리 조건으로 플라즈마화하고, 또한 실시예 1과 같은 고정 처리 방법, 처리 시간, 온도 조건에서 실시예 1과 동일 구조의 피처리물(90)에 대하여 에칭 반응 공정을 행했다. 에칭 원료 가스의 각 성분의 유량은 이하와 같았다.
CF4: 0.2 SLM
O2: 0.2 SLM
Ar: 0.4 SLM
[비교예 1-2]
다른 비교예로서, 에칭 가스에 오존(O3)을 더욱 첨가했다. 오존은 산소(O2)를 원료로 해서 오조나이저에서 생성했다. 오조나이저에서의 출력 가스(O2+O3)의 유량은 0.2 SLM이며 그 오존 농도는 200 g/m3이었다. 별도, 상기 비교예 1-1과 동일한 조성의 에칭 원료 가스(CF4:0.2 SLM, O2:0.2 SLM, Ar:0.4 SLM)를 실시예 1과 같은 플라즈마 처리 조건으로 플라즈마 생성부(20)에서 플라즈마화했다. 그리고, 플라즈마 생성부(20)에서의 가스와 오조나이저에서의 가스(O2+O3)를 혼합하고, 이 혼합 가스를 피처리물(90)에 분사하여, 실시예 1과 같은 고정 처리 방법, 처리 시간, 온도 조건에서 실시예 1과 동일 구조의 피처리물(90)에 대하여 에칭 반응 공정을 행했다.
도 3은 실시예 1 및 상기 2개의 비교예 1-1, 1-2의 에칭 레이트를 비교한 것이다. 실시예 1에 의하면, 비교예 1-1, 1-2에 대하여 약 25배 크기의 고속 에칭 레이트를 얻을 수 있었다. 실시예 1의 산화질소(NOx)에 의한 산화 작용을 경유하는 쪽이, 비교예 1-2의 오존에 의한 산화 작용을 경유하는 쪽보다도, 에칭 레이트의 향상 효과가 훨씬 큰 것이 확인되었다.
<실시예 2>
실시예 2에서는 이하와 같이 에칭 원료 가스 중의 CF4 및 O2의 유량을 일정하게 하고, 질소의 유량을 바꾸어서 질화 실리콘막의 에칭 레이트를 조사했다. 에칭 원료 가스의 각 성분의 유량은 이하대로 했다.
CF4: 0.2 SLM
O2: 0.2 SLM
N2: 0 내지 1.5 SLM
즉, 에칭 원료 가스(CF4+O2+N2)의 각 성분의 함유율을 CF4 약 10 vol％ 내지 50 vol％, O2 약 10 vol％ 내지 50 vol％, N2 0 내지 약 80 vol％의 범위로 조절했다. 에칭 원료 가스 중의 CF4와 산소의 부피 유량비는 CF4:O2=1:1이었다. 에칭 원료 가스의 노점 온도는 -45 ℃ 이하이고, 에칭 원료 가스의 수분 함유량은 실질적으로 제로였다.
[생성 공정]
상기 에칭 원료 가스를 플라즈마 생성부(20)에 의해 대기압 하에서 플라즈마화하고, 에칭 가스를 생성했다. 플라즈마 생성부(20)의 플라즈마 방전 조건은 이하와 같았다.
전극간 공간(23)의 두께: 1 mm
전극(21, 21)간의 인가 전압: Vpp=13 kV, 40 kHz, 펄스파
분출 노즐(24)의 개구 폭(도 1의 지면과 직교하는 방향의 치수)은 100 mm이었다.
[에칭 반응 공정]
한변이 5 cm인 정사각형의 유리 기재(91) 상에 질화 실리콘막(92)이 피막된 피처리물(90)을 스테이지(2)에 싣고, 분출부(24)의 아랫쪽을 복수회 왕복해서 통과시키면서(스캔 처리 방법), 분출부(24)로부터 상기 에칭 가스를 분사했다. 피처리물(90)의 반송 속도는 4 m/분으로 했다. 피처리물(90)의 온도는 실온으로 했다.
왕복의 편도 이동을 1 스캔으로 하여 50회의 스캔을 행했다. 그 후, 질화 실리콘막의 에칭량을 측정하고, 이를 스캔 횟수(50회)로 나누어 1 스캔당 에칭 레이트를 산출했다.
실시예 2의 결과를 도 4에 도시한다.
에칭 원료 가스(CF4+O2+N2)의 각 성분의 함유율을 CF4 10 vol％ 내지 40 vol％ 정도, O2 10 vol％ 내지 40 vol％ 정도, N2 20 vol％ 내지 80 vol％ 정도로 하면, 어느 정도 크기의 에칭 레이트를 얻을 수 있었다. CF4 10 vol％ 내지 35 vol％ 정도, O2 10 vol％ 내지 35 vol％ 정도, N2 30 vol％ 내지 80 vol％ 정도로 하면 비교적 높은 에칭 레이트를 얻을 수 있었다. 또한, 질소 함유율이 40 vol％ 내지 70 vol％ 정도의 범위로 에칭 레이트를 충분히 높게 할 수 있었다. 질소 함유율이 50 vol％ 내지 60 vol％ 정도의 범위로 에칭 레이트를 최대로 할 수 있었다.
<실시예 3>
실시예 3에서는, 유기막(93)을 포함하는 피처리물(90)에 대하여, 에칭 처리를 행하고, 유기막(93)에의 영향을 조사했다. 피처리물(90)로서, 한변이 5 cm인 정사각형의 유리 기재(91) 상에 질화 실리콘막(92), 유기막(93)이 적층된 샘플을 사용했다. 실리콘 함유막(92)은 질화 실리콘막으로 하고 유기막(93)은 아크릴 수지막으로 했다.
에칭 원료 가스의 각 성분의 유량은 이하대로 했다.
CF4: 0.2 SLM
O2: 0.2 SLM
N2: 0.4 SLM
따라서, 에칭 원료 가스의 각 성분의 함유율은 CF4 25 vol％, O2 25 vol％, N2 50 vol％이었다. 에칭 원료 가스의 노점 온도는 -45 ℃ 이하이고, 에칭 원료 가스의 수분 함유량은 실질적으로 제로였다.
[생성 공정]
상기 에칭 원료 가스(CF4+O2+N2)를 플라즈마 생성부(20)에 의해 대기압 하에서 플라즈마화하고, 에칭 가스를 생성했다. 플라즈마 생성부(20)의 플라즈마 방전 조건은 이하와 같았다.
전극간 공간(23)의 두께: 1 mm
전극(21, 21)간의 인가 전압: Vpp=13 kV, 40 kHz, 펄스파
분출 노즐(24)의 개구 폭(도 1의 지면과 직교하는 방향의 치수)은 100 mm이었다.
[에칭 반응 공정]
질화 실리콘막이 피막된 피처리물(90)을 스테이지(2)에 실어서 분출부(24)의 아랫쪽으로 이동시킨 후, 정지시킨 상태(고정 처리 방법)에서, 분출부(24)로부터 상기 에칭 가스를 분사했다. 처리 시간은 이하의 6가지로 했다.
처리 시간: 5초, 10초, 20초, 60초, 90초, 120초.
피처리물(90)의 온도는 이하의 3가지로 했다. 피처리물(90)의 가열은 스테이지(2)를 통해서 행했다.
피처리물 온도: 실온(RT), 50 ℃, 80 ℃
표 1은 각 처리 시간 및 각 피처리물 온도에서의 유기막(93)의 들뜸 및 박리 상황의 검사 결과를 정리한 것이다.
Figure 112012025588780-pct00020
HF 및 수분 함유량이 실질 제로인 에칭 가스를 사용함으로써, 분사 시간이 10초 정도가 되어도 유기막의 들뜸 및 박리는 보이지 않았다. 덧붙여서 말하면, CF4에 H2O를 첨가해 플라즈마화해서 생성한 HF를 사용한 에칭 반응(식 2, 3)에서는 H2O의 첨가량이 노점 온도 0 ℃ 정도에서도, HF를 포함하는 에칭 가스의 분사 개시로부터 수초에 유기막의 들뜸이 발생한다.
실온에서 처리 시간이 길어지면, 대기 중의 수분이 피처리물(90)에 흡착할 가능성이 높아져, 유기막의 들뜸 및 박리가 일어났다. 그러나, 피처리물(90)을 가열함으로써, 처리 시간이 길어져도 유기막의 들뜸 및 박리를 억제 또는 방지할 수 있는 것이 확인되었다.
<실시예 4>
실시예 4에서는 에칭 원료 가스(CF4+O2+N2)의 전체 유량 및 N2 유량을 일정하게 하고, CF4와 O2의 유량비를 바꾸어서 질화 실리콘의 에칭 레이트를 조사했다. 에칭 원료 가스의 전체 유량은 8 SLM으로 했다. CF4와 O2의 합계 유량은 0.4 SLM(일정)으로 했다. N2의 유량은 0.4 SLM(일정)으로 했다. 에칭 원료 가스의 각 성분의 함유율을 CF4 약 12 vol％ 내지 약 45 vol％, O2 약 5 vol％ 내지 약 38 vol％, N2 50 vol％(일정)의 범위로 조절했다. CF4와 O2의 합계와 N2의 부피 유량비는 (CF4+O2):N2=50:50이었다. 에칭 원료 가스의 노점 온도는 -45 ℃ 이하이고, 에칭 원료 가스의 수분 함유량은 실질적으로 제로였다.
[생성 공정]
상기 에칭 원료 가스를 플라즈마 생성부(20)에 의해 대기압 하에서 플라즈마화하고, 에칭 가스를 생성했다. 플라즈마 생성부(20)의 플라즈마 방전 조건은 이하와 같았다.
전극간 공간(23)의 두께: 1 mm
전극(21, 21)간의 인가 전압: Vpp=13 kV, 40 kHz, 펄스파
분출 노즐(24)의 개구 폭(도 1의 지면과 직교하는 방향의 치수)은 100 mm이었다.
[에칭 반응 공정]
한변이 5 cm인 정사각형의 유리 기재(91) 상에 질화 실리콘막(92)이 피막된 피처리물(90)을 스테이지(2)에 실어서 분출부(24)의 아랫쪽으로 이동시킨 후, 정지시킨 상태(고정 처리 방법)에서, 분출부(24)에서 상기 에칭 가스를 분사하고, 에칭 레이트를 측정했다. 처리 시간은 1분으로 했다. 피처리물(90)의 온도는 실온으로 했다.
도 5는 에칭 레이트의 측정 결과를 CF4와 O2의 유량비를 횡축으로 해서 나타낸 것이다. 실시예 4의 모든 유량비 범위 내에서 어느 정도의 에칭 레이트를 얻을 수 있었다. CF4와 O2의 합계에 대한 O2의 비율이 25 vol％ 내지 60 vol％의 범위에서 비교적 높은 에칭 레이트를 얻을 수 있었다. 또한 O2의 비율이 40 vol％ 내지 60 vol％의 범위에서 에칭 레이트를 충분히 높게 할 수 있었다. 즉, 에칭 원료 가스의 전 유량에 대하여 CF4 20 vol％ 내지 38 vol％ 정도, O2 12 vol％ 내지 30 vol％ 정도의 범위로 비교적 높은 에칭 레이트를 얻을 수 있었다. 또한 에칭 원료 가스의 전 유량에 대하여 CF4 20 vol％ 내지 30 vol％ 정도, O2 20 vol％ 내지 30 vol％ 정도의 범위로 에칭 레이트를 충분히 높게 할 수 있었다. O2가 적은 영역 및 CF4가 적은 영역에서는 에칭 레이트가 비교적 낮아졌다. 이것은 COF2, OF2, O2F2 등의 산소 함유 불소계 활성종의 생성량이 줄어들기 때문이라고 생각된다.
<실시예 5>
실시예 5에서는 질화 실리콘을 에칭 대상으로 했다. 유리 기판(91)에 질화 실리콘이 피막된 샘플(90)을 준비했다. 샘플(90)의 크기는 50 mm×50 mm이었다. 이 샘플(90)을 플라즈마 에칭 장치(1)의 스테이지(2)에 설치하고, 에칭 가스를 분사했다.
샘플(90)의 온도는 90 ℃로 했다.
에칭 원료 가스의 각 성분의 유량은 이하대로 했다.
CF4: 0.3 SLM
O2: 0.1 SLM
N2: 0.2 SLM
에칭 원료 가스의 노점 온도는 -45 ℃ 이하이고, 에칭 원료 가스의 수분 함유량은 실질적으로 제로였다.
플라즈마 생성부(20)의 플라즈마 방전 조건은 이하와 같았다.
전극간 갭(23)의 두께: 1 mm
투입 전력: 325 W(직류 130 V, 2.5 A를 펄스 변환)
전극(21, 21)간의 인가 전압 및 주파수: Vpp=15 kV, 40 kHz
분출 노즐(24)의 개구 폭(도 1의 지면과 직교하는 방향의 치수)은 100 mm이었다.
에칭 시간은 60초로 하고 막(92)이 완전히 제거되지 않은 단계에서 에칭을 정지했다.
에칭 처리 전과 처리 후의 샘플(90)의 표면의 조성을 XPS(X-ray photoelectron Spectroscopy)로 분석했다. XPS로서, 크라토스(Kratos)사 제조, 형번 AXIS-165를 사용했다.
분석 결과를 표 2에 나타낸다.
처리 전의 샘플의 표면 조성은 산소가 36.24 ％, 질소가 24.69 ％이었던 것에 대해, 처리 후의 샘플의 표면 조성은 산소가 62.57 ％, 질소가 1.81 ％이었다.
Figure 112012025588780-pct00021
도 6은 실시예 5의 샘플의 처리 전과 처리 후의 XPS 스펙트럼의 측정 결과를 나타낸 것이다.
처리 전은 Si-N 결합의 피크가 현저하게 나타나고 있었지만, 처리 후는 Si-N 결합의 피크가 거의 없어지고, 이 대신에 Si-O 결합의 피크가 현저하게 나타났다.
이상의 결과에서 에칭시에 질화 실리콘의 산화 반응이 일어나는 것이 밝혀졌다.
<실시예 6>
실시예 6에서는, 질화 실리콘(SiNx)을 에칭 대상으로 하고, 에칭 원료 가스(CF4+O2+N2)의 각 성분의 유량비와 에칭 레이트와의 관계를 조사했다. 유리 기판(91)에 질화 실리콘을 포함하는 막(92)이 피막된 샘플(90)을 준비했다. 각 샘플(90)의 크기는 50 mm×50 mm이었다. 샘플(90)을 플라즈마 에칭 장치(1)의 스테이지(2)에 설치하고, 에칭 가스를 분사했다.
에칭 원료 가스의 전체 유량이 1 SLM이 되도록, 에칭 원료 가스의 3개의 성분의 유량을 표 3에 나타낸 바와 같이 서로 조절했다. 에칭 원료 가스의 노점 온도는 -45 ℃ 이하이고, 에칭 원료 가스의 수분 함유량은 실질적으로 제로였다.
샘플(90)의 설정 온도는 100 ℃로 했다.
플라즈마 생성부(20)과 샘플 기판 90과의 상대 이동 속도는 10 mm/초로 했다.
플라즈마 생성부(20)의 플라즈마 조건은 이하와 같았다.
전극간 갭(23)의 두께: 1 mm
투입 전력: 325 W(직류 130 V, 2.5 A를 펄스 변환)
전극(21, 21)간의 인가 전압 및 주파수: Vpp=15 kV, 40 kHz
분출 노즐(24)의 개구 폭(도 1의 지면과 직교하는 방향의 치수)은 100 mm이었다.
실시예 6의 에칭 레이트의 측정 결과를 표 3에 나타낸다. 표 3의 에칭 레이트는 샘플(90)을 플라즈마 생성부(20)에 대하여 1회만 도 1의 좌우 방향으로 편도 이동시켰을 때의 에칭량이다.
Figure 112012025588780-pct00022
상기의 결과에서 에칭 원료 가스 중의 CF4를 7 내지 80 부피％, N2를 7 내지 80 부피％, O2를 5 내지 60 부피％로 하면, SiNx를 어느 정도의 에칭 레이트로 에칭할 수 있는 것이 확인되었다. 또한, 에칭 원료 가스 중의 O2를 45 부피％ 이하, 바람직하게는 30 부피％ 이하, 보다 바람직하게는 20 부피％ 이하로 하면, 고 에칭 레이트를 확보할 수 있었다.
<실시예 7>
실시예 7에서는 비정질 실리콘(a-Si)을 에칭 대상으로 하고, 에칭 원료 가스(CF4+O2+N2)의 각 성분의 유량비와 에칭 레이트와의 관계를 조사했다. 유리 기판(91)에 비정질 실리콘을 포함하는 막(92)이 피막된 샘플(90)을 준비했다. 샘플(90)을 플라즈마 에칭 장치(1)의 스테이지(2)에 설치하고, 에칭 가스를 분사했다. 그 밖의 처리 조건은 실시예 6과 동일하게 했다.
실시예 7의 에칭 레이트의 측정 결과를 표 4에 나타낸다. 표 4의 에칭 레이트는 샘플(90)을 플라즈마 생성부(20)에 대하여 1회만 도 1의 좌우 방향으로 편도 이동시켰을 때의 에칭량이다.
Figure 112012025588780-pct00023
상기의 결과에서 에칭 원료 가스 중의 CF4를 7 내지 80 부피％, N2를 7 내지 80 부피％, O2를 5 내지 60 부피％로 하면, 비정질 실리콘을 어느 정도의 에칭 레이트로 에칭할 수 있는 것이 확인되었다. 또한, 에칭 원료 가스 중의 CF4를 20 부피％ 이상, N2를 60 부피％ 이하로 하면 고 에칭 레이트를 확보할 수 있었다. 또한, 에칭 원료 가스 내의 CF4를 40 부피％ 이상, N2를 40 부피％ 이하, O2를 40 부피％ 이하로 하면 고 에칭 레이트를 확실하게 얻을 수 있었다.
<실시예 8>
실시예 8에서는 비정질 실리콘(a-Si)을 에칭 대상으로 했다. 유리 기판(91)에 비정질 실리콘을 포함하는 막(92)이 피막된 샘플(90)을 준비했다. 샘플(90)의 크기는 50 mm×50 mm이었다. 이 샘플(90)을 플라즈마 에칭 장치(1)의 스테이지(2)에 설치하고, 에칭 가스를 분사했다. 히터(4)에 의해, 샘플(90)의 온도를 30 ℃ 내지 100 ℃의 범위로 조절했다.
에칭 원료 가스의 각 성분의 유량은 이하대로 했다.
CF4: 0.2 SLM
O2: 0.2 SLM
N2: 0.2 SLM
에칭 원료 가스의 노점 온도는 -45 ℃ 이하이고, 에칭 원료 가스의 수분 함유량은 실질적으로 제로였다.
플라즈마 생성부(20)의 플라즈마 방전 조건은 이하와 같았다.
전극간 갭(23)의 두께: 1 mm
투입 전력: 325 W(직류 130 V, 2.5 A를 펄스 변환)
전극(21, 21)간의 인가 전압 및 주파수: Vpp=15 kV, 40 kHz
분출 노즐(24)의 개구 폭(도 1의 지면과 직교하는 방향의 치수)은 100 mm이었다.
도 7은 각 온도 조건에서의 에칭 레이트의 측정 결과를 나타낸 것이다.
상온 가까이(30 ℃ 정도)에서도, 비정질 실리콘을 에칭할 수 있는 것이 확인되었다.
50 ℃를 초과하면, 에칭 레이트가 크게 향상했다. 특히 60 ℃ 내지 80 ℃의 온도 범위에서는 에칭 레이트를 충분히 높게 할 수 있었다.
80 ℃를 초과하고, 100 ℃에서도 충분한 에칭 레이트가 얻어졌다.
따라서, 에칭 대상의 실리콘 함유막(92)이 비정질 실리콘일 경우, 온도 조절 공정에 있어서 피처리물의 온도를 50 ℃ 초과 내지 100 ℃로 하는 것이 바람직하고, 60 ℃ 내지 80 ℃로 하는 것이 보다 바람직하다.
또한, 어느 온도 조건에서도 마스크(93)의 들뜸 및 박리는 거의 확인되지 않았다.
본 발명은, 예를 들어 액정 표시 장치의 편광 필름의 제조나 반도체 장치의 제조에 적용할 수 있다.
1 플라즈마 에칭 장치
2 지지부
3 에칭 가스 공급계
4 온도 조절 수단
10 에칭 원료 가스 공급계
11 불소계 원료 공급부
12 산소 공급부
13 질소 공급부
20 플라즈마 생성부
21 전극
22 전원
23 전극간의 플라즈마 공간
24 분출 노즐
90, 90A 피처리물
91 기재
92 실리콘 함유막
93 유기막
94 게이트 게이트 배선
95 게이트 절연막
96 비정질 실리콘막(실리콘 함유막)
96a 비도핑 비정질 실리콘막
96b 불순물 도핑 비정질 실리콘막
97 금속막

Claims (17)

  1. 산화질소(NOx)로 산화 가능한 실리콘 함유막 및 유기막을 포함하는 피처리물에 있어서의 상기 실리콘 함유막을 에칭하는 에칭 방법에 있어서,
    수소 원자를 실질적으로 함유하지 않는 에칭 원료 가스를 대기압 근방의 플라즈마 공간에 도입해서 에칭 가스를 생성하는 생성 공정과,
    상기 에칭 가스를 상기 피처리물에 접촉시키는 에칭 반응 공정을 구비하고,
    상기 에칭 원료 가스가 수소 원자를 함유하지 않는 불소계 원료를 7 내지 80 부피％, 질소(N2)를 7 내지 80 부피％, 산소(O2)를 5 내지 60 부피％ 함유하는 것을 특징으로 하는 실리콘 함유막의 에칭 방법.
  2. 제1항에 있어서, 상기 에칭 원료 가스가 산소를 45 부피％ 이하 함유하는 것을 특징으로 하는 에칭 방법.
  3. 제1항에 있어서, 상기 에칭 원료 가스가 산소를 30 부피％ 이하 함유하는 것을 특징으로 하는 에칭 방법.
  4. 제1항에 있어서, 상기 불소계 원료 및 산소의 합계와 질소의 부피 유량비가 70:30 내지 20:80이며, 상기 불소계 원료와 산소의 부피 유량비가 75:25 내지 40:60인 것을 특징으로 하는 에칭 방법.
  5. 제4항에 있어서, 상기 에칭 원료 가스의 상기 불소계 원료 및 산소의 합계와 질소의 부피 유량비가 60:40 내지 30:70인 것을 특징으로 하는 에칭 방법.
  6. 제4항에 있어서, 상기 에칭 원료 가스의 상기 불소계 원료 및 산소의 합계와 질소의 부피 유량비가 50:50 내지 40:60인 것을 특징으로 하는 에칭 방법.
  7. 제4항에 있어서, 상기 에칭 원료 가스의 상기 불소계 원료와 산소의 부피 유량비가 60:40 내지 40:60인 것을 특징으로 하는 에칭 방법.
  8. 제1항에 있어서, 상기 에칭 원료 가스가 상기 불소계 원료를 20 부피％ 이상, 질소를 60 부피％ 이하 함유하는 것을 특징으로 하는 에칭 방법.
  9. 제8항에 있어서, 상기 에칭 원료 가스가 상기 불소계 원료를 40 부피％ 이상, 질소를 40 부피％ 이하, 산소를 40 부피％ 이하 함유하는 것을 특징으로 하는 에칭 방법.
  10. 제1항에 있어서, 상기 실리콘 함유막이 실리콘(Si), 질화 실리콘(SiNx), 탄화 실리콘(SiC), 산화 질화 실리콘(SiON), 산화 탄화 실리콘(SiOC), 탄화 질화 실리콘(SiCN) 중 어느 하나를 포함하는 것을 특징으로 하는 에칭 방법.
  11. 제1항에 있어서, 상기 실리콘 함유막이 질화 실리콘(SiNx)을 포함하는 것을 특징으로 하는 에칭 방법.
  12. 제1항에 있어서, 상기 실리콘 함유막이 비정질 실리콘을 포함하는 것을 특징으로 하는 에칭 방법.
  13. 제1항에 있어서, 상기 피처리물의 온도를 50 ℃ 내지 120 ℃로 하는 온도 조절 공정을 더 구비하는 것을 특징으로 하는 에칭 방법.
  14. 제12항에 있어서, 상기 피처리물의 온도를 50 ℃ 초과 내지 100 ℃로 하는 것을 특징으로 하는 에칭 방법.
  15. 제12항에 있어서, 상기 피처리물의 온도를 60 ℃ 내지 80 ℃로 하는 것을 특징으로 하는 에칭 방법.
  16. 제12항에 있어서, 상기 피처리물이 순차 적층된 비정질 실리콘을 포함하는 상기 실리콘 함유막과 금속막과 상기 유기막을 포함하고, 상기 실리콘 함유막의 상기 금속막측의 막 부분에 불순물이 도핑되어 있고, 상기 막 부분을 상기 에칭 가스로 에칭하는 것을 특징으로 하는 에칭 방법.
  17. 제1항에 있어서, 상기 에칭 가스가 산화질소(NOx)를 포함하며, 불화수소(HF)를 포함하지 않는 것을 특징으로 하는 에칭 방법.
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Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9390937B2 (en) * 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US9711359B2 (en) * 2015-08-13 2017-07-18 Lam Research Corporation Shadow trim line edge roughness reduction
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
CN112921326B (zh) * 2021-01-22 2022-11-08 广东威圳兴技术有限公司 一种汽车零件压铸铝合金表面处理工艺

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004319285A (ja) 2003-04-16 2004-11-11 Matsushita Electric Works Ltd プラズマ処理装置及びプラズマ処理方法
JP2009099880A (ja) 2007-10-19 2009-05-07 Sekisui Chem Co Ltd プラズマエッチング装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07331449A (ja) * 1994-06-06 1995-12-19 Yuzo Mori プラズマｃｖｍにおける残留不純物の低減法
US6780782B1 (en) * 2003-02-04 2004-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bi-level resist structure and fabrication method for contact holes on semiconductor substrates
EP2235742B1 (en) * 2007-12-21 2020-02-12 Solvay Fluor GmbH Process for the production of microelectromechanical systems

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004319285A (ja) 2003-04-16 2004-11-11 Matsushita Electric Works Ltd プラズマ処理装置及びプラズマ処理方法
JP2009099880A (ja) 2007-10-19 2009-05-07 Sekisui Chem Co Ltd プラズマエッチング装置

Also Published As

Publication number Publication date
TWI430367B (zh) 2014-03-11
KR20120058595A (ko) 2012-06-07
CN102498550B (zh) 2014-07-16
JPWO2011027515A1 (ja) 2013-01-31
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CN102498550A (zh) 2012-06-13
WO2011027515A1 (ja) 2011-03-10
JP5002073B2 (ja) 2012-08-15

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