KR101197591B1 - 저전력 프로세서 - Google Patents

저전력 프로세서 Download PDF

Info

Publication number
KR101197591B1
KR101197591B1 KR1020080131065A KR20080131065A KR101197591B1 KR 101197591 B1 KR101197591 B1 KR 101197591B1 KR 1020080131065 A KR1020080131065 A KR 1020080131065A KR 20080131065 A KR20080131065 A KR 20080131065A KR 101197591 B1 KR101197591 B1 KR 101197591B1
Authority
KR
South Korea
Prior art keywords
power supply
supply voltage
block
peripheral
unit
Prior art date
Application number
KR1020080131065A
Other languages
English (en)
Other versions
KR20100072614A (ko
Inventor
양일석
노태문
여순일
석정희
여준기
천익재
허세완
김종대
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020080131065A priority Critical patent/KR101197591B1/ko
Priority to US12/427,291 priority patent/US8166328B2/en
Publication of KR20100072614A publication Critical patent/KR20100072614A/ko
Application granted granted Critical
Publication of KR101197591B1 publication Critical patent/KR101197591B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Microcomputers (AREA)
  • Power Sources (AREA)

Abstract

본 발명은 낮은 전력을 소모하는 내장형 프로세서에 관한 것이다. 본 발명에 따른 프로세서는 복수의 기능 유닛을 포함하는 코아 블록, 메모리 및 복수의 주변 장치 유닛들을 포함하는 주변 장치 블록, 상기 복수의 장치를 제어하는 명령어가 저장된 어드레스를 포함하는 어드레스 맵에 따라 상기 코아 블록, 메모리, 주변 장치블록 중 적어도 하나를 활성화하는 신호를 발생하고, 상기 복수의 장치 각각에 전원전압 및 감소 전원전압을 제공하는 멀티 전원 제어부를 포함한다. 따라서, 본 발명에 따른 프로세서는 어드레스 맵에 따라 활성화되는 신호에 응답하여 코아 블록, 메모리 및 주변 장치 블록을 활성화하여 전력소모를 방지한다.

Description

저전력 프로세서{PROCESSOR WITH LOW POWER}
본 발명은 프로세서에 관한 것으로, 더욱 상세하게는 낮은 전력을 소모하는 내장형 프로세서에 관한 것이다.
본 발명은 지식경제부 및 정보통신연구진흥원의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호 : 2006-S-006-03, 과제명 : 유비쿼터스 단말용 부품 모듈].
프로세서는 퍼스널 컴퓨터에 사용되는 중앙처리장치(CPU)와 같은 단일칩 형태의 프로세서와 각종 제어용 칩이나 스마트 카드용 칩과 같은 SoC(System on Chip) 내에 구성 블록으로서 사용되는 내장형 프로세서로 분류할 수 있다. 내장형 프로세서(예를 들면, MPU/MCU/DSP)는 연산 및 신호 처리에 널리 사용된다. 일반적으로 내장형 프로세서는 명령어(instruction)를 패치(Fetch), 디코딩(Decoding) 및 실행(Execution)한다. 내장형 프로세서는 신호를 가공 처리하여 가공된 신호를 읽고, 쓰는 일련의 작업을 처리한다. 고기능화 되는 내장형 프로세서는 집적도 향상으로 전력소모와 열 방출이 증가되고 있다.
에너지 효율은 퍼포먼스(Performance)/총전력(Total Power)으로 정의된다. 내장형 프로세서의 정보 처리/가공 능력을 소비 전력으로 나눈 것이 에너지 효율이다.
에너지 효율의 단위는 MIPS/mW 혹은 MOPS(Millions of Operations Per Second)/mW 이다. MIPS는 성능을 표시하는 일반적인 단위로 Million Instruction Per Second로 초당 몇 백만개의 명령어를 처리할 수 있는지를 나타낸다. 상기 기준으로 비교할 때, 내장형 프로세서의 성능이 증가하고 소비 전력이 감소되면 내장형 프로세서는 높은 에너지 효율이 달성될 것이다.
일반적으로 소비전력은 인가되는 전원전압의 제곱에 비례한다. 전원전압의 감소가 소비전력을 줄이는 가장 효과적인 방법이나, 낮은 전원전압은 지연시간(Delay Time)을 증가시켜 프로세서의 성능을 떨어뜨린다.
본 발명의 목적은 저전력 프로세서를 제공하는 데 있다.
본 발명의 실시예에 따른 프로세서는 복수의 블록들; 및 상기 복수의 블록들을 각각 제어하는 명령어가 저장된 메모리; 상기 명령어가 저장된 어드레스에 따라 상기 복수의 블록들 중 적어도 하나를 활성화하는 신호를 발생하고, 상기 활성화 신호에 응답하여 정상 전원전압 또는 감소 전원전압을 제공하는 멀티 전원 제어부를 포함한다.
실시 예로서, 상기 복수의 블록들 각각은 다이나믹 전압 스케일링에 따라 전 압을 제공하는 전력 공급기를 포함하며, 상기 전력 공급기는 상기 활성화 신호에 응답하여 상기 복수의 블록들 중 활성화된 블록에 상기 정상 전원전압 또는 상기 감소 전원전압을 제공한다.
실시 예로서, 상기 감소 전원전압은 상기 복수의 블록들 각각을 구동할 수 있는 최소 전압을 포함한다.
실시 예로서, 상기 정상 전원전압은 상기 다이나믹 전압 스케일링에 따라 상기 정상 전원전압 레벨로부터 상기 감소 전원전압 레벨 사이에서 가변된다.
실시 예로서, 상기 복수의 블록들은, 외부로부터 상기 명령어를 입력받아 연산을 수행하는 코아 블록, 외부 장치와 데이터 통신을 수행하기 위한 주변 장치블록 및 메모리부를 포함한다.
실시 예로서, 상기 코아 블록은 복수의 기능 유닛들을 포함하고, 상기 코아 블록은, 상기 입력된 명령어를 해석하고, 해석된 명령어 실행에 필요한 상기 복수의 기능 유닛들 중 적어도 하나를 활성화한다.
실시 예로서, 상기 주변 장치블록은 복수의 주변 장치 유닛들을 포함하고, 상기 코아 블록은, 상기 입력된 명령어를 해석하고, 해석된 명령어 실행에 필요한 상기 복수의 주변 장치 유닛들 중 적어도 하나를 활성화한다.
본 발명에 따른 프로세서는 어드레스 맵에 따라 활성화되는 신호에 응답하여 코아 블록, 메모리 및 주변 장치 블록 중 적어도 하나를 활성화하여 전력소모를 방지한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시예에 따른 프로세서를 도시한 블록도이다. 본 발명의 실시예에 따른 프로세서(100)는 다중 동작전압 저전력 내장형 프로세스이다.
도 1을 참조하면, 본 발명의 실시예에 따른 프로세서(100)는 멀티 파워 제어부(10), 코아 전원부(CORE DVSPS:Core Unit Dynamic Voltage Scaling Power Supply ; 20), 코아 블록(Core Block ; 30), 메모리 전원부(MEM DVSPS:MEM Unit Dynamic Voltage Scaling Power Supply ; 40), 메모리 유닛(Memory Unit ; 50), 주변장치 전원부(PERI DVSP:Peripherals Units Dynamic Voltage Scaling Power Supply ; 60), 주변장치 블록(Peripherals Block ; 70) 및 파워부트 메모리(Power Boot memory ; 80)을 포함한다.
멀티 파워 제어부(10)는 정상 전원 전압(Vdd)을 입력받아 코아 감소 전원 전압(Vddlc), 메모리 감소 전원 전압(Vddlm) 및 주변장치 감소 전원 전압(Vddlp)을 발생한다. 또한, 멀티 파워 제어부(10)는 코아 블록(30), 메모리 유닛(50), 주변장치 블록(70) 중 적어도 하나를 활성화하는 신호(예를 들면, COREEN, MEMEN, PERIEN)을 발생한다.
정상 전원 전압(Vdd)은 코아 감소 전원 전압(Vddlc), 메모리 감소 전원 전압(Vddlm) 및 주변장치 감소 전원 전압(Vddlp)보다 높은 전압 레벨을 가진다. 또 한, 코아 감소 전원 전압(Vddlc), 메모리 감소 전원 전압(Vddlm) 및 주변장치 감소 전원 전압(Vddlp)의 레벨은 서로 다르다.
정상 전원 전압(Vdd)은 코아 블록(30), 메모리 유닛(50) 및 주변장치 블록(70)을 구동하는 전원전압이다. 코아 감소 전원 전압(Vddlc)은 정상 전원전압(Vdd)보다 낮고, 코아 블록(30)을 구동하는 최소 전압이다. 메모리 감소 전원 전압(Vddlm)은 정상 전원전압(Vdd)보다 낮고, 메모리 유닛(50)을 구동하는 최소 전압이다. 주변장치 감소 전원 전압(Vddlp)은 정상 전원전압(Vdd)보다 낮고, 주변장치 블록(70)을 구동하는 최소 전압이다.
멀티 파워 제어부(10)는 파워부트 메모리(80)로부터 E-비트(bit) 어드레스 버스(Address Bus)에 의하여 어드레스 신호(Addr)를 입력받아 코아 블록(30)의 활성화 신호(COREEN), 메모리 유닛(50)의 활성화 신호(MEMEN) 및 주변장치 블록(70)의 활성화 신호(PERIEN) 중 적어도 하나를 생성한다.
코아 전원부(20)는 멀티 파워 제어부(10)로부터 코아 블록(30)의 활성화 신호(COREEN)에 응답하여 동작전압(COREPOUT)을 코아 블록(30)에 인가한다. 코아 블록(30)은 실제 연산(Operation)을 수행한다. 코아 블록(30)의 내부 구조에 대하여 도 2에서 상세히 설명된다.
코아 블록(30)은 주변장치 블록(70)에 포함된 복수의 주변장치 유닛들(L개로 구성)을 제어하는 신호를 생성한다. 주변장치 블록(70)의 전력을 감소하기 위하여 주변장치 유닛들을 제어하는 동작은 도 4에서 상세히 설명된다.
또한, 코아 블록(30)은 내부적으로 복수의 기능 유닛들(도 3에 도시)을 포함 하고, 명령어 디코더(도 2에 도시)에 의하여 상기 복수의 기능 유닛들(M개로 구성)을 제어하는 신호들을 생성한다. 코아 블록(30)의 전력을 감소하기 위하여 기능 유닛들을 제어하는 동작은 도 2 및 도 3에서 상세히 설명된다.
메모리 전원부(40)는 멀티 파워 제어부(10)로부터 메모리 유닛(50)의 활성화 신호(MEMEN)에 응답하여 동작전압(MEMPOUT)을 메모리 유닛(50)에 인가한다. 메모리 유닛(50)은 프로그램(Program)과 데이터(Data)를 저장한다.
주변장치 전원부(60)는 멀티 파워 제어부(10)로부터 주변장치 블록(60)의 활성화 신호(PERIEN)에 응답하여 동작전압(PERIPOUT)을 주변장치 블록(60)에 인가한다. 주변장치 블록(70)은 코아 블록(30) 혹은 메모리 유닛(50)과 데이터 전송 및 외부와의 데이터 전송을 하는 복수의 주변장치 유닛(도 4에 도시)들을 포함한다.
파워부트 메모리(80)은 어드레스 맵(Address MAP ; 85)을 포함한다. 어드레스 맵(85)은 부팅 코드(Booting code) 또는 특정한 시퀀스(specific sequence)를 저장한다. 따라서, 어드레스에 따른 명령어는 미리 결정되므로, 본 발명의 실시예에 따른 프로세서(100)는 어드레스를 통하여 활성화될 블록(예를 들면, 코아 블록(30), 메모리 유닛을 결정할 수 있다.
예를 들면, 어드레스(Addr) 1부터 10까지는 코아 블록(30)을 활성화하는 명령어가 저장되고, 어드레스(Addr) 11부터 30까지는 주변장치 블록(70)을 활성화하는 명령어가 저장된다고 가정한다.
멀티 파워 제어부(10)에 어드레스 신호(Addr)로 8이 입력되면, 멀티 파워 제어부(10)는 코아 블록(30)을 활성화하는 신호(COREEN)를 발생한다. 따라서, 코아 전원부(20)는 코아 블록 활성화 신호(COREEN)에 응답하여 코아 블록(30)에 동작 전압(COREPOUT)을 인가한다.
따라서, 본 발명의 실시예에 따른 프로세서(100)는 어드레스 정보를 입력받아 상기 어드레스에 대응하는 명령어가 실행될 블록에 동작전압을 인가한다. 그렇지 않으면, 감소된 전원전압을 인가한다.
동작전압은 동적 전압 스케일링(DVS:Dynamic Voltage Scaling)에 따라 정상 전원전압(Vdd)을 다이나믹하게 감소되거나 감소된 후 정상 전원전압(Vdd)으로 증가된다. 감소된 전원전압은 코아 블록(30), 메모리 유닛(50) 및 주변장치 블록(70) 각각을 구동할 수 있는 최소 전압을 포함한다.
코아 전원부(20)는 활성화 신호(COREEN)가 하이(HIGH) 상태이면, 동작 전압(COREPOUT)으로 정상 전원 전압(Vdd)이 출력되고, 로우(LOW) 상태이면, 동작 전압(COREPOUT)으로 코아 감소 전원 전압(Vddlc)이 출력된다. 코아 전원부(20)에서 출력되는 정상 전원전압(Vdd)는 동적 전압 스케일링(DVS)에 응답하여 정상 전원전압(Vdd)의 레벨에서 코아 감소 전원 전압(Vddlc)로 천이하거나 그 반대로 천이된다.
메모리 전원부(40)는 활성화 신호(MEMEN)가 하이(HIGH) 상태이면, 동작 전압(MEMPOUT)으로 정상 전원 전압(Vdd)이 출력되고, 로우(LOW) 상태이면, 동작 전압(MEMPOUT)으로 메모리 감소 전원 전압(Vddlm)이 출력된다. 메모리 전원부(40)에서 출력되는 정상 전원전압(Vdd)는 동적 전압 스케일링(DVS)에 응답하여 정상 전원전압(Vdd)의 레벨에서 메모리 감소 전원 전압(Vddlm)로 천이하거나 그 반대로 천이 된다.
주변장치 전원부(60)는 활성화 신호(PERIEN)가 하이(HIGH) 상태이면, 동작 전압(PERIPOUT)으로 정상 전원 전압(Vdd)이 출력되고, 로우(LOW) 상태이면, 동작 전압(PERIPOUT)으로 주변장치 감소 전원 전압(Vddlp)이 출력된다. 주변장치 전원부(60)에서 출력되는 정상 전원전압(Vdd)는 동적 전압 스케일링(DVS)에 응답하여 정상 전원전압(Vdd)의 레벨에서 주변장치 감소 전원 전압(Vddlp)로 천이하거나 그 반대로 천이된다.
도 2는 도 1에 도시된 코아 유닛을 상세히 도시한 블록도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 코아 블록(30)은 명령어 레지스터(31), 명령어 디코더(32), 레지스터 파일(33), 로드/스토어 유닛(34) 및 기능 블록(35)을 포함한다. 기능 블록(35)의 내부 구조는 도 3에서 상세히 설명된다.
기능 블록(35)는 M개의 기능 유닛들과 그에 대응하는 M개의 기능블록 전원부들을 포함한다. 명령어 레지스터(31)는 코아 리셋(CRB), 코아 클럭(CCLK) 및 K-비트(bit) 명령어 버스(Instruction Bus)(IB<K-1:0>)에 연결되고, 명령어를 임시로 저장한다.
명령어 디코더(32)는 코아 클럭(CCLK)과 명령어 레지스터(31)부터 입력된 K-비트의 명령어를 입력받아 복수의 기능 유닛들 각각을 제어하는 신호들(FU1EN, FU2EN, FU3EN, FUMEN)을 생성한다.
레지스터 파일(33)는 코아 리셋(CRB)과 명령어 디코더(32)로부터 제어 신호들(Control Signals)을 입력받고, 기능 블록(35)에/로부터 데이터 또는 명령어를 전송하거나 전송받는다. 로드/스토어 유닛(34)은 외부로부터 데이터를 로드(Load)하거나 레지스터 파일(33)에 저장된 데이터를 외부에 저장한다.
코아 리셋(CRB) 신호는 코아 블록(30)을 초기화 하기 위한 신호이고, 리셋(RB) 신호에 동기된다. 코아 클럭(CCLK) 신호는 코아 블록(30)의 클럭 신호로 클록(CLK)에 동기 된다. 기능 유닛 클럭(FCLK)는 기능 블록(35)에 인가되는 클럭이다.
도 3는 도 2에 도시된 기능 유닛들을 도시한 블록도이다.
도 3를 참조하면, 본 발명의 실시예에 따른 기능 블록(35)은 M개의 기능 유닛들(351-354), M개의 기능 유닛 전원부들(355-358) 그리고 3-상태 버퍼(3-state buffer ; 359)를 포함한다. M개의 기능 유닛 전원부들(355-358) 각각은 M개의 기능 유닛들(351-354) 각각에 동작전압들(FU1POUT, FU2POUT, FU3POUT, FUMPOUT)를 인가한다.
3-상태 버퍼(359)는 인버팅(inverting)된 기능 유닛 클록(FCLK)에 의하여 제어되며, M개의 기능 유닛들(351-354)에 연결한다.
도 2 및 도 3를 참조하면, 제1 기능 유닛 전원부(355)은 명령어 디코더(32)로부터 전송된 제1 기능 유닛 활성화 신호(FU1EN)에 응답하여 제1 기능 유닛(351)에 동작전압(FU1POUT)를 인가한다.
제2 기능 유닛 전원부(356)은 명령어 디코더(32)로부터 전송된 제2 기능 유닛 활성화 신호(FU2EN)에 응답하여 제2 기능 유닛(352)에 동작전압(FU2POUT)를 인가한다.
제3 기능 유닛 전원부(357)은 명령어 디코더(32)로부터 전송된 제3 기능 유닛 활성화 신호(FU3EN)에 응답하여 제3 기능 유닛(353)에 동작전압(FU3POUT)를 인가한다.
그리고, 제M 기능 유닛 전원부(358)은 명령어 디코더(32)로부터 전송된 제M 기능 유닛 활성화 신호(FUMEN)에 응답하여 제M 기능 유닛(354)에 동작전압(FUMPOUT)를 인가한다.
본 발명의 실시예에 따른 기능 블록(35)은 복수의 기능 유닛들을 포함하고, 복수의 기능 유닛들을 활성화하는 신호를 제어하여 복수의 기능 유닛들 중 활성화된 기능 유닛에 동작전압을 인가한다. 따라서, 본 발명은 소비전력을 줄일 수 있다.
도 4는 도 1에 도시된 주변장치 블록을 도시한 블록도이다.
도 4을 참조하면, 본 발명의 실시예에 따른 주변장치 블록(70)은 L개의 주변장치 유닛들(71-74), L개의 주변장치 유닛 전원부들(75-78) 그리고 3-상태 버퍼(79)를 포함한다. L개의 주변장치 유닛 전원부들(75-78) 각각은 L개의 주변장치 유닛들 (71-74) 각각에 동작전압들(P1POUT, P2POUT, P3POUT, PMPOUT)를 인가한다. 3-상태 버퍼(79)는 인버팅(inverting)된 주변장치 블록 클록(PCLK)에 의하여 제어되며, L개의 주변장치 유닛들(351-354)에 연결한다.
도 2 및 도 4을 참조하면, 제1 주변장치 유닛 전원부(75)은 명령어 디코더(32)로부터 전송된 제1 주변장치유닛 활성화 신호(PU1EN)에 응답하여 제1 주변장치 유닛(71)에 동작전압(P1POUT)를 인가한다.
제2 주변장치 유닛 전원부(76)은 명령어 디코더(32)로부터 전송된 제2 주변장치유닛 활성화 신호(PU2EN)에 응답하여 제2 주변장치 유닛(72)에 동작전압(P2POUT)를 인가한다.
제3 주변장치 유닛 전원부(77)은 명령어 디코더(32)로부터 전송된 제3 주변장치유닛 활성화 신호(PU3EN)에 응답하여 제3 주변장치 유닛(73)에 동작전압(P3POUT)를 인가한다.
그리고, 제L 주변장치 유닛 전원부(78)은 명령어 디코더(32)로부터 전송된 제L 주변장치유닛 활성화 신호(PULEN)에 응답하여 제L 주변장치 유닛(74)에 동작전압(PLPOUT)를 인가한다.
본 발명의 실시예에 따른 주변장치 블록(70)은 복수의 주변장치 유닛들을 포함하고, 복수의 주변장치 유닛들을 활성화하는 신호를 제어하여 복수의 주변장치 유닛들 중 활성화된 주변장치 유닛에 동작전압을 인가한다. 따라서, 본 발명은 소비전력을 줄일 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 실시예에 따른 프로세서를 도시한 블록도.
도 2는 도 1에 도시된 코아 블록을 도시한 블록도.
도 3는 도 2에 도시된 기능 유닛을 도시한 블록도.
도 4는 도 1에 도시된 주변 장치 블록을 도시한 블록도.
* 도면의 주요 부분에 대한 부호 설명 *
10; 멀티 전원 제어부 20; 코아 전원부
30; 코아 블록 31; 명령어 레지스터
32; 명령어 디코더 33; 레지스터 파일
34: 로드/스토어 유닛 35; 기능 유닛들
40; 메모리 전원부 50; 메모리 유닛
60; 주변장치 전원부 70; 주변장치 블록
80; 파워부트 메모리 85; 어드레스 맵
100; 프로세서

Claims (10)

  1. 복수의 블록들;
    상기 복수의 블록들을 각각 제어하는 명령어와 어드레스가 저장된 파워부트 메모리; 및
    상기 어드레스에 대응하는 상기 명령어에 의해 상기 복수의 블록들 중 적어도 하나를 활성화하는 신호를 발생하고, 상기 활성화 신호에 응답하여 정상 전원전압 또는 감소 전원전압을 제공하는 멀티 전원 제어부를 포함하고,
    상기 복수의 블록들은 프로그램과 데이터를 저장하는 메모리를 포함하는 프로세서.
  2. 제 1 항에 있어서,
    상기 복수의 블록들 각각은 다이나믹 전압 스케일링에 따라 전압을 제공하는 전력 공급기를 포함하는 프로세서.
  3. 제 2 항에 있어서,
    상기 전력 공급기는 상기 활성화 신호에 응답하여 상기 복수의 블록들 중 활성화된 블록에 상기 정상 전원전압 또는 상기 감소 전원전압을 제공하는 프로세서.
  4. 제 2 항에 있어서,
    상기 정상 전원전압은 상기 다이나믹 전압 스케일링에 따라 상기 정상 전원전압 레벨로부터 상기 감소 전원전압 레벨 사이에서 가변되는 프로세서.
  5. 제 1 항에 있어서,
    상기 감소 전원전압은 상기 정상 전원전압보다 낮고, 상기 복수의 블록들 각각을 구동할 수 있는 전압을 포함하는 프로세서.
  6. 제 1 항에 있어서,
    상기 복수의 블록들은,
    외부로부터 상기 명령어를 입력받아 연산을 수행하는 코아 블록;
    상기 코아 블록에 의하여 제어되는 주변장치 블록; 및
    상기 코아 블록에 의하여 억세스되는 데이터를 저장하는 메모리부를 포함하는 프로세서.
  7. 제 6 항에 있어서,
    상기 코아 블록은 복수의 기능 유닛들을 포함하는 프로세서.
  8. 제 7 항에 있어서,
    상기 코아 블록은,
    상기 입력된 명령어를 해석하고, 해석된 명령어 실행에 필요한 상기 복수의 기능 유닛들 중 적어도 하나를 활성화하는 프로세서.
  9. 제 6 항에 있어서,
    상기 주변 장치블록은 상기 코아 블록에 의하여 제어되는 복수의 주변 장치 유닛들을 포함하는 프로세서.
  10. 제 9 항에 있어서,
    상기 코아 블록은,
    상기 입력된 명령어를 해석하고, 해석된 명령어 실행에 필요한 상기 복수의 주변 장치 유닛들 중 적어도 하나를 활성화하는 프로세서.
KR1020080131065A 2008-12-22 2008-12-22 저전력 프로세서 KR101197591B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080131065A KR101197591B1 (ko) 2008-12-22 2008-12-22 저전력 프로세서
US12/427,291 US8166328B2 (en) 2008-12-22 2009-04-21 Low power consumption processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080131065A KR101197591B1 (ko) 2008-12-22 2008-12-22 저전력 프로세서

Publications (2)

Publication Number Publication Date
KR20100072614A KR20100072614A (ko) 2010-07-01
KR101197591B1 true KR101197591B1 (ko) 2012-11-08

Family

ID=42267849

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080131065A KR101197591B1 (ko) 2008-12-22 2008-12-22 저전력 프로세서

Country Status (2)

Country Link
US (1) US8166328B2 (ko)
KR (1) KR101197591B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2947924A1 (fr) * 2009-07-07 2011-01-14 Thales Sa Procede et dispositif pour la gestion dynamique de la consommation dans un processeur
KR20110004649A (ko) * 2009-07-08 2011-01-14 삼성전자주식회사 멀티칩 시스템
KR101359717B1 (ko) * 2010-11-08 2014-02-07 한국전자통신연구원 에너지 타일 프로세서
KR20140064788A (ko) 2011-07-25 2014-05-28 서버지, 아이엔씨. 저전력 컴퓨터 시스템을 구축하기 위한 방법 및 시스템
US8595525B2 (en) * 2011-09-22 2013-11-26 Qualcomm Incorporated On-chip thermal management techniques using inter-processor time dependent power density data for indentification of thermal aggressors
US9690353B2 (en) 2013-03-13 2017-06-27 Intel Corporation System and method for initiating a reduced power mode for one or more functional blocks of a processor based on various types of mode request
CN105988493B (zh) * 2015-01-29 2017-09-22 中芯国际集成电路制造(上海)有限公司 电压调节装置及电压调节方法
KR102453628B1 (ko) * 2019-11-26 2022-10-12 한국전자기술연구원 저전력 딥러닝 가속 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040230849A1 (en) 2003-05-15 2004-11-18 International Business Machines Corporation Power saving in FPU with gated power based on opcodes and data
US20060156004A1 (en) * 2002-10-11 2006-07-13 Koninklijke Phillips Electronics N.C. Vl1w processor with power saving
US20060225046A1 (en) 2005-04-04 2006-10-05 Advanced Micro Devices, Inc. System for predictive processor component suspension and method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6219796B1 (en) * 1997-12-23 2001-04-17 Texas Instruments Incorporated Power reduction for processors by software control of functional units
US6625740B1 (en) * 2000-01-13 2003-09-23 Cirrus Logic, Inc. Dynamically activating and deactivating selected circuit blocks of a data processing integrated circuit during execution of instructions according to power code bits appended to selected instructions
US7107471B2 (en) * 2001-03-21 2006-09-12 Apple Computer, Inc. Method and apparatus for saving power in pipelined processors
KR101035077B1 (ko) * 2004-02-20 2011-05-19 삼성전자주식회사 다이나믹 전압 스케일링에 따라 전력 소비 감소가 가능한반도체 시스템
US7366921B2 (en) * 2004-04-23 2008-04-29 Hewlett-Packard Development Company, L.P. Selecting input/output devices to control power consumption of a computer system
KR101177125B1 (ko) 2005-06-11 2012-08-24 엘지전자 주식회사 멀티-코어 프로세서의 합성모드 구현 방법 및 장치
KR100663864B1 (ko) 2005-06-16 2007-01-03 엘지전자 주식회사 멀티-코어 프로세서의 프로세서 모드 제어장치 및 방법
KR100806284B1 (ko) * 2005-12-08 2008-02-22 한국전자통신연구원 동적 전압 스케일링을 적용한 고효율 프로세서
JP5315617B2 (ja) 2007-02-21 2013-10-16 富士通セミコンダクター株式会社 多電源制御方法及び半導体集積回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060156004A1 (en) * 2002-10-11 2006-07-13 Koninklijke Phillips Electronics N.C. Vl1w processor with power saving
US20040230849A1 (en) 2003-05-15 2004-11-18 International Business Machines Corporation Power saving in FPU with gated power based on opcodes and data
US20060225046A1 (en) 2005-04-04 2006-10-05 Advanced Micro Devices, Inc. System for predictive processor component suspension and method thereof

Also Published As

Publication number Publication date
US20100162016A1 (en) 2010-06-24
KR20100072614A (ko) 2010-07-01
US8166328B2 (en) 2012-04-24

Similar Documents

Publication Publication Date Title
KR101197591B1 (ko) 저전력 프로세서
KR100806284B1 (ko) 동적 전압 스케일링을 적용한 고효율 프로세서
US6795781B2 (en) Method and apparatus for compiler assisted power management
JP5945292B2 (ja) 異種システムをブートし、コアの対称的なビューを表示する方法
US6112303A (en) Computer system with system ROM including serial-access PROM coupled to an auto-configuring memory controller and method of shadowing BIOS code from PROM
US20070162640A1 (en) Method and system for efficient context swapping
US20180217659A1 (en) Processor Including Multiple Dissimilar Processor Cores that Implement Different Portions of Instruction Set Architecture
JP6399916B2 (ja) 情報処理装置およびその制御方法
JP2008269626A (ja) データ処理システム
JP5972981B2 (ja) マルチコアプラットフォームにおける制約ブート法
US9329666B2 (en) Power throttling queue
KR102247742B1 (ko) 애플리케이션 프로세서와 시스템 온 칩
JP2009080563A (ja) 仮想マシンモニタをモニタするコンピュータとその方法、および仮想マシンモニタモニタプログラム
CN110018791B (zh) 基于ssd soc的功耗管理控制方法和系统
WO2016081089A1 (en) Processor including multiple dissimilar processor cores
JP2008059300A (ja) マイクロコンピュータ
CN101727160B (zh) 协处理器系统工作模式的切换方法和装置及处理器系统
CN101196776A (zh) 加速器、信息处理装置和信息处理方法
US10203959B1 (en) Subroutine power optimiztion
KR20170097625A (ko) 휘발성 메모리에 대한 극성 기반 데이터 트랜스퍼 기능
JP6286066B2 (ja) アウトオブオーダープロセッサでのロードリプレイを低減する節電メカニズム
JP2005513612A (ja) 有限状態機械制御コードを選択的に用いるプロセッサアーキテクチャ
EP3055768B1 (en) Mechanism to preclude uncacheable-dependent load replays in out-of-order processor
KR101236393B1 (ko) 전자장치 및 그 제어방법
JP2008234270A (ja) 情報処理装置および情報処理装置の制御方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150925

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160927

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170927

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181001

Year of fee payment: 7