KR101197570B1 - 압저항형 압력센서 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 멤브레인 영역을 간편하게 특정할 수 있고, 압력이 가해지는 방향의 두께를 감소시켜 미소 센서를 구현할 수 있는 압저항형 압력센서 및 그의 제조방법을 제공하는데 그 목적이 있다.
이를 위해, 본 발명은 하부전극으로 기능하는 제1 반도체층, 절연층 및 제2 반도체층이 적층된 기판과, 상기 제2 반도체층과 상기 절연층을 관통하여 상기 제1 반도체층 내로 확장된 식각 장벽층과, 상기 식각 장벽층에 의해 정의되어 상기 제1 반도체층 내에 형성된 공동과, 상기 제2 반도체층과 상기 절연층을 관통하여 상기 공동까지 확장된 개구부를 매립하는 밀봉막과, 상기 공동과 중첩되도록 상기 제2 반도체층 내에 형성된 상부전극과, 상기 상부전극과 접속된 제1 전극단자와, 상기 제2 반도체층과 상기 절연층을 관통하여 상기 제1 반도체층과 접속된 제2 전극단자를 포함하는 압저항형 압력센서를 제공한다.
따라서, 본 발명에 의하면, 식각 선택비가 우수한 플루오르화크세논(XeF2) 가스를 이용한 식각공정을 실시하여 공동을 형성함으로써 공동의 크기를 용이하게 제어할 수 있다. 또한, 공동을 밀봉하기 위한 밀봉막을 산화공정으로 형성함으로써 종래기술에 따른 증착공정에 비해 밀봉 특성을 개선시킬 수 있다. 더욱이, 공동 상부에 형성되는 밀봉막의 두께를 얇게 제어하는 것이 가능하여 미소 센서를 구현할 수 있다.
이를 위해, 본 발명은 하부전극으로 기능하는 제1 반도체층, 절연층 및 제2 반도체층이 적층된 기판과, 상기 제2 반도체층과 상기 절연층을 관통하여 상기 제1 반도체층 내로 확장된 식각 장벽층과, 상기 식각 장벽층에 의해 정의되어 상기 제1 반도체층 내에 형성된 공동과, 상기 제2 반도체층과 상기 절연층을 관통하여 상기 공동까지 확장된 개구부를 매립하는 밀봉막과, 상기 공동과 중첩되도록 상기 제2 반도체층 내에 형성된 상부전극과, 상기 상부전극과 접속된 제1 전극단자와, 상기 제2 반도체층과 상기 절연층을 관통하여 상기 제1 반도체층과 접속된 제2 전극단자를 포함하는 압저항형 압력센서를 제공한다.
따라서, 본 발명에 의하면, 식각 선택비가 우수한 플루오르화크세논(XeF2) 가스를 이용한 식각공정을 실시하여 공동을 형성함으로써 공동의 크기를 용이하게 제어할 수 있다. 또한, 공동을 밀봉하기 위한 밀봉막을 산화공정으로 형성함으로써 종래기술에 따른 증착공정에 비해 밀봉 특성을 개선시킬 수 있다. 더욱이, 공동 상부에 형성되는 밀봉막의 두께를 얇게 제어하는 것이 가능하여 미소 센서를 구현할 수 있다.
Description
본 발명은 반도체 압력센서 및 그의 제조방법에 관한 것으로, 상세하게는, 멤브레인 영역을 간편하게 특정할 수 있고, 압력이 가해지는 방향의 두께를 감소시켜 미소 센서를 구현할 수 있는 압저항형 압력센서 및 그의 제조방법에 관한 것이다.
현재 반도체 제조공정을 이용한 미세가공기술인 마이크로머시닝(micromachining) 기술을 이용하는 반도체 압력센서에 대한 연구가 활발히 진행되고 있다. 마이크로머시닝 기술에 의해 미세가공된 반도체 압력센서는 자동차 시스템, 산업 제어, 환경 모니터링, 생의학적 진단 등과 같은 분야에서 널리 응용된다.
반도체 압력센서는 절대압 또는 상대압을 측정하는 소자로서, 그 감지원리에 따라 스트레인 게이지 타입의 메탈(metal)형 압력센서와, 압저항형 압력센서와, 압전형 압력센서와, MOSFET형과, 피에조정션(piezojunction)형과, 광섬유 압력센서와, 정전용량형(capacitive type) 압력센서로 구분된다. 이중 금속을 이용하는 메탈형을 제외하고 나머지는 반도체 물질인 실리콘을 이용하여 마이크로머시닝 기술로 제작된다.
상기 중에서, 압저항형 압력 센서는, 외부에서 가해지는 힘에 의해 밀폐된 구조의 맴브레인막이 변형되고, 그 맴브레인 막 상층부에 형성된 폴리실리콘 또는 PZT등의 저항체 재료의 응력 발생에 따른 저항성분 변화를 감지하여 압력을 측정한다.
이러한 기존의 압저항형 압력 센서는, 실리콘 몸체 가공(bulk micromachining) 및 이종 기판접합 방법에 의해 제작되는 것으로서, 기판의 몸체 가공을 통하여 맴브레인막을 구성하는 제1 기판과, 상기 맴브레인망의 상부 또는 하부에 밀폐된 공동을 구성하기 위한 제2 기판의 접합을 통하여 제작된다. 상기에서, 제1 기판은 보통 실리콘 소재로 이루어지고, 제2 기판은 파이렉스 글래스 소재로 이루어진다.
그러나, 상술한 바와 같이, 종래의 압저항형 압력 센서는, 이종의 두 개의 기판을 사용해야 하고, 또한 센서 감지부와 이의 신호처리를 위한 회로를 한 기판에 동시에 집적하기가 매우 어려운 구조로 되어 있기 때문에, 초소형화 및 단일 칩을 구현하기 위해서는 이에 대한 개선이 요구된다. 또한, 기존의 제작방법들에서는 멤브레인을 형성하기 위한 이방성 식각공정을 습식식각공정으로 실시함에 따라 공정 제어가 어려울 뿐만 아니라 멤브레인 영역을 특정(define)하는데 많은 어려움이 있다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 멤브레인 영역을 간편하게 특정할 수 있고, 압력이 가해지는 방향의 두께를 감소시켜 미소 센서를 구현할 수 있는 압저항형 압력센서 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 하부전극으로 기능하는 제1 반도체층, 절연층 및 제2 반도체층이 적층된 기판과, 상기 제2 반도체층과 상기 절연층을 관통하여 상기 제1 반도체층 내로 확장된 식각 장벽층과, 상기 식각 장벽층에 의해 정의되어 상기 제1 반도체층 내에 형성된 공동과, 상기 제2 반도체층과 상기 절연층을 관통하여 상기 공동까지 확장된 개구부를 매립하는 밀봉막과, 상기 공동과 중첩되도록 상기 제2 반도체층 내에 형성된 상부전극과, 상기 상부전극과 접속된 제1 전극단자와, 상기 제2 반도체층과 상기 절연층을 관통하여 상기 제1 반도체층과 접속된 제2 전극단자를 포함하는 압저항형 압력센서를 제공한다.
바람직하게, 상기 공동은 플루오르화크세논(XeF2) 가스를 이용한 식각공정으로 형성될 수 있다.
바람직하게, 상기 밀봉막은 산화공정을 이용하여 형성될 수 있다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은 제1 반도체층, 절연층 및 제2 반도체층이 적층된 기판을 준비하는 단계와, 상기 제2 반도체층 내에 이온주입공정을 실시하여 상부전극을 형성하는 단계와, 상기 제2 반도체층과 상기 절연층을 관통하여 상기 제1 반도체층 내로 확장된 식각 장벽층을 형성하는 단계와, 상기 제2 반도체층과 상기 절연층을 식각하여 개구부를 형성하는 단계와, 상기 개구부를 매개로 플루오르화크세논(XeF2) 가스를 이용한 식각공정을 실시하여 상기 식각 장벽층에 의해 정의된 상기 제1 반도체층 내에 공동을 형성하는 단계와, 상기 개구부가 매립되도록 밀봉막을 형성하는 단계와, 상기 상부전극과 접속된 제1 전극단자를 형성하는 단계와, 상기 제2 반도체층과 상기 절연층을 관통하여 상기 제1 반도체층과 접속된 제2 전극단자를 형성하는 단계를 포함하는 압저항형 압력센서의 제조방법을 제공한다.
바람직하게, 상기 밀봉막은 산화공정을 이용하여 형성할 수 있다.
바람직하게, 상기 제1 전극단자는 리프트-오프 공정으로 형성할 수 있다.
따라서, 본 발명에 의하면, 식각 선택비가 우수한 플루오르화크세논(XeF2) 가스를 이용한 식각공정을 실시하여 공동을 형성함으로써 공동의 크기를 용이하게 제어할 수 있다.
또한, 본 발명에 의하면, 공동을 밀봉하기 위한 밀봉막을 산화공정으로 형성함으로써 종래의 증착공정에 비해 밀봉 특성을 개선시킬 수 있다. 더욱이, 공동 상부에 형성되는 밀봉막의 두께를 얇게 제어하는 것이 가능하여 미소 센서를 구현할 수 있다.
또한, 본 발명에 의하면, 상부전극과 접속되는 제1 전극단자를 리프트-오프 공정으로 형성함으로써 종래의 건식식각공정시 공동이 파괴되는 문제를 해결할 수 있다.
도 1는 본 발명의 실시예에 따른 압저항형 압력센서를 도시한 단면도.
도 2a 내지 도 2l은 본 발명의 실시예에 따른 압저항형 압력센서의 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2l은 본 발명의 실시예에 따른 압저항형 압력센서의 제조방법을 도시한 공정 단면도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이다.
본 명세서에서 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 그리고 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서, 잘 알려진 구성 요소, 잘 알려진 동작 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 그리고, 본 명세서에서 사용된(언급된) 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, '포함(또는, 구비)한다'로 언급된 구성 요소 및 동작은 하나 이상의 다른 구성요소 및 동작의 존재 또는 추가를 배제하지 않는다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상(또는 상부)"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 동일한 도면번호로 표시된 부분은 동일한 층을 나타낸다.
또한, 다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부된 도면들을 참조하여 본 발명의 기술적 특징을 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 압저항형 압력센서를 설명하기 위하여 도시한 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 압저항형 압력센서는 제1 실리콘층(111), 절연층(112) 및 제2 실리콘층(113)이 순차적으로 적층된 SOI(Silicon On Insulator) 기판(110)과, 제2 실리콘층(113)과 절연층(112)을 관통하여 제1 실리콘층(111) 내로 확장된 식각 장벽층(118)과, 식각 장벽층(118)에 의해 정의되어 제1 실리콘층(111) 내에 형성된 공동(121)과, 제2 실리콘층(113)과 절연층(112)을 관통하여 공동(121)까지 확장된 개구부를 매립하는 밀봉막(122)과, 공동(121)과 중첩되도록 제2 실리콘층(113) 내에 형성된 상부전극(115)과, 상부전극(115)과 접속된 제1 전극단자(125)와, 제2 실리콘층(113)과 절연층(112)을 관통하여 제1 실리콘층(111)과 접속된 제2 전극단자(미도시)를 포함한다.
공동(121)은 제2 실리콘층(113)과 절연층(112)을 관통하여 형성된 개구부를 매개로 실리콘(제1 실리콘층)과 실리콘산화막(식각 장벽층) 간의 식각 선택비가 우수한 플루오르화크세논(XeF2) 가스를 이용한 식각공정으로 형성된다. 공동(121)은 상기 식각공정시 식각 정지층으로 사용하는 식각 장벽층(118)에 의해 그 영역이 정의된다. 즉, 공동(121)은 도 1에 도시된 단면상에서 수평방향으로 식각 장벽층(118)까지 확장된다.
밀봉막(122)은 개구부를 매립하기 위하여 형성되며, 밀봉 특성을 개선시키기 위하여 종래에서 사용된 증착공정 대신에 밀봉 특성이 우수한 산화공정으로 형성된다. 산화공정은 기저층(예를 들면, 제2 실리콘층 등)을 시드(seed)로 이용하여 실시한다. 이로 인해, 밀봉막(122)은 개구부 내에서 제2 실리콘층(113)의 상면이 산화되면서 성장하기 때문에 밀봉 특성이 개선되고, 두께 또한 증착공정에 비해 얇게 제어된다. 물론, 밀봉막(122)은 제2 실리콘층(113), 상부전극(115), 식각 장벽층(118) 상에도 형성될 수 있다.
제1 전극단자(125)는 리프트-오프(lift-off) 공정으로 형성된다. 그 이유는 공동(121)이 파손되는 것을 방지하기 위함이다. 제1 전극단자(125) 하부에 공동(121)과 대응되도록 형성된 층들(112, 113)은 비교적 얇게 형성됨에 따라 일반적인 건식식각공정으로 제1 전극단자(125)를 식각하여 형성하는 경우 공동(121)의 상부층들(112, 113)에 크랙(clack)이 발생되거나 공동(121)이 파괴되어 미소 센서를 구현할 수 없다.
도 2a 내지 도 2l은 본 발명의 실시예에 따른 압저항형 압력센서의 제조방법을 도시한 공정 단면도이다.
도 2a를 참조하면, SOI(Silicon On Insulator) 기판(110)을 준비한다. SOI 기판(110)은 제1 실리콘층(111), 절연층(112) 및 제2 실리콘층(113)이 적층된 구조를 갖는다.
또한, 본 발명에서는 SOI 기판 대신에 제1 및 제2 실리콘층 사이에 사파이어가 존재하는 SOS(Silicon On Sapphire) 기판을 이용할 수도 있다. 이 경우, 절연층으로서, 실리콘산화막 대신에 사파이어가 이용되고 있다. 또한, 기판으로, 실리콘층-실리콘 산화막-실리콘층 적층 구조 대신에 실리콘 카바이드층(Silicon Carbide, SiC)-실리콘 카바이드 절연막-실리콘 카바이드층 적층 구조를 사용할 수도 있다. 다시 말해, 압력센서를 구성하는 반도체로서, 실리콘 이외의 반도체가 이용되어도 좋다.
도 2b를 참조하면, SOI 기판(110) 상에 감광막 패턴(114)을 형성한 후 감광막 패턴(114)을 이온주입마스크로 이용한 이온주입공정(ion implant)을 실시하여 감광막 패턴(114)에 의해 덮혀지지 않고 노출되는 제2 실리콘층(113)에 상부전극(115)을 형성한다. 이때, 이온주입공정은 n형 또는 p형 불순물 이온을 사용할 수 있다.
도 2c를 참조하면, 도 2b에서 사용된 감광막 패턴(114)을 제거한다. 그런 다음, SOI 기판(110) 상에 감광막 패턴(116)을 형성한다. 이때, 감광막 패턴(116)은 상부전극(115)과 인접한 영역의 제2 실리콘층(113)이 개방된 개구부를 갖도록 형성한다.
도 2d를 참조하면, 도 2c에서 형성된 감광막 패턴(116)을 식각마스크로 이용한 식각공정을 실시하여 트렌치(117)를 형성한다. 이때, 트렌치(117)는 제2 실리콘층(113), 절연층(112)을 관통하고, 제1 실리콘층(111)이 일정 깊이 식각되도록 형성한다.
도 2e를 참조하면, 도 2d에서 사용된 감광막 패턴(116)을 제거한다. 그런 다음, 트렌치(117)가 매립되도록 상부전극(115)을 포함하는 SOI 기판(110) 상에 식각 장벽층(118)을 형성한다. 이때, 식각 장벽층(118)은 CVD(Chemical Vapor Deposition), 예컨대 PECVD(Plasma Enhanced CVD) 공정을 이용하여 실리콘산화막으로 형성할 수 있다.
도 2f를 참조하면, 식각 장벽층(118)에 대해 에치백(etch back) 공정 또는 CMP(Chemical Mechanical Polishing) 공정과 같은 평탄화 공정을 실시하여 식각 장벽층(118)을 평탄화한다. 이때, 평탄화 공정은 상부전극(115) 또는 SOI 기판(110)이 노출될 때까지 실시한다. 이에 따라, 식각 장벽층(118)은 트렌치(117) 내부에 고립된다.
도 2g를 참조하면, 식각 장벽층(118)과 상부전극(115)을 포함하는 SOI 기판(110) 상에 감광막 패턴(119)을 형성한다. 그런 다음, 감광막 패턴(119)을 식각 마스크로 이용한 식각공정을 실시하여 제2 실리콘층(113)과 절연층(112)을 순차적으로 식각한다. 이로써, 단면상에서 양측에 형성된 상부전극(115) 사이에 개구부(120)가 형성된다.
도 2h를 참조하면, 플루오르화크세논(XeF2) 가스를 이용한 식각공정을 실시하여 개구부(120) 하부의 제1 실리콘층(111) 내에 단면상에서 수평방향으로 확장된 공동(121)을 형성한다. 이때, 식각공정은 실리콘(제1 실리콘층)과 실리콘산화막(식각 장벽층) 간에 식각선택비가 우수한 플로오르화크세논 가스를 사용함에 따라 식각 장벽층(118)을 식각 정지층으로 사용할 수 있으며, 이를 통해 공동(121)은 식각 장벽층(118)의 범위 내로 그 크기가 결정되게 된다. 플루오르화크세논 가스를 이용한 식각공정은 식각속도를 증가시키기 위하여 아르곤(Ar) 가스를 더 첨가하여 실시할 수도 있다.
도 2i를 참조하면, 도 2g 및 도 2h에서 사용된 감광막 패턴(119)을 스트립(strip) 공정을 이용하여 제거한다. 그런 다음, 산화공정을 실시하여 개구부(120)의 적어도 일부가 매립되도록 밀봉막(122)을 형성한다. 이때, 밀봉막(122)은 산화공정으로 형성함에 따라 증착공정에 비해 비교적 얇게 형성할 수 있으며, 기존에 형성된 층을 시드(seed)로 성장하는 방식으로 형성함에 따라 밀봉 특성을 개선시킬 수 있다. 이러한 밀봉막(122)은 식각 장벽층(118), 상부전극(115), 제2 실리콘층(113) 상에도 형성될 수 있다. 한편, 상기 산화공정은 습식 또는 건식방식으로 실시할 수 있다.
도 2j를 참조하면, 밀봉막(122) 상에 감광막 패턴(123)을 형성한다. 그런 다음, 감광막 패턴(123)을 이용한 식각공정을 실시하여 밀봉막(122)을 식각한다. 이때, 식각공정은 습식 또는 건식방식으로 실시하여 상부전극(115)의 적어도 일부가 노출되도록 실시한다.
도 2k를 참조하면, 감광막 패턴(123)을 포함하는 SOI 기판(110) 상에 전극단자용 도전막(124)을 형성한다. 이때, 전극단자용 도전막(124)은 상부전극(115)과 적어도 일부가 전기적으로 접속되도록 형성된다. 또한, 전극단자용 도전막(124)은 전이금속들 중 선택된 어느 하나의 금속 또는 전이금속들이 혼합된 2원계 또는 3원계 합금막으로 형성할 수 있다.
도 2l을 참조하면, 리프트-오프(lift-off) 공정을 이용하여 전극단자용 도전막(124)을 식각하여 제1 전극단자(125)가 형성된다. 이때, 리프트-오프 공정은 도 3k에 도시된 감광막 패턴(123)을 제거하는 방식으로 실시되며, 감광막 패턴(123)이 제거되는 과정에서 감광막 패턴(123) 상부에 형성된 전극단자용 도전막(124)이 함께 제거된다. 결국, 감광막 패턴(123) 상부에 형성되지 않은 영역에 형성된 도전막만이 잔류되게 된다.
도 2l에서와 같이, 리프트-오프 공정을 실시하는 이유는 공동(121)에 대응되는 부위에 형성된 층들(112, 113, 115)이 비교적 얇게 형성됨에 따라 일반적인 건식식각공정으로 실시하는 경우 공동(121)이 파괴되는 문제가 발생될 수 있기 때문이다. 따라서, 본 발명에서와 같이 리프트-오프 공정을 실시하여 제1 전극단자(125)를 형성함으로써 공동(121)의 상부층들이 무너져서 공동(121)이 파괴되는 문제를 해결할 수 있다.
이어서, 도시되지는 않았지만, 식각공정과 증착공정을 실시하여 제1 실리콘층(111)과 접속된 제2 전극단자(미도시)를 형성한다. 제1 실리콘층(111)은 하부전극으로 기능하며, 이에 따라 제2 실리콘층(113)과 절연층(112)을 식각하고, 그 내부에 전도성 재료를 매립시켜 제1 실리콘층(111)과 접속된 제2 전극단자를 형성한다.
이상에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 따라서, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
110 : SOI 기판
111 : 제1 실리콘층
112 : 절연층
113 : 제2 실리콘층
114, 116, 119, 123 : 감광막 패턴
115 : 상부전극
117 : 트렌치
118 : 식각 장벽층
120 : 개구부
121 : 공동
122 : 밀봉막
124 : 전극단자용 도전막
125 : 제1 전극단자
111 : 제1 실리콘층
112 : 절연층
113 : 제2 실리콘층
114, 116, 119, 123 : 감광막 패턴
115 : 상부전극
117 : 트렌치
118 : 식각 장벽층
120 : 개구부
121 : 공동
122 : 밀봉막
124 : 전극단자용 도전막
125 : 제1 전극단자
Claims (6)
- 하부전극으로 기능하는 제1 반도체층, 절연층 및 제2 반도체층이 적층된 기판;
상기 제2 반도체층과 상기 절연층을 관통하여 상기 제1 반도체층 내로 확장된 식각 장벽층;
상기 식각 장벽층에 의해 정의되어 상기 제1 반도체층 내에 형성된 공동;
상기 제2 반도체층의 상부와 상기 절연층을 관통하여 상기 공동까지 확장된 개구부를 매립하도록 제2 반도체 층을 시드로 이용하는 산화공정에 의해 형성된 밀봉막;
상기 공동과 중첩되도록 상기 제2 반도체층 내에 형성된 상부전극 - 상부전극 사이에 상기 개구부가 형성되어 있음;
상기 상부전극과 접속된 제1 전극단자; 및
상기 제2 반도체층과 상기 절연층을 관통하여 상기 제1 반도체층과 접속된 제2 전극단자
를 포함하는 압저항형 압력센서.
- 제 1 항에 있어서,
상기 공동은 플루오르화크세논(XeF2) 가스를 이용한 식각공정으로 형성된 압저항형 압력센서.
- 삭제
- 제1 반도체층, 절연층 및 제2 반도체층이 적층된 기판을 준비하는 단계;
상기 제2 반도체층 내에 이온주입공정을 실시하여 상부전극을 형성하는 단계;
상기 제2 반도체층과 상기 절연층을 관통하여 상기 제1 반도체층 내로 확장된 식각 장벽층을 형성하는 단계;
상기 제2 반도체층과 상기 절연층을 식각하여 상부전극 사이에 개구부를 형성하는 단계;
상기 개구부를 매개로 플루오르화크세논(XeF2) 가스를 이용한 식각공정을 실시하여 상기 식각 장벽층에 의해 정의된 상기 제1 반도체층 내에 공동을 형성하는 단계;
상기 개구부가 매립되도록 제2 반도체층을 시드로 이용하는 산화공정에 의해 제2 반도체층의 상부에 밀봉막을 형성하는 단계;
상기 상부전극과 접속된 제1 전극단자를 형성하는 단계; 및
상기 제2 반도체층과 상기 절연층을 관통하여 상기 제1 반도체층과 접속된 제2 전극단자를 형성하는 단계
를 포함하는 압저항형 압력센서의 제조방법.
- 삭제
- 제 4 항에 있어서,
상기 제1 전극단자는 리프트-오프 공정으로 형성하는 압저항형 압력센서의 제조방법.
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| KR20120016426A KR20120016426A (ko) | 2012-02-24 |
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Citations (3)
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|---|---|---|---|---|
| JPH11223569A (ja) * | 1998-02-04 | 1999-08-17 | Denso Corp | 半導体圧力センサの製造方法 |
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