KR100674143B1 - 미세구조물 패키지 및 그 제조 방법 - Google Patents

미세구조물 패키지 및 그 제조 방법 Download PDF

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Abstract

본 발명은 미세구조물의 전극을 외부 회로와 연결하기 위한 미세구조물 패키지 및 그의 제조방법에 관한 것이다.
본 발명에 따른 미세구조물 패키지는 SOI 기판 상에 형성된 미세구조물의 전극을, 예를 들어 플립 칩 본딩(flip chip bonding) 또는 와이어 본딩(wire bonding) 방식을 적용하여, 외부 회로와 용이하게 연결할 수 있다. 따라서, 미세구조물의 전기적 구동 또는 검지가 가능하다.

Description

미세구조물 패키지 및 그 제조 방법 {A Package of Microstructure and a Method for Fabricating the Same}
도 1a 내지 1c는 각각 본 발명에 따른 미세구조물 패키지의 사시도, 평면도 및 단면도.
도 2a 내지 2d는 본 발명에 따라 미세구조물 패키지를 제조하는 과정을 도시한 공정 단면도.
도 3은 본 발명에 따른 미세구조물 패키지의 저면도.
도 4는 본 발명에 따른 미세구조물 패키지를 플립 칩 본딩 또는 와이어 본딩 방식에 따라 외부 회로와 연결한 상태를 나타낸 도면.
도 5는 본 발명에 따른 미세구조물 패키지의 전자현미경 사진.
본 발명은 단결정 실리콘 SOI 기판 상에 형성된 미세구조물을 포함하며, 상기 미세구조물의 전극을 외부 회로와 연결하기 위한 미세구조물 패키지 및 그의 제조방법에 관한 것이다.
미세구조물(microstructure)이란, MEMS 소자와 같이 반도체 공정 상에서 마 이크로머시닝 기술을 이용하여 실리콘 기판 상에 마이크로미터 단위로 정밀하게 형성된 구조물을 의미한다. 대표적인 미세구조물로는, 이동물체의 가속도를 측정하는 미세가속도계 및 회전물체의 각속도를 측정하는 미세각속도계 등이 있다.
상기 미세구조물을 밀봉 실장하기 위해서는 미세구조물 패키지의 내부에 있는 미세구조물과 외부 회로를 서로 전기적으로 연결하는 것이 필수적이다.
미세구조물과 동일한 평면 상에서 전기적으로 연결하기 위하여, 소자의 크기를 줄이고, 서로 상이한 기능을 수행하는 칩들을 쌓아서 패키징하는 방법들이 개발되었다.
예를 들어, 미국특허 제6,633,079호[J.L. Cheever, C.L. Goldsmith, J. C. Ehmke, and B.D. Ables, "Wafer Level Interconnection," Oct. 14, 2003]에는 홀(hole)을 형성시키는 방법(Through hole)이 제안되었다.
그러나, 상기한 바와 같은 홀 형성 방법은 두꺼운 기판을 관통하도록 식각하여야 하며, 관통된 홀을 매립하여 밀봉상태를 유지하여야 한다는 문제가 있다. 또한, 종래 기술에서는 홀의 내측벽에 절연측을 증착한 후, 홀을 매립하여야 하는 번거로움이 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명에 따른 미세구조물 패키지는 SOI 기판 상에 형성된 미세구조물의 전극을 외부 회로와 용이하게 연결하여, 미세구조물의 전기적 구동 또는 검지가 가능하다. 특히, 본 발명에서는 홀의 깊이가 상대적으로 짧기 때문에 도전성 물질로 상기 홀을 매립하는 것이 용이하다. 또한, 홀이 완전하게 매립되지 아니하여도 전기적인 신호를 전달할 수 있다.
따라서, 본 발명의 목적은 미세구조물의 전극을 외부 회로와 연결하기 위한 미세구조물 패키지를 제공하기 위한 것이다. 또한, 본 발명의 목적은 상기 미세구조물 패키지의 제조방법을 제공하기 위한 것이다.
본 발명은 단결정 실리콘 SOI 기판 상에 형성된 미세구조물을 포함하며, 상기 미세구조물의 전극을 외부 회로와 연결하기 위한 미세구조물 패키지에 관한 것이다.
상기 미세구조물 패키지에 있어서, 상기 전극에는 홀이 형성되어 있고, 상기 홀 내부의 표면은 도전성 물질로 적층되며, 상기 도전성 물질로 적층된 홀의 내부는 임의의 물질(예를 들어, 도핑되지 않은 다결정 실리콘 또는 도전성 물질)로 매립된다. 상기 미세구조물은 봉지재에 의하여 밀봉된다.
상기 홀 내부에 적층된 도전성 물질에 의하여 상기 전극이 상기 SOI 기판의 하부의 실리콘 층과 전기적으로 연결되고, 상기 하부의 실리콘 층은 그 아래에 적층되는 금속박막을 통하여 외부 회로와 연결됨으로써 상기 전극을 외부 회로와 연결할 수 있다.
또한, 본 발명은 단결정 실리콘 SOI 기판 상에 형성되는 미세구조물의 전극을 외부 회로와 연결하기 위하여 상기 미세구조물을 패키징하는 방법에 관한 것이다.
본 발명에 따른 미세구조물 패키징 방법은,
상기 미세구조물의 전극이 형성되는 부분의 소정 위치에 홀을 형성하는 단계(a); 상기 홀의 바닥에 형성되어 있는 산화막을 제거하는 단계(b); 상기 홀 내부의 표면에 도전성 물질을 적층하는 단계(c); 상기 도전성 물질로 적층된 트랜치의 내부를 임의의 물질(예를 들어, 도핑되지 않은 다결정 실리콘 또는 도전성 물질)로 매립하는 단계(d); 상기 SOI 기판 상에 마이크로머시닝 기술을 이용하여 미세구조물을 형성하는 단계(e); 상기 미세구조물을 봉지재로 밀봉하는 단계(f); 및 상기 SOI 기판의 저면에 금속막을 적층하는 단계(g)를 포함한다.
본 발명에 따른 패키징 방법에서, 상기 홀을 형성하는 단계(a)는 상기 홀을 형성하기 위한 마스크 물질을 상기 SOI 기판 상에 증착하는 단계; 및 상기 마스크 물질을 패터닝한 후 식각하여, 상기 홀을 형성하는 단계를 포함한다.
또한, 상기 홀 내부의 표면에 도전성 물질을 적층하는 단계(c)는 상기 홀 내부 및 기판 전면을 도전성 물질로 적층하는 단계; 및 상기 기판 전면에 적층된 도전성 물질을 제거하는 단계를 포함한다.
이하에서는, 도면을 참조하여 본 발명의 실시예를 구체적으로 설명한다. 그러나, 본 발명이 하기 실시예에 의하여 제한되는 것은 아니다.
도 1a 및 1b는 본 발명에 따른 미세구조물 패키지(1)의 일예를 각각 사시도 및 평면도로 나타낸 것이다. 도 1c는 C-C' 선을 절취한 단면을 도시한 단면도이다. 본 발명에서 미세구조물(100)은 마이크로머시닝 기술에 의하여 제조된 임의의 것일 수 있다. 본 실시예의 상기 미세구조물(100)은 예를 들어, 문헌[Kim, J., Park, S., Kwak, D., Ko, H., William Carr, James Buss, and Cho, D., "Robust SOI Process without Footing and Its Application to Ultra High-Performance Microgyroscopes," Sensors and Actuators A, vol. 114, pp. 236-243, Sep. 2004]에 개시된 미세각속도계를 구현한 것이다. 상기 미세구조물(100)은 봉지재인 유리(200)에 의하여 밀봉되어 있다.
상기 미세각속도계는 상기 문헌에 개시되어 있는 바와 같이, 전극(110), 콤 구조(120) 및 저면으로부터 부유되어 움직일 수 있는 가동구조(130) 등을 포함한다. 각 구성요소들은 트렌치(140)에 의하여 서로 전기적으로 절연시킬 수 있다. 상기 미세각속도계의 구조 및 제조방법은 상기 문헌에 개시되어 있으므로, 본 명세서에서는 상기 미세각속도계에 대한 상세한 설명을 생략한다.
상기 미세구조물(100)은 마이크로머시닝 기술에 의하여 단결정 실리콘 SOI 기판(10) 상에 형성된다. 상기 단결정 실리콘 SOI 기판(10)은 두 개의 단결정 실리콘 층(12, 16)이 산화막(14)을 사이에 두고 서로 접합되어 있는 구조이다. 상기 단결정 실리콘 층(12, 16)은 산화막(14)에 의하여 서로 전기적으로 절연된다.
상기 미세구조물(100)의 전극(110)에는 홀(112)이 형성되어 있고, 상기 홀(112)의 내부의 표면은 도전성 물질(114), 예를 들어, 도핑된 다결정 실리콘 또는 금속으로 적층된다(도 2b 참조). 상기 도전성 물질로 적층된 홀의 내부는 임의의 물질(116)로 매립된다(도 2b 참조). 상기 매립에 사용되는 물질은, 상기 전극의 전기적 신호를 전도시키기 위한 것이 아니므로, 반도체 공정에 의하여 매립할 수 있는 어느 물질이나 사용가능하다. 예를 들어, 도핑되지 않은 다결정 실리콘 또는 도전성 물질로 매립하는 것이 바람직하다. 이후, 상기 미세구조물은 유리(200)와 같은 봉지재에 의하여 밀봉된다.
상기 홀(112) 내부에 적층된 도전성 물질에 의하여 상기 전극이 상기 SOI 기판의 하부의 실리콘 층과 전기적으로 연결되고, 상기 하부의 실리콘 층은 그 위에 적층된 금속박막(300)을 통화여 외부 회로와 연결됨으로써 상기 전극(110)을 외부 회로와 연결할 수 있다.
상기 홀(112)의 하부에는 산화막(14)이 제거되어 있다. 또한, 상기 SOI 기판의 하부의 실리콘 층(16)에서 상기 전극(110)과 전기적으로 연결되는 부분(17)은 그 둘레에 트렌치(19)가 형성되어 있어서, 주변의 실리콘 층(18)과 전기적으로 절연시키는 것이 바람직하다(도 2d 참조).
도 2a 내지 2d는, 도 1b의 A-A' 선 및 B-B' 선을 절취하여, 본 발명에 따라 미세구조물 패키지를 제조하는 과정을 도시한 공정 단면도이다.
먼저, 도 2a에 도시되어 있는 바와 같이, SOI 기판(10) 상에서 전극(110)이 형성되는 부분의 소정 위치에 홀(112)을 정의한다. 예를 들어, 상기 홀(112)을 형성하기 위한 마스크 물질(11)을 상기 SOI 기판 상에 증착한 후, 상기 마스크 물질(11)을 패터닝하고, 식각하는 과정을 통하여 홀(112)을 형성한다. 이후, 상기 홀(112)의 바닥에 존재하는 SOI 기판(10)의 산화막(14)을 제거하고, 도핑된 다결정 실리콘(114)을 상기 홀(112) 내부 표면 및 기판(10) 전면에 증착시킨다.
이후, 도 2b에 도시되어 있는 바와 같이, 임의의 물질, 예를 들어, 도핑되지 않은 다결정 실리콘(116)을 증착하여 홀(112)을 매립한다.
이후, 상기 기판(10) 전면에 증착된 도핑된 다결정 실리콘(114) 및 도핑되지 않은 다결정 실리콘(116)을 제거한다.
이러한 공정을 통하여, 전극(110)을 하부의 실리콘 층(16)과 전기적으로 연결할 수 있다.
이후, 도 2c에 도시되어 있는 바와 같이, SOI 기판(10)에 마이크로머시닝 기술을 이용하여 미세구조물의 각 구성요소들(140, 130 등)을 형성하고, 유리(200)를 사용하여 밀봉한다. 상기 밀봉 공정에서는 미세구조물이 구현된 SOI 기판(10)과 캐비티(cavity)(210)가 형성된 유리 기판(200)을 양극 접합 공정에 의하여 접합한다.
이후, 도 2d에 도시되어 있는 바와 같이, SOI 기판(10)을 박층화(thinning)한다. 상기 박층화 공정을 통하여, 보다 작고 얇은 두께의 소자를 제조할 수 있다.
이후, 상기 SOI 기판(10)의 저면에(즉, 하부의 실리콘 층(16) 아래에) Al과 같은 금속박막(300)을 적층한다.
이후, 상기 SOI 기판(10)의 하부의 실리콘 층(16)에서 상기 전극(110)에 대응하는 부분(17)을 주변의 실리콘 층(18)과 전기적으로 절연시키기 위하여, 그 둘레에 트렌치(19)를 형성한다. 이때, 상기 금속박막(300)을 패터닝하여, 상기 패터닝된 금속박막(300)을 식각 마스크로서 사용한다.
도 3은 본 발명에 따른 미세구조물 패키지의 저면도이다. 상기 SOI 기판 (10)의 하부의 실리콘 층(16)에서 상기 전극(110)과 전기적으로 연결되는 부분(17)을 트렌치(19)에 의하여 주변의 실리콘 층(18)으로부터 전기적으로 절연시킬 수 있다.
도 4는 본 발명에 따른 미세구조물 패키지를 플립 칩 본딩 또는 와이어 본딩 방법에 따라 PCB와 같은 외부 회로(400)와 연결한 상태를 나타낸 도면이다. 상기 형성된 SOI 기판(10) 상의 전극(110)과 전기적으로 연결되어 있는 금속박막(300)을 플립 칩 본딩(flip chip bonding) 또는 와이어 본딩(wire bonding) 방식으로 PCB 회로(400)와 연결할 수 있다. 이와 같이, 상기 미세구조물의 전극을 외부 회로와 전기적으로 연결함으로써, 상기 미세구조물을 구동하거나 검지할 수 있다.
도 5는 본 발명에 따른 미세구조물 패키지의 전자현미경 사진이다.
전술한 바와 같이, 본 발명에 따른 미세구조물 패키지는 SOI 기판 상에 형성된 미세구조물의 전극을 외부 회로와 용이하게 연결할 수 있다. 예를 들어, 플립 칩 본딩 또는 와이어 본딩 방식을 적용하여, 본 발명의 미세구조물 패키지를 외부 회로와 용이하게 연결할 수 있다. 따라서, 미세구조물의 전기적 구동 또는 검지가 가능하다.
본 발명에 의하면, 웨이퍼 수준에서 밀봉 실장 기술에 필요한 전기적 연결을 구현할 수 있다. 또한, 공정이 간단하고, 기존의 반도체 공정을 이용하여 용이하게 구현할 수 있다. 또한, 박층화 공정을 추가하는 경우, 보다 얇고 작은 소자를 구현할 수 있다.
또한, SOI 기판의 하부 실리콘 층을 전기적으로 절연시키기 위하여 트렌치를 형성할 때에 식각 마스크로 이용되는 금속 박막을 외부 회로와 전기적으로 연결한다. 따라서, 후속 공정이 불필요하다. 또한, 마이크로머시닝 기술에 의하여 미세구조물을 형성할 때에, 표면에 홀 또는 트렌치가 없기 때문에, 공정의 신뢰성을 확보할 수 있다.
특히, 플립 칩 본딩 사용시 외부 회로 소자 위에 층으로 쌓을 수 있기 때문에, 외부 회로를 포함하는 전체 소자의 면적을 최소화시킬 수 있다.
또한, 본 발명에서는 홀의 깊이가 상대적으로 짧기 때문에 도전성 물질로 상기 홀을 매립이 용이하며, 홀이 완전하게 매립되지 아니하여도 전기적인 신호를 전달할 수 있다. 또한, 홀의 내측벽에 절연측을 증착할 필요가 없다.

Claims (13)

  1. 삭제
  2. 단결정 실리콘 SOI 기판 상에 형성된 미세구조물을 포함하며, 상기 미세구조물의 전극을 외부 회로와 연결하기 위한 미세구조물 패키지로서,
    상기 전극에는 홀이 형성되어 있고,
    상기 홀 내부의 표면은 도전성 물질로 적층되며,
    상기 도전성 물질로 적층된 홀의 내부는 반도체 공정에 적합한 임의의 물질로 매립되고,
    상기 홀의 하부에는 산화막이 제거되어 있으며,
    상기 미세구조물은 봉지재에 의하여 밀봉되며,
    상기 홀 내부에 적층된 도전성 물질에 의하여 상기 전극이 상기 SOI 기판의 하부의 실리콘 층과 전기적으로 연결되고, 상기 하부의 실리콘 층은 그 아래에 적층된 금속박막을 통하여 외부 회로와 연결됨으로써 상기 전극을 외부 회로와 연결할 수 있는 것을 특징으로 하는 미세구조물 패키지.
  3. 제 2 항에 있어서, 상기 SOI 기판의 하부의 실리콘 층에서 상기 전극과 전기적으로 연결되는 부분은 그 둘레에 트렌치가 형성되어 있어서, 주변의 실리콘 층과 전기적으로 절연되는 것을 특징으로 하는 미세구조물 패키지.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 도전성 물질은 도핑된 다결정 실리콘 또는 금속인 것을 특징으로 하는 미세구조물 패키지.
  5. 제 2 항 또는 제 3 항에 있어서, 상기 미세구조물은 마이크로머시닝 기술에 의하여 상기 SOI 기판 상에 형성된 것임을 특징으로 하는 미세구조물 패키지.
  6. 제 2 항 또는 제 3 항에 있어서, 상기 도전성 물질로 적층된 홀의 내부를 매립하는 물질로는 도핑되지 않은 다결정 실리콘 또는 도전성 물질이 사용되는 것을 특징으로 하는 미세구조물 패키지.
  7. 삭제
  8. 단결정 실리콘 SOI 기판 상에 형성되는 미세구조물의 전극을 외부 회로와 연결하기 위하여 상기 미세구조물을 패키징하는 방법으로서,
    상기 미세구조물의 전극이 형성되는 부분의 소정 위치에 홀을 형성하는 단계(a);
    상기 홀의 바닥에 형성되어 있는 산화막을 제거하는 단계(b);
    상기 홀 내부의 표면에 도전성 물질을 적층하는 단계(c);
    상기 도전성 물질로 적층된 트렌치의 내부를 반도체 공정에 적합한 임의의 물질로 매립하는 단계(d);
    상기 SOI 기판 상에 마이크로머시닝 기술을 이용하여 미세구조물을 형성하는 단계(e);
    상기 미세구조물을 봉지재로 밀봉하는 단계(f); 및
    상기 SOI 기판의 저면에 금속막을 적층하는 단계(g)를 포함하되,
    상기 단계(a)는
    상기 홀을 형성하기 위한 마스크 물질을 상기 SOI 기판 상에 증착하는 단계; 및
    상기 마스크 물질을 패터닝한 후 식각하여, 상기 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 패키징 방법.
  9. 제 8 항에 있어서, 상기 단계(c)는
    상기 홀 내부 및 기판 전면을 도전성 물질로 적층하는 단계; 및
    상기 기판 전면에 적층된 도전성 물질을 제거하는 단계를 포함하는 것을 특징으로 하는 패키징 방법.
  10. 제 8 항에 있어서, 상기 SOI 기판의 하부의 실리콘 층에서 상기 전극과 전기적으로 연결되는 부분에 대하여, 주변의 실리콘 층과 전기적으로 절연되도록 둘레에 트렌치를 형성하는 단계(h)를 더 포함하는 것을 특징으로 하는 패키징 방법.
  11. 제 10 항에 있어서, 상기 단계(h)에서 트렌치 형성시, 상기 단계(g)에서 적층된 금속막을 패터닝한 후, 상기 패터닝된 금속막을 식각 마스크로 이용하여 상기 트렌치를 형성하는 것을 특징으로 하는 패키징 방법.
  12. 제 8 항에 있어서, 상기 단계(c)에서 상기 도전성 물질은 도핑된 다결정 실리콘 또는 금속인 것을 특징으로 하는 패키징 방법.
  13. 제 8 항에 있어서, 상기 단계(d)에서, 도전성 물질로 적층된 홀의 내부를 매립하는 물질로는 도핑되지 않은 다결정 실리콘 또는 도전성 물질이 사용되는 것을 특징으로 하는 미세구조물 패키지.
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