KR101192084B1 - 반도체 어셈블리 및 이러한 어셈블리의 제조 방법 - Google Patents

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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
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    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/8503—Reshaping, e.g. forming the ball or the wedge of the wire connector
    • H01L2224/85035—Reshaping, e.g. forming the ball or the wedge of the wire connector by heating means, e.g. "free-air-ball"
    • H01L2224/85045—Reshaping, e.g. forming the ball or the wedge of the wire connector by heating means, e.g. "free-air-ball" using a corona discharge, e.g. electronic flame off [EFO]
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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Abstract

인터커넥트를 포함하는 반도체 장치 및 어셈블리와 이러한 인터커넥트를 형성하는 방법이 여기에 개시된다. 반도체 장치를 제조하는 방법의 일 실시예는 로우 및 칼럼으로 배열된 복수의 다이(106)를 갖는 몰딩된 웨이퍼(110)의 몰딩된 부분에 복수의 제1 면 트렌치(210)를 중간 깊이까지 형성하는 것을 포함한다. 이 방법은 또한 상기 제1 면 트렌치와 정렬된 영역에서 몰딩된 부분의 제2 면(220)으로부터 재료를 제거하는 단계를 포함하며, 이 재료를 제거하는 단계는 몰딩된 부분을 관통해 개구(224)를 형성한다. 이 방법은 개구에서 몰딩된 부분의 제2 면에 복수의 전기 컨택트를 형성하는 단계와 다이의 대응하는 접합-개소(109)에 제2 면 컨택트를 전기 접속하는 단계를 포함한다.

Description

반도체 어셈블리 및 이러한 어셈블리의 제조 방법{SEMICONDUCTOR ASSEMBLIES AND METHODS OF MANUFACTURING SUCH ASSEMBLIES}
본 발명은 반도체 장치, 어셈블리, 및 이러한 장치와 어셈블리의 제조 방법에 관한 것이다.
반도체 처리 및 패키징 기술이 감소된 크기와 비용으로 개선된 성능을 갖고자 하는 산업적 요구를 충족시키기 위해 계속해서 발전하고 있다. 전자 제품은 비교적 작은 공간에 고밀도로 장치가 들어간 패키징된 반도체 어셈블리를 요구한다. 예를 들면, 메모리 장치, 프로세서, 디스플레이 및 다른 마이크로피쳐 장치에 이용가능한 공간이 휴대폰, 랩탑 컴퓨터 및 다른 많은 제품 등의 개인용 전자 장치에서 계속해서 감소하고 있다. 따라서, 성능을 유지하거나 개선시키고 비용을 감소시키면서도 마이크로피쳐 장치의 전체 크기를 감소시킬 필요가 있다.
이들 마이크로피쳐 장치의 크기와 비용을 감소시키고 성능을 개선시키기 위해 사용되는 하나의 기술은 WLP(wafer level packaging)에 관한 것이다. WLP는 웨이퍼로부터 개별 장치를 다이싱한 뒤에 처리 및 패키징하기 보다는, 일반적으로 웨이퍼 레벨에서의 마이크로피쳐 장치의 패키징을 의미한다. WLP의 장점 중 하나는 가장 작은 폼팩터(form factor)를 갖는 칩크기의 패키지를 생성하는 것이다. WLP는 장치의 풋프린트 또는 팬인(fan-in) 영역내에 있도록 인터커넥트 소자 등의 패키지의 구성 요소를 제한함으로써 이들 작은 크기를 얻는다. 구성 요소는 장치가 싱귤레이트되기 전에 웨이퍼 레벨에서 형성되기 때문에 이들 구성 요소는 장치 풋프린트내로 한정된다. WLP는 전체 감소된 크기의 패키지와 비교적 짧은 길이의 인터커넥트로 인해서 우수한 전기적 및 열적 성능을 갖는 패키지를 생성하는 장점을 또한 제공한다. WLP에 의해 제공되는 추가적인 장점은 웨이퍼 레벨에서 동시에 또는 병렬의 처리 및 테스트함으로 인한 제조의 용이성과 감소된 조립 비용을 포함한다. WLP가 위에 열거된 장점들을 제공할 수 있어도, 높은 핀 카운트 또는 높은 입출력 요구사항을 갖는 장치에 적합하지 않을 수 있다. 예를 들면, 장치 풋프린트의 공간 제한은 패키지에서 인터커넥트 소자의 수와 피치를 제한한다.
이 문제를 극복하기 위해, 다이는 다이싱되어 다이를 둘러싸고 몰딩된 폴리머를 통해 연장되는 인터커넥트를 포함하는 빌트-업 패키지에 놓여질 수 있다. 이들 다이의 풋프린트 외부에 이들 인터커넥트를 위치시키는 것은 인터커넥트의 수 및/또는 피치를 증가시킬 수 있지만, 처리의 비용과 복잡성을 현저하게 증가시킬 수 있다. 예를 들면, 특정 환경에서 필링 처리는 에어를 비아에 트랩하여서 인터커넥트 또는 패키지로 하여금 필 재료 및 패키지가 경화되면서 균열되게 할 수 있다. 이러한 비아의 불균일은 일정하지 않은 전기 접속을 제공하고, 인터커넥트의 통합과 패키지의 성능을 안좋게 한다. 또한, 삭마 또는 드릴링 처리에 의해 비아를 형성하는 것은 일반적으로 순차적인 방식으로 개별 비아를 형성하는 것을 필요로 하므로, 처리 시간을 증가시킨다. 동시에, 에칭 처리에 의해 비아를 형성하는 것을 더 빠를 수 있지만, 에칭은 비아 크기의 불일치를 가져 올 수 있다. 또한, 에칭 처리로 밀집된 분포의 비아를 얻는 것이 어려울 수 있다. 더욱이, 비아 형성 다음의 도금 및 충전 처리 단계는 추가의 처리 시간을 필요로 한다.
도 1a는 종래의 반도체 웨이퍼의 투시도이다.
도 1b는 본 발명의 실시예에 따라서 구성된 몰딩된 웨이퍼의 투시도이다.
도 2a는 본 발명의 실시예에 따라서 구성된 반도체 어셈블리의 측 단면도이다.
도 2b 및 2c는 본 발명의 실시예에 따라서 구성된 반도체 어셈블리를 제조하는 방법에서 여러 단계 들을 도시하는 측 단면도이다.
도 2d는 본 발명의 실시예에 따라서 구성된 반도체 어셈블리를 제조하는 방법에서 한 단계를 도시하는 탑뷰이다.
도 2e ~ 2i는 본 발명의 실시예에 따라서 구성된 반도체 어셈블리를 제조하는 방법에서 여러 단계 들을 도시하는 측 단면도이다.
도 2j는 본 발명의 실시예에 따라서 구성된 반도체 어셈블리를 제조하는 방법에서 한 단계를 도시하는 탑뷰이다.
도 3a는 본 발명의 실시예에 따라서 구성된 반도체 어셈블리의 측 단면도이다.
도 3b 및 3c는 본 발명의 실시예에 따라서 구성된 반도체 어셈블리를 제조하는 방법에서 여러 단계 들을 도시하는 측 단면도이다.
도 4a는 본 발명의 또 다른 실시예에 따라서 구성된 반도체 어셈블리의 측 단면도이다.
도 4b는 본 발명의 실시예에 따라서 구성된 반도체 어셈블리를 제조하는 방법에서 한 단계를 도시하는 탑뷰이다.
도 4c는 본 발명의 실시예에 따라서 구성된 반도체 어셈블리를 제조하는 방법에서 한 단계를 도시하는 측 단면도이다.
도 4d는 본 발명의 실시예에 따라서 구성된 스택된 반도체 어셈블리의 투시도이다.
도 5는 본 발명의 또 다른 실시예에 따라서 구성된 반도체 어셈블리를 제조하는 프로세스의 플로우도이다.
도 6은 본 발명의 또 다른 실시예에 따라서 구성된 반도체 어셈블리를 통합하는 시스템의 개략도이다.
본 명세서의 몇몇 실시예는 패키징된 반도체 장치, 어셈블리 및 이들 장치와 어셈블리의 형성 방법에 관한 것이다. 본 명세서의 많은 상세한 내용이 특정 구조 및 장치와 어셈블리의 형성 방법을 참조하여 아래에 서술되어 있다. 용어 "반도체 장치" 및 "반도체 어셈블리"는 예를 들면 능동 소자를 갖는 반도체 웨이퍼, 개별 집적 회로 다이, 패키징된 다이, 및 적층된 구성의 반도체 장치 또는 어셈블리를 포함하여 다양한 제조 물품을 포함하는 것으로 전체적으로 사용된다. 특정 실시예의 많은 상세한 내용이 도 1A ~ 6 및 다음의 설명에 서술되어 이들 실시예들에 대한 완전한 이해를 제공한다. 유사한 참고 수치가 도 1A ~ 6에서 유사한 구성 요소를 나타내므로, 도면을 참조할 때 이들 구성 요소의 많은 설명이 반복되지 않는다. 몇몇 다른 실시예들은 여기 서술되어 있는 것과 다른 구성, 구성 요소 또는 프로세스를 가질 수 있다. 그러므로, 본 기술에서 숙련된 자는 추가의 실시예가 존재할 수 있거나 서술된 실시예들이 아래에 서술된 몇몇 상세한 내용없이 구현될 수 있는 것으로 이해된다.
도 1A는 제1 면(102), 제2 면(104), 및 복수의 반도체 장치 또는 다이(106)를 갖는 종래의 반도체 웨이퍼(100)의 투시도(isometric view)이다. 다이(106)는 예를 들면 동적 또는 정적 랜덤 액세스 메모리, 플래시 메모리, 마이크로프로세서, 이미저 또는 다른 유형의 애플리케이션 고유의 집적 회로를 포함할 수 있다. 개별 다이(106)는 다이(106)를 다른 구성 요소와 전기적으로 연결하기 위해 제1 면(102)에 복수의 접합-개소(108)를 포함할 수 있다. 아래에 설명하는 것같이, 접합-개소(108)는 다이(106)의 제1 면(102)에서 스태거 구조를 포함할 수 있다. 다이(106)는 경계선(107)이 그려져 있고, 다이(106)를 싱귤레이트하기 위해 경계선(107)을 따라서 다이싱하기 전에 다이(106)는 웨이퍼(100) 위에서 처리되고 구축된다. 웨이퍼(100)에서 다이(106)를 싱귤레이트한 뒤, 다이(106)는 도 1B에 도시된 것같이 웨이퍼 형태로 구성된 몰드 재료에 내장될 수 있다. 더 구체적으로, 도 1B는 제1 면(112)과 제2 면(114)을 포함하는 몰딩된 웨이퍼(110)의 투시도이다. 몰딩된 웨이퍼(110)는 예를 들면, 써모셋, 써모플라스틱, 및 써모셋과 써모플라스틱의 하이브리드 버젼 또는 다른 적합한 몰드 재료를 포함할 수 있는 몰드 재료(116)로 이루어진다. 몰딩된 웨이퍼(110)는 싱귤레이트된 다이(106)(개별적으로 제1 다이(106a), 제2 다이(106b) 등으로 식별된다)를 또한 포함한다. 도시된 실시예에서, 몰딩된 웨이퍼(110)의 제1 면(112)에 접합-개소(108)가 있고, 다이(106)는 그리드같은 패턴으로 위치하고, 몰딩된 재료(116)에서 레인(lane)만큼 서로 떨어져 있다. 도 1B에 도시된 것같이, 예를 들면, 다이 사이의 레인은 다이(106) 사이에 제1 방향으로 있는 로우(118a)와, 다이(106) 사이에서 제2 방향으로 로우(118a)를 일반적으로 가로지르고 있는 칼럼(118b)을 포함할 수 있다. 본 기술에서 숙련된 자는 다이 사이의 레인 또는 공간을 "로우" 및 "칼럼"으로 서술하는 것은 도시의 목적이며, 로우와 칼럼의 수평 또는 수직 구성을 반드시 충족하지 않아도 되는 것으로 이해한다. 몰드 재료(116)에서 로우(118a)와 칼럼(118b)은 다이(106) 주위에 추가의 공간을 제공하여 인터커넥트 구조 또는 다른 구성 요소를 형성한다. 웨이퍼(100) 재료의 가격 제한으로 인해서 이들 인터커넥트 구조는 웨이퍼(100) 레벨에서 다이(106) 사이에 일반적으로 형성되지 않는다(도 1A에 도시). 따라서, 아래에 서술된 어셈블리 및 방법은 다이(106)와 관련된 인터커넥트 구조를 형성하기 위해 도 1B에 도시된 몰딩된 웨이퍼(110)의 구성을 활용한다.
도 2A는 몰딩된 웨이퍼(110)로부터 처리되고 싱귤레이트되는 반도체 어셈블리(200)의 일 실시예를 도시한다. 더 구체적으로, 도 2A는 몰드 재료(116)에 내장된 하나의 다이(106)를 포함하는 반도체 어셈블리(200)의 측단면도이다. 어셈블리(200)는 어셈블리(200)의 제1 면(202)으로부터 제2 면(204)까지 연장되는 인터커넥트 구조 또는 전기 커넥터(248)(제1 전기 커넥터(248a)와 제2 전기 커넥터(248b)로 식별된다)를 포함한다. 이 실시예에서, 전기 커넥터(248)는 몰드 재료(116)에서 디프레션 또는 개구(224)를 통해 연장되는 배선 접합(250)을 가질 수 있다.
개별 배선 접합(250)은 니켈, 동, 금, 은, 플라티늄, 이들 금속의 합금 및/또는 배선 접합 또는 유사한 기술에 적합한 임의의 다른 전도성 재료로 구성될 수 있다. 배선 접합(250)의 특성은 장치-고유 프로세서 또는 성능 요구에 기초하여 선택될 수 있다. 예를 들면, 배선 접합(250)은 지름, 기하 형상(예를 들면, 둥근 단면 또는 평평한 단면) 및/또는 성능 및 집적 요구 사항을 충족하기 위해 선택된 탄성 계수를 가질 수 있다. 배선 접합(250)은 제1 면(202)에서의 개별 대응하는 접합-개소(108)(접합-개소(108a)와 파선으로 표시된 제2 접합-개소(108b)로 개별적으로 식별된다)를 제2 면(204)에서의 대응하는 컨택트(230)에 연결한다. 도 2A에 도시된 제2 접합-개소(108b)는 도 2A의 면에는 없지만, 도시의 목적 상 파선으로 표시한 것이다. 도 2D 및 2J에 도시된 것같이, 특정 실시예에서, 접합-개소(108)는 서로 스태거되거나 정렬될 수 있다.
컨택트(230)는 제2 면에 가장 근접한 개구(224)에 배치된 전도성 재료(232)(예를 들면, 솔더)를 포함할 수 있다. 특정 실시예에서, 컨택트(230)는 도 2A에 도시된 것같이 제2 면(204)과 일반적으로 동일한 면에 있을 수 있다. 그러나, 다른 실시예에서, 컨택트(230)는 제2 면(204)으로부터 들어가 있거나 돌출되어 범프를 형성하여 어셈블리의 스택을 용이하게 한다. 컨택트(230)는 제1 면(202)에 형성된 트렌치(210)와 제2 면(204)에 형성된 채널(220)(그 중 하나만 도 2A에 도시) 사이의 교점에서 배치될 수 있다. 도 2A에 도시된 실시예에서, 트렌치(210)는 도 2A의 면에 일반적으로 수직이고, 채널(220)은 도 2A의 면에 일반적으로 평행하다. 배선 접합(250)의 제1 부분(252)은 컨택트(230)에 부착되거나 내장되고, 배선 접합(250)의 제2 부분(254)는 대응하는 접합-개소(108)에 부착된다. 어셈블리(200)는 배선 접합(250)과 접합-개소(108)를 적어도 부분적으로 덮는 어셈블리(200)의 제1 면(202) 위에 배치된 절연 인캡슐런트(258)를 또한 포함한다. 절연 재료(258)는 커넥터(248)를 전기적으로 분리시켜서 배선 접합(250)을 지지한다.
아래에 상세히 설명한 것같이, 어셈블리(200)는 WLP와 재구성된 몰딩된 웨이퍼(110)로부터 처리 장점을 통합하며, 비교적 단순화된 처리 단계들로 형성될 수 있는 고품질의 인터커넥트를 제공한다. 예를 들면, 개별 비아의 제거, 에칭 또는 드릴링보다는, 몰드 재료(116)를 통한 개구(224)가 제1 면 트렌치(210)와 대응하는 제2 면 채널(220)의 교점에 형성된다. 또한, 도 2A에 도시된 실시예에서, 전기 커넥터(248)는 종래의 인터커넥트와 관련된 비아의 형성, 도금 및 충전의 복잡한 처리를 필요로 하지 않고, 어셈블리(200)를 통해 균일한 전기 접속을 제공하는 연속적인 배선 접합(250)을 포함한다.
어셈블리(200)와 전기 커넥터(248)는 도 2A에 도시된 실시예에서 완전히 형성된다. 아래에 서술된 도 2B ~ 2J는 도 2A의 어셈블리(200)를 형성하는 방법에서 각종 기술 및 단계를 도시한다. 도 2B는 제1 및 제2 다이(106a ~ b) 주위에서의 몰드 재료(116)의 처리의 일 단계를 도시하는 도 1B의 라인 A-A를 따르는 어셈블리(200)의 단면도이다. 이 단계에서, 몰드 재료(116)의 일부가 제거되어, 제1 및 제2 다이(106a ~ b) 사이의 로우(118)에 하나 이상의 트렌치(210)(제1 트렌치(210a)와 제2 트렌치(210b)로 개별적으로 식별된다)를 형성한다. 트렌치(210)가 제1 면(202)에 형성되고, 몰드 재료에서 중간 깊이로 연장된다. 더 구체적으로, 몰드 재료(116)는 제1 두께(T1)를 갖고, 제1 및 제2 다이(106a ~ b)는 각각 제1 두께(T1) 미만의 제2 두께(T2)를 갖는다. 제1 및 제2 트렌치(210a ~ b)는 각각 몰드 재료(116)의 제1 두께(T1) 보다 적고 다이(106)의 제2 두께(T2) 이상인 제1 깊이(D1)를 몰드 재료(116)에서 갖는다. 따라서, 개별의 트렌치(210)는 개별 다이(106)보다 몰드 재료(116)로 더 깊게 연장될 수 있지만, 어셈블리(200)의 제2 면(204)까지 완전히 연장되지는 않는다.
특정 실시예에서, 트렌치(210)를 형성하는 것은 웨이퍼 톱(saw), 블레이드, 레이저, 플루이드 제트(fluid jet), 에천트 또는 몰드 재료(116)의 제어된 부분을 제거하기에 적합한 다른 수단 등의 절단 장치(비도시)로 몰드 재료(116)를 부분적으로 다이싱하는 것을 포함할 수 있다. 예를 들면, 제1 및 제2 트렌치(210a ~ b)를 형성하기 위해, 2개의 공간이 떨어진 절단 장치가 대응하는 몰드 재료(116)를 로우(118a)의 단일 경로에서 제거할 수 있다. 다른 실시예에서, 단일 절단 장치가 다중 경로를 만들고 경로 사이에 절단 장치 및/또는 웨이퍼를 재배치하여 몰드 재료(116)를 제거할 수 있다. 특정 실시예에서, 단일 트렌치(210)(제1 및 제2 트렌치(210a ~ b)보다는)가 제1 및 제2 트렌치(210a ~ b)(도 2B에서 파선으로 표시)의 외벽 사이의 폭과 일반적으로 동일한 폭을 가지며 로우에 형성될 수 있다. 또한, 도 2B에 도시된 트렌치(210)는 일반적으로 직선 단면을 가지며, 본 기술에서 숙련된 자는 트렌치(210)가 여기에 한정되지 않고 구부러진 측벽 또는 트렌치(210)의 측벽 사이에 매끄러운 경로를 포함하는 다른 구성을 포함할 수 있는 것으로 이해한다.
도 2C는 트렌치와의 교점에 개구(224)를 형성하기 위해 몰드 재료(116)가 제2 면(204)으로부터 선택적으로 제거되는 제1 면(202)에 트렌치(210)를 형성한 후의 단계를 도시한다. 더 구체적으로, 도 2C는 도 1B의 라인 B-B에 따르는 어셈블리(200)의 단면도이다. 도시의 목적으로, 도 2C에 도시된 어셈블리(200)는 제2 면(204)이 위를 향하게 뒤집어졌다. 또한, 다이(106)와 접합-개소(108)는 도 2C의 면에 있지 않고, 참조를 위해서 파선으로 표시했다. 이 구성에서, 복수의 제2 면 채널(220)이 상기 서술된 트렌치(210)를 일반적으로 가로지르는 방향으로 형성된다(단, 제1 트렌치(210a)가 도 2C에 도시되어 있다). 채널(220)은 트렌치(210)를 참조하여 상기 서술된 것과 일반적으로 유사한 방식으로 형성될 수 있다. 특정 실시예에서, 채널(220)은 트렌치(210)와 일반적으로 유사할 수 있으며, 2개를 구분하는데 있어 더 명확하게 하기 위해 트렌치라기 보다는 채널로 칭한다.
도 2C에 도시된 실시예에서, 채널(220)은 제1 및 제2 다이(106a ~ b) 사이의 칼럼(118b)에 형성되지 않고, 개별 다이(106)의 풋프린트내의 미리 선택된 피치에 형성된다. 다른 실시예에서, 채널(220)은 제2 면(204)에서 임의의 미리 선택된 위치에 형성될 수 있다. 채널(220)은 다이(106)를 교차하지 않는 제2 면(204)으로부터 몰드 재료(116)까지 제2 깊이(D2)를 갖는다. 그러나, 트렌치(210)의 제1 깊이(D1)와 채널(220)의 제2 깊이(D2)의 조합은 몰드 재료(116)의 제1 두께(T1) 이상이다. 따라서, 제1 면 트렌치(210)와 제2측 채널(220)의 교차가 개구(224)를 형성하고 몰드 재료(116)를 통한 액세스를 제공한다.
도 2D는 개별 다이(106)를 참조하여 트렌치(210)와 교차하는 채널(220)의 구성을 도시하는 몰딩된 웨이퍼(110)의 탑뷰이다. 처리의 이 단계에서, 개구(224)는 다이(106) 사이의 로우(118a)에 형성된다. 도 2D에 도시된 실시예에서, 제1 면 트렌치(210)는 다이(106) 사이의 로우(118a)에 서로 떨어져서 서로 평행하게 배치된다. 제2 면 채널(220)(파선으로 도시)은 개별 다이(106)의 풋프린트 내에 트렌치(210)와 일반적으로 직교하게 배치된다. 따라서 트렌치(210)와 채널(220) 사이의 교차는 로우(118a)에서 개구(224)를 형성한다. 그러나, 다른 실시예에서, 채널(220)과 트렌치(210)는 그들 사이에 로우(118a)뿐만 아니라 개별 다이(106) 주변에 개구(224)를 형성하도록 구성될 수 있다.
상기 서술된 개구를 형성하는 구성 및 방법은 몰드 재료(116)를 통해 개구(224)를 형성하는 비교적 신속하고 비용-효율적인 방법을 제공한다. 예를 들면, 제1 면 트렌치(210)를 형성한 뒤 단일 제2 측 채널(220)을 절단하는 것은 몰드 재료(116)를 통한 단일 경로와의 교점에 복수의 개구(224)를 생성한다. 또한, 트렌치(210)와 채널(220)로 몰드 재료(116)를 제거하는 것은 현존 방법을 사용하며, 종래의 비아 기술과 관련된 일부의 방식을 회피한다. 예를 들면, 레이저로 드릴링하는 것은 출구 지름보다 큰 입구 지름을 갖는 불균일 비아를 생성할 수 있다. 비아를 드릴링하는 것과 관련된 또 다른 방식은 비아의 입구측에 남아 있을 수 있는 원하지 않는 용융 및 재고체화된 몰드 재료를 포함한다. 또한, 드릴링 기술에 의해 형성된 작은 애스팩트 비를 갖는 비아를 적절하게 도금 및 충전하는 것은 우수한 방식을 제공할 수 있다.
트렌치(210)와 채널(220)을 형성한 뒤, 도 2E 및 2F는 컨택트(230)가 어셈블리(200)의 제2 면(204)에 형성되어 있는 단계를 도시한다. 더 구체적으로, 도 2E는 도 1B의 라인 B-B에 따르는 어셈블리(200)의 측단면도이고, 도 2F는 도 1B의 라인 A-A에 따르는 어셈블리(200)의 측단면도이다. 도 2E 및 2F를 참조하면, 대응하는 개구(224)와 정렬된 채널(220)에 전도성 재료(232)를 증착하여 컨택트(230)가 형성된다.
도시의 목적으로, 도 2E는 동일한 어셈블리(200)에 전도성 재료(232)를 증착하는 다른 방법을 도시한다. 특정 실시예에서, 예를 들면, 전도성 재료(232)는 인쇄, 전도성 잉크젯으로 디스포징, 스퍼터링 또는 다른 방법에 의해 개구(224)에 증착되거나 내장될 수 있다. 도 2E의 좌측에 나타낸 것같이, 프린팅 어셈블리(236)는 전도성 재료(232)를 채널(220)에 증착한다. 프린팅 어셈블리(236)는 스퀴즈 블레이드(238), 채널(220)과 정렬된 구멍(242) 및 대응하는 개구(224)를 갖는 스텐실(240)을 포함할 수 있다. 스퀴즈 블레이드(238)가 스텐실(240) 위를 통과하면서, 컨택트(230)를 형성하기 위해 이산량의 전도성 재료(232)가 스텐실(240)의 대응하는 구멍(242)을 통해 놓여진다. 다른 실시예에서, 도 2E의 우측에 나타낸 것같이, 컨택트(230)를 형성하기 위해 전도성 잉크젯(234)은 이산량의 전도성 재료(232)를 개구(224)에 내장된다.
도 2F에 도시된 것같이, 전도성 재료(232)는 전체 채널(220)(도 2F에 나타낸 것 중 하나)을 충전하지 않고, 컨택트(230)는 대응하는 개구(224)와 일반적으로 정렬된다. 이와 같이, 컨택트(230)는 제1 면(202)으로부터 트렌치(210)를 통해 더 처리하기 위해 접근가능하다. 컨택트(230)를 형성하는 전도성 재료(232)는 개구(224)에서 이산된 위치에 일반적으로 남도록 구성될 수 있는 솔더 페이스트 또는 다른 전도성 재료를 포함할 수 있다. 예를 들면, 전도성 재료(232)가 트렌치(210) 또는 채널(220)에 들어가거나 스며드는 것을 방지하기 위해, 전도성 재료(232)의 야금(metallurgy)이 변경될 수 있다. 또한, 언더 범프 금속화(비도시)가 채널(220)의 몰드 재료(116)의 측벽에 적용될 수 있어서, 전도성 재료(232)가 몰드 재료(16) 및 어셈블리(200)와 관련된 다른 금속화에 들러붙는 것을 확실하게 한다.
도 2E와 2F에 도시된 실시예에서, 컨택트(230)는 제2 면(204)와 일반적으로 동일평면상에 있고, 따라서 어셈블리(200)에 외부 전기 접속을 제공할 수 있다. 예를 들면, 특정 실시예에서, 솔더 볼(비도시) 등의 전도성 부재가 컨택트(230)에 부차될 수 있다. 그러나, 다른 실시예에서, 컨택트(230)는 제2 면(204)로부터 돌출되거나 제2 면(204)으로 우묵 들어갈 수 있다. 예를 들면, 다른 장치 또는 어셈블리들과 어셈블리(200)와의 스택을 용이하게 하기 위해 컨택트(232)는 제2 면(204)로부터 돌출된 범프이거나 또는 상승된 컨택트일 수 있다.
제2 면(204)과 가장 근접하게 컨택트(230)를 형성한 뒤에, 전기 커넥터(248)의 처리가 도 2G 및 2H에 도시된 것같이 계속된다. 더 구체적으로, 도 2G 및 2H는 도 1B의 라인 A-A에 따르는 어셈블리(200)의 측단면도이며, 제1 면(202)과 제2 면(204) 사이에 배선 접합(250)을 연결하는 처리를 도시한다. 도 2G의 우측에 도시된 제2 다이(106b)를 참조하면, 배선 접합(250)이 컨택트(230)에 부착되고, 개구(224)와 제2 트렌치(210b)를 통해 연장되어 접합-개소(108)에 연결된다. 도 2G의 좌측에 나타낸 것같이, 배선 접합 수단(256)이 이 연결을 만드는 처리에 사용된다. 예를 들면, 툴(256)의 네크부(258)가 제1 트렌치(210a)에 삽입될 수 있어서, 개구(224)를 통해 배선 접합(250)을 컨택트(230)에 직접 부착한다. 특정 실시예에서, 툴(256)은 컨택트(230)의 배선 접합(250)의 제1 부분(252)에 내장될 수 있다. 예를 들면, 툴(256)은 배선 접합(250)의 제1 부분(252)으로 도전 재료(232)를 뚫는다. 그러나, 다른 실시예에서, 접합 툴(256) 자체는 도전 재료(232)를 뚫을 수 있어서 배선 접합(250)의 제1 부분(252)을 컨택트(230)에 주입한다. 툴(256)은 배선 접합(250)을 스풀하여, 배선 접합(250)의 제2 부분(254)를 다이(106a)의 접합-개소(108)에 부착한다.
특정 실시예에서, 대응하는 컨택트(230)와 접합-개소(108) 사이에 배선 접합(250)을 부착한 뒤, 도 2H에 도시된 것같이 컨택트(230)가 리플로우될 수 있다. 컨택트(230)를 리플로우하는 것은 배선 접합(250)의 삽입되거나 내장된 제1 부분(252)과 컨택트(230)와의 적절한 부착을 확실하게 할 수 있다. 전기 커넥터(248)를 형성한 뒤, 유전 인캡슐런트(258)가 도 2H에 도시된 것같이 제1 면(202)에 배치될 수 있다. 인캡슐런트(258)는 오염(예를 들면, 습기, 입자 등으로 인한)로부터 다이(106)를 보호할 수 있다. 인캡슐런트(258)는 제1 면(202)에서 또한 배선 접합(250)과 다른 전도성 피쳐들을 안정화시키고 전기적으로 분리시킬 수 있다. 특정 실시예에서, 인캡슐런트는 유전 재료로 구성될 수 있고, 몰딩 처리에서 어셈블리(200)에 배치된다.
다음에, 도 2I 및 2J로 가면, 대응하는 다이(106)와 부품을 갖는 개별 어셈블리(200)가 몰딩된 웨이퍼(110)로부터 싱귤레이트된다. 더 구체적으로, 도 2I는 도 1B의 라인 A-A를 따르는 싱귤레이트된 어셈블리(200)의 측단면도이고, 도 2J는 싱귤레이트된 어셈블리(200)의 탑뷰이다. 그러나, 도시의 목적상, 도 2J는 개별 전기 커넥터(248)를 더 잘 도시하기 위해 제1 면(202)에서 인캡슐런트(258)를 도시하지 않는다. 도 2I 및 2J를 함께 참고하면, 전기 커넥터(248)가 어셈블리(200)의 주변에서 둘러싸여지거나 노출되도록 어셈블리(200)가 싱귤레이트될 수 있다. 예를 들면, 개별 다이(106) 사이의 로우(118a)와 칼럼(118b)을 따라서 도 1B의 몰딩된 웨이퍼(110)를 절단함으로써 어셈블리(200)가 싱귤레이트될 수 있다. 특정 실시예에서, 로우(118a)는 대응하는 트렌치(210) 사이에서 일반적으로 2등분된다. 그러나, 다른 실시예에서, 개별 다이(106)가 로우(118a)(또는 칼럼(118b))을 따라서 싱귤레이트되어 소정량의 몰딩 재료(116)를 개별 다이(106)와 전기 커넥터(248)의 주위에 남긴다. 도 2I 및 2J의 좌측에 도시된 것같이, 예를 들면, 싱귤레이트된 어셈블리(200)가 제1 및 제2 면(202, 204) 사이의 몰드 재료(116) 내에서 배선 접합(250)을 둘러싸는 측벽부(258)를 포함한다. 그러나, 다른 실시예에서, 커넥터가 몰드 재료(116)에 의해 둘러싸여지지 않고, 어셈블리(200)의 주변에서 노출되도록 어셈블리(200)가 싱귤레이트될 수 있다. 예를 들면, 도 2I 및 2J의 우측에서 동일한 어셈블리(200) 상에서 도시의 목적을 위해 나타낸 것같이, 싱귤레이션 처리 동안 몰딩 재료(116)가 제거된 후 전기 커넥터(248)가 노출된다. 어셈블리(200)의 측에서 전기 커넥터(248)를 노출시키는 것은 처리의 나중의 단계에서 전기 접속을 위한 또 다른 위치의 장점을 제공한다.
도 3A는 또 다른 실시예에 따라서 구성된 어셈블리(300)의 단면도이다. 어셈블리(300)는 도 1A ~ 2J를 참조하여 상기 서술된 어셈블리(200)와 일반적으로 유사하다. 그러나, 이 실시예에서, 어셈블리(300)는 제2 면(204)에서 컨택트(330)를 형성하는 대응하는 변형된 제1 부분(352)을 갖는 배선 접합(350)을 포함하는 전기 커넥터(348)(개별적으로 제1 전기 커넥터(348a) 및 제2 전기 커넥터(348b)로 식별된다)를 갖는다. 개구(224)에 전도성 재료(232)를 증착함으로써 상기 서술된 컨택트(230)를 형성하기 보다는, 도 3A에 도시된 컨택트(330)는 배선 접합(350)의 제1 부분(352)이 형성된다. 따라서, 전기 커넥터(348)는 제1 면(202)을 제2 면(204)에 연결하는 연속적이고 인터럽트되지 않은 배선 접합(350)을 포함한다.
도시의 목적상, 제1 전기 커넥터(348a)가 도 3A의 우측에 도시되고, 제2 전기 커넥터(348b)가 동일한 어셈블리(300) 상에서 도 3A의 좌측에 도시된다. 제1 전기 커넥터(348a)는 어셈블리(300)를 통해서 연장되고, 일반적으로 구부러지거나 영구적으로 편향된 구성을 갖는 후크형 부재(358)로 일반적으로 변형된 제1 부분(352)을 갖는 배선 접합(350)을 포함한다. 배선 접합(350)은 트렌치(210)와 채널(220)의 교점에서 개구(224)를 통해 연장되고, 배선 접합(350)의 제2 부분(354)은 대응하는 접합-개소(108a)에 부착된다. 배선 접합(350)의 제1 부분(352)은 실제로 후크를 형성할 필요가 없지만, 제1 부분(352)은 적어도 제2 면(204)에 근접하여 배선 접합(350)을 유지하도록 변형되고 구성될 수 있다. 이와 같이, 배선 접합(350)의 변형된 제1 부분(352)은 제2 면(204)에서 컨택트(330)를 형성하고, 어셈블리(300)에 외부 전기 접속을 제공한다.
도 3A의 좌측에 도시된 제2 전기 커넥터(348b)는 배선 접합(350)의 제1 부분(352)이 볼형 부재(356)를 일반적으로 포함하도록 변형되는 것을 제외하고는 제1 전기 커넥터(348a)와 일반적으로 유사하다. 볼형 부재(356)는 배선 접합(350)의 제1 부분(352)으로부터 형성되고, 개구(224)의 단면 치수보다 적어도 큰 단면 치수를 갖는다. 따라서, 볼형 부재(256)는 컨택트(330)를 형성하기 위해 제2 면(204)에 근접한 배선 접합(350)의 제1 부분(352)을 적어도 부분적으로 보유하도록 구성될 수 있다.
상기 서술되고 도 3A에 도시된 실시예에서, 컨택트(330)가 제2 면(204)로부터 돌출되거나 실질적으로 동일한 평면에 있을 수 있다. 예를 들면, 후크형 부재(358)는 제2 면(204)과 일반적으로 동일한 면에 있도록 구성될 수 있고, 볼형 부재(356)는 제2 면(204)으로부터 돌출하도록 형성될 수 있다. 그러나, 다른 실시예에서, 배선 접합(350)의 제1 부분(352)은 후크 형 또는 볼형 부재(358, 356)을 포함하여, 어셈블리(300)의 제2 면(204)으로 적어도 부분적으로 오목하게 들어간 컨택트(330)를 형성하도록 구성될 수 있다.
도 3B 및 3C를 참조하여 아래에 보다 상세하게 설명하고 서술된 것같이, 전기 커넥터(348)는 비용효율적인 방식으로 제조될 수 있는 어셈블리(300)를 통해 그리고 어셈블리 내에 고품질의 인터커넥트를 제공할 수 있다. 예를 들면, 전기 커넥터(348)는 현존의 반도체 처리 및 배선 접합 기술로 형성될 수 있다. 또한, 제1 면(202)으로부터 제2 면(204)까지 연장하는 전기 커넥터(348)를 형성하기 위해 전기 커넥터(348)는 제1 부분(352)에서 컨택트(330)를 포함하는 연속적인 솔리드의 배선 접합(350)을 포함한다.
도 3B는 배선 접합(350)의 제1 부분(352)이 편향되거나 또는 배선 접합(350)의 제1 부분(352)에서 후크형 부재(358)로 변형되는 처리 단계를 도시한다. 도 1A ~ 2J를 참조하여 상기 서술된 것같이, 개구(224)가 제1 면 트렌치(210)와 제2 면 채널(220) 사이의 교점에 형성된다. 따라서, 배선 접합 툴(256)이 개구(224)에 근접한 트렌치(210)에 위치될 수 있고, 제2 면(204)으로부터 돌출하도록 배선 접합(350)의 제1 부분(352)을 연장한다. 제2 면(204)에 컨택트(330)를 형성하기 위해 편향 부재(370)가 제1 부분(352)을 영구적으로 편향시킨다. 예를 들면, 편향 부재(370)는 배선 접합(350)의 제1 부분(352)을 구부리도록 제2 면(204)에서 화살표(372)로 표시된 방향으로 움직일 수 있다. 다른 실시예에서, 편향 부재(370)는 제1 부(3520의 후크형 부재(358)를 형성하기 위해 다른 방향으로 움직일 수 있다. 제1 부분(352)을 변형시킨 후, 접합(350)의 제2 부분(354)는 제1 면(202)에서 대응하는 접합-개소(108)에 부착된다.
도 3C는 볼형 부재(356)가 배선 접합(350)의 제1 부분(352)에 형성되어 있는 전기 커넥터(348)의 처리 단계를 도시한다. 이 실시예에서, 전자 프레임 오프(EFO(electronic frame off)) 수단(360)이 제2 면(204)으로부터 돌출하는 배선 접합(350)의 제1 부분(352)에 근접하여 위치한다. EFO 툴(362)은 제1 부분(352)에 근접한 다른 열원 또는 스파크(362)를 방사시키고, 제1 부분(352)에서 프리 에어 볼 또는 볼형 부재(356)를 형성한다. 그 다음에, 배선 접합 툴(256)은 배선 접합(350)의 제2 부분(354)를 제1 면(202)에서 대응하는 접합-개소(108)에 부착한다. 따라서 볼형 부재(356)는 제2 면(204)에서 컨택트(330)를 형성한다.
어셈블리(300)의 처리는 도 1A ~ 2J를 참조하여 위에 서술된 실시예 및 기술과 유사한 방식으로 계속될 수 있다. 예를 들면, 인캡슐런트(258)가 어셈블리(300)의 제1 면(202)에 놓여질 수 있고, 개별 어셈블리가 상기 서술된 기술을 사용하여 몰딩된 웨이퍼(110)(도 1B에 도시)로부터 싱귤레이트될 수 있다.
도 4A는 또 다른 실시예에 따라서 구성된 어셈블리(400)의 단면도이다. 도 4A에 나타낸 어셈블리(400)의 특정 구성은 상기 서술된 어셈블리와 일반적으로 유사하다. 그러나, 이 실시예에서 어셈블리(400)는 배선 접합(250) 보다는, 제2 면(204)에 제1 면(202)을 전기적으로 연결하는 재분배(redistribution) 구조(450)를 포함하는 전기 커넥터(448)를 가진다. 더 구체적으로, 각각의 재분배 구조(450)는 제1 면 트렌치(410)를 통해서 제2 면 컨택트(430)에 전기적으로 연결되는 전도층(452)을 포함할 수 있다. 특정 실시예에서, 제1 면 트렌치(410)의 측벽부는 전도성 도금(454)을 포함할 수 있으며 전도층(452)과 컨택트(430) 사이에 전기 접속을 용이하게 한다. 그러나, 다른 실시예에서, 전도층(452)은 컨택트(430)에 직접 연결하기 위해 컨택트(430)와 정렬된 각각의 트렌치(410)의 일부를 적어도 부분적으로 충전할 수 있다. 상기 서술된 실시예와 유사하게, 어셈블리(400)는 제1 면(202)과 근접한 재분배 구조(450) 위에 배치된 인캡슐런트(258)를 포함할 수 있다.
도 4A에 도시된 어셈블리(400)와 연관된 처리 단계는 상기 서술된 처리 단계와 일반적으로 유사하지만, 이 실시예에서, 몰드 재료(116)를 통해서 개구(424)를 형성하는 것이 다를 수 있다. 예를 들면, 대표적인 처리 단계들을 도시하는 도 4B ~ 4D를 참조하여 아래에 서술한 것같이, 제1 및 제2 평행 트렌치(210a ~ b)보다는 단일 트렌치(410)가 개별 다이(106) 사이의 제1 면(202)에 형성될 수 있다. 또한, 제2 측 채널(220) 보다는 개별 구멍(420)이 제2 면(204)에 형성되어 트렌치(410)와 교차하고, 개구(424)를 형성한다.
더 구체적으로, 도 4B는 개별 다이(106)(파선으로 도시)를 참조하여 트렌치(410)(파선으로 도시)와 교차 구멍(420)의 구성을 도시하는 몰딩된 웨이퍼(110)의 저면도이다. 처리의 이 단계에서, 단일 트렌치(410)가 로우(118a)에서 제1 면(202)에 형성된다. 트렌치(410)를 형성한 뒤, 구멍(420)이 제2 면(204)에 형성되어 미리 선택된 피치로 트렌치(410)를 교차한다. 특정 실시예에서, 구멍(420)이 드릴, 레이저, 에천트, 플루이드 제트, 또는 다른 적합한 기술로 형성된다. 구멍(420)은 트렌치(410)를 일반적으로 횡단하도록 배향된 타원형상을 가질 수 있다. 상기 서술된 실시예와 유사하게, 트렌치(410)과 구멍(420)의 결합된 깊이(비도시)는 개구(424)를 생성하기 위해 몰드 재료(116)의 두께 이상일 수 있다.
개구(424)를 형성한 뒤, 도 4C는 재분배 구조(450)가 제1 면(202)에 근접하여 형성된 단계를 도시한다. 특정 실시예에서, 전도층(452)은 트렌치(410)의 측벽부에서 대응하는 접합-개소(108) 및 전도성 도금(454)(파선으로 도시)에 직접 결합된다. 그러나, 다른 실시예에서, 전도층(452)은 제2 면(204)에서 컨택트(430)(도 4C에서 비도시)와 직접 접속하기 위해 개구(424)(파선으로 도시)와 정렬된 트렌치(410)의 일부를 적어도 부분적으로 충전한다. 재분배 구조(450)의 전도층(452)과 같이, 어셈블리의 구성 부품을 전기적으로 분리하고, 다이(106)를 보호하기 위해 전도층(452)이 증착된 후 유전 인캡슐런트(258)(도 4C에 비도시)가 제1 면(202)에 배치될 수 있다.
재분배 구조(450)가 제1 면(202)과 근접하여 배치된 후, 개별 컨택트(430)가 제2 면(204)에 내장되어 어셈블리(400)를 통해서 전기 커넥터(448)를 완성한다. 컨택트(430)를 형성하기 위해, 전도성 재료(432)(도 4A에 도시)의 이산부분이 제2 면(204)으로부터 개별 구멍(420)에 배치될 수 있고, 개구(424)와 정렬될 수 있다. 전도성 재료(432)는 유사한 재료를 포함할 수 있고, 도 2E를 참조하여 위에 서술된 것과 일반적으로 유사한 방식으로 배치될 수 있다.
도 4D는 스택된 구성에서 싱귤레이트된 어셈블리(400)(제1 어셈블리(400a) 및 제2 어셈블리(400b)로 개별적으로 식별된다)의 투시도이다. 도시된 실시예에서, 제2 어셈블리(400b)의 제1 면(202b)은 제1 어셈블리(400a)의 제2 면(204a) 위에 스택될 수 있다. 제1 및 제2 어셈블리(400a ~ b)는 상기 서술된 방법을 사용하여 싱귤레이트될 수 있다. 특정 실시예에서, 몰딩된 웨이퍼(110)에서 다이(106)를 싱귤레이트하는 것은 (예를 들면 도 4B 참조) 로우(118a)를 따라서 트렌치(410)와 구멍(420)을 양분하는 것을 일반적으로 포함할 수 있다. 따라서, 어셈블리(400)를 싱귤레이트한 뒤, 전기 커넥터(448)는 어셈블리(400)의 측부분에서 노출되어 다른 구성 부품, 장치 및 어셈블리에 전기 접속된다.
특정 실시예에서, 도 4B ~ 4D를 참조하여 상기 서술된 처리 단계들이 다른 순서로 실행될 수 있다. 예를 들면, 트렌치(410)가 제1 면(202)에 형성되기 전에 구멍(420)이 제2 면(204)에 형성될 수 있다. 따라서, 구멍(420)은 제2 면(204)으로부터 중간 깊이까지 드릴링될 수 있고, 이어서 전도성 재료(432)로 채워져서 컨택트(430)를 형성한다. 구멍(420)을 채운 후, 트렌치(410)는 제1 면(202)에 형성되어 내장된 컨택트(430)를 가로지른다. 재분배 구조(450)가 제1 면(202)에 배치되어 제1 면(202)과 제2 면(204) 사이에 전기 커넥터(448)를 완성할 수 있다.
도 4A ~ 4D에 도시된 전기 커넥터(448)는 WLP의 장점을 통합하고, 다이 들(106) 주위의 공간을 활용하여 비교적 간단한 처리 단계로 신뢰성있고 고품질의 인터커넥트를 제공한다. 예를 들면, 전체 어셈블리를 통한 드릴링 또는 에칭보다는, 개구(424)가 트렌치(410)와 구멍(420)의 교점에 형성된다. 또한, 트렌치(410)와 구멍(420)(또는 역으로)을 교차시키는 것은 이들 개별 특징물의 깊이와 애스팩트비를 감소시켜서 뒤의 처리 단계들의 복잡성을 감소시킬 수 있다. 따라서, 도시된 실시예는 단순화된 처리를 사용하여 전기 커넥터(448)의 제조성과 신뢰성을 개선시킨다.
도 5는 반도체 어셈블리를 형성하기 위한 방법 또는 처리(500)의 실시예의 플로우도이다. 이 실시예에서, 처리(500)는 복수의 제1 면 트렌치를 로우 및 칼럼으로 배열된 복수의 다이를 갖는 몰딩된 웨이퍼의 몰딩된 부분에 중간 깊이까지 형성하는 것을 포함한다(블록 505). 특정 실시예에서, 이 단계는 다이 사이의 각각의 로우 또는 칼럼에 단일 트렌치를 형성하는 것을 포함할 수 있다. 그러나, 다른 실시예에서, 이 단계는 다이 사이의 각각의 로우 또는 칼럼에 2개 이상의 평행하고 공간적으로 떨어진 트렌치를 형성하는 것을 포함할 수 있다.
프로세스는 제1 면 트렌치와 정렬된 영역에서 몰딩된 부분의 제2 면으로부터 재료를 제거하는 것을 더 포함한다(블록 510). 제2 면으로부터 재료를 제거하는 것은 몰딩된 웨이퍼의 몰딩된 부분을 통해 개구를 형성한다. 특정 실시예에서, 이 단계는 제2 면 트렌치 또는 채널을 중간 깊이로 형성하는 것을 포함할 수 있다. 제2 면 채널은 제1 면 트렌치를 일반적으로 횡단할 수 있다. 그러나, 다른 실시예에서, 이 단계는 제1 면 트렌치와 정렬된 개별 위치에서 몰드 재료에 중간 깊이로 제2 면으로부터 구멍을 형성하는 것을 포함할 수 있다. 제1 면 트렌치와 제2 면 채널(또는 제2 면 구멍)의 깊이의 조합은 몰딩된 웨이퍼의 몰드 재료의 두께보다 커서 몰드 재료를 통해 개구를 형성한다.
처리는 개구에서 몰딩된 부분의 제2 면에 복수의 전기 컨택트를 형성하는 것을 포함한다(블록 515). 특정 실시예에서, 이 단계는 제2 면으로부터 개구에 이산량의 도전 재료(예를 들면, 솔더)를 놓는 것을 포함할 수 있다. 그러나, 다른 실시예에서, 이 단계는 개구를 통해 배선 접합의 일부를 삽입하는 것과 제2 면에서 배선 접합의 일부를 변형하는 것을 포함할 수 있다. 프로세스는 제2 면 컨택트를 다이 위의 대응하는 접합-개소에 전기적으로 연결하는 것을 더 포함한다(블록 520). 특정 실시예에서, 이 단계는 배선 접합을 제2 면에서의 컨택트 및 제1 면의 대응하는 접합-개소에 부착하는 것을 포함한다. 제2 면에서 배선 접합의 변형된 부분을 포함하는 실시예에서, 이 단계는 변형된 부분으로부터 떨어진 배선 접합의 일부를 제1 면에서 대응하는 접합-개소에 부착하는 것을 포함할 수 있다. 또 다른 실시예에서, 이 단계는 제1 면에 재분배 구조를 배치하는 것을 포함할 수 있다.
도 5에 도시된 프로세스는, 어셈블리의 제1 및 제2 면 사이에 전기 접속을 생성하기 위해 개개의 비아가 형성, 도금 및 충전될 필요가 없기 때문에, 비교적 짧은 기간에 이루어질 수 있다. 오히려, 트렌치와 채널을 교차시키는 것은 몰딩된 재료를 통해서 복수의 개구를 빠르게 형성할 수 있다. 예를 들면, 제1 면 트렌치를 형성한 뒤, 단일의 제2 면 채널을 형성하는 것은 단일 경로에서 교점에 복수의 개구를 생성한다.
도 1A ~ 5를 참조하여 상기 서술된 전기 커넥터를 갖는 어셈블리 중 임의의 하나가 다수의 더 크거나 및/또는 더 복잡한 시스템 중 하나에 통합될 수 있고, 그 대표적인 예가 도 6에 개략적으로 도시된 시스템(600)이다. 시스템(600)은 프로세서(602), 메모리(604)(예를 들면, SRAM, DRAM 플래시 및/또는 다른 메모리 장치), 입출력 장치(606) 및/또는 다른 서브 시스템 또는 구성 요소(608)를 포함할 수 있다. 도 1A ~ 5를 참조하여 상기 서술된 전기 커넥터를 갖는 어셈블리가 도 6에 나타낸 구성 요소 중 임의의 것에 포함될 수 있다. 결과의 시스템(600)은 다양한 계산, 처리, 저장, 감지, 촬영 및/또는 다른 기능 중 임의의 것을 행할 수 있다. 따라서, 대표적인 시스템(600)은 제한없이 컴퓨터 및/또는 다른 데이터 프로세서, 예를 들면, 데스크탑 컴퓨터, 랩탑 컴퓨터, 인터넷 기기, 핸드-헬드 장치(예를 들면, 팜탑 컴퓨터, 착용가능 컴퓨터, 휴대폰 또는 이동폰, PDA(personal digital assistants), 음악 재생기 등), 멀티프로세서 시스템, 프로세서 기반 또는 프로그램가능한 소비자 전자기기, 네트워크 컴퓨터 및 미니컴퓨터를 포함한다. 다른 대표적인 시스템(600)은 단일 유닛에 장착되거나 또는 복수의 상호접속된 유닛을 통해(예를 들면, 통신 네트워크를 통해) 유통될 수 있다. 따라서, 시스템(600)의 구성 요소는 로컬 및/또는 원격 메모리 저장 장치, 및 다양한 컴퓨터 판독가능 매체 중 임의의 것을 포함할 수 있다.
상기로부터 특정 실시예가 도시의 목적으로 여기에 서술되어 있는 것으로 이해되지만, 본 발명을 벗어나지 않으면 다양한 변경이 행해질 수 있다. 예를 들면, 스택된 어셈블리를 형성하기 위해 상기 서술된 실시예 중 임의의 것에서 어셈블리 위에 하나 이상의 추가의 어셈블리가 스택될 수 있다. 문맥이 허락하면, 단수 또는 복수의 용어가 복수의 또는 단수의 용어를 각각 포함할 수 있다. 또한, 용어 "또는"이 리스트를 참조할 때 다른 아이템들 또는 2개 이상의 아이템을 제외하고 단일 용어만을 의미하는 것에 제한되지 않으면, 이러한 리스트에서 "또는(or)"을 사용하는 것은 (a) 리스트에서 임의의 단일 아이템, (b) 리스트에서 모든 아이템, (c) 리스트에서 아이템들의 임의의 조합을 포함하는 것으로 해석된다. 또한, 용어 "포함하는(comprising)"은 임의의 큰 수의 동일한 피쳐 또는 추가 유형의 피쳐가 제한되지 않도록 적어도 인용된 피쳐들을 포함하는 것을 의미한다.
여기에 개시된 실시예들을 벗어나지 않으면 다양한 수정들이 행해질 수 있다. 예를 들면, 특정 실시예의 문맥에 서술된 피쳐들은 다른 실시예들에서 결합되거나 삭제될 수 있다. 또한, 특정 실시예와 관련된 장점이 이들 실시예와 관련하여 서술되어 있지만, 다른 실시예가 이러한 장점을 나타낼 수도 있고, 모든 실시예가 반드시 이러한 장점을 나타낼 필요는 없고 본 발명의 범위 내에 오면 된다. 예를 들면, 변화하는 폭과 깊이를 갖는 트렌치 또는 채널이 몰드 재료에 형성될 수 있다. 따라서, 본 발명은 첨부된 청구범위에 의해서만 제한된다.

Claims (35)

  1. 반도체 장치를 제조하는 방법으로서,
    몰딩 재료에 내장된 제1 반도체 다이와 제2 반도체 다이 사이의 레인에 몰딩된 웨이퍼의 제1 면에서 상기 몰딩 재료에 적어도 하나의 트렌치를 형성하는 단계로서, 상기 제1 다이와 상기 제2 다이는 상기 제1 면에 접합-개소(bond-site)를 갖는, 단계;
    상기 제1 면의 맞은 편의 상기 몰딩된 웨이퍼의 제2 면으로부터 상기 트렌치와 중첩하는 부분의 몰딩 재료를 제거하는 단계로서, 상기 몰딩 재료를 제거하는 단계에서는 상기 몰딩된 웨이퍼를 관통해 복수의 제1 개구를 형성하는, 단계;
    상기 제1 및 제2 다이의 개별 접합-개소로부터 상기 몰딩된 웨이퍼를 관통해 대응하는 제1 개구를 통해 상기 몰딩된 웨이퍼의 제2 면까지 연장하는 전기 커넥터를 형성하는 단계;및
    상기 제1 및 제2 다이를 싱귤레이트(singulate)하는 단계를 포함하는, 반도체 장치 제조 방법.
  2. 청구항 1에 있어서,
    상기 트렌치는 제1 트렌치이고, 상기 방법은, 상기 레인에서 상기 몰딩된 웨이퍼의 상기 제1 면에 제2 트렌치를 형성하는 단계를 더 포함하고, 상기 제2 트렌치는 상기 제1 트렌치와 공간적으로 떨어져 있고, 상기 제1 트렌치에 평행하고,
    상기 제2 면으로부터 몰딩 재료를 제거하는 단계는, 상기 제1 및 제2 트렌치를 가로지르는 방향으로 상기 몰딩된 웨이퍼의 제2 면에 채널을 형성하는 단계를 포함하고, 상기 채널을 형성하는 단계에서는, 상기 채널과 상기 제1 트렌치 사이의 교점에서 상기 몰딩된 웨이퍼를 관통하는 제1 개구와, 상기 채널과 상기 제2 트렌치 사이의 교점에서 상기 몰딩된 웨이퍼를 관통하는 복수의 제2 개구를 형성하는, 반도체 장치 제조 방법.
  3. 청구항 2에 있어서,
    상기 제1 트렌치, 상기 제2 트렌치 및 상기 채널 각각은 상기 몰딩된 웨이퍼에서 상기 몰딩된 웨이퍼의 두께미만의 깊이를 갖는, 반도체 장치 제조 방법.
  4. 청구항 2에 있어서, 상기 전기 커넥터를 형성하는 단계는,
    상기 제1 다이의 대응하는 접합-개소를 상기 제1 개구를 관통해 제1 배선 접합으로 상기 제2 면에 결합시키는 단계 및 상기 제2 다이의 대응하는 접합-개소를 상기 제2 개구를 관통해 제2 배선 접합으로 상기 제2 면에 결합시키는 단계를 포함하는, 반도체 장치 제조 방법.
  5. 청구항 4에 있어서,
    상기 몰딩된 웨이퍼의 상기 제1 면에서, 또한 상기 제1 및 제2 다이와 상기 제1 및 제2 배선 접합의 적어도 일부 위에 유전체 재료를 배치하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  6. 청구항 4에 있어서,
    상기 제1 개구가 측벽부를 포함하고, 상기 제2 개구가 측벽부를 포함하고,
    상기 다이를 싱귤레이트하는 단계는, 상기 제1 및 제2 트렌치 사이에서 상기 몰딩된 웨이퍼를 관통해 절단하는 단계와, 상기 싱귤레이트된 제1 및 제2 다이 각각의 주변에서 상기 제1 및 제2 배선 접합이 노출되도록 상기 제1 개구의 측벽부와 상기 제2 개구의 측벽부를 적어도 부분적으로 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  7. 청구항 2에 있어서,
    상기 제1 개구와 상기 제2 개구를 전도성 재료로 적어도 부분적으로 채우는 단계를 더 포함하고,
    상기 제1 및 제2 다이의 접합-개소를 상기 몰딩된 웨이퍼의 상기 제2 면에 전기 접속하는 단계는,
    대응하는 제1 개구에서 전도성 재료에 제1 배선 접합의 제1 부분을 내장시키고, 상기 제1 다이의 대응하는 접합-개소에 상기 제1 개구를 관통해 상기 제1 부분의 맞은 편의 상기 제1 배선 접합의 제2 부분을 접속시키는 단계; 및
    대응하는 제2 개구에서 전도성 재료에 제2 배선 접합의 제1 부분을 내장시키고, 상기 제2 다이의 대응하는 접합-개소에 상기 제2 개구를 관통해서 상기 제1 부분의 맞은 편의 제2 배선 접합의 제2 부분을 접속시키는 단계를 포함하는, 반도체 장치 제조 방법.
  8. 청구항 7에 있어서,
    상기 전도성 재료에 제1 배선 접합의 제1 부분을 내장시키는 단계는, 상기 제1 배선 접합의 제1 부분으로 전도성 재료를 뚫는 단계를 포함하는, 반도체 장치 제조 방법.
  9. 청구항 7에 있어서,
    상기 전도성 재료에 제1 배선 접합의 제1 부분을 내장시키는 단계는, 배선 접합 툴로 상기 전도성 재료를 뚫는 단계 및 상기 제1 부분을 상기 전도성 재료에 주입하는 단계를 포함하는, 반도체 장치 제조 방법.
  10. 청구항 7에 있어서,
    상기 제1 개구와 상기 제2 개구를 적어도 부분적으로 채우는 단계는 상기 제1 개구 및 상기 제2 개구 각각에 이산량(discrete amount)의 전도성 재료를 배치하는 단계를 포함하는, 반도체 장치 제조 방법.
  11. 청구항 7에 있어서,
    상기 제1 및 제2 개구에서 상기 전도성 재료는 상기 제2 면과 실질적으로 동일한 면에 있는, 반도체 장치 제조 방법.
  12. 청구항 2에 있어서, 상기 전기 커넥터를 형성하는 단계는,
    상기 제1 배선 접합의 제1 부분이 상기 몰딩된 웨이퍼를 관통해 상기 제2 면으로부터 돌출하도록 상기 제1 개구 중 하나에 제1 배선 접합을 삽입하는 단계;
    상기 제1 배선 접합의 제1 부분을 변형시키는 단계로서, 상기 변형된 제1 부분은 상기 배선 접합이 상기 제1 개구를 관통해서 들어가는(retract) 것을 적어도 부분적으로 방지하는 단계; 및
    상기 제1 부분의 맞은 편의 상기 제1 배선 접합의 제2 부분을 상기 제1 다이의 대응하는 접합-개소에 접속하는 단계를 포함하는, 반도체 장치 제조 방법.
  13. 청구항 12에 있어서,
    상기 제1 배선 접합의 제1 부분을 변형시키는 단계는 일렉트로닉 플레임 오프(electronic flame off)로 제1 부분에서 볼형 부재를 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  14. 청구항 13에 있어서,
    상기 볼형 부재는 상기 몰딩된 웨이퍼의 제2 면에서 돌출하는, 반도체 장치 제조 방법.
  15. 청구항 12에 있어서,
    상기 제1 배선 접합의 제1 부분을 변형시키는 단계는 상기 제1 부분을 영구적으로 편향시키는 단계를 포함하는, 반도체 장치 제조 방법.
  16. 청구항 1에 있어서,
    상기 제2 면에서 재료를 제거하는 단계는, 상기 트렌치와 정렬된 개별 위치에서 상기 몰딩된 웨이퍼의 이산 부분을 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  17. 청구항 16에 있어서,
    상기 몰딩된 웨이퍼의 이산 부분을 제거하는 단계는 레이저로 상기 몰딩된 웨이퍼를 관통해 드릴링하는 단계를 포함하는, 반도체 장치 제조 방법.
  18. 청구항 16에 있어서, 상기 전기 커넥터를 형성하는 단계는,
    상기 몰딩된 웨이퍼의 제2 면에 근접한 상기 제1 개구에 전도성 재료를 배치하는 단계; 및
    상기 제1 다이의 접합-개소와 상기 대응하는 제1 개구 사이에 재분배 구조를 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  19. 청구항 18에 있어서,
    상기 재분배 구조는 상기 제1 개구를 적어도 부분적으로 채우는, 반도체 장치 제조 방법.
  20. 청구항 18에 있어서,
    상기 제1 개구가 형성된 후 및 상기 제1 개구에 전도성 재료를 배치한 후, 상기 트렌치가 형성되는, 반도체 장치 제조 방법.
  21. 청구항 18에 있어서,
    상기 트렌치는 상기 제1 개구에 배치된 상기 전도성 재료를 교차하는, 반도체 장치 제조 방법.
  22. 로우 및 칼럼으로 배열된 복수의 다이를 갖는 몰딩된 웨이퍼의 몰딩된 부분에 중간 깊이까지 복수의 제1 면 트렌치를 형성하는 단계로서, 개별 다이는 복수의 접합-개소를 포함하고, 상기 제1 면 트렌치는 다이 사이의 로우 또는 칼럼 중 하나를 따라 서로 평행한, 단계;
    상기 제1 면 트렌치와 정렬된 영역에서 몰딩된 부분의 후면에서 재료를 제거하는 단계로서, 상기 재료를 제거하는 단계에서는 상기 몰딩된 부분을 관통해 개구를 형성하는, 단계;
    상기 개구에서 상기 몰딩된 부분의 후면에 복수의 전기 컨택트를 형성하는 단계; 및
    상기 다이의 대응하는 접합-개소에 후면 컨택트를 전기 접속하는 단계를 포함하는, 반도체 장치 제조 방법.
  23. 몰딩된 웨이퍼에 내장된 2개 이상의 반도체 다이 사이에 몰딩된 웨이퍼의 두께를 완전히 관통해 연장하는 하나 이상의 구멍을 형성하는 방법으로서,
    상기 2개 이상의 다이 사이에서 제1 방향으로 상기 몰딩된 웨이퍼의 제1 면을 부분적으로 다이싱하는 단계로서, 상기 제1 면을 부분적으로 다이싱하는 단계에서는 상기 몰딩된 웨이퍼의 두께 미만의 깊이를 갖는 트렌치를 형성하는, 단계; 및
    상기 제1 면의 맞은 편의 상기 몰딩된 웨이퍼의 제2 면으로부터 상기 몰딩된 웨이퍼의 일부를 제거하고, 상기 제2 면으로부터 트렌치를 교차시키는 단계를 포함하는, 하나 이상의 구멍 형성 방법.
  24. 청구항 23에 있어서,
    상기 트렌치는 제1 트렌치이고, 상기 방법은,
    상기 제1 트렌치에 평행하고 상기 제1 트렌치로부터 공간적으로 떨어져 있는 2개 이상의 다이 사이에서 상기 몰딩된 웨이퍼의 제1 면을 부분적으로 다이싱하여 제2 트렌치를 형성하는 단계를 더 포함하고,
    상기 몰딩된 웨이퍼의 일부를 제거하는 단계는 상기 제1 방향을 가로지르는 제2 방향으로 상기 제2 면을 부분적으로 다이싱하는 단계와, 상기 제1 및 제2 트렌치를 교차하는 채널을 형성하는 단계를 포함하는, 하나 이상의 구멍 형성 방법.
  25. 청구항 24에 있어서,
    상기 제1 트렌치는 제1 깊이를 갖고,
    상기 제2 트렌치는 상기 제1 깊이를 갖고,
    상기 채널은 제2 깊이를 갖고, 상기 제1 깊이와 상기 제2 깊이의 조합은 상기 몰딩된 웨이퍼의 두께와 적어도 동등한, 하나 이상의 구멍 형성 방법.
  26. 청구항 23에 있어서,
    상기 제2 면으로부터 상기 몰딩된 웨이퍼의 일부를 제거하는 단계는 레이저를 사용하는 단계, 플루이드 제트를 사용하는 단계, 및 상기 제2 면의 일부에 에천트를 배치하는 단계 중 적어도 하나를 포함하는, 하나 이상의 구멍 형성 방법.
  27. 제1 면과 제2 면을 갖는 웨이퍼로 성형된 몰딩 재료, 상기 몰딩 재료에 있는 제1 반도체 다이, 상기 제1 다이와 공간적으로 떨어진 몰딩 재료에 있는 제2 반도체 다이를 갖는 몰딩된 웨이퍼;
    상기 제1 및 제2 다이 사이에서 몰딩된 웨이퍼의 제1 면에 있고, 상기 몰딩된 웨이퍼의 두께 미만의 깊이를 갖는 제1 트렌치;
    상기 제1 트렌치와 정렬된 상기 몰딩된 웨이퍼의 제2 면에 있고, 상기 몰딩된 웨이퍼의 두께 미만의 깊이를 갖고, 상기 제1 및 제2 다이 사이에서 상기 제1 트렌치와의 교점에서 상기 몰딩된 웨이퍼를 관통하여 제1 개구를 형성하는 오목부를 포함하는, 제품.
  28. 청구항 27에 있어서,
    상기 제1 및 제2 다이 사이의 몰딩된 웨이퍼의 제1 면에 있고, 상기 제1 트렌치와 평행하며, 상기 제1 트렌치와 공간적으로 떨어져 있고, 상기 제1 트렌치의 깊이와 동등한 깊이를 갖는 제2 트렌치를 더 포함하고,
    상기 오목부는 상기 제1 및 제2 트렌치를 가로지르는 상기 몰딩된 웨이퍼의 제2 면에 채널을 포함하고, 상기 채널은 상기 제1 트렌치와의 교점에 제1 개구를 형성하고, 상기 제2 트렌치와의 교점에 제2 개구를 형성하는, 제품.
  29. 청구항 28에 있어서,
    상기 제1 개구에 위치하는 상기 몰딩된 웨이퍼의 제2 면에 있는 제1 컨택트;
    상기 제2 개구에 위치하는 상기 몰딩된 웨이퍼의 제2 면에 있는 제2 컨택트;
    상기 제1 개구를 관통해 연장되고, 상기 제1 다이와 상기 제1 컨택트에 접속된 제1 배선 접합; 및
    상기 제2 개구를 관통해 연장되고, 상기 제2 다이와 상기 제2 컨택트에 접속된 제2 배선 접합을 더 포함하는, 제품.
  30. 청구항 29에 있어서,
    상기 제1 컨택트는 상기 제2 면에 근접한 상기 제1 개구에 배치된 전도성 재료를 포함하고, 상기 제1 배선 접합은 제1 전도성 재료에 내장되고,
    상기 제2 컨택트는 상기 제2 면에 근접한 상기 제2 개구에 배치된 전도성 재료를 포함하고, 상기 제2 배선 접합은 제2 전도성 재료에 내장되는, 제품.
  31. 청구항 28에 있어서,
    상기 제1 다이에 접속되고, 상기 제1 개구를 관통해 연장되고, 상기 몰딩된 웨이퍼의 제2 면에 근접한 제1 배선 접합의 말단부에서 변형되는 제1 배선 접합; 및
    상기 제2 다이에 접속되고, 상기 제2 개구를 관통해 연장되고, 상기 몰딩된 웨이퍼의 제2 면에 근접한 제2 배선 접합의 말단부에서 변형되는 제2 배선 접합을 더 포함하는, 제품.
  32. 청구항 31에 있어서,
    상기 제1 배선 접합의 변형된 말단부는 상기 제1 개구의 단면 치수보다 큰 단면 치수를 갖는 볼형 부재를 포함하고, 상기 제2 배선 접합의 변형된 말단부는 상기 제2 개구의 단면 치수보다 큰 단면 치수를 갖는 볼형 부재를 포함하는, 제품.
  33. 청구항 31에 있어서,
    상기 제1 배선 접합의 변형된 말단부는 상기 몰딩된 웨이퍼의 제2 면에 근접한 제1 배선 접합의 말단부를 적어도 부분적으로 보유하는 후크형 부재를 포함하고,
    상기 제2 배선 접합의 변형된 말단부는 상기 몰딩된 웨이퍼의 제2 면에 근접한 제2 배선 접합의 말단부를 적어도 부분적으로 보유하는 후크형 부재를 포함하는, 제품.
  34. 청구항 27에 있어서,
    상기 제1 반도체, 상기 제1 트렌치 및 상기 제1 개구는, 프로세서, 메모리 장치 및 입출력 장치 중 적어도 하나를 포함하는 반도체 시스템에 통합되는 반도체 어셈블리의 부분을 형성하는, 제품.
  35. 제1 면, 제2 면 및 두께를 갖는 몰드 재료;
    상기 몰드 재료에 내장되고, 상기 몰드 재료의 제1 면에 접합-개소를 갖는 다이;
    상기 다이로부터 공간적으로 떨어진 몰드 재료에 있고, 상기 몰드 재료의 제1 면으로부터 제1 깊이를 갖는 트렌치;
    상기 몰드 재료의 제2 면으로부터 제2 깊이를 갖는 몰드 재료에 있고, 상기 제1 및 제2 깊이의 조합은 상기 몰드 재료의 두께와 적어도 동등하고, 상기 트렌치를 가로지르고, 상기 트렌치와 교차하여 상기 몰드 재료를 관통하여 개구를 형성하는, 채널;
    상기 몰드 재료의 제2 면에 있고, 상기 채널에 위치하며 상기 개구와 정렬되는 컨택트; 및
    상기 개구를 관통해 연장되며, 상기 다이의 접합-개소에 접속된 제1 말단부와 상기 컨택트에 접속된 제2 말단부를 갖는 전기 커넥터를 포함하는, 반도체 어셈블리.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG150404A1 (en) * 2007-08-28 2009-03-30 Micron Technology Inc Semiconductor assemblies and methods of manufacturing such assemblies
US7863722B2 (en) * 2008-10-20 2011-01-04 Micron Technology, Inc. Stackable semiconductor assemblies and methods of manufacturing such assemblies
US11830845B2 (en) * 2011-05-03 2023-11-28 Tessera Llc Package-on-package assembly with wire bonds to encapsulation surface
KR20120126364A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 칩 모듈 및 이를 갖는 플래나 스택 패키지
DE102011114635A1 (de) * 2011-10-04 2013-04-04 Smartrac Ip B.V. Chipkarte und Verfahren zur Herstellung einer Chipkarte
US9305854B2 (en) * 2012-08-21 2016-04-05 Stats Chippac, Ltd. Semiconductor device and method of forming RDL using UV-cured conductive ink over wafer level package
EP2921833B1 (de) * 2014-03-18 2016-12-28 Mettler-Toledo GmbH Thermoanalytischer Sensor und Verfahren zu dessen Herstellung
US10566301B2 (en) 2017-11-17 2020-02-18 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10396053B2 (en) 2017-11-17 2019-08-27 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10211141B1 (en) 2017-11-17 2019-02-19 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10276523B1 (en) 2017-11-17 2019-04-30 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US11972980B2 (en) * 2020-11-25 2024-04-30 Semiconductor Components Industries, Llc Singulation systems and related methods

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274354A (ja) 1998-03-25 1999-10-08 Seiko Epson Corp 基板、基板の製造方法及び突起製造装置
US20040183185A1 (en) 1998-02-06 2004-09-23 Avner Badihi Packaged integrated circuits and methods of producing thereof
JP2005175019A (ja) 2003-12-08 2005-06-30 Sharp Corp 半導体装置及び積層型半導体装置

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4567812A (en) 1980-12-31 1986-02-04 Itt Industries, Inc. Brake boosters for automotive vehicles
US4930216A (en) 1989-03-10 1990-06-05 Microelectronics And Computer Technology Corporation Process for preparing integrated circuit dies for mounting
JPH0513666A (ja) 1991-06-29 1993-01-22 Sony Corp 複合半導体装置
US5266833A (en) 1992-03-30 1993-11-30 Capps David F Integrated circuit bus structure
US5834162A (en) 1996-10-28 1998-11-10 Regents Of The University Of California Process for 3D chip stacking
US6372623B1 (en) 1997-08-18 2002-04-16 Texas Instruments Incorporated Semiconductor device and method of fabrication
US5888884A (en) 1998-01-02 1999-03-30 General Electric Company Electronic device pad relocation, precision placement, and packaging in arrays
US6412971B1 (en) * 1998-01-02 2002-07-02 General Electric Company Light source including an array of light emitting semiconductor devices and control method
JP3447602B2 (ja) 1999-02-05 2003-09-16 シャープ株式会社 半導体装置の製造方法
US6351028B1 (en) 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
JP2000243900A (ja) 1999-02-23 2000-09-08 Rohm Co Ltd 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法
US6228687B1 (en) 1999-06-28 2001-05-08 Micron Technology, Inc. Wafer-level package and methods of fabricating
JP2001223323A (ja) * 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
US6528393B2 (en) 2000-06-13 2003-03-04 Advanced Semiconductor Engineering, Inc. Method of making a semiconductor package by dicing a wafer from the backside surface thereof
KR100369907B1 (ko) 2001-02-12 2003-01-30 삼성전자 주식회사 반도체 패키지와 그 반도체 패키지의 기판 실장 구조 및적층 구조
US6910268B2 (en) 2001-03-27 2005-06-28 Formfactor, Inc. Method for fabricating an IC interconnect system including an in-street integrated circuit wafer via
KR100407472B1 (ko) 2001-06-29 2003-11-28 삼성전자주식회사 트렌치가 형성된 상부 칩을 구비하는 칩 적층형 패키지소자 및 그 제조 방법
US6759745B2 (en) 2001-09-13 2004-07-06 Texas Instruments Incorporated Semiconductor device and manufacturing method thereof
KR100455693B1 (ko) 2001-10-17 2004-11-15 주식회사 케이이씨 칩싸이즈패키지 및 그 제조 방법
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
SG142115A1 (en) 2002-06-14 2008-05-28 Micron Technology Inc Wafer level packaging
SG107595A1 (en) 2002-06-18 2004-12-29 Micron Technology Inc Semiconductor devices and semiconductor device components with peripherally located, castellated contacts, assembles and packages including such semiconductor devices or packages and associated methods
SG111069A1 (en) 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
US6855572B2 (en) 2002-08-28 2005-02-15 Micron Technology, Inc. Castellation wafer level packaging of integrated circuit chips
TWI282158B (en) * 2002-10-11 2007-06-01 Siliconware Precision Industries Co Ltd Semiconductor package with ground-enhancing chip and fabrication method thereof
SG119185A1 (en) * 2003-05-06 2006-02-28 Micron Technology Inc Method for packaging circuits and packaged circuits
US7141874B2 (en) * 2003-05-14 2006-11-28 Matsushita Electric Industrial Co., Ltd. Electronic component packaging structure and method for producing the same
JP3574450B1 (ja) 2003-05-16 2004-10-06 沖電気工業株式会社 半導体装置、及び半導体装置の製造方法
JP2004342861A (ja) * 2003-05-16 2004-12-02 Sony Corp チップ状電子部品及び擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造
SG120123A1 (en) * 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
EP1704592A1 (en) * 2004-01-13 2006-09-27 Infineon Technologies AG Chip-sized filp-chip semiconductor package and method for making the same
JP4566568B2 (ja) * 2004-01-23 2010-10-20 日東電工株式会社 半導体装置の製造方法及びこれに用いる耐熱性粘着テープ
JP2005310954A (ja) * 2004-04-20 2005-11-04 Nec Corp 半導体パッケージとその製造方法
US20050269692A1 (en) 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US7199449B2 (en) 2004-08-24 2007-04-03 Micron Technology, Inc. Wafer backside removal to complete through-holes and provide wafer singulation during the formation of a semiconductor device
DE102004041889B4 (de) 2004-08-30 2006-06-29 Infineon Technologies Ag Halbleitervorrichtung mit gestapelten Halbleiterbauelementen und Verfahren zu deren Herstellung
DE102005003125A1 (de) 2005-01-21 2006-07-27 Robert Bosch Gmbh Elektrische Schaltung und Verfahren zur Herstellung einer elektrischen Schaltung
US7205656B2 (en) * 2005-02-22 2007-04-17 Micron Technology, Inc. Stacked device package for peripheral and center device pad layout device
US7781299B2 (en) * 2005-03-31 2010-08-24 Kingston Technology Corporation Leadframe semiconductor package stand and method for making the same
US7371676B2 (en) * 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
KR100716826B1 (ko) * 2005-05-10 2007-05-09 삼성전기주식회사 전자부품이 내장된 기판의 제조방법
KR101107474B1 (ko) 2005-06-07 2012-01-19 엘지디스플레이 주식회사 소프트몰드와 이를 이용한 패턴방법
US7307348B2 (en) * 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
US7667333B2 (en) * 2006-01-27 2010-02-23 Infineon Technologies Ag Stack of semiconductor chips
US7298037B2 (en) 2006-02-17 2007-11-20 Stats Chippac Ltd. Stacked integrated circuit package-in-package system with recessed spacer
US7511379B1 (en) 2006-03-23 2009-03-31 National Semiconductor Corporation Surface mountable direct chip attach device and method including integral integrated circuit
US7701045B2 (en) * 2006-04-11 2010-04-20 Rambus Inc. Point-to-point connection topology for stacked devices
DE102006037538B4 (de) * 2006-08-10 2016-03-10 Infineon Technologies Ag Elektronisches Bauteil, elektronischer Bauteilstapel und Verfahren zu deren Herstellung sowie Verwendung einer Kügelchenplatziermaschine zur Durchführung eines Verfahrens zum Herstellen eines elektronischen Bauteils bzw. Bauteilstapels
US7592691B2 (en) * 2006-09-01 2009-09-22 Micron Technology, Inc. High density stacked die assemblies, structures incorporated therein and methods of fabricating the assemblies
KR100809718B1 (ko) * 2007-01-15 2008-03-06 삼성전자주식회사 이종 칩들을 갖는 적층형 반도체 칩 패키지 및 그 제조방법
US7585750B2 (en) 2007-05-04 2009-09-08 Stats Chippac, Ltd. Semiconductor package having through-hole via on saw streets formed with partial saw
SG150404A1 (en) 2007-08-28 2009-03-30 Micron Technology Inc Semiconductor assemblies and methods of manufacturing such assemblies
JP5098085B2 (ja) 2007-12-18 2012-12-12 スパンション エルエルシー 半導体装置及びその製造方法
DE102008014653A1 (de) 2008-03-17 2009-09-24 Robert Bosch Gmbh Vorrichtung mit Halbleiterbauelement sowie Herstellungsverfahren
US7659145B2 (en) 2008-07-14 2010-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming stepped-down RDL and recessed THV in peripheral region of the device
US7863722B2 (en) 2008-10-20 2011-01-04 Micron Technology, Inc. Stackable semiconductor assemblies and methods of manufacturing such assemblies

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040183185A1 (en) 1998-02-06 2004-09-23 Avner Badihi Packaged integrated circuits and methods of producing thereof
JPH11274354A (ja) 1998-03-25 1999-10-08 Seiko Epson Corp 基板、基板の製造方法及び突起製造装置
JP2005175019A (ja) 2003-12-08 2005-06-30 Sharp Corp 半導体装置及び積層型半導体装置

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