KR101178819B1 - 클래스-ｄ 증폭기 및 그 방법 - Google Patents

Abstract

일실시예에서, 클래스-D 증폭기는 수신된 아날로그 입력 신호에 비례하는 듀티 사이클을 갖는 제1 및 제2 PWM 신호를 형성하고, 스위치가 제1 및 제2 PWM 신호의 몇몇 상태에 응답하여 함께 클래스-D 증폭기의 출력을 단락시킬 수 있도록 구성된다.

Description

클래스-Ｄ 증폭기 및 그 방법{CLASS-D AMPLIFIER AND METHOD THEREFOR}

본 발명은 일반적으로 전자 공학에 관한 것으로서, 특히, 반도체 소자 및 구조물을 형성하는 방법에 관한 것이다.

과거에, 반도체 산업은 클래스-D 증폭기들을 제조하기 위하여 다양한 방법들 및 구조들을 이용하였다. 종래의 클래스-D 증폭기들은 휴대 전화를 위한 오디오 전력 증폭기와 같은 다양한 애플리케이션들을 가졌다. 그러한 애플리케이션들에서, 클래스-D 증폭기는 아날로그 신호를 디지털 신호로 변환하였고, 디지털 스위치들로 부하를 스위칭하기 위하여 디지털 신호를 사용하였다. 그러한 클래스-D 증폭기의 일실시예가 2001년 4월 3일자로 Chen 등에게 발행된 미국 특허 번호 6,211,728호에 개시되었다. 이러한 종래 클래스-D 증폭기들의 하나의 단점은 증폭기의 스위칭에 의하여 야기된 전자 방해(EMI: electromagnetic interference)였다. 전자 방해는 종종 다른 전자 엘리먼트들의 작동을 방해하였다.

따라서, 전자 방해가 감소된 클래스-D 증폭기가 요구된다.

설명의 간소화 및 명료화를 위하여, 도면들의 엘리먼트들은 크기 조정될 필요가 없으며, 상이한 도면들의 동일한 참조 번호들은 동일한 엘리먼트를 나타낸다. 부가적으로, 공지된 단계들 및 엘리먼트들에 대한 설명 및 세부 사항들은 설명의 명료성을 위하여 생략된다. 본 명세서에서 사용되는 전류 운반 전극은 MOS 트랜지스터의 드레인 또는 소스, 바이폴라 트랜지스터의 콜렉터 또는 이미터, 또는 다이오드의 캐소드 또는 애노드와 같은 소자를 통해 전류를 운반하는 소자의 엘리먼트를 의미하며, 제어 전극은 MOS 트랜지스터의 게이트 또는 바이폴라 트랜지스터의 베이스와 같은 소자를 통한 전류를 제어하는 소자의 엘리먼트를 의미한다. 소자들은 본 명세서에서 특정 N-채널 또는 P-채널 소자들로서 설명되지만, 본 기술 분야의 당업자들은 본 발명에 따른 보완적인 소자들이 또한 가능하다는 것을 알 수 있을 것이다. 본 기술 분야의 당업자들은 본 명세서에서 ~ 동안, ~ 중에, ~ 할 때와 같은 단어들, 동작이 개시하면 즉시 동작이 일어나지만, 개시 동작에 의해 개시되는 반응 사이에 전파 지연과 같은 다소 작으나 적당한 지연이 존재할 수 있음을 의미하는 정확한 용어가 아니라는 것을 알 수 있을 것이다.

도 1은 본 발명에 따른 클래스-D 증폭기의 예시적인 실시예를 포함하는 오디오 시스템의 일부분의 일실시예를 개략적으로 도시한다.

도 2는 본 발명에 따른 도 1의 증폭기의 일부 신호들의 플롯(plot)들을 갖는 그래프이다.

도 3은 본 발명에 따른 도 1의 증폭기의 적어도 일부분을 포함하는 반도체 소자의 확대된 평면도를 개략적으로 도시한다.

도 1은 클래스-D 증폭기(11)의 예시적인 일실시예를 포함하는 오디오 시스템(10)의 일부분의 일실시예를 개략적으로 도시한다. 증폭기(11)는 신호 입력부(12) 상에서 아날로그 입력 신호를 수신하고, 차동적으로 부하(15)를 구동시키기 위하여 출력 신호를 반응적으로 형성한다. 도 1에 개시된 시스템(10)의 예시적인 실시예에 대하여, 부하(15)는 오디오 스피커의 인덕터로서 개시되며, 이하에도 마찬가지로 설명될 것이다. 그러나, 본 기술 분야의 당업자는 증폭기(11)가 다른 애플리케이션들에 대하여 사용될 수 있으며, 부하(15)가 오디오 스피커 대신에 휴대 전화에서 사용되는 모터 또는 오디오 디스플레이와 같은 다른 타입의 부하일 수 있다는 것을 알 수 있을 것이다. 본 기술 분야의 당업자들은 또한 부하(15)가 인덕터 외에도 다른 임피던스 컴포넌트들(미도시)을 가질 수 있다는 것을 알 수 있을 것이다. 증폭기(11)는 증폭기(11)를 작동시키기 위한 입력 전압을 수신하기 위하여 전압 입력(16)과 전압 리턴(17) 사이에 접속된다. 입력(16)은 일반적으로 배터리와 같은 전압 공급부에 접속되며, 리턴(17)은 공통 접지와 같은 공통 리턴에 접속된다. 증폭기(11)는 제1 출력부(13) 상에 제1 입력 신호 또는 포지티브 출력 신호(OP)를 형성하고, 제2 출력부(14) 상에 제2 출력 신호 또는 네거티브 출력 신호(ON)를 형성한다. 신호들(OP 및 ON)은 부하(15)를 구동시키도록 구성된다. 증폭기(11)는 일반적으로 아날로그 증폭기(20) 및 드라이버 회로(23)를 포함한다. 아날로그 증폭기(20)는 일반적으로 증폭기(11) 외부의 소스로부터 아날로그 입력 신호를 수신한다. 예를 들어, 아날로그 입력 신호는 휴대 전화 또는 랩탑 컴퓨터로부터의 오디오 신호일 수 있다. 증폭기(20)는 아날로그 입력 신호를 증폭시키고, 로우 패스 필터(미도시)와 같은 필터로 아날로그 입력 신호를 필터링하며, 증폭기(20)의 출력부 상에 아날로그 신호를 생성한다. 드라이버 회로(23)는 일반적으로 제어 회로(27), H-브릿지 드라이버 또는 H-브릿지, 및 증폭기(20)로부터의 아날로그 신호를 제1 펄스 폭 변조(PWM) 신호 또는 포지티브 PWM 신호(DP) 및 제2 PWM 신호 또는 네거티브 PWM 신호(DN)로 변환하는 펄스 폭 변조(PWM) 회로를 포함한다. PWM 회로는 통상적으로 톱니 신호 발생기 또는 소우(saw)(21), 증폭기(20)로부터 아날로그 신호를 수신하도록 구성되고 개별적으로 DP 및 DN 신호를 형성하는 제1 비교기(24) 및 제2 비교기(25)를 포함한다. 회로(23)는 H-브릿지를 제어하기 위하여 두 개의 PWM 신호들(DP 및 DN)을 이용한다. H-브릿지는 일련의 접속된 스위치들의 두 개의 쌍을 포함한다. 제1 쌍의 일련의 접속된 스위치들은 제1 트랜지스터(35) 및 제2 트랜지스터(36)로 개시되는 것과 같은 계층 극성(totem pole) 구성으로 구성된다. 두 개 스위치들 사이의 공통 접속은 OP 신호를 형성하며, 출력부(13)에 접속된다. 일련의 접속된 스위치들의 제2 쌍은 또한 제3 트랜지스터(38) 및 제4 트랜지스터(39)로 개시되는 것과 같은 계층 극성 구성으로 구성된다. 일련의 저속된 스위치들의 제2 쌍은 또한 ON 신호를 형성하는 두 개 스위치들 사이의 공통 접속을 가지며, 출력부(14)에 접속된다. H-브릿지는 입력 전압으로부터 전류를 수신하고 리턴(17)으로 전류를 전도시키도록 부하(15)를 접속시키기 위하여 입력(16)과 리턴(17) 사이에 접속된다. 제어 회로(27)는 익스클루시브 OR(XOR: exclusive OR) 게이트(28), 인버터(29), OR 게이트들(42 및 43), AND 게이트들(44 및 45) 및 H-브릿지의 두 개의 공통 접속부들 사이에 접속되는 단락 스위치를 포함한다. 도 1에 도시된 예시적인 실시예에 대하여, 단락 스위치는 두 개의 병렬 트랜지스터들(31 및 32)로서 실행된다. 두 개의 트랜지스터들은 스위치가 H-브릿지의 두 개의 공통 포인트들 사이의 양방향 전류 흐름을 확보하는데 사용된다. 제어 회로(27)는 개별적인 트랜지스터들(32 및 31)의 스위치를 제어하는데 사용되는 네거티브 스위치 신호(SN) 및 포지티브 스위치 신호(SP)를 형성한다. 이하에서 추가로 보여지는 바와 같이, 제어 회로(27)는 출력부들(13 및 14)에 전류를 공급하거나 출력부들(13 및 14)로부터 전류를 침주시키는 것을 방지하도록 작동 가능하게 결합되며, 또한 리턴(17)상의 전압보다 크고 전압 입력(16)보다 낮은 전압 값으로 출력부들(13 및 14)을 고정시킨다. 바람직한 실시예에서, 출력부들(13 및 14)상의 전압은 입력부들(16 및 17)의 평균 전압으로 고정된다.

도 2는 회로(23)의 신호들 중 일부의 플롯들을 갖는 그래프이다. 세로 좌표는 도시된 신호의 증가 값을 나타내며, 신호들(DP 및 DN)의 4개의 상이한 상태들을 도시한다. H-브릿지를 제어하는데 사용되는 두 개의 PWM 신호들이 존재하기 때문에, 트랜지스터들(31, 32, 35, 36, 38 및 39)의 4개의 가능한 상태들만이 존재한다(H-브릿지에 대해 사용되는 토템 극성 구성으로 교차 전도(cross conduction)를 방지하는데 사용될 수 있는 일부 부동 시간(dead time)에 대하여 제외). 도 2는 DP 및 DN의 이러한 4개의 가능한 상태들 및 회로(23)의 몇몇 다른 신호들에 대한 대응 상태들을 도시한다. 플롯(46)은 비교기(24)로부터의 포지티브 PWM 신호(DP)를 그래픽적으로 도시하며, 플롯(47)은 비교기(25)로부터의 네거티브 PWM 신호(DN)를 그래픽적으로 도시한다. 플롯(48)은 회로(27)로부터의 포지티브 스위치 신 호(SP)를 도시하며, 플롯(49)은 회로(27)로부터의 네거티브 스위치 신호(SN)를 도시한다. 플롯(52)은 출력부(13) 상의 출력 신호(OP)를 도시하며, 플롯(53)은 출력부(14) 상의 출력 신호(ON)를 도시한다. 이러한 설명은 도 1 및 도 2를 참조로 한다.

바람직한 실시예에서, 소우(21)는 고정 주파수를 갖는 톱니 파형을 형성하도록 구성된다. 비교기들(24 및 25)은 증폭기(20)로부터의 아날로그 신호를 톱니 파형과 비교하고, 개별적인 포지티브(DP) 및 네거티브(DN) PWM 신호들을 발생시킨다. 그 결과, 비교기(24)는 DP를 형성하고, 비교기(25)는 DN을 형성하며, 두 개 신호들은 고정 주파수를 갖는다. DP 및 DN 신호들의 주기는 소우(21)으로부터의 톱니 파형 신호의 주기이다. 따라서, 각각의 신호(DP 및 DN)는 아날로그 신호와 톱니 파형 사이의 비교에 의하여 입력부(12) 상의 아날로그 입력 신호의 진폭으로부터 유도되는 듀티 사이클을 갖는다. 신호들(DP 및 DN)의 듀티 사이클 간의 차는 증폭기(20)로부터의 아날로그 신호의 진폭에 비례하며, 따라서, 입력부(12) 상에 수신된 아날로그 입력 신호의 진폭에 비례한다. 신호들(DP 및 DN)의 듀티 사이클 간의 차는 DP 또는 EN 중 하나가 삽입되고 다른 신호가 무효가 되는 신호들의 주기의 양이다. 예를 들어, 증폭기(20)의 출력부가 (0의 값을 갖는 입력부(12) 상의 아날로그 입력 신호와 등가인) 증폭기(20)의 공통 모드 전압의 값과 같은, 출력부 범위의 대략 중간 지점에 있다면, DP 및 DN의 듀티 사이클은 일반적으로 대략 동일하고, 따라서, 듀티 사이클들의 차는 대략 0이다. 증폭기(20)의 출력부 상의 아날로그 신호의 값이 감소함에 따라, DP의 듀티 사이클은 감소하고, DN의 듀티 사이클은 증가한다. 증폭기(20)의 출력부 상의 아날로그 신호의 진폭에서의 증가들에 대하여 반대로 발생한다. 예를 들어, SAW 신호에 의해 개시되는 주기의 시작시, DP 및 DN 모두가 삽입될 수 있다. SAW 신호가 증가함에 따라, DN은 무효가 되고, 추후의 DP는 무효가 될 수 있다. DP가 삽입되고 DN이 삽입되지 않는 주기의 부분은 듀티 사이클들 간의 차를 나타낸다. 소우(21)는 일반적으로 입력부(12) 상에 수신된 입력 신호의 가장 높은 주파수보다 매우 더 높은 주파수를 갖는다. 그 결과, 비교기들(24 및 25)로부터의 PWM 신호들은 아날로그 입력 신호를 정확하게 나타내기 위하여 높은 속도로 입력 신호를 샘플링한다.

신호들(DP 및 DN)의 4개의 가능한 상태들 중 도 2의 S1으로 식별되는 DP 및 DN의 제1 상태에 대하여, 비교기(24)의 출력부는 로우(low)이며, 비교기(25)의 출력부는 트랜지스터들(35 및 39)을 인에이블시키고 트랜지스터들(36 및 38)을 디스에이블시키는 하이(high)이다. 게이트(28)의 단 하나의 입력부가 하이이기 때문에, 게이트(28)의 출력부는 인버터(29)의 출력부를 로우가 되도록 하여 트래지스터들(31 및 32)의 스위치를 디스에이블시키는 하이이다. 게이트들(43 및 44)의 추력부는 로우이며, 게이트들(42 및 45)의 출력부는 하이이다. 그 결과, 트랜지스터들(35 및 39)은 구동 부하(15)에 전류를 공급하기 위하여 인에이블되며, 트랜지스터들(36 및 38)은 디스에이블된다. 플롯들(52 및 53)로 도시되는 바와 같이, 트랜지스터(35)는 출력부(13)를 입력부(16)의 전압이 걸리게 하고, 트랜지스터(39)는 출력부(14)를 리턴(17)의 전압이 걸리게 하며, 따라서 차동적으로 부하(15)를 구동시킨다. 트랜지스터들(35 및 39)은 또한 배선으로부터의 캐패시턴스 및 기 생(parasitically) 출력부들(13 및 14)에 부착되는 다른 캐패시턴스들 외에도 트랜지스터들(35, 36, 38 및 39)의 기생 캐패시턴스를 충전한다. 트랜지스터(35)는 입력부(16)의 전압에 출력부(13) 상의 캐패시턴스를 충전시키고, 트랜지스터(39)는 리턴(17)의 전압에 출력부(14) 상의 캐패시턴스를 충전시킨다. 상태 2(S2)에서, 비교기들(24 및 25)의 출력부는 모두 하이이다. 게이트(28)의 두 개 출력부들이 모두 하이이기 때문에, 게이트(28)의 출력부는 로우이고, 인버터(29)의 출력부는 트랜지스터들(31 및 32)의 스위치가 H-브릿지의 두 개 공통 노드들을 함께 단락시키도록 인에이블시키고, 회로(23)가 부하(14)에 전류를 공급하는 것을 방지하는 하이이다. 게이트들(44 및 45)의 출력부는 로우이며, 게이트들(42 및 43)은 트랜지스터들(35, 36, 38 및 39)을 디스에이블시키는 하이이다. 트랜지스터들(31 및 32)을 인에이블시키는 것은 또한 출력부들(13 및 14)상의 캐패시턴스들이 캐패시턴스들 간의 전하를 분할하도록 한다. 결과적으로, 출력부들(13 및 14) 모두는 입력부(16)와 리턴(17) 사이의 전압의 대략 1/2의 값으로 충전된다(S2에서 플롯들(52 및 53)을 참조). 도 2에서 S3로 식별되는 제3 상태에서, 비교기(24)의 출력부는 하이이고, 비교기(25)의 출력부는 로우이다. 게이트(28)의 단 하나의 출력부만이 하이이기 때문에, 게이트(28)의 출력부는 하이이고, 인버터(29)의 출력부는 트랜지스터들(31 및 32)의 스위치를 디스에이블시키는 로우이다. 게이트들(43 및 44)의 출력부는 하이이고, 게이트들(42 및 45)은 트랜지스터들(36 및 38)을 인에이블시키고 트랜지스터들(35 및 39)을 디스에이블시키는 로우이다. 트랜지스터(38)는 출력부(14)를 입력부(16)의 전압이 걸리게 하고, 트랜지스터(36)는 출력부(13)를 리 턴(17)의 전압이 걸리게 하여, 차동적으로 부하(15)를 구동시키기 위하여 부하(15)에 전류를 공급한다. 트랜지스터(38)는 입력부(16)상에 전압의 값으로 출력부(14) 상의 기생 캐패시턴스를 충전하고, 트랜지스터(36)는 리턴(17)상의 전압의 값으로 출력부(13) 상의 기생 캐패시턴스를 충전시킨다. 제4 상태(S4)에서, 비교기들(24 및 25) 모두의 출력부는 로우이다. 비교기들(24 및 25)로부터의 로우는 게이트(28)의 출력부를 로우가 되게 하고, 인버터(29)의 출력부를 하이가 되게 한다. 게이트(28)로부터의 로우 및 인버터(29)로부터의 하이는 개별적인 트랜지스터들(32 및 31)의 스위치를 인에이블시킨다. 게이트들(44-45)의 출력부는 로우이고, 게이트들(42 및 43)의 출력부는 트랜지스터들(35, 36, 38 및 39)을 디스에이블시키는 하이이다. 트랜지스터들(31 및 32)을 인에이블시키는 것은 H-브릿지의 공통 접속부를 함께 단락시킨다. 따라서, 디지털 신호들(DP 및 DN)이 공통 또는 동일 상태에 있을 때, 트랜지스터들(31 및 32)이 출력부들(13 및 14)을 함께 단락시키는 것을 볼 수 있다. 트랜지스터들(31 및 32)을 인에이블시키는 것은 또한 출력부들(13 및 14)상의 캐패시턴스가 캐패시턴스들 사이에 전하를 분할하도록 한다. 결과적으로, 출력부들(13 및 14) 모두는 입력부(16)와 리턴(17) 사이의 전압의 대략적으로 1/2의 값으로 충전된다(S4에서 플롯들(52 및 53)을 참조하라). 플롯들(52 및 53)로부터 볼 수 있는 바와 같이, 출력부들이 부하(15)를 구동시키기 위하여 상태를 변화시킬 때, 각각의 출력부의 전압 스윙은 입력부(16)와 리턴(17) 사이의 전압의 1/2의 최대치이며, 다음과 같이 표현된다:

스윙 = (V16 - V17)/2

여기서,

V16-V17 = 입력부(16) 및 리턴(17)상의 전압 값들 간의 차

다음과 같이, 신호(OP 및 ON)의 스위칭에 의해 발생된 EMI는 전압 스윙의 제곱에 비례하기 때문에:

EMI = kV²

여기서,

V = 신호의 전압 스윙

k = 일정한 비례

그 후, 신호들(OP 및 ON)에 의해 발생된 EMI는 클래스-D 증폭기에 공급된 전압과 대략적으로 동일한 전압 스윙을 갖는 종래의 클래스-D 증폭기에 의해 발생된 EMI의 대략적으로 1/4이며, 다음과 같이 나타난다:

EMI(11) = k(V16 - V17)/2)²

= k(1/4)(V16 - V17)²

증폭기(11) 및 회로(23)를 위한 이러한 기능을 제공하는 것을 돕기 위하여, 트랜지스터(35)의 소스는 통상적으로 트랜지스터(38)의 소스에 접속되며, 입력부(16)에 접속된다. 트랜지스터(35)의 드레인은 통상적으로 출력부(13), 트랜지스터(36)의 드레인, 트랜지스터(32)의 드레인, 및 트랜지스터(31)의 드레인에 접속된다. 트랜지스터(38)의 드레인은 통상적으로 출력부(14), 트랜지스터(39)의 드레인, 트랜지스터(32)의 소스, 및 트랜지스터(31)의 소스에 접속된다. 트랜지스 터(36)의 소스는 통상적으로 트랜지스터(39)의 소스에 접속되고, 리턴(17)에 접속된다. 트랜지스터(35)의 게이트는 게이트(43)의 출력부에 접속된다. 게이트(43)의 제1 입력부는 통상적으로 비교기(24)의 출력부, 게이트(44)의 제1 입력부, 및 게이트(28)의 제1 입력부에 접속된다. 게이트(43)의 제2 입력부는 인버터(29)의 출력부, 트랜지스터(31)의 게이트, 및 게이트(42)의 제1 입력부에 접속된다. 게이트(42)의 제2 입력부는 통상적으로 비교기(25)의 출력부, 게이트(45)의 제1 입력부, 및 게이트(28)의 제2 입력부에 접속된다. 게이트(42)의 출력부는 트랜지스터(38)의 게이트에 접속된다. 게이트(44)의 제2 입력부는 게이트(28)의 출력부, 인버터(29)의 입력부, 게이트(45)의 제2 입력부, 및 트랜지스터(32)의 게이트에 공통으로 접속된다. 게이트(44)의 출력부는 트랜지스터(36)의 게이트에 접속된다. 게이트(45)의 추력부는 트랜지스터(39)의 게이트에 접속된다. 비교기(24)의 비-인버팅 입력부는 비교기(25)의 인버팅 입력부에, 그리고 증폭기(20)의 출력부에 공통으로 접속된다. 비교기(24)의 인버팅 입력부는 비교기(25)의 비-인버팅 입력부에 및 소우(21)의 출력부에 공통으로 접속된다. 증폭기(20)의 입력부는 입력부(12)에 접속된다.

도 3은 반도체 다이(61) 상에 형성되는 집적 회로(60) 또는 반도체 소자의 일실시예의 일부분의 확대된 평면도를 개략적으로 도시한다. 증폭기(11)는 다이(61) 상에 형성된다. 다이(61)는 또한 도면의 간략화를 위해 도 3에 미도시된 다른 회로들을 포함할 수 있다. 증폭기(11) 및 소자 또는 집적 회로(60)는 본 기술 분야의 당업자들에게 공지된 반도체 제조 기술들에 의해 다이(61) 상에 형성된 다.

상기 모든 관점들에서, 새로운 장치 및 방법이 명백히 개시된다. 다른 특징들 중에서도, 제1 및 제2 PWM 스위칭 신호를 형성하고, 스위치가 PWM 신호들의 몇몇 상태들에 반응하여 출력부들을 함께 단락시킬 수 있도록 증폭기를 구성하는 것이 포함된다. 출력부들을 함께 단락시키는 것은 부하의 스위칭에 의하여 발생된 EMI를 감소시키는 것을 돕는다.

본 발명의 주요한 내용이 특정한 바람직한 실시예들과 함께 개시되었으나, 다양한 대안들 및 변형들이 반도체 기술 분야의 당업자들에게 명백할 것이다. 예를 들어, 다른 스위치 회로들이 회로(27)가 부하를 구도시키는 것을 방지하기 위하여 사용될 수 있다. 부가적으로, "접속된다"는 용어는 설명의 명료성을 위하여 명세서 전반에 걸쳐 사용되었으나, "결합된다"는 용어와 동일한 의미를 갖는 것으로 의도된다. 따라서, "접속된다"는 직접적 접속 또는 간접적 접속 중 하나를 포함하는 것으로 해석되어야 한다.

Claims (20)

1. 클래스-D 증폭기로서,

   제1 스위치와 제2 스위치 사이의 공통 노드에서 제1 출력부를 갖는 적층된 스위치들의 제1 쌍으로서 결합된 상기 제1 스위치 및 상기 제2 스위치;

   제3 스위치와 제4 스위치 사이의 공통 노드에서 제2 출력부를 갖는 적층된 스위치들의 제2 쌍으로서 결합된 상기 제3 스위치 및 상기 제4 스위치; 및

   상기 제2 출력부에 대하여 상기 제1 출력부만을 단락시키도록 동작 가능하게 결합된 제어 회로로서, 상기 제어 회로는 적층된 스위치들의 상기 제1 쌍의 상기 제1 출력부와 적층된 스위치들의 상기 제2 쌍의 상기 제2 출력부 사이에 결합된 제5 스위치를 포함하고, 상기 제어 회로는 상기 제1 출력부를 상기 제2 출력부에 단락시키기 위해 상기 제5 스위치를 동작시키도록 구성되고, 상기 제어 회로는 입력 신호를 수신하고 이에 응답하여 상기 입력 신호의 진폭에 의해 결정되는 제1 듀티 사이클을 갖는 제1 펄스 폭 변조 신호를 형성하고 또한 상기 입력 신호의 진폭에 의해 결정되는 제2 듀티 사이클을 갖는 제2 펄스 폭 변조 신호를 형성하도록 구성되고, 상기 제1 듀티 사이클과 상기 제2 듀티 사이클 사이의 차이는 상기 입력 신호의 진폭에 비례하는, 상기 제어 회로를 포함하는, 클래스-D 증폭기.
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 삭제
7. 삭제
8. 삭제
9. 삭제
10. 클래스-D 증폭기를 제조하는 방법으로서,

    아날로그 입력 신호에 응답하여 디지털 신호들을 형성하도록 상기 클래스-D 증폭기를 동작 가능하게 결합하는 단계;

    상기 디지털 신호들에 응답하여 상기 클래스-D 증폭기의 출력들에 전류를 공급하도록 상기 클래스-D 증폭기를 구성하는 단계; 및

    상기 클래스-D 증폭기가 상기 아날로그 입력 신호의 0이 아닌 값을 나타내는 상기 디지털 신호들의 상태에 응답하여 상기 출력들에 전류를 공급하는 것을 방지하고, 상기 클래스-D 증폭기의 전압 리턴과 상기 클래스-D 증폭기의 동작 전압 사이의 중간 지점에 있는 전압으로 상기 클래스-D 증폭기의 출력부들 상의 전압을 고정시키도록, 상기 클래스-D 증폭기의 제어 회로를 구성하는 단계를 포함하는, 클래스-D 증폭기 제조 방법.
11. 제 10 항에 있어서,

    상기 아날로그 입력 신호에 응답하여 디지털 신호들을 형성하도록 상기 클래스-D 증폭기를 동작 가능하게 결합하는 단계는, 상기 아날로그 입력 신호의 진폭으로부터 유도되는 제1 듀티 사이클을 갖는 제1 PWM 신호 및 상기 아날로그 입력 신호의 진폭으로부터 유도되는 제2 듀티 사이클을 갖는 제2 PWM 신호를 형성하도록 상기 클래스-D 증폭기를 구성하는 단계를 포함하며, 상기 제1 듀티 사이클과 상기 제2 듀티 사이클 간의 차(difference)는 상기 아날로그 입력 신호의 진폭에 비례하는 것을 특징으로 하는, 클래스-D 증폭기 제조 방법.
12. 제 11 항에 있어서,

    상기 클래스-D 증폭기가 상기 디지털 신호들의 상태에 응답하여 상기 출력부들에 전류를 공급하는 것을 방지하도록 상기 클래스-D 증폭기의 제어 회로를 구성하는 단계는, 상기 클래스-D 증폭기가 상기 제1 PWM 신호 및 상기 제2 PWM 신호에 응답하여 상기 출력부들에 전류를 공급하는 것을 방지하도록 상기 클래스-D 증폭기의 상기 제어 회로를 구성하는 단계를 포함하는 것을 특징으로 하는, 클래스-D 증폭기 제조 방법.
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16. 클래스-D 증폭기로서,

    아날로그 신호를 수신하고 이에 응답하여 상기 아날로그 신호를 나타내는 디지털 신호들을 형성하도록 동작 가능하게 결합되는 제1 회로;

    제1 및 제2 출력부들을 갖는 H-브릿지 회로로서, 상기 출력부들에 전류를 공급하도록 동작 가능하게 결합되고, 상기 디지털 신호들에 응답하여 상기 출력부들로부터 전류를 침투시키는(sink) H-브릿지 회로;

    상기 H-브릿지 회로의 상기 제1 및 제2 출력부들 사이에 병렬로 결합되는 제1 스위치; 및

    상기 제1 스위치와 병렬로 결합된 제2 스위치를 포함하는, 클래스-D 증폭기.
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