KR101175225B1 - Method for forming a pattern of semiconductor device and method for forming a metal line using the same - Google Patents

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Abstract

본 발명은 감광막 패턴에서 버블형 결함이 발생되는 것을 억제하여 소자 특성을 개선시킬 수 있는 반도체 소자의 패턴 형성방법 및 이러한 패턴 형성방법을 이용하여 인접한 배선 간의 브릿지를 억제할 수 있는 반도체 소자의 금속배선 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 소정의 하부층이 형성된 기판 상에 절연막을 증착하는 단계와, 상기 절연막 상에 캐핑막을 증착하는 단계와, 상기 캐핑막 상에 반사방지막을 도포하는 단계와, 시너(thinner)를 이용한 전처리 세정공정을 실시하여 상기 반사방지막을 세정하는 단계와, 상기 반사방지막 상에 감광막을 도포하는 단계와, 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 통해 상기 반사방지막을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성방법을 제공한다.The present invention provides a pattern formation method of a semiconductor device that can suppress bubble defects in a photosensitive film pattern and improve device characteristics, and a metal wiring of a semiconductor device that can suppress bridges between adjacent wirings by using the pattern formation method. The present invention provides a method of forming a film, the method comprising: depositing an insulating film on a substrate on which a predetermined lower layer is formed, depositing a capping film on the insulating film, and applying an antireflection film on the capping film. And performing a pretreatment cleaning process using a thinner to clean the antireflection film, applying a photoresist film on the antireflection film, exposing and developing the photoresist film to form a photoresist pattern; Etching the anti-reflection film through the photoresist pattern It provides a formation method.

시너, 전세정, 감광막, 버블형 결함. Thinner, preclean, photoresist, bubble defects.

Description

반도체 소자의 패턴 형성방법 및 이를 이용한 금속배선 형성방법{METHOD FOR FORMING A PATTERN OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING A METAL LINE USING THE SAME}METHODS FOR FORMING A PATTERN OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING A METAL LINE USING THE SAME

도 1은 종래 기술에 따라 반도체 기판 상에 감광막을 도포한 후 파티클(particle) 검사를 실시한 결과도.1 is a result of particle inspection after coating a photosensitive film on a semiconductor substrate according to the prior art.

도 2는 비아 홀 형성을 위해 노광 및 현상공정을 거쳐 패터닝된 감광막 패턴의 버블형 결함을 나타낸 사진.FIG. 2 is a photograph showing bubble-like defects of a photoresist pattern patterned through exposure and development processes to form via holes. FIG.

도 3 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 패턴 형성방법을 도시한 공정단면도.3 to 5 are cross-sectional views illustrating a method of forming a pattern of a semiconductor device in accordance with a preferred embodiment of the present invention.

도 6 및 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 도시한 공정단면도.6 and 7 are process cross-sectional views illustrating a method for forming metal wirings of a semiconductor device in accordance with a preferred embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉Description of the Related Art

10 : 반도체 기판 11 : 제1 절연막10 semiconductor substrate 11 first insulating film

12 : 제1 금속배선 13 : 확산 방지막12: first metal wiring 13: diffusion barrier

14 : 제2 절연막 15 : 식각 정지막14 second insulating film 15 etch stop film

16 : 제3 절연막 17 : 캐핑막16: third insulating film 17: capping film

18 : 반사방지막 19 : 시너를 이용한 전처리 세정공정18: antireflection film 19: pretreatment cleaning process using thinner

20 : 감광막 패턴 21 : 식각공정20: photosensitive film pattern 21: etching process

22 : 비아 홀 23 : 제2 금속배선22: via hole 23: second metal wiring

본 발명은 반도체 소자의 패턴(pattern) 형성방법 및 이를 이용한 금속배선 형성방법에 관한 것으로, 특히 0.13급 BEOL(Back End of Line) 구리 배선 형성을 위한 반도체 소자의 미세 패턴 형성방법 및 이를 이용한 금속배선 형성방법에 관한 것이다.The present invention relates to a method of forming a pattern of a semiconductor device and a method of forming a metal wiring using the same. In particular, a method of forming a fine pattern of a semiconductor device for forming a 0.13 grade BEOL (Back End of Line) copper wiring and a metal wiring using the same It relates to a formation method.

최근, 반도체 소자가 집적화되고 기술이 발전함에 따라, 속도나 저항 또는 금속(metal) 간의 기생 캐패시턴스(parasitic capacitance)가 문제점으로 대두되면서 기존의 알루미늄(Al) 대신 구리(Cu)를 이용한 배선 공정이 차세대 소자의 배선 공정으로 각광을 받고 있다. 그러나, 구리를 이용한 배선 공정의 경우에는 구리가 식각 특성이 매우 열악하다는 문제점이 있어 기존의 공정 방식 대신에 다마신(Damascene) 공정이 적용되고 있다.Recently, as semiconductor devices are integrated and technology is developed, speed, resistance, or parasitic capacitance between metals becomes a problem, and a wiring process using copper (Cu) instead of aluminum (Al) is the next generation. It is attracting attention in the wiring process of an element. However, in the case of the wiring process using copper, the etching property of copper is very poor, and a damascene process is applied instead of the conventional process method.

이러한 다마신 공정은 공지된 기술에 따라 형성된 컨택용 비아 홀(via hole) 및 배선용 트렌치(trench)에 구리를 매립하여 컨택 및 배선 형성을 완료함으로써 진행된다. 이때, 비아 홀 및 트렌치 형성을 위해 절연막을 식각할 시에는 비아 홀 및 트렌치 형성을 위한 소정의 감광막 패턴을 필요로 한다. The damascene process is performed by burying copper in a contact via hole and a wiring trench formed according to a known technique to complete contact and wiring formation. In this case, when the insulating layer is etched to form the via hole and the trench, a predetermined photoresist pattern for forming the via hole and the trench is required.

이러한 감광막 패턴은 절연막 상에 감광막을 도포한 후 포토마스크(photo mask)를 이용한 노광 및 현상공정을 실시함으로써, 비아 홀 또는 트렌치가 형성될 영역의 절연막이 노출되도록 형성된다. The photoresist pattern is formed by applying a photoresist on the insulating film and then performing an exposure and development process using a photo mask to expose the insulating film in a region where a via hole or a trench is to be formed.

그러나, 상기한 종래 기술에 따라 감광막 패턴을 형성하고 나면, 감광막이 절연막 상에 균일하게 도포되어 있지 않아 감광막 패턴에 반달형의 버블(bubble)형 결함(defect)이 발생된다. However, after the photosensitive film pattern is formed in accordance with the above-described prior art, the photosensitive film is not uniformly coated on the insulating film, so that a half-moon bubble-like defect occurs in the photosensitive film pattern.

도 1 및 도 2는 종래 기술에 따라 형성된 감광막 패턴의 버블형 결함을 설명하기 위한 사진이다. 1 and 2 are photographs for explaining the bubble type defect of the photosensitive film pattern formed according to the prior art.

먼저, 도 1은 종래 기술에 따라 반도체 기판 상에 감광막을 도포한 후 파티클(particle) 검사를 실시한 결과도로써, 도 1을 참조하면 기판 상에 도포된 감광막에 방사형으로 파티클 결함이 나타나는 것을 알 수 있다. First, FIG. 1 is a result of particle inspection after coating a photoresist film on a semiconductor substrate according to the related art. Referring to FIG. 1, it can be seen that particle defects appear radially on a photoresist film coated on a substrate. have.

도 2는 비아 홀 형성을 위해 노광 및 현상공정을 거쳐 패터닝된 감광막 패턴의 버블형 결함(마이크로 버블)을 나타낸 사진으로, 도 2를 참조하면 비아 홀 형성을 위해 형성된 감광막 패턴에서 버블형 결함이 발생되는 것을 알 수 있다.FIG. 2 is a photograph showing bubble-like defects (micro bubbles) of the photoresist pattern patterned through exposure and development processes to form via holes. Referring to FIG. 2, bubble defects are generated in the photoresist pattern formed to form via holes. It can be seen that.

이와 같이, 감광막 패턴 형성 후 감광막 패턴을 마스크로 하여 감광막과 절연막 사이에 개재된 반사방지막을 식각하면, 마이크로 버블이 형성된 부분의 감광막 패턴이 무너져 마스크로써의 기능을 제대로 수행하지 못하게 된다. 따라서, 반사방지막의 일부분이 과도식각(over-etch)될 수 있게 되는데, 이에 더하여 후속으 로 절연막(oxide)을 식각하면 과도식각된 반사방지막 하부의 절연막이 과도식각되어 비아 홀이 일측으로 커져 인접한 배선 간의 브릿지(bridge)를 유발할 수 있는 문제점이 있다. 즉, 후속으로 비아 홀 및 트렌치가 매립되도록 구리를 증착하여 배선을 형성할 때, 인접한 배선 간의 브릿지를 유발하여 소자의 특성을 열화시키는 문제점을 유발한다. As such, when the anti-reflection film interposed between the photoresist film and the insulating film is etched using the photoresist pattern as a mask after the formation of the photoresist pattern, the photoresist pattern of the portion where the microbubble is formed collapses, thereby preventing the function of the mask. Accordingly, a portion of the anti-reflection film may be over-etched. In addition, subsequent etching of the oxide may cause an over-etching of the insulating film under the over-etched anti-reflection film, thereby increasing the via hole to one side. There is a problem that may cause a bridge between wirings. That is, when subsequently forming a wiring by depositing copper so as to fill the via hole and the trench, a bridge between adjacent wirings is caused to cause a problem of deterioration of device characteristics.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 감광막 패턴에서 버블형 결함이 발생되는 것을 억제하여 소자 특성을 개선시킬 수 있는 반도체 소자의 패턴 형성방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of forming a pattern of a semiconductor device capable of improving device characteristics by preventing bubble defects from occurring in a photosensitive film pattern. have.

또한, 본 발명은 상기한 패턴 형성방법을 이용하여 인접한 배선 간의 브릿지를 억제하여 소자 특성을 개선시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 다른 목적이 있다.In addition, another object of the present invention is to provide a method for forming a metal wiring of a semiconductor device capable of improving device characteristics by suppressing bridges between adjacent wirings by using the pattern forming method described above.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 소정의 하부층이 형성된 기판 상에 절연막을 증착하는 단계와, 상기 절연막 상에 캐핑막을 증착하는 단계와, 상기 캐핑막 상에 반사방지막을 도포하는 단계와, 시너(thinner)를 이용한 전처리 세정공정을 실시하여 상기 반사방지막을 세정하는 단계와, 상기 반사방지막 상에 감광막을 도포하는 단계와, 상기 감광막을 노광 및 현상하여 감광 막 패턴을 형성하는 단계와, 상기 감광막 패턴을 통해 상기 반사방지막을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성방법을 제공한다.According to an aspect of the present invention, there is provided a method of manufacturing an insulating film on a substrate on which a predetermined lower layer is formed, depositing a capping film on the insulating film, and forming an anti-reflection film on the capping film. Applying the coating layer, performing a pretreatment cleaning process using a thinner to clean the antireflection film, applying a photoresist film on the antireflection film, and exposing and developing the photoresist film to form a photoresist pattern. And etching the anti-reflection film through the photoresist pattern.

또한, 상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 소정의 하부층이 형성된 기판 상에 절연막을 증착하는 단계와, 상기 절연막 상에 캐핑막을 증착하는 단계와, 상기 캐핑막 상에 반사방지막을 도포하는 단계와, 시너를 이용한 전처리 세정공정을 실시하여 상기 반사방지막을 세정하는 단계와, 상기 반사방지막 상에 감광막을 도포하는 단계와, 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 통해 상기 반사방지막, 상기 캐핑막 및 상기 절연막을 식각하여 상기 하부층의 일부분 또는 상기 기판의 일부분을 노출시키는 패턴 홀을 형성하는 단계와, 상기 패턴 홀이 매립되는 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다. In addition, the present invention according to another aspect for achieving the above object, the step of depositing an insulating film on a substrate having a predetermined lower layer, the step of depositing a capping film on the insulating film, the reflection on the capping film Applying a protective film, performing a pretreatment cleaning process using thinner to clean the antireflective film, applying a photosensitive film on the antireflective film, and exposing and developing the photosensitive film to form a photosensitive film pattern Forming a pattern hole through which the anti-reflection film, the capping film, and the insulating film are etched through the photoresist pattern to expose a portion of the lower layer or a portion of the substrate; and forming a metal wiring in which the pattern hole is buried. It provides a method for forming metal wiring of a semiconductor device comprising the step of.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

실시예Example

도 3 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 패턴 형성방법을 도시한 공정단면도이다. 여기서, 도 3 내지 도 5에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다.3 to 5 are process cross-sectional views illustrating a method of forming a pattern of a semiconductor device according to an exemplary embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 3 to 5 are the same components that perform the same function.

먼저, 도 3에 도시된 바와 같이, 소정의 반도체 구조물층이 형성된 반도체 기판(10) 상에 제1 금속배선(12)이 개재된 제1 절연막(11)을 증착한다. 이때, 제1 금속배선(12)은 구리(Cu)로 형성한다. 여기서, 반도체 구조물층은 트랜지스터와 같은 복수의 능동소자와 저항, 캐패시터, 인덕터 등의 수동소자와 복수의 메모리셀, 금속배선, 금속 플러그 등을 포함할 수 있다.First, as shown in FIG. 3, the first insulating layer 11 having the first metal wiring 12 interposed thereon is deposited on the semiconductor substrate 10 on which the predetermined semiconductor structure layer is formed. In this case, the first metal wire 12 is made of copper (Cu). The semiconductor structure layer may include a plurality of active elements such as transistors, passive elements such as resistors, capacitors, and inductors, and a plurality of memory cells, metal wirings, metal plugs, and the like.

이어서, 제1 금속배선(12)을 포함한 제1 절연막(11) 상에 확산 방지막(13)을 증착한다. 여기서, 확산 방지막(13)은 열에 의해 제1 금속배선(12) 물질인 구리가 확산되는 것을 방지하기 위하여 질화막 계열의 물질로 형성한다.Subsequently, a diffusion barrier 13 is deposited on the first insulating layer 11 including the first metal wiring 12. Here, the diffusion barrier 13 is formed of a nitride film-based material in order to prevent diffusion of copper, which is the material of the first metal wiring 12, by heat.

이어서, 확산 방지막(13) 상에 층간 절연막(IMD, Inter Metal Dielectric)을 증착한다. 이때, 층간 절연막은 산화막 계열의 물질로 형성한다. 예컨대, 층간 절연막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 구조의 적층막으로 형성한다.Subsequently, an interlayer dielectric (IMD, Inter Metal Dielectric) is deposited on the diffusion barrier 13. In this case, the interlayer insulating film is formed of an oxide film-based material. For example, the interlayer insulating film may be an HDP (High Density Plasma) oxide film, a BPSG (Boron Phosphorus Silicate Glass) film, a PSG (Phosphorus Silicate Glass) film, a PETEOS (Plasma Enhanced Tetra Ethyle Ortho Silicate) film, a PECVD (Plasma Enhanced Chemical Vapor Deposition) film , A single layer film or a laminated film having a stacked structure using any one of a USG (Un-doped Silicate Glass) film, a Fluorinated Silicate Glass (FSG) film, a Carbon Doped Oxide (CDO) film, and an Organic Silicate Glass (OSG) film To form.

여기서, 층간 절연막을 적층막으로 형성하는 경우에는 제2 절연막(14)과 제3 절연막(16) 간에 식각 정지막(15)이 개재될 수 있다. 이때, 식각 정지막(15)은 질화막 계열의 물질로 이루어지고, 후속으로 진행될 듀얼 다마신 공정의 트렌치 형성시 식각 정지막(15)으로 기능한다.In this case, when the interlayer insulating layer is formed as a stacked layer, an etch stop layer 15 may be interposed between the second insulating layer 14 and the third insulating layer 16. In this case, the etch stop layer 15 is formed of a nitride film-based material, and functions as an etch stop layer 15 when the trench is formed in a dual damascene process to be subsequently performed.

이어서, 제3 절연막(16) 상에 캐핑막(capping layer, 17)을 증착한다. 이때, 캐핑막(17)은 SRO(과규소 산화막 또는 아산소 산화막)으로 형성한다.Subsequently, a capping layer 17 is deposited on the third insulating layer 16. At this time, the capping film 17 is formed of SRO (per-silicon oxide film or nitrous oxide film).

이어서, 캐핑막(17) 상에 반사방지막(BARC : Bottom Anti Reflection Coating, 18)을 도포한다.Subsequently, a bottom anti reflection coating (BARC) 18 is coated on the capping layer 17.

이어서, 도 4에 도시된 바와 같이, 반사방지막(18) 상에 시너를 이용한 전처리 세정공정(19, thinner pre-wet cleaning)을 실시한다. 여기서, 시너는 일반적으로 반도체 현업에서 사용되는 시너로, Ethyl-3-ethoxypropionate(EEP), n-Butyl acetate(n-BA), Methoxy propanol(PGME), Propylene glycol methyl ether acetate(PGMEA), Cydohexanone 및 Additive 등으로 이루어진 것을 사용한다.Next, as shown in FIG. 4, a thinner pre-wet cleaning process using thinner is performed on the antireflection film 18. Here, thinners are generally used in semiconductor business, such as Ethyl-3-ethoxypropionate (EEP), n-Butyl acetate (n-BA), Methoxy propanol (PGME), Propylene glycol methyl ether acetate (PGMEA), Cydohexanone and Use something that consists of Additive, etc.

이어서, 도 5에 도시된 바와 같이, 세정된 반사방지막(18) 상에 감광막(미도시)을 도포한 후, 노광 및 현상공정을 실시하여 균일한 패턴의 감광막 패턴(20)을 형성한다.Subsequently, as shown in FIG. 5, after the photoresist film (not shown) is applied onto the cleaned antireflection film 18, exposure and development processes are performed to form a photoresist pattern 20 having a uniform pattern.

이와 같이, 시너를 이용한 전처리 세정공정(19, 도 4 참조)을 실시하면 시너가 윤활유 역할을 함으로써 감광막 하부(bottom)에서 시너를 이용한 전처리 세정공정을 실시하지 않은 경우보다 쉐어 스트레스(shear stress)가 상대적으로 작아 감광막 상하부 간의 속도차가 줄어들게 된다. 이는, 유체내에서 난기류(turbulence)가 작아 감광막 패턴(20)에 버블형 결함(마이크로 버블)이 발생되지 않도록 한다. As such, when the pretreatment cleaning process using thinner (19, see FIG. 4) is performed, the thinner acts as a lubricant, so that shear stress is lower than the case where the pretreatment cleaning process using thinner is not performed at the bottom of the photoresist film. Relatively small, the speed difference between the upper and lower photosensitive film is reduced. This prevents bubble-like defects (micro bubbles) from occurring in the photosensitive film pattern 20 due to low turbulence in the fluid.

이어서, 도시되진 않았지만, 감광막 패턴(20)을 식각 마스크로 이용한 식각공정을 실시하여 반사방지막(18)을 식각한다.Subsequently, although not illustrated, an anti-reflection film 18 is etched by performing an etching process using the photoresist pattern 20 as an etching mask.

도 6 및 도 7은 상술한 반도체 소자의 패턴 형성방법을 이용하여 금속배선을 형성하는 금속배선 형성방법을 도시한 공정 단면도이다. 6 and 7 are cross-sectional views illustrating a metal wiring forming method for forming metal wiring using the above-described pattern forming method of a semiconductor device.

도 6 및 도 7을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법은 듀얼 다마신 공정을 통해 이루어진다.6 and 7, the method for forming metal wirings of a semiconductor device according to an exemplary embodiment of the present invention is performed through a dual damascene process.

먼저, 도 6에 도시된 바와 같이, 감광막 패턴(20)을 식각 마스크로 이용한 식각공정(21)을 실시하여 캐핑층(17), 제3 절연막(16), 식각 정지막(15), 제2 절연막(14) 및 확산 방지막(13)을 식각한다. 이로써, 제1 금속배선(12)의 일부분을 노출시키는 비아 홀(22)이 형성된다.First, as illustrated in FIG. 6, an etching process 21 using the photoresist pattern 20 as an etching mask is performed to form a capping layer 17, a third insulating layer 16, an etch stop layer 15, and a second layer. The insulating film 14 and the diffusion barrier 13 are etched. As a result, the via hole 22 exposing a part of the first metal wiring 12 is formed.

이어서, 도 7에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 감광막 패턴(20, 도 6 참조)을 제거한다. Subsequently, as shown in FIG. 7, a strip process is performed to remove the photoresist pattern 20 (see FIG. 6).

이어서, 도시되진 않았지만, 반사방지막(18) 상에 감광막을 도포한 후, 포토마스크를 이용한 노광 및 현상공정을 실시하여 감광막 패턴을 형성한다.Subsequently, although not shown, after the photoresist film is applied onto the antireflection film 18, an exposure and development process using a photomask is performed to form a photoresist pattern.

이어서, 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 노출된 반사방지막(18), 캐핑층(17) 및 제3 절연막(16)을 식각한다. 이로써, 트렌치(미도시)가 형성된다. 이때, 트렌치는 비아 홀(22, 도 6 참조)보다 넓은 폭으로 형성된다.Subsequently, an etching process using the photoresist pattern as an etching mask is performed to etch the exposed antireflection film 18, the capping layer 17, and the third insulating film 16. As a result, a trench (not shown) is formed. In this case, the trench is formed to have a wider width than the via hole 22 (see FIG. 6).

이어서, 트렌치 및 비아홀(22)이 매립되도록 금속물질을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 금속물질을 평탄화한다. 이로써, 제2 금속배선(23)이 형성된다. 이러한 제2 금속배선(23)은 제1 금속배선(12)과 전기적으로 연결된다.Subsequently, the metal material is deposited to fill the trench and the via hole 22, and then a chemical mechanical polishing (CMP) process is performed to planarize the metal material. As a result, the second metal wiring 23 is formed. The second metal wire 23 is electrically connected to the first metal wire 12.

즉, 본 발명의 바람직한 실시예에 따라 반도체 소자의 금속배선을 형성하면, 버블형 결함이 발생되지 않는 균일한 감광막 패턴을 통해 금속배선을 형성함으로써 인접한 금속배선 간의 브릿지가 억제된다. 따라서, 소자 특성을 개선시킬 수 있다.That is, when the metal wiring of the semiconductor device is formed according to the preferred embodiment of the present invention, the bridge between adjacent metal wirings is suppressed by forming the metal wiring through a uniform photosensitive film pattern in which bubble type defects are not generated. Therefore, device characteristics can be improved.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면 감광막을 도포하기 전에 시너(thinner)를 이용한 전처리 세정공정(pre-wet cleaning)을 실시함으로써, 감광막 상하부 간의 속도차를 줄여 감광막 패턴에 버블형 결함이 발생되는 것이 억제될 수 있다. As described above, according to the present invention, a pre-wet cleaning process using thinner is applied before the photosensitive film is applied, thereby reducing the speed difference between the upper and lower portions of the photosensitive film, thereby generating bubble type defects in the photosensitive film pattern. Can be suppressed.

또한, 버블형 결함이 억제된 균일한 감광막 패턴을 이용해 금속배선을 형성함으로써, 인접한 배선 간의 브릿지(bridge)가 발생되는 것이 방지된다.In addition, by forming the metal wiring using a uniform photosensitive film pattern in which bubble-like defects are suppressed, the generation of bridges between adjacent wirings is prevented.

따라서, 반도체 소자의 특성이 개선되어 반도체 소자의 수율을 증가시킬 수 있다.Therefore, the characteristics of the semiconductor device can be improved to increase the yield of the semiconductor device.

Claims (9)

소정의 하부층이 형성된 기판 상에, 구리로 형성된 금속배선이 개재된 절연막을 증착하는 단계;Depositing an insulating film interposed between metal wires formed of copper on the substrate on which the predetermined lower layer is formed; 상기 절연막 상에 캐핑막을 증착하는 단계;Depositing a capping film on the insulating film; 상기 캐핑막 상에 반사방지막을 도포하는 단계;Applying an anti-reflection film on the capping film; 상기 반사방지막 상에 후속적으로 형성되는 감광막 패턴에 버블형 결함이 발생되지 않도록, 시너(thinner)를 이용한 전처리 세정공정을 실시하여 상기 반사방지막을 세정하는 단계;Cleaning the anti-reflection film by performing a pretreatment cleaning process using a thinner so that a bubble type defect does not occur in the photoresist pattern subsequently formed on the anti-reflection film; 상기 시너를 이용하여 세정된 상기 반사방지막 상에 감광막을 도포하는 단계;Applying a photoresist film on the anti-reflection film cleaned using the thinner; 상기 감광막을 노광 및 현상하여 상기 감광막 패턴을 형성하는 단계; 및Exposing and developing the photoresist to form the photoresist pattern; And 상기 감광막 패턴을 통해 상기 반사방지막을 식각하는 단계Etching the anti-reflection film through the photoresist pattern 를 포함하는 반도체 소자의 패턴 형성방법.Pattern formation method of a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 절연막은 산화막 계열의 물질을 단층 또는 적층 구조로 형성하는 반도체 소자의 패턴 형성방법.The insulating film is a pattern forming method of a semiconductor device to form an oxide-based material in a single layer or a laminated structure. 제 1 항 또는 제 2 항에 있어서,3. The method according to claim 1 or 2, 상기 캐핑막은 과규소 산화막 또는 아산소 산화막으로 형성하는 반도체 소자 의 패턴 형성방법.The capping film is a pattern forming method of a semiconductor device formed of a silicon oxide or a silicon oxide film. 제 1 항 또는 제 2 항에 있어서,3. The method according to claim 1 or 2, 상기 절연막을 증착하기 전에 상기 기판 상에 확산방지막을 형성하는 단계를 더 포함하는 반도체 소자의 패턴 형성방법.And forming a diffusion barrier on the substrate before depositing the insulating film. 제 1 항에 있어서,The method of claim 1, 상기 시너는 에틸-3-에톡시프로피오네이트(Ethyl-3-ethoxypropionate), n-부틸 아세테이트(n-Butyl acetate), 메톡시 프로파놀(Methoxy propanol), 프로필렌 글리콜 메틸 에테르 아세테이트(Propylene glycol methyl ether acetate), 시도헥사논(Cydohexanone) 및 첨가제(Additive)로 이루어진 반도체 소자의 패턴 형성방법.The thinner is ethyl-3-ethoxypropionate, n-butyl acetate, methoxy propanol, propylene glycol methyl ether acetate acetate), cydohexanone, and additives. 소정의 하부층이 형성된 기판 상에, 구리로 형성된 제1 금속배선이 개재된 절연막을 증착하는 단계;Depositing an insulating film having a first metal wiring formed of copper on the substrate on which the predetermined lower layer is formed; 상기 절연막 상에 캐핑막을 증착하는 단계;Depositing a capping film on the insulating film; 상기 캐핑막 상에 반사방지막을 도포하는 단계;Applying an anti-reflection film on the capping film; 상기 반사방지막 상에 후속적으로 형성되는 감광막 패턴에 버블형 결함이 발생되지 않도록, 시너를 이용한 전처리 세정공정을 실시하여 상기 반사방지막을 세정하는 단계;Cleaning the anti-reflection film by performing a pre-treatment cleaning process using a thinner so that a bubble type defect does not occur in the photoresist pattern subsequently formed on the anti-reflection film; 상기 시너를 이용하여 세정된 상기 반사방지막 상에 감광막을 도포하는 단계;Applying a photoresist film on the anti-reflection film cleaned using the thinner; 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계;Exposing and developing the photoresist to form a photoresist pattern; 상기 감광막 패턴을 통해 상기 반사방지막, 상기 캐핑막 및 상기 절연막을 식각하여 상기 하부층의 일부분 또는 상기 기판의 일부분을 노출시키는 비아 홀을 형성하는 단계; 및Etching the anti-reflection film, the capping film, and the insulating film through the photoresist pattern to form a via hole exposing a portion of the lower layer or a portion of the substrate; And 상기 비아 홀을 매립하는 제2 금속배선을 형성하는 단계Forming a second metal wiring to fill the via hole 를 포함하는 반도체 소자의 금속배선 형성방법.Metal wiring forming method of a semiconductor device comprising a. 제 6 항에 있어서, The method of claim 6, 상기 절연막은 산화막 계열의 물질을 단층 또는 적층 구조로 형성하는 반도체 소자의 금속배선 형성방법.The insulating film is a metal wiring formation method of a semiconductor device to form an oxide-based material in a single layer or a laminated structure. 제 6 항 또는 제 7 항에 있어서,8. The method according to claim 6 or 7, 상기 캐핑막은 과규소 산화막 또는 아산소 산화막으로 형성하는 반도체 소자의 금속배선 형성방법.The capping film is a method of forming a metal wiring in a semiconductor device formed of a per-silicon oxide film or an oxy-oxide oxide film. 제 6 항 또는 제 7 항에 있어서,8. The method according to claim 6 or 7, 상기 절연막을 증착하기 전에 상기 기판 상에 확산방지막을 형성하는 단계를 더 포함하는 반도체 소자의 금속배선 형성방법.And forming a diffusion barrier on the substrate before depositing the insulating film.
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