KR101170217B1 - 코스 타이밍 소스로부터 파인 타이밍을 생성하기 위한 장치 및 방법 - Google Patents

코스 타이밍 소스로부터 파인 타이밍을 생성하기 위한 장치 및 방법 Download PDF

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Abstract

입력에 의해 지시된 특정 시간에 펄스를 생성하기 위한 장치가 제공된다. 상기 장치는 입력의 함수인 오프셋 전압을 생성하기 위한 오프셋 전압 생성기, 전류를 생성하기 위한 전류 생성기, 오프셋 전압의 함수로서 초기 값을 가지고, 전류의 함수로서 슬로프를 가지는 램프 전압을 생성하기 위한 램프 전압 생성기, 및 상기 램프 전압이 임계 값에 도달하는 것에 응답하여 펄스를 생성하기 위한 펄스 생성기를 포함한다. 이러한 구성으로, 상기 펄스의 시간은 상기 입력에 의해 제어된다. 이것은 트랜시버들이 송신 시간 및 수신 시간을 제어하는데 사용될 수 있다. 이러한 시간들은 다른 디바이스들과 통신하기 위한 통신 채널들 예를 들어, 초-광대역(UWB) 채널들을 셋업하기 위해서 사용될 수 있다.

Description

코스 타이밍 소스로부터 파인 타이밍을 생성하기 위한 장치 및 방법{APPARATUS AND METHOD FOR GENERATING FINE TIMING FROM COARSE TIMING SOURCE}
본 발명은 일반적으로 주기적인 클럭과 같은 코스 타이밍 소스(coarse timing source)로부터 파인(fine) 타이밍(예를 들어, 펄스)을 생성하기 위한 장치 및 방법에 관한 것이다.
기존 통신 시스템들은 전형적으로 전력 비효율적 기법들을 사용한다. 전형적으로, 이러한 시스템들은 이러한 시스템들이 통신들을 송신 또는 수신하고 있지 않는 시간들 동안에도 연속적인 전력을 요구하는 송신기들 및 수신기들을 사용한다. 일반적으로, 전력을 소비하는 동안 유휴 상태인 이러한 시스템들은 전력 관점에서 비효율적이다.
일부 애플리케이션들에서, 이러한 전력 비효율적 통신 시스템들은 자신들의 연장된 사용에 대한 제한을 제시할 수 있다. 예를 들어, 배터리 전력에 의존하는 휴대용 통신 디바이스들은 자신들의 배터리들이 교체 또는 재충전될 필요가 있기 전에, 상대적으로 짧은 연속적인 동작 수명을 가진다. 일부 상황들에서, 이는 데이터 손실, 통신 지연들, 드롭(drop)된 세션들 및 다운 시간(down time)과 같은 불리한 결과들을 초래할 수 있다.
이에 반해, 유휴 시간들 동안 실질적으로 보다 낮은 전력을 소비하는 통신 시스템들은 일반적으로 제한된 전력 소스를 이용하여 보다 긴 기간들 동안 동작할 수 있다. 따라서, 신호가 송신될 때에만 송신기 상에 전력을 공급(power)하는 통신 시스템들은 일반적으로 연속적으로 전력이 공급되는 송신기보다 적은 전력을 소비할 것이다. 이와 유사하게, 신호가 수신될 때에만 수신기 상에 전력을 공급하는 통신 시스템들은 일반적으로 연속적으로 전력이 공급되는 수신기보다 적은 전력을 소비할 것이다.
본 발명의 예시적인 양상들의 개요는 다음과 같다. 편의상, 본 발명의 하나 이상의 양상들은 여기서 간략히 "일부 양상들"이라 지칭될 수 있다.
본 발명의 일부 양상들은 입력에 기초하여 펄스를 생성하기 위한 장치에 관련된다. 상기 장치는 입력의 함수로서 오프셋 전압을 생성하기 위한 제 1 생성기, 전류를 생성하기 위한 제 2 생성기, 오프셋 전압의 함수로서 초기 값을 가지고, 전류의 함수로서 슬로프(slope)를 가지는 램프 전압을 생성하기 위한 제 3 생성기, 및 상기 램프 전압이 임계 전압에 실질적으로 도달하는 것에 응답하여 펄스를 생성하기 위한 제 4 생성기를 포함한다.
상기 입력이 상기 임계 전압에 근접한 오프셋 전압을 지시하는 경우, 상기 램프 전압은 상대적으로 단시간 구간에서 상기 임계 전압에 도달하고, 상기 펄스가 상대적으로 일찍 생성되게 한다. 이에 반해, 상기 입력이 상기 임계 전압으로부터 멀리 떨어진 오프셋 전압을 지시하는 경우, 상기 램프 전압은 상대적으로 장시간 구간에서 상기 임계 전압에 도달하고, 상기 펄스가 상대적으로 늦게 생성되게 한다. 따라서, 상기 펄스가 생성되는 시간은 상기 입력에 의해 제어된다. 이것은 상기 펄스의 지속시간 동안 송신기들 및 수신기들이 신호들의 송신 및 수신 시간들을 제어할 수 있도록 하는데 사용될 수 있다. 이러한 시간들은 다른 디바이스들과 통신하기 위한 통신 채널들을 설정하기 위해서 사용될 수 있다.
일부 양상들에서, 램프 전압의 초기 값은 오프셋 전압과 실질적으로 동일하거나 또는 이에 관련될 수 있다. 상기 오프셋 전압은 디지털-대-아날로그 변환기(DAC)에 의해 생성될 수 있다. 캘리브레이션(calibration) 회로는 상기 입력을 상기 펄스의 생성과 상관시키기 위해서 상기 오프셋 전압을 캘리브레이트하기 위해 사용될 수 있다. 특히, 상기 캘리브레이션 회로는 상기 오프셋 전압 예를 들어, 펄스 생성기의 임계 전압의 상한에 대응하는 상기 DAC에 대한 디지털 입력 워드를 결정할 수 있다. 상기 DAC의 오프셋 전압의 하한에 대응하는 상기 DAC에 대한 상기 디지털 입력 워드는 미리 정의될 수 있다. 상기 상한 및 하한 사이의 오프셋 전압들에 대응하는 상기 DAC에 대한 입력 워드는 보간법에 의해 결정될 수 있다.
일부 양상들에서, 램프 전압의 슬로프 뿐만 아니라 전류는 포지티브(positive), 네거티브(negative), 선형적(linear) 또는 비-선형적(non-linear)일 수 있다. 상기 전류는 전류 모드 디지털-대-아날로그 변환기(DAC)에 의해 생성될 수 있다. 캘리브레이션 회로는 상기 입력을 상기 펄스의 생성과 상관시키기 위해서 상기 전류를 캘리브레이션하는데 사용될 수 있다. 특히, 하한으로 세팅된 오프셋 전압을 이용하여, 상기 전류 캘리브레이션 회로는 상기 램프 전압이 상기 펄스의 생성에 대한 상한 시간 제한에서 상기 임계 전압에 도달하게 하는 결과를 가져오는 전류를 결정한다. 주기적인 클럭 소스는 상기 펄스가 생성될 구간을 정의하기 위해서 사용될 수 있다.
일부 양상들에서, 상기 장치는 예를 들어, 펄스 분할 다중 액세스(PDMA) 기술들을 사용하여 다른 디바이스들과 통신하기 위한 하나 이상의 초-광대역(UWB) 채널들을 설정하기 위해서 통신 디바이스로서 구성되거나, 통신 디바이스에서 사용될 수 있다. UWB 채널은 대략 20% 이상의 비대역폭(fractional bandwidth)을 가지거나, 대략 500 MHz의 대역폭을 가지거나, 또는 이들 모두를 가질 수 있다.
일부 양상들에서, 상기 장치는 헤드셋, 의료 디바이스, 마이크로폰, 생체인식 센서, 심박계(heart rate monitor), 보수계(pedometer), EKG 디바이스, 사용자 I/O 디바이스, 시계, 원격 제어, 스위치, 타이어 공기압 모니터(tire pressure monitor), 엔터테인먼트 디바이스, 컴퓨터, 판매-시점 디바이스(point-of-sale device), 보청기, 셋-톱 박스, 셀 폰, 또는 무선 시그널링 능력들의 일부 형태를 가지는 디바이스로서 구현되거나 이들에서 사용될 수 있다. 일부 양상들에서, 상기 장치는 통신 시스템을 위한 액세스 디바이스(예를 들어, WiFi 액세스 포인트)로 구현될 수 있거나, 이를 포함할 수 있다. 예를 들어, 상기 장치는 유선 또는 무선 통신 링크를 통해 또 다른 네트워크(Internet과 같은 광역 네트워크)로 접속성(connectivity)를 제공할 수 있다.
본 발명의 다른 양상들, 이점들 및 신규한 특징들은 첨부한 도면들과 관련하여 고려될 때 본 발명의 다음의 상세한 설명으로부터 명백해질 것이다.
도 1A-B는 본 발명의 일부 양상들에 따른 펄스를 생성하기 위한 예시적인 장치에 대한 각각의 블록 다이어그램들을 도시한다.
도 1C는 본 발명의 일부 양상들에 따라 펄스를 생성하는 일 예시적인 방법에 대한 흐름 다이어그램을 도시한다.
도 2A는 본 발명의 일부 양상들에 따른 펄스를 생성하기 위한 예시적인 장치에 의해 생성되는 예시적인 신호들에 대한 그래프를 도시한다.
도 2B는 본 발명의 일부 양상들에 따른 펄스를 생성하기 위한 예시적인 장치에 의해 생성되는 예시적인 신호들에 대한 그래프를 도시한다.
도 3은 본 발명의 일부 양상들에 따른 펄스를 생성하기 위한 일 예시적인 장치에 대한 개략 다이어그램을 도시한다.
도 4A-B는 본 발명의 일부 양상들에 따른 펄스를 생성하기 위한 예시적인 장치에 의해 생성되는 예시적인 신호들에 대한 그래프들을 도시한다.
도 5A는 본 발명의 일부 양상들에 따른 펄스를 생성하기 위한 예시적인 장치에 의해 생성되는 전류를 캘리브레이트(calibrate)하는 일 예시적인 방법에 대한 흐름 다이어그램을 도시한다.
도 5B-C는 본 발명의 일부 양상들에 따른 캘리브레이션 절차 동안 펄스를 생성하기 위한 예시적인 장치에 의해 생성되는 다양한 신호들에 대한 그래프들을 도시한다.
도 6은 본 발명의 일부 양상들에 따른 펄스를 생성하기 위한 예시적인 장치 에 의해 생성되는 오프셋 전압을 캘리브레이트하기 위한 일 예시적인 방법에 대한 흐름 다이어그램을 도시한다.
도 7은 본 발명의 일부 양상들에 따른 일 예시적인 통신 장치에 대한 블록 다이어그램을 도시한다.
도 8A-C는 본 발명의 일부 양상들에 따른 다양한 펄스 분할 다중 액세스(PDMA) 변조 기술들에 대한 타이밍 다이어그램들을 도시한다.
도 9는 본 발명의 일부 양상들에 따른 다양한 채널들을 통해 서로 통신하는 다양한 통신 디바이스들에 대한 블록 다이어그램을 도시한다.
본 발명의 다양한 양상들이 아래에서 설명된다. 여기에서의 설명 내용들은 폭넓고 다양한 형태들로 실시될 수 있고, 여기에 기재되는 임의의 특정 구조, 기능, 또는 둘 모두는 단지 대표적인 것일 뿐이라는 점이 명백하여야 한다. 여기에서의 설명 내용들에 기초하여 당업자는 임의의 다른 양상들과는 독립적으로 구현될 수 있고, 이러한 양상들 중 둘 이상의 양상들은 다양한 방식들로 결합될 수 있다는 것을 이해하여야 한다. 예를 들어, 여기에 설명되는 임의의 개수의 양상들을 사용하여 장치가 구현될 수 있거나, 방법이 실시될 수 있다. 게다가, 여기에 설명되는 양상들 중 하나 이상에 추가적으로, 또는 이들 이외에, 다른 구조, 기능, 또는 구조 및 기능을 사용하여 이러한 장치가 구현될 수 있거나, 이러한 방법이 실시될 수 있다.
위의 개념들 중 일부의 일례로서, 일부 양상들에서, 펄스를 생성하기 위한 장치는, 입력의 함수로서 오프셋 전압을 생성하기 위한 생성기; 전류를 생성하기 위한 생성기; 오프셋 전압의 함수로서 초기 값을 가지고, 전류의 함수로서 슬로프(slope)를 가지는 램프 전압을 생성하기 위한 생성기; 및 램프 전압이 임계 전압에 도달하는 것에 응답하여 펄스를 생성하기 위한 생성기를 포함한다. 다른 양상들에서, 장치는 입력의 함수로서 램프 전압을 생성하기 위한 생성기; 및 램프 전압이 임계 전압에 도달할 시에 타이밍 이벤트를 생성하기 위한 생성기를 포함한다.
도 1A는 본 발명의 일부 양상들에 따른 펄스를 생성하기 위한 일 예시적인 장치(100)에 대한 블록 다이어그램을 도시한다. 장치(100)는 단지 타이밍 이벤트 생성기의 일례일 뿐이다는 것이 이해될 것이다. 장치(100)는 펄스 위치 입력에 의해 지시된 특정 시간에 펄스를 생성한다. 아래에서 보다 상세하게 논의되는 바와 같이, 장치(100)는 송신기가 신호를 송신할 수 있고 그리고/또는 수신기가 신호를 수신할 수 있도록 하기 위해서 사용될 수 있다. 이러한 방식으로, 하나 이상의 통신 채널들은 펄스 분할 다중 액세스(PDMA)와 같은 펄스 변조 기술들에 의해 설정될 수 있다.
요컨대, 장치(100)는 입력의 함수로서 초기 오프셋 전압 및 전류의 함수로서 슬로프를 포함하는 램프 전압을 생성한다. 램프 전압이 임계 전압에 도달할 시에, 장치(100)는 펄스를 생성한다. 입력의 함수인 오프셋 전압을 변경함으로써, 램프 전압은 상이한 시간들에서 임계 전압에 도달한다. 따라서, 펄스 생성 시간은 입력에 의해 제어될 수 있다.
보다 구체적으로, 장치(100)는 오프셋 전압 생성기(102), 전류 생성기(104), 램프 전압 생성기(106), 및 펄스 생성기(108)를 포함한다. 오프셋 전압 생성기(102)는 디지털 워드(digital word)와 같은 입력을 수신하고, 대응하는 오프셋 전압을 생성한다. 전류 생성기(104)는 실질적으로 일정할 수 있는 전류를 생성하고, 시간에 대해 선형적으로 변경될 수 있으며, 또는 시간에 대해 비-선형적으로 변경될 수 있다. 일부 양상들에서, 전류는 전류 생성기(104)로부터 램프 전압 생성기(106)로 흐를 수 있다. 일부 다른 양상들에서, 전류는 램프 전압 생성기(106)로부터 전류 생성기(104)로 흐를 수 있다.
램프 전압 생성기(106)는 오프셋 전압 생성기(102)로부터 수신되는 오프셋 전압 및 전류 생성기(104)로부터 수신되는 전류로부터 램프 전압을 생성한다. 일부 양상들에서, 램프 전압 생성기(106)는 램프 전압을 위한 초기 값을 세팅하기 위해 오프셋 전압을 사용한다. 일부 양상들에서, 램프 전압 생성기(106)는 램프 전압의 슬로프를 제어하기 위해 전류를 사용한다. 일례로서, 램프 전압 생성기(106)는 램프 전압을 생성하기 위해 전류를 적분한다.
펄스 생성기(108)는 램프 전압이 미리 정의된 임계 전압에 도달할 때 펄스를 생성한다. 논의되는 바와 같이, 입력은 램프 전압의 초기 값인 오프셋 전압을 세팅한다. 따라서, 오프셋 전압을 변경함으로써, 램프 전압은 입력에 의존하는 상이한 시간들에서 임계 전압에 도달한다. 따라서, 펄스 생성 타이밍은 입력에 의해 제어된다. 이것은 다음의 예들을 참조하여 보다 더 설명된다.
도 2A는 본 발명의 일부 양상들에 따른 예시적인 장치(100)에 의해 생성되는 예시적인 신호에 대한 그래프를 도시한다. 이러한 예에서, 전류 생성기(104)에 의해 생성되는 전류는 실질적으로 일정하며, 전류 생성기(104)로부터 램프 전압 생성기(106)로 흐른다. 그래프의 수직축은 램프 전압을 나타내며, 수평축은 시간을 나타낸다. 임계 전압은 그래프의 상단 부근에 도시된다. 위에서 논의된 바와 같이, 램프 전압이 임계 전압에 도달할 시에, 펄스 생성기(108)는 펄스를 생성한다.
그래프가 도시하는 바와 같이, 램프가 임계에 도달하는 시간은 오프셋 전압에 의존한다. 예를 들어, 입력에 기초하여, 오프셋 전압 제어기(102)가 400 밀리-볼트(mV)의 오프셋 전압을 생성하는 경우, 램프 전압은 100 나노초(ns)의 시간에 임계에 도달한다. 또 다른 예로서, 입력에 기초하여, 오프셋 전압 생성기(102)가 1200 mV의 오프셋 전압을 생성하는 경우, 램프 전압은 60 나노초(ns)의 시간에 임계에 도달한다. 또한, 또 다른 예로서, 입력에 기초하여, 오프셋 전압 생성기(102)가 2000 mV의 오프셋 전압을 생성하는 경우, 램프 전압은 20 나노초(ns)의 시간에 임계에 도달한다. 따라서, 입력은 펄스가 생성되는 100ns 구간 이내의 시간을 제어한다.
도 2B는 본 발명의 일부 양상들에 따른 예시적인 장치(100)에 의해 생성되는 예시적인 신호들에 대한 그래프를 도시한다. 이러한 예에서, 전류 생성기(104)에 의해 생성되는 전류는 실질적으로 일정하며, 램프 전압 생성기(106)로부터 전류 생성기(104)로 흐른다. 다시, 그래프의 수직축은 램프 전압을 나타내며, 수평축은 시간을 나타낸다. 임계 전압은 그래프의 하단 부근에 도시된다. 위에서 논의된 바와 같이, 램프 전압이 임계에 도달할 시에, 펄스 생성기(108)는 펄스를 생성한다.
그래프가 도시하는 바와 같이, 램프가 임계에 도달하는 시간은 오프셋 전압에 의존한다. 예를 들어, 입력에 기초하여, 오프셋 전압 생성기(102)가 2000 mV의 오프셋 전압을 생성하는 경우, 램프 전압은 100 나노초(ns)의 시간에 임계에 도달한다. 또 다른 예로서, 입력에 기초하여, 오프셋 전압 생성기(102)가 1200 mV의 오프셋 전압을 생성하는 경우, 램프 전압은 60 나노초(ns)의 시간에 임계에 도달한다. 또한, 또 다른 예로서, 입력에 기초하여, 오프셋 전압 생성기(102)가 400 mV의 오프셋 전압을 생성하는 경우, 램프 전압은 20 나노초(ns)의 시간에 임계에 도달한다. 따라서, 입력은 펄스가 생성되는 100ns 구간 이내의 시간을 제어한다.
이전의 예들에서, 입력은 시간 구간 이내에서 언제 펄스가 생성되는지를 제어한다. 이러한 예에서, 시간 구간은 100ns이다. 시간 구간은 상이한 시간 길이들을 가질 수 있다는 것이 이해될 것이다. 추가적으로, 시간 구간은 실질적으로 일정한 주파수 클럭 소스에 응답하여 연속적으로 반복될 수 있다. 예를 들어, 10 MHz 클럭은 100ns 시간 구간을 반복적으로 개시하기 위해서 사용될 수 있다. 각각의 시간 구간에 대한 새로운 입력은 펄스가 구간 이내의 특정 시간에 생성되게 한다. 아래에서 더욱 상세하게 논의되는 바와 같이, 시간 구간 이내에서의 하나 이상의 펄스들의 위치는 또 다른 통신 디바이스와의 하나 이상의 동시 통신 채널들을 셋업하기 위해서 사용될 수 있다.
도 1B는 입력의 함수로서, 펄스를 생성하기 위한 일 예시적인 장치(150)에 대한 블록 다이어그램을 도시한다. 장치(150)는 하나 이상의 집적 회로(IC)들로서 구현될 수 있다. 이러한 예에서, IC(152, 154, 156, 및 158)들은 전술된 바와 유사한 방식으로 오프셋 전압, 전류, 램프 전압, 및 펄스를 생성하기 위한 수단으로서 사용된다.
도 1C는 본 발명의 또 다른 양상에 따른 펄스를 생성하는 일 예시적인 방법(170)의 흐름 다이어그램을 도시한다. 방법(170)에 따르면, 입력 디지털 워드와 같은 입력의 함수인 오프셋 전압이 생성된다(블록 172). 추가적으로, 전력이 생성된다(블록 174). 또한, 오프셋 전압의 함수로서 초기 값을 가지고, 전류의 함수로서 슬로프를 가지는 램프 전압이 생성된다(블록 176). 이후, 램프 전압이 임계 전압에 도달할 시에 펄스가 생성된다(블록 178).
도 3은 본 발명의 일부 양상들에 따른 펄스를 생성하기 위한 일 예시적인 장치(300)에 대한 개략 다이어그램을 도시한다. 장치(300)는 전술된 장치들(100 및 150)에 대한 상세한 구현의 일례이다. 이전 양상들에서와 같이, 장치(300)는 입력에 의해 지시된 특정 시간에 펄스를 생성한다. 통신 디바이스와 관련하여 아래에서 논의되는 바와 같이, 장치(300)는 PDMA와 같은 특정 타입의 펄스 변조를 사용하여 하나 이상의 동시 통신 채널들을 셋업하기 위해서 사용될 수 있다.
특히, 장치(300)는 오프셋 전압 생성기(302), 전류 생성기(320), 리셋 회로(340), 램프 전압 생성기(360), 및 펄스 생성기(380)를 포함한다. 오프셋 전압 생성기(302)는 입력의 함수로서 오프셋 전압을 생성한다. 전류 생성기(320)는 실질적으로 일정한 전류를 생성한다. 램프 전압 생성기(360)는 오프셋 전압의 함수로서 초기 값을 가지고, 전류의 함수로서 슬로프를 가지는 램프 전압을 생성한다. 이러한 예시적인 양상들에서, 램프 전압의 초기 값은 오프셋 전압과 실질적으로 동일하다. 게다가, 램프 전압 생성기(360)는 전류 생성기(320)로부터 수신된 전류를 실질적으로 적분함으로써 램프 전압을 생성한다.
펄스 생성기(380)는 램프 전압이 임계 전압에 도달할 시에 펄스를 생성한다. 리셋 회로(340)는 적분기 전압이 펄스 생성기(380)의 임계 미만으로 떨어질 시에 펄스 생성기(380)로 하여금 펄스의 테일 에지(tail edge)를 생성하게 하기 위해서 펄스의 리드 에지(lead edge)에 응답하여 램프 전압 생성기(360)의 적분기를 방전한다. 리셋 회로(340)는 생성된 펄스에 대한 특정 펄스 폭을 달성하기 위해서 펄스의 테일 에지를 개시하도록 구성될 수 있다.
또한, 오프셋 전압 생성기(302)는 펄스 생성의 특정 시간과 입력을 상관시키기 위해서 오프셋 전압을 캘리브레이트하는 캘리브레이션 회로를 포함한다. 보다 구체적으로, 오프셋 전압 캘리브레이션 회로는 펄스 생성기(380)의 임계 전압과 실질적으로 동일한 오프셋 전압을 생성하는 입력을 결정한다. 추가적으로, 전류 생성기(320)는 펄스 생성의 특정 시간과 입력을 상관시키기 위해서 전류를 캘리브레이트하는 캘리브레이션 회로를 포함한다. 보다 구체적으로, 전류 캘리브레이션 회로는 램프 전압을 생성하는 전류를 생성하는데, 램프 전압은 오프셋 전압에 대하여 시간 구간의 대략적인 종단에서 펄스 생성기(380)의 임계 전압에 도달하며, 오프셋 전압은 시간 구간 이내에서의 가장 이른 펄스 위치에 대응한다. 아래에서 보다 상세하게 논의되는 바와 같이, 리셋 회로(340)는 전류의 캘리브레이션을 돕는다.
보다 상세하게, 오프셋 전압 생성기(302)는 상태 머신(304), 디지털-대-아날로그(DAC) 변환기(310), 전송 게이트(316), 지연 소자(318), 차동 증폭기(314), 임계 검출기(312), 래치(308), 및 AND-게이트(306)를 포함한다. DAC(310)는 입력에 응답하여 오프셋 전압을 생성하며, 이러한 예에서, 입력은 8-비트 디지털 워드일 수 있다. 전송 게이트(316)는 클럭 신호 Clk의 지연된 에지에 응답하여 오프셋 전압을 램프 전압 생성기(360)로 전달하며, 클럭 신호 Clk의 주기는 시간 구간을 정의한다. 아래에서 보다 상세하게 논의되는 바와 같이, 나머지 디바이스들 즉, 상태 머신(304), 차동 증폭기(314), 임계 검출기(312), 래치(308), 및 AND-게이트(306)는 오프셋 전압을 캘리브레이트하기 위해 사용된다.
전류 생성기(320)는 위상 및 주파수 검출기(PFD)(322), 락 검출기(lock detector)(324), 및 전류 모드 DAC(326)를 포함한다. 전류 모드 DAC(326)는 실질적으로 일정한 전류를 생성하며, 이러한 전류는 램프 전압 생성기(360)에 인가된다. 아래에서 보다 상세하게 논의되는 바와 같이, PFD(322) 및 락 검출기(324)는 전류를 캘리브레이트하기 위해서 사용된다.
램프 전압 생성기(360)는 용량성 소자(element) C 및 트랜지스터(362)를 포함한다. 용량성 소자 C는 램프 전압 생성기(360)에 의해 생성되는 램프 전압이 오프셋 전압과 실질적으로 동일한 초기 값을 가지도록 오프셋 전압 생성기(302)로부터 오프셋 전압을 초기에 수신하도록 작용한다. 또한, 용량성 소자 C는 램프 전압을 생성하기 위해서 전류 생성기(320)로부터 수신된 전류를 실질적으로 적분하는 적분기로서의 역할을 한다. 추가적으로, 램프 전압은 오프셋 전압의 함수로서 초기 값을 가지고, 전류의 함수로서 슬로프를 가진다. 아래에서 보다 상세하게 설명되는 바와 같이, 트랜지스터(362)는 개시된 펄스에 응답하여 용량성 소자 C를 방전하기 위해서 리셋 회로(340)에 의해 생성되는 리셋 신호에 응답한다.
펄스 생성기(380)는 직렬로 연결된 한 쌍의 인버터들(382 및 384)을 포함한다. 제 1 인버터(382)의 입력은 램프 전압 생성기(360)로부터 램프 전압을 수신한다. 제 2 인버터(384)의 출력은 펄스를 생성한다. 또한, 제 2 인버터(384)의 출력은 리셋 회로(340)로 하여금 용량성 소자 C의 방전을 야기하는 리셋 신호를 생성하도록 하기 위해서 리셋 회로(340)로 피드백된다. 따라서, 램프 전압이 인버터(382)의 임계 전압에 도달할 시에, 인버터(382)의 출력은 로직 하이 전압(logic high voltage)으로부터 로직 로우 전압(logic low voltage)으로 변화하고, 다음에 이는 인버터(384)의 출력이 로직 로우 전압으로부터 로직 하이 전압으로 변화하게 한다. 이것은 펄스의 리딩 에지(leading edge)를 생성한다.
펄스의 리딩 에지는 리셋 회로(340)로 피드백되고, 이는 리셋 회로(340)로 하여금 리셋 신호를 생성하도록 한다. 리셋 신호는 트랜지스터(362)를 턴온(turn on)하고, 이는 커패시터 상의 전압이 접지 전위가 되도록 한다. 다음에 이것은 제 1 인버터(382)의 출력이 로직 로우 전압으로부터 로직 하이 전압으로 변화하게 하고, 다음에 이는 제 2 인버터(384)의 출력이 로직 하이 전압으로부터 로직 로우 전압으로 변화하게 한다. 이것은 펄스의 트레일링 에지(trailing edge)를 생성한다.
리셋 회로(340)는 AND-게이트(350), 래치(348), 인버터(342), 3-입력 AND-게이트(344), 및 OR-게이트(346)를 포함한다. 전술한 바와 같이, 리셋 회로(340)는 펄스 생성기(380)에 의해 생성되는 펄스의 리딩 에지에 응답하여 용량성 소자 C의 방전을 야기하는 리셋 신호를 생성한다. 보다 상세하게 논의되는 바와 같이, 리셋 회로(340)는 아래에서 전류 생성기(320)에 의해 생성되는 전류의 캘리브레이션에도 사용된다. 정상 동작에서, 캘리브레이션 신호 CAL은 로직 로우 레벨로 세팅된다. 캘리브레이션 모드에서, 캘리브레이션 신호 CAL은 로직 하이 레벨로 세팅된다.
인버팅된 캘리브레이션 신호가 로직 하이(high)이므로, 정상 동작에서, AND-게이트(350)는 피드백 신호를 래치(348)의 클럭 입력으로 전달한다. 따라서, 펄스의 리딩(예를 들어, 상승) 에지를 생성하는 펄스 생성기(380)에 응답하여, AND-게이트(350)는 상승 에지를 생성하고, 상승 에지는 래치(348)의 클럭 입력으로 인가된다. 상승 에지는 로직 하이 전압(Vdd)에 결합(tied)되는 래치(348)의 데이터(D) 입력에서의 전압을 야기하고, 래치(348)의 Q-출력으로 전달한다. 다음에 OR-게이트(346)는 래치(348)의 Q-출력에서의 로직 하이 전압을 램프 전압 생성기(360)의 트랜지스터(362)의 게이트로 전달한다. 이것은 트랜지스터(362)를 턴온하고, 이로써 용량성 소자 C를 접지시킨다. 따라서, 램프 전압은 로직 로우 전압으로 신속히 진행하여, 제 1 인버터(382)로 하여금 로직 로우 전압으로부터 로직 하이 전압으로 트랜지션하게 하고, 다음에 이는 제 2 인버터(384)로 하여금 로직 하이 전압으로부터 로직 로우 전압으로 트랜지션하게 한다. 이것은 펄스의 트레일링 에지를 생성한다.
새로운 시간 구간의 시작에서, 래치(348)는 클럭 소스 Clk의 상승 에지에 의해 리셋된다. 이것은 래치(348)의 Q-출력이 로직 로우 전압으로 트랜지션하게 하고, 이는 OR-게이트(346)에 의해 트랜지스터(362)로 전달된다. 이것은 트랜지스터(362)로 하여금 턴오프(turn off)되게 하고, 이로써 용량성 소자 C가 램프 전압을 생성하기 위해서 새로운 오프셋 전압 및 전류를 수신할 수 있게 한다.
아래에서 보다 상세하게 논의되는 바와 같이, 리셋 회로(340)의 나머지 소자들 즉, 인버터(342) 및 3-입력 AND-게이트(344)는 전류 캘리브레이션 절차를 위해 배타적으로 사용된다. 장치(300)의 정상 동작은 도 4A-B를 참조하여 아래에서 보다 상세하게 논의된다.
도 4A-B는 본 발명의 일부 양상들에 따른 예시적인 펄스 위치 변조기(300)에 의해 생성되는 시간에 관련하여 예시적인 램프 전압들 및 펄스들에 대한 그래프들을 도시한다. 이러한 예에서, 시간들 0, 100ns, 200ns, 및 300ns는 상이한 시간 구간들의 시작을 나타낸다. 이들은 시간 0에 대응하는 수직 실선을 제외하고는, 그래프들에서 각각의 수직 파선들로서 도시된다. 예를 들어, 10 MHz의 주파수를 가지는 클럭 신호 Clk는 100ns 시간 구간을 정의하기 위해서 사용될 수 있다.
또한, 도 3을 참조하면, 시간 0에서, 펄스 생성기(380)의 출력은 로직 로우 전압에 있다. 이것은 용량성 소자 C 양단의 전압이 로직 로우 전압(예를 들어, ~ 0V)에 있기 때문인데, 이는 펄스 생성기(380)의 제 1 인버터(382)로 하여금 로직 하이 전압을 생성하게 하고, 다음에 이는 펄스 생성기(380)의 제 2 인버터(384)로 하여금 로직 로우 전압을 생성하게 한다.
전술된 바와 같이, 클럭 신호 Clk의 에지(예를 들어, 상승 에지)는 시간 구간을 개시한다. 따라서, 시간 0에서, 클럭 신호 Clk의 상승 에지는 리셋 회로(340)의 래치(348)로 하여금 리셋하게 한다. 이에 응답하여, 래치(348)는 자신의 Q-출력에서 로직 로우 전압을 생성하고, 로직 로우 전압은 OR-게이트(346)에 의해 트랜지스터(362)의 게이트로 전달되며, 이로써 트랜지스터(362)를 턴오프한다. 이것은 용량성 소자 C가 오프셋 전압 생성기(302)로부터 오프셋 전압을 수신하고, 전류 생성기(320)로부터 전류를 수신할 수 있게 한다. 또한, 시간 0에서, 입력에 응답하여 DAC(310)에 의해 생성된 오프셋 전압은 클럭 신호 Clk의 지연된 상승 에지에 응답하여 전송 게이트(316)에 의해 용량성 소자 C로 전달된다.
도 4A에 도시되는 바와 같이, 이러한 예에서, 오프셋 전압은 자신의 범위의 중간보다 약간 높게 세팅된다. 시간 0에서, 용량성 소자 C는 증가하는 램프 전압을 생성하기 위해서 전류 생성기(320)로부터의 전류를 적분하기 시작한다. 램프 전압이 펄스 생성기(380)의 제 1 인버터(382)의 임계 전압에 도달할 시에, 제 1 인버터(382)의 출력은 로직 하이 전압으로부터 로직 로우 전압으로 트랜지션한다. 이것은 펄스 생성기(380)의 제 2 인버터(384)의 출력이 로직 로우 전압으로부터 로직 하이 전압으로 트랜지션하게 한다. 이것은 약 60ns에서 펄스의 상승 에지를 생성한다.
펄스의 상승 에지는 AND-게이트(350)의 입력으로 피드백되고, 이는 AND-게이트(350)의 출력이 로직 로우 전압으로부터 로직 하이 전압으로 트랜지션하게 한다. 이러한 트랜지션은 래치(348)로 하여금 자신의 D-입력에서의 로직 하이 전압을 자신의 Q-출력으로 전달하게 한다. 다음에 OR-게이트(346)는 래치 Q-출력에서의 로직 하이 전압을 트랜지스터(362)의 게이트로 전달하고, 이로써 트랜지스터(362)를 턴온한다. 트랜지스터(362)의 턴온은 용량성 소자 C를 접지로 션트(shunt)시키고, 이로써 도 4A에 의해 도시되는 바와 같이 램프 전압이 현저하게 감소한다. 이러한 트랜지션은 제 1 인버터(382)의 출력이 로직 하이 전압으로부터 로직 로우 전압으로 트랜지션하게 한다. 다음에 이러한 트랜지션은 제 2 인버터(384)로 하여금 로직 하이 전압으로부터 로직 로우 전압으로 트랜지션하게 하고, 이로써 도 4B에 도시되는 바와 같이 펄스의 트래일링 에지를 생성한다. 리셋 회로(340)를 통한 램프 전압 생성기(360)의 입력과 펄스 생성기(380)의 출력 사이의 피드백 루프는 미리 정의된 폭(예를 들어, 1ns)을 가지는 펄스를 생성하도록 구성될 수 있다.
제 1 시간 구간의 완료 이후, 클럭 소스 Clk는 시간 100ns에서 시작하여 제 2 시간 구간을 개시한다. 제 2 시간 구간에서, DAC(310)는 새로운 입력에 응답하여 새로운 오프셋 전압을 생성한다. 이러한 예에서, 새로운 오프셋 전압은 자신의 범위에 대하여 상대적으로 낮게 세팅된다. 따라서, 도 4A에 도시되는 바와 같이, 새로운 오프셋 전압이 더 낮아지므로, 램프 전압이 임계 전압에 도달하는데 더 많은 시간이 걸린다. 따라서, 펄스는 제 2 시간 구간 이내에서 상대적으로 늦게 생성된다. 도 4B에 도시되는 바와 같이, 펄스는 100 내지 200ns 시간 구간 이내의 대략 190ns에서 생성되었다.
이와 유사하게, 제 2 시간 구간의 완료 이후, 클럭 소스 Clk는 시간 200ns에서 시작하여 제 3 시간 구간을 개시한다. 제 3 시간 구간에서, DAC(310)는 새로운 입력에 응답하여 새로운 오프셋 전압을 생성한다. 이러한 예에서, 새로운 오프셋 전압은 자신의 범위에 대하여 상대적으로 높게 세팅된다. 따라서, 도 4A에 도시되는 바와 같이, 새로운 오프셋 전압은 상대적으로 높게 설정되므로, 램프 전압이 임계 전압에 도달하는데 더 적은 시간이 걸린다. 따라서, 펄스는 제 3 시간 구간 이내에서 상대적으로 일찍 생성된다. 도 4B에 도시되는 바와 같이, 펄스는 200 내지 300ns 시간 구간 이내의 대략 230ns에서 생성되었다.
이와 유사하게, 다시, 제 4 시간 구간 동안 새로운 입력에 응답하여 DAC(310)에 의해 생성되는 보다 낮은 중간-범위 오프셋 전압은 펄스가 예를 들어, 300 내지 400ns 시간 구간 이내의 370ns에서 생성되게 한다.
장치(300)는 펄스의 생성을 위한 미리 정의된 시간 해상도를 제공하도록 구성될 수 있다. 예를 들어, 장치 변조기(300)는 100ns 시간 구간 이내의 100개의 이용가능한 시간 슬롯들 사이에서 (입력에 의해 지시되는) 선택된 시간 슬롯에서 펄스를 생성하도록 구성될 수 있다. 예를 들어, 입력은 시간 구간 이내의 시간 슬롯들 1 - 100ns에 대응하도록 10 {바이너리 2}의 단계들에서 0001110 {바이너리 28} 내지 1110010 {바이너리 228}의 범위를 가질 수 있다. 추가적으로, 전술된 바와 같이, 리셋 회로(340)를 통한 펄스 생성기(380)의 출력으로부터 램프 전압 생성기(360)의 입력으로의 피드백 루프는 예를 들어, 1ns 펄스 폭을 생성하도록 구성될 수 있다. 따라서, 각각의 펄스는 입력에 의해 지시되는 시간 구간 이내의 고유하고, 실질적 넌-오버래핑(non- overlapping) 시간 슬롯에서 생성될 수 있다.
도 5A는 본 발명의 일부 양상들에 따라 예시적인 장치(300)에 의해 생성되는 전류를 캘리브레이트하는 예시적인 방법(500)에 대한 흐름 다이어그램을 도시한다. 전류 캘리브레이션 방법(500)은 시간 구간의 최후 시간 슬롯에 대응하여야 하는 오프셋 전압의 범위의 최저 값에서 오프셋 전압을 세팅하는 것을 수반하고, 이후, 램프 전압이 시간 구간의 최후 시간 슬롯의 시작에서 임계 전압과 교차할 때까지 각각의 구간 동안 전류를 조절하면서, 연속적인 캘리브레이션 구간들을 개시한다.
도 3 및 5A에 대하여, 전류 캘리브레이션 방법(500)에 따르면, 캘리브레이션 신호 Cal는 하이 로직 레벨로 세팅된다(블록 502). 이것은 AND-게이트(350)를 디스에이블링하고, 이로써 피드백(FB) 신호가 램프 전압 생성기(360)의 트랜지스터(362)를 턴온하지 못하게 한다. 또한, 이것은 3-입력 AND 게이트(344)로 하여금 클럭 소스 Clk가 캘리브레이션 구간의 시작에서 용량성 소자 C를 방전하도록 할 수 있게 한다. 또한, 전류 캘리브레이션 방법(500)에 따르면, DAC(310)는 오프셋 전압 범위의 최저 값에 대응하는 오프셋 전압을 생성하도록 구성된다(블록 504). 이러한 예에서, 최저 오프셋 전압은 200 mV일 수 있다. 다음으로, 캘리브레이션 방법(500)에 따르면, 전류 모드 DAC(326)는 초기 전류를 생성하도록 세팅된다(블록 506).
이후, 전류 캘리브레이션 방법(500)에 따르면, 캘리브레이션 구간이 개시된다(블록 508). 예를 들어, 클럭 신호 Clk의 상승 에지는 캘리브레이션 구간을 개시하기 위해서 사용될 수 있다. 이러한 점에서, 상승 에지는 리셋 회로(340)로 하여금 용량성 소자 C 상에 남아있는 임의의 전하들을 제거하기 위해서 상대적으로 낮은 듀티 사이클 펄스를 가지는 리셋 신호를 생성하게 한다. 이것은 로직 하이 레벨로의 클럭 신호 Clk 트랜지션들 직후에 로직 하이 레벨에 있는 AND-게이트(344)의 3-입력들에 의해 이루어진다. 이것은 트랜지스터(362)로 하여금 용량성 소자 C의 방전을 수행하게 하는 펄스의 리딩 에지를 생성한다. 인버터(342)가 로직 하이 레벨을 로직 로우 레벨로 인버팅할 시에, AND-게이트(344)는 로직 로우 레벨을 생성하고, 이로써 리셋 펄스의 트레일링 에지를 생성한다. 따라서, 리셋 펄스의 지연은 로직 하이 레벨로의 클럭 신호 트랜지션에 응답하여 로직 로우 레벨을 생성할 시의 인버터(342)의 지연과 실질적으로 동일하다.
또한, 클럭 신호의 상승 에지는 전송 게이트(316)로 하여금 인버터(342)의 지연과 실질적으로 동일한 지연 소자(318)에 의해 생성된 지연 이후 오프셋 전압을 용량성 소자 C로 전달하게 한다. 지연 소자(318)는 트랜지스터(362)가 턴온될 시에 용량성 소자 C로의 오프셋 전압의 게이팅(gating)을 막는다. 실질적으로 동시에, 용량성 소자 C는 램프 전압을 발생시키기(develop) 위해서 전류 모드 DAC(326)에 의해 생성되는 초기 전류를 적분하기 시작한다. 이러한 캘리브레이션 구간 동안, PFD(322)는 펄스가 구간 동안 생성되었는지 여부를 결정하기 위해서 피드백 신호(FB)를 모니터링한다(블록 510). 이러한 점에서, PFD(322)가 자신의 FB 입력에서 펄스 상승 에지를 검출하지 않고, 자신의 REF 입력에서 클럭 신호 Clk의 상승 에지의 도착을 검출한다면, 어떤 펄스도 캘리브레이션 구간 동안 생성되지 않았다. 이에 반해, RFD(322)가 자신의 REF 입력에서 클럭 신호 Clk의 상승 에지를 검출하기 전에 자신의 FB 입력에서 펄스의 도착을 검출한다면, 펄스는 캘리브레이션 구간 동안 생성되었다.
PFD(322)가 펄스가 생성되었다고 결정하는 경우(블록 512), PFD는 자신의 DEC 출력에서 로직 하이 신호를 생성하고 자신의 INC 출력에서 로직 로우 신호를 생성함으로써 전류 모드 DAC(326)에 의해 생성된 전류를 감소시킨다(블록 514). 이것은 초기 전류가 캘리브레이트된 전류보다 높게 세팅되었음을 의미한다. 이에 반해, PFD(322)가 어떤 펄스도 생성되지 않았다고 결정하는 경우(블록 512), PFD(322)는 자신의 INC 출력에서 로직 하이 신호를 생성하고 자신의 DEC 출력에서 로직 로우 신호를 생성함으로써 전류 모드 DAC(326)에 의해 생성된 전류를 증가시킨다(블록 516).
이후, 락 검출기(324)는 이전의 3개 이상의 전류 변화들이 토글링되었는지 여부를 결정한다(블록 518). 이전의 전류 변화들이 토글링된 경우, 이는 전류 모드 DAC(326)에 의해 생성된 전류가 하나의 LSB 이내에서 캘리브레이트된다는 것을 의미한다. 따라서, 락 검출기(324)가 이전의 전류 변화들이 토글링되었다고 결정되는 경우(블록 520), 락 검출기(324)는 전류 세팅 시에 전류 모드 DAC(326)를 로킹(lock)하기 위해서 신호를 전류 모드 DAC(326)로 전송한다(블록 522). 락 검출기(324)는 최저 전류 세팅 시에 펄스 생성을 야기하는 전류 모드 DAC(326)를 로킹하는 것이 바람직하다. 이에 반해, 락 검출기(324)가 이전의 전류 변화들이 토글링되었다고 결정하지 않는 경우, 새로운 캘리브레이션 구간은 블록 508에 따라 시작된다. 전류 모드 DAC(326)가 캘리브레이트되면, 캘리브레이션 신호 CAL는 로직 로우 레벨로 세팅된다(블록 524).
도 5B-C는 본 발명의 일부 양상들에 따라 캘리브레이션 절차 동안 장치(300)에 의해 생성된 다양한 신호들에 대한 그래프들을 도시한다. 도 5B는 전류 모드 DAC(326)에 의해 생성된 초기 전류가 캘리브레이트된 전류보다 낮은 상황을 다룬다. 이에 반해, 도 5C는 전류 모드 DAC(326)에 의해 생성된 초기 전류가 캘리브레이트된 전류보다 높은 상황을 다룬다.
도 5B가 도시하는 바와 같이, 제 1 캘리브레이션 구간에서, 램프 전압은 클럭 신호 Clk의 다음 상승 에지 전에 임계 전압에 도달하지 않는다. 그 결과, 제 1 캘리브레이션 구간에서는 어떤 펄스도 생성되지 않는다. 이것은 전류 모드 DAC(326)에 의해 생성된 초기 전류가 캘리브레이트된 전류보다 낮다는 것을 의미한다. 이에 응답하여, 전술된 바와 같이, PFD(322)는 전류 모드 DAC(326)에 의해 생성된 전류를 증가시킨다. 제 2 캘리브레이션 구간에서, 램프 전압은 클럭 신호 Clk의 다음 상승 에지 전에 임계 전압에 도달하지 않지만, 제 1 캘리브레이션 구간의 램프 전압보다는 근접하다. 따라서, 제 2 캘리브레이션 구간에서는 어떤 펄스도 생성되지 않는다. 이것은 전류 모드 DAC(326)에 의해 생성된 전류가 캘리브레이트된 전류보다 낮다는 것을 의미한다. 다시, 이에 응답하여, PFD(322)는 전류 모드 DAC(326)에 의해 생성된 전류를 증가시킨다.
제 3 캘리브레이션 구간에서, 램프 전압은 클럭 신호 Clk의 다음 상승 에지 전에 임계 전압에 도달한다. 그 결과, 펄스는 도시되는 바와 같이 제 3 캘리브레이션 구간에서 생성된다. 이것은 전류 모드 DAC(326)에 의해 생성된 전류가 캘리브레이트되거나 캘리브레이트된 전류보다 높을 수 있다는 것을 의미한다. 이에 응답하여, PFD(322)는 전류 모드 DAC(326)에 의해 생성된 전류를 감소시킨다. 제 4 캘리브레이션 구간에서, 램프 전압은 클럭 신호 Clk의 다음 상승 에지 전에 임계 전압에 도달하지 않는다. 락 검출기(324)는 이전의 3개의 전류 변화들이 토글링되었다는 것을 검출하고, 이에 따라 펄스를 생성하는 최저 전류에서 전류 모드 DAC(326)를 로킹한다.
이와 유사하게, 도 5C가 도시하는 바와 같이, 제 1 캘리브레이션 구간에서, 램프 전압은 클럭 신호 Clk의 다음 상승 에지 전에 임계 전압에 도달한다. 그 결과, 펄스는 제 1 캘리브레이션 구간에서 생성된다. 이것은 전류 모드 DAC(326)에 의해 생성된 초기 전류가 캘리브레이트된 전류보다 높다는 것을 의미한다. 이에 응답하여, PFD(322)는 전류 모드 DAC(326)에 의해 생성된 전류를 감소시킨다. 제 2 캘리브레이션 구간에서, 램프 전압은 클럭 신호 Clk의 다음 상승 에지 전에 임계 전압에 도달한다. 따라서, 펄스는 제 2 캘리브레이션 구간에서 생성된다. 이것은 전류 모드 DAC(326)에 의해 생성된 전류가 캘리브레이트된 전류보다 높다는 것을 의미한다. 다시, 이에 응답하여, PFD(322)는 전류 모드 DAC(326)에 의해 생성된 전류를 감소시킨다.
제 3 캘리브레이션 구간에서, 램프 전압은 클럭 신호 Clk의 다음 상승 에지 전에 임계 전압에 도달하지 않는다. 그 결과, 제 3 캘리브레이션 구간에서는 어떤 펄스도 생성되지 않는다. 이것은 전류 모드 DAC(326)에 의해 생성된 전류가 캘리브레이트되거나 캘리브레이트된 전류보다 약간 낮을 수 있다는 것을 의미한다. 이에 응답하여, PFD(322)는 전류 모드 DAC(326)에 의해 생성된 전류를 증가시킨다. 제 4 캘리브레이션 구간에서, 램프 전압은 클럭 신호 Clk의 다음 상승 에지 전에 임계 전압에 도달한다. 락 검출기(324)는 이전의 3개의 전류 변화들이 토글링되었다는 것을 검출하고, 이에 따라 펄스를 생성하는 최저 전류에서 전류 모드 DAC(326)를 로킹한다.
도 6은 본 발명의 일부 양상들에 따른 장치(300)에 의해 생성된 오프셋 전압을 캘리브레이트하는 일 예시적인 방법(600)에 대한 흐름 다이어그램을 도시한다. 오프셋 전압 캘리브레이션 방법(600)은 펄스 생성기(380)의 임계 전압에 대응하는 오프셋 전압을 생성하는 DAC(310)에 대한 입력 워드를 결정한다. 이러한 예에서, 이것은 초기에 중간 범위에서 DAC(310)에 대한 입력 워드를 세팅함으로써 이루어진다. 이후, 연속적인 근사화(approximation)의 프로세스를 통해, DAC(310)에 대한 입력 워드는 오프셋 전압이 임계 전압에 도달할 때까지, 연속적으로 임계 전압에 보다 근접해지는 오프셋 전압을 생성하도록 연속적으로 변화된다.
도 6의 범례(legend)에 도시되는 바와 같이, DAC(310)에 대한 입력 워드의 최상위 비트(MSB)는 N-1 비트로서 표현되며, 여기서 N은 DAC 입력 워드 내의 비트들의 수이다. DAC(310)의 입력 워드의 최하위 비트(LSB)는 0 비트로서 표현된다. DAC(310)에 대한 입력 워드의 k번째 비트는 DAC(310)에 대한 최종 입력 워드가 오프셋 전압이 펄스 생성기(380)의 임계와 실질적으로 동일하게 하도록 그 값이 결정될 비트 인덱스이다.
도 3 및 6 모두를 참조하여, 오프셋 캘리브레이션 방법(600)이 개시되면, HOLD 신호는 로직 하이 레벨로 세팅된다(블록 602). 이것은 아래에서 보다 상세하게 논의되는 바와 같이, AND-게이트(306)를 인에이블링(enable)하고, 피드백(FB) 신호가 래치(308)를 트리거링하게 한다. 이후, 상태 머신(304)은 비트 인덱스 k를 DAC(310)에 대한 입력 워드의 MSB(N-1)로 세팅한다(블록 604). 이것은 DAC 입력 워드의 MSB가 결정된 제 1 비트이기 때문이다. 오프셋 전압의 캘리브레이션 동안, 전송 게이트(316)가 디스에이블링된다(블록 606). 이것은 램프 전압 생성기(360)에 의해 생성된 램프 전압이 캘리브레이션 동안 0 볼트에 근접한 초기 값을 가지는 램프 전압을 생성하게 한다. 이것은 램프 전압이 캘리브레이션 사이클 시작에서 DAC 전압보다 항상 낮다는 것을 보장한다.
이후, 상태 머신(304)은, 로직 1(1)과 동일한 비트 인덱스 k, 로직 0(0)과 동일한 0 내지 k-1번째 비트(들), 그리고 적용가능하다면, 이전에 결정된 바와 같이 비트(들) k+1 내지 N-1을 가지는 입력 워드로 DAC(310)를 개시한다(블록 608). 일례로서, 8-비트 DAC 워드를 취하여, 상태 머신(304)은 초기에 7번째 비트(MSB)를 로직 1(1)로 그리고, 0 내지 6번째 비트들은 로직 0(0)으로 세팅한다. 비트 인덱스 k가 현재 MSB로 세팅되어 있지 않으므로, 비트(들) k+1 내지 N-1은 적용할 수 없다. 따라서, 제 1 DAC 워드는 1000000이고, 이는 DAC 워드에 대한 범위의 중간이다.
이후, 캘리브레이션 구간이 개시된다(블록 610). 이러한 예에서, 캘리브레이션 구간은 리셋 회로(340)의 래치(348)로 하여금 리셋하게 하고, 용량성 소자 C가 전류 생성기(320)에 의해 생성된 전류에 의해 충전될 수 있도록 트랜지스터(362)를 턴오프하게 하는 클럭 신호 Clk의 상승 에지에 의해 개시된다.
캘리브레이션 구간 동안, 차동 증폭기(314) 및 임계 검출기(312)는 램프 전압이 DAC 전압보다 큰지 여부를 표시하는 출력을 생성한다. 램프 전압이 펄스 생성기(380)의 임계 전압에 도달할 시에, 피드백(FB) 신호는 로직 하이 레벨로 트랜지션한다. 이것은 래치(308)로 하여금 DAC 전압과 임계 전압의 비교의 결과들을 상태 머신(304)으로 출력하게 한다(블록 612). 이후, 상태 머신(304)은 임계 전압이 DAC 전압보다 큰지 여부를 결정한다(블록 614). 상태 머신(304)이 임계 전압이 DAC 전압보다 크다고 결정하는 경우, 상태 머신(304)은 비트 인덱스 k를 로직 1(1)로 할당한다(블록 618). 그렇지 않으면, 머신 상태(304)는 비트 인덱스 k를 로직 0(0)으로 할당한다(블록 616).
이후, 상태 머신(304)은 비트 인덱스 k가 입력 DAC 워드의 다음 비트로 세팅되도록 비트 인덱스 k를 감소시킨다(블록 620). 이러한 예에서, 비트 인덱스 k는 DAC(310)에 대한 입력 워드의 6번째 비트가 된다. 이후, 상태 머신(620)은 비트 인덱스 k가 0보다 작은지 여부를 결정한다. 비트 인덱스 k가 0보다 작지 않은 경우, 새로운 비트 인덱스 k에 대한 값을 결정하기 위해서 동작들(608 내지 620)이 다시 반복된다. 상태 머신(304)이 비트 인덱스 k가 0보다 작다고 결정하는 경우, 이는 DAC 워드의 모든 비트들이 결정되었다는 것을 의미하며, 상태 머신(304)는 메모리에 DAC 워드를 저장하고(블록 624), 이후 전송 게이트(316)는 인에이블링되고, HOLD 신호는 프로그램가능한 오프셋 전압 생성기(302)를 동작 모드로 구성하기 위해서 로직 로우 레벨로 세팅된다(블록 626).
전류 및 오프셋 전압이 캘리브레이트된 후, 펄스 생성 시간 및 입력 사이의 상관관계가 알려진다. 예를 들어, 최저 오프셋 전압을 초래하는 DAC 워드가 알려지고, 이는 펄스에 대한 가장 이른 시간 슬롯과 상관된다. 또한, 펄스 생성기의 임계 전압을 초래하는 DAC 워드 또한 알려지고, 이는 펄스에 대한 가장 늦은 시간 슬롯과 상관된다. 가장 이른 시간 슬롯과 가장 늦은 시간 슬롯 사이의 시간 슬롯들에 대한 DAC 워드들은 보간법(interpolation)에 의해 결정될 수 있다.
도 7은 본 발명의 일부 양상들에 따른 펄스를 생성하기 위한 장치를 사용하는 일 예시적인 통신 디바이스(700)에 대한 블록 다이어그램을 도시한다. 통신 디바이스(700)는 수신기(702), 안테나(704), 스위치(706), 펄스 생성 장치(708), 채널 제어기(710), 베이스밴드 유닛(712) 및 송신기(714)를 포함한다. 송신기(714)는 또 다른 통신 디바이스로의 정보의 송신을 위한 채널 예를 들어, 초-광대역(UWB) 채널을 설정하도록 구성된다. 수신기(702)는 또 다른 통신 디바이스로부터 정보를 수신하기 위한 채널 예를 들어, 초-광대역(UWB) 채널을 설정하도록 구성된다. 채널들의 송신 및 수신은 동시에 설정될 수 있다. 초-광대역 채널은 대략 20% 이상의 비대역폭을 가지는 채널로서 정의될 수 있고, 대략 20% 이상의 비대역폭을 가지거나 대략 500 MHz 이상의 대역폭을 가진다. 비대역폭은 자신의 중심 주 파수에 의해 나누어진 디바이스와 연관된 특정 대역폭이다. 예를 들어, 본 발명에 따른 디바이스는 8.125 GHz의 중심 주파수를 가지는 1.75 GHz의 대역폭을 가질 수 있으며, 이에 따라 자신의 비대역폭은 1.75/8.125 또는 21.5%이다.
통신 디바이스(700)가 IEEE 802.11 또는 802.15 관련 무선 디바이스와 같은 무선 디바이스로서 구성되는 경우, 안테나(704)는 다른 무선 디바이스로부터 정보를 무선으로 수신 및 송신하기 위한 무선 매체로의 인터페이스로서의 역할을 한다. 채널 제어기(710)의 제어 하에, 스위치(706)는 실질적으로 통신 디바이스(700)가 송신 중일 때 송신기(714)로부터 수신기(702)를 절연한다. 베이스밴드 유닛(712)은 수신기(702)로부터 수신된 베이스밴드 신호들을 프로세싱하고, 송신기(714)에 의한 송신을 위해서 베이스밴드 신호들을 프로세싱한다.
통신 디바이스(700)의 펄스 생성 장치(708)는 여기에서 전술된 예시적인 양상들 중 임의의 양상일 수 있다. 채널 제어기(710)의 제어 하에, 장치(708)는 신호들의 송신 및 수신을 위한 펄스 폭들에 의해 정의되는 상이한 구간들에서 송신기 및 수신기를 인에이블링하기 위해서 사용된다. 이러한 구성에서, 통신 채널들은 다양한 펄스 분할 다중 액세스(PDMA) 변조 방식들을 사용함으로써 설정될 수 있다. 이러한 PDMA 변조 방식들은 송신 및 수신을 위한 시간 구간들을 좌우(govern)하는 펄스들의 위치에 기초하여 채널들을 셋업한다. 아래에서 설명되는 바와 같이, PDMA 변조 방식들의 예들은 펄스 반복 주파수(PRF) 변조, 펄스 위치 또는 오프셋 변조, 및 시간 호핑 변조들을 포함한다. 송신기가 송신하고 있지 않고, 수신기가 수신하고 있지 않은 시간들 동안, 이러한 디바이스들은 배터리에 의해 제공된 전력 과 같은 전력을 보존하기 위해서 낮은 전력 모드로 동작되거나, 전력 모드로 동작되지 않을 수 있다.
도 8A는 상이한 펄스 반복 주파수들로 정의되는 상이한 채널들(채널 1 및 채널 2)을 도시한다. 특히, 채널 1에 대한 펄스들은 펄스-대-펄스 지연 기간(802)에 대응하는 펄스 반복 주파수(PRF)를 가진다. 이와 반대로, 채널 2에 대한 펄스들은 펄스-대-펄스 지연 기간(804)에 대응하는 펄스 반복 주파수(PRF)를 가진다. 따라서, 이러한 기법은 2개의 채널들 사이의 펄스 충돌들의 상대적으로 낮은 확률로 의사-직교 채널들을 정의하기 위해서 사용될 수 있다. 특히, 펄스 충돌들의 낮은 확률은 펄스들에 대한 낮은 듀티 사이클의 사용을 통해 이루어질 수 있다. 예를 들어, 펄스 반복 주파수들(PRF)의 적절한 선택을 통해, 주어진 채널에 대한 실질적인 모든 펄스들은 임의의 다른 채널에 대한 펄스들과는 다른 시간들에서 송신될 수 있다. 채널 제어기(710) 및 펄스 생성 장치(708)는 펄스 반복 주파수(PRF) 변조를 셋업하기 위해서 구성될 수 있다.
주어진 채널에 대하여 정의되는 펄스 반복 주파수(PRF)는 해당 채널에 의해 지원되는 데이터 레이트 또는 레이트들에 의존할 수 있다. 예를 들어, 매우 낮은 데이터 레이트들(예를 들어, 대략 초당 몇 킬로비트들 또는 Kbps)을 지원하는 채널은 대응하는 낮은 펄스 반복 주파수(PRF)를 사용할 수 있다. 이와 반대로, 상대적으로 높은 데이터 레이트들(예를 들어, 대략 초당 몇 메가비트들 또는 Mbps)을 지원하는 채널은 대응하는 보다 높은 펄스 반복 주파수(PRF)를 사용할 수 있다.
도 8B는 상이한 펄수 위치들 또는 오프셋들로 정의되는 상이한 채널들(채널 1 및 채널 2)을 도시한다. 채널 1에 대한 펄스들은 (예를 들어, 미도시된 주어진 시점에 대하여) 제 1 펄스 오프셋에 따라 라인(806)에 의해 표현되는 바와 같이 일 시점에서 생성된다. 이와 반대로, 채널 2에 대한 펄스들은 제 2 펄스 오프셋에 따라 라인(808)에 의해 표현되는 바와 같이 일 시점에서 생성된다. (화살표들(810)에 의해 표현되는 바와 같이) 펄스들 사이의 펄스 오프셋 차이가 주어지면, 이러한 기법은 2개의 채널들 사이의 펄스 충돌들의 확률을 감소시키기 위해서 사용될 수 있다. 채널들 및 디바이스들 사이의 타이밍 정확도(예를 들어, 상대적인 클럭 드리프트)에 대하여 정의되는 임의의 다른 시그널링 파라미터들에 따라, 상이한 펄스 오프셋들의 사용은 직교 또는 의사-직교 채널들을 제공하기 위해서 사용될 수 있다. 채널 제어기(710) 및 펄스 생성 장치(708)는 위치 또는 오프셋 변조를 셋업하기 위해서 구성될 수 있다.
도 8C는 상이한 타이밍 호핑 시퀀스들로 정의되는 상이한 채널들(채널 1 및 채널 2)을 도시한다. 예를 들어, 채널 1에 대한 펄스들(812)은 일 시간 호핑 시퀀스에 따른 시간들에서 생성될 수 있지만, 채널 2에 대한 펄스들(814)은 또 다른 시간 호핑 시퀀스에 따른 시간들에서 생성될 수 있다. 사용되는 특정 시퀀스들 및 디바이스들 사이의 타이밍의 정확도에 따라, 이러한 기법은 직교 또는 의사-직교 채널들을 제공하기 위해서 사용될 수 있다. 예를 들어, 시간 호핑된 펄스 위치들은 이웃 채널들로부터의 반복 펄스 충돌들의 가능성을 감소시키기 위해서 주기적이지 않을 수 있다. 채널 제어기(710) 및 펄스 생성 장치(708)는 시간 호핑 변조를 셋업하기 위해서 구성될 수 있다.
다른 기법들은 PDMA 방식에 따라 채널들을 정의하기 위해서 사용될 수 있다는 것이 이해되어야 한다. 예를 들어, 채널은 상이한 확산 의사-랜덤 번호 시퀀스들 또는 소정의 다른 적합한 파라미터 또는 파라미터들에 기초하여 정의될 수 있다. 또한, 채널은 둘 이상의 파라미터들의 조합에 기초하여 정의될 수 있다.
도 9는 본 발명의 일부 양상들에 따라 다양한 채널들을 통해 서로 통신하는 다양한 초-광대역(UWB) 통신 디바이스들에 대한 블록 다이어그램을 도시한다. 예를 들어, UWB 디바이스 1(902)은 2개의 동시(concurrent) UWB 채널들 1 및 2를 통해 UWB 디바이스 2(904)와 통신하고 있다. UWB 디바이스(902)는 단일 채널 3을 통해 UWB 디바이스 3(906)과 통신하고 있다. 그리고, UWB 디바이스 3(906)은 단일 채널 4를 통해 UWB 디바이스 4(908)와 통신하고 있다. 다른 구성들이 가능하다.
여기에 설명된 이러한 장치들 중 임의의 장치는 다양한 형태들을 취할 수 있다. 예를 들어, 일부 양상들에서, 장치는 폰(예를 들어, 셀룰러 폰), 개인용 데이터 보조기("PDA"), 헤드셋(예를 들어, 헤드폰, 이어피스(earpiece) 등), 마이크로폰, 의료 디바이스, 생체인식 센서, 심박계(heart rate monitor), 보수계(pedometer), EKG 디바이스, 사용자 I/O 디바이스, 시계, 원격 제어, 스위치, 광 스위치, 키보드, 마우스, 타이어 공기압 모니터(tire pressure monitor), 엔터테인먼트 디바이스, 컴퓨터, 판매-시점 디바이스(point-of-sale device), 보청기, 셋-톱 박스, 또는 무선 시그널링 능력들의 일부 형태를 가지는 디바이스로 구현될 수 있거나, 이들을 포함할 수 있다. 또한, 이러한 장치들은 상이한 전력 및 데이터 요건들을 가질 수 있다. 일부 양상들에서, 여기에 설명된 임의의 장치는 (예를 들 어, 펄스-기반 시그널링 방식 및 낮은 듀티 사이클 모드들의 사용을 통해) 낮은 전력 애플리케이션들에서의 사용에 적응될 수 있으며, (예를 들어, 높은-대역폭 펄스들의 사용을 통해) 상대적으로 높은 데이터 레이트들을 포함하는 다양한 데이터 레이트들을 지원할 수 있다. 일부 양상들에서, 여기에 설명된 장치들 중 임의의 장치는 WiFi 노드와 같은 액세스 포인트로 구현될 수 있거나, 이를 포함할 수 있다. 예를 들어, 이러한 장치는 유선 또는 무선 통신 링크를 통해 또 다른 네트워크(예를 들어, Internet과 같은 광역 네트워크)에 커넥티비티(connectivity)를 제공할 수 있다.
이러한 장치들 중 임의의 장치는 무선 통신 링크를 통해 송신되거나 수신되는 신호들에 기초하여 기능들을 수행하는 다양한 컴포넌트들을 포함할 수 있다. 예를 들어, 헤드셋은 여기에 설명된 펄스 생성 장치들 중 임의의 장치에 응답하여 수신기에 의해 설정되는 무선 통신 링크를 통해 수신되는 신호에 기초하여 청취가능한 출력을 제공하도록 적응된 트랜스듀서(transducer)를 포함할 수 있다. 또한, 이러한 헤드셋은 여기에 설명된 펄스 생성 장치들 중 임의의 장치에 응답하여, 트랜스듀서에 의해 생성된 오디오 출력을 포함하는 무선 신호를 송신하기 위한 송신기를 포함할 수 있다. 시계는 여기에 설명된 펄스 생성 장치 중 임의의 장치에 응답하여 수신기에 의해 무선 통신 링크를 통해 수신되는 신호에 기초하여 시각적 출력을 제공하도록 적응된 디스플레이를 포함할 수 있다. 의료 디바이스는 여기에 설명된 펄스 생성 장치들 중 임의의 장치에 응답하여 송신기에 의해 무선 통신 링크를 통해 송신될 센싱된 신호들을 생성하도록 적응된 센서를 포함할 수 있다.
여기에 기재된 양상들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들이 집적 회로("IC"), 액세스 단말, 또는 액세스 포인트 내에서 구현될 수 있거나, 이들에 의해 수행될 수 있다. IC는 범용 프로세서, 디지털 신호 처리기(DSP), 주문형 집적회로(ASIC), 필드 프로그램가능한 게이트 어레이(FPGA), 또는 다른 프로그램가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 전기적 컴포넌트들, 광학 컴포넌트들, 기계적 컴포넌트들 또는 이러한 기능들을 수행하도록 설계된 이들의 임의의 조합을 포함할 수 있고, IC 내에, IC 외부에 또는 이 둘 모두에 상주하는 코드들 또는 명령들을 실행할 수 있다. 범용 프로세서는 마이크로프로세서 일 수 있지만, 대안적으로, 이러한 프로세서는 임의의 기존 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 프로세서는 예를 들어, DSP 및 마이크로프로세서, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 이러한 임의의 다른 구성과 같은 계산 디바이스들의 조합으로서 구현될 수도 있다.
본 발명의 다양한 양상들이 전술되었다. 여기서의 설명 내용들은 폭넓고 다양한 형태들로 구현될 수 있고, 여기에 기재된 임의의 특정 구조, 기능, 또는 이 둘 모두는 단지 대표적일 뿐이라는 것이 이해되어야 한다. 여기서의 교시 내용들에 기초하여, 당업자는 여기에 기재된 양상은 임의의 다른 양상들에 독립적으로 구현될 수 있고, 이러한 양상들 중 둘 이상의 양상들은 다양한 방식으로 조합될 수 있다는 것을 이해하여야 한다. 예를 들어, 여기에 설명된 임의의 개수의 양상들을 사용하여 장치가 구현될 수 있거나, 방법이 실시될 수 있다. 또한, 다른 구조, 기능, 또는 여기에 설명된 양상들 중 하나 이상에 더하여, 또는 이들이 아닌 구조 및 기능을 사용하여 이러한 장치가 구현될 수 있거나, 이러한 방법이 실시될 수 있다. 개념들 중 일부에 대한 일례로서, 일부 양상들에서, 동시 채널들은 펄스 반복 주파수들에 기초하여 설정될 수 있다. 일부 양상들에서, 동시 채널들은 펄스 위치 또는 오프셋들에 기초하여 설정될 수 있다. 일부 양상들에서, 동시 채널들은 시간 호핑 시퀀스들에 기초하여 설정될 수 있다. 일부 양상들에서, 동시 채널들은 펄스 반복 주파수들, 펄스 위치들, 또는 오프셋들, 및 시간 호핑 시퀀스들에 기초하여 설정될 수 있다.
당업자들은 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다는 것을 이해할 것이다. 예를 들어, 본 명세서 상에 언급될 수 있는 데이터, 명령들, 커맨드(command)들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장 또는 입자들, 광 필드들 또는 입자들, 또는 이들의 임의의 조합으로 표현될 수 있다.
당업자들은 여기에 기재된 양상들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 프로세서들, 수단들, 회로들 및 알고리즘 단계들이 전자 하드웨어(예를 들어, 소스 코딩 또는 소정의 다른 기법을 사용하여 설계될 수 있는 디지털 구현, 아날로그 구현, 또는 이들의 조합), (편의상, "소프트웨어" 또는 "소프트웨어 모듈"로서 지칭될 수 있는) 다양한 형태들의 프로그램 또는 설계 코드 통합 명령들, 또는 이들의 조합들로서 구현될 수 있다는 것을 잘 인식할 것이다. 하드웨어 및 소프트웨어의 상호 호환성을 명확히 하기 위해, 상기에서 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 이들의 기능적 관점에서 일반적으로 기술되었다. 이러한 기능이 하드웨어로서 구현되는지, 또는 소프트웨어로서 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부가된 설계 제한들에 의존한다. 당업자들은 설명된 기능들을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 이러한 구현 결정들이 본 발명의 범위를 벗어나는 것으로 해석되어서는 안된다.
임의의 기재된 프로세스의 단계들의 임의의 특정 순서 또는 계층이 예시적인 방식의 일례라는 것이 이해된다. 바람직한 설계에 기초하여, 프로세스들의 단계들의 특정 순서 또는 계층들이 본 발명의 범위를 벗어나지 않고, 재배열될 수 있다는 것이 이해된다. 첨부한 방법 청구항들은 예시적 순서(sample order)로 다양한 단계들의 엘리먼트들을 제시하는데, 제시된 특정 순서 또는 계층에 제한됨을 의미하는 것은 아니다.
여기에 기재된 양상들과 관련하여 설명된 알고리즘 또는 방법의 단계들은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에 의해 직접 구현될 수 있다. (실행가능한 명령들 및 관련 데이터를 포함하는) 소프트웨어 모듈 및 다른 데이터는 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드디스크, 휴대용 디스크, CD-ROM, 또는 공지된 컴퓨터-판독가능 저장 매체의 임의의 다른 형태로서 상주할 수 있다. 예시적인 저장매체는 예를 들어, (편의상, 여기에 "프로세서"로서 지칭될 수 있는) 컴퓨터/프로세서와 같은 머신에 연결될 수 있어서, 이러한 프로세서는 저장 매체로부터 정 보(예를 들어, 코드)를 판독하고, 저장 매체에 정보를 기록할 수 있다. 예시적인 저장 매체는 프로세서의 구성요소일 수 있다. 이러한 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC는 사용자 장비에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 장비에서 이산 컴포넌트들로서 상주할 수 있다. 또한, 일부 양상들에서, 임의의 적합한 컴퓨터-프로그램 물건은 본 발명의 양상들 중 하나 이상에 관련된 코드들을 포함하는 컴퓨터-판독가능 매체를 포함할 수 있다. 일부 양상들에서, 컴퓨터 프로그램 물건은 패키징 물질들을 포함할 수 있다.
본 발명의 양상들은 다양한 양상들에 관련하여 설명되었지만, 양상들은 추가적으로 변형될 수 있다는 것이 이해될 것이다. 본 출원은 일반적으로, 본 발명의 원리들을 따르고, 본 발명이 속하는 기술에서 공지된 통상의 실시에서 유도된 바와 같이 본 발명을 벗어나지 않는, 본 발명의 다양한 양상들의 임의의 변화들, 사용들 또는 적응을 커버하도록 의도된다.

Claims (46)

  1. 입력에 기초하여 적어도 하나의 펄스를 생성하기 위한 장치로서,
    상기 입력의 함수로서 오프셋 전압을 생성하도록 적응되는 제 1 생성기;
    전류를 생성하도록 적응되는 제 2 생성기;
    상기 오프셋 전압의 함수로서 초기 값을 가지고, 상기 전류의 함수로서 슬로프(slope)를 가지는 램프 전압을 생성하도록 적응되는 제 3 생성기; 및
    상기 램프 전압이 임계 전압에 도달하는 것에 응답하여 상기 적어도 하나의 펄스를 생성하도록 적응되는 제 4 생성기를 포함하고,
    상기 램프 전압이 상기 임계에 도달하는 시간은 상기 오프셋 전압에 의존하는,
    펄스를 생성하기 위한 장치.
  2. 제 1 항에 있어서,
    상기 램프 전압의 슬로프는 포지티브(positive), 네거티브(negative), 선형적(linear) 또는 비-선형적(non-linear)인,
    펄스를 생성하기 위한 장치.
  3. 제 1 항에 있어서,
    상기 제 1 생성기는 디지털-대-아날로그 변환기(DAC)를 포함하고,
    추가적으로, 상기 입력은 디지털 워드(digital word)를 포함하는,
    펄스를 생성하기 위한 장치.
  4. 제 1 항에 있어서,
    상기 입력을 상기 적어도 하나의 펄스의 생성과 상관시키기 위해서 상기 오프셋 전압을 캘리브레이트(calibrate)하도록 적응되는 캘리브레이션 회로를 더 포함하는,
    펄스를 생성하기 위한 장치.
  5. 제 1 항에 있어서,
    상기 제 2 생성기는 전류 모드 디지털-대-아날로그 변환기(DAC)를 포함하는,
    펄스를 생성하기 위한 장치.
  6. 제 1 항에 있어서,
    상기 입력을 상기 적어도 하나의 펄스 생성과 상관시키기 위해서 상기 전류를 캘리브레이트하도록 적응되는 캘리브레이션 회로를 더 포함하는,
    펄스를 생성하기 위한 장치.
  7. 제 1 항에 있어서,
    상기 제 3 생성기는 상기 램프 전압을 생성하기 위해서 상기 전류를 적분하도록 적응되는 적분 디바이스를 포함하는,
    펄스를 생성하기 위한 장치.
  8. 제 7 항에 있어서,
    상기 적분 디바이스는 용량성 소자(element)를 포함하는,
    펄스를 생성하기 위한 장치.
  9. 제 1 항에 있어서,
    상기 제 4 생성기는 직렬로 연결된 복수의 인버터들을 포함하는,
    펄스를 생성하기 위한 장치.
  10. 제 1 항에 있어서,
    상기 적어도 하나의 펄스의 테일 에지(tail edge)의 생성을 개시하는 리셋 신호를 생성하도록 적응되는 리셋 회로를 더 포함하는,
    펄스를 생성하기 위한 장치.
  11. 제 1 항에 있어서,
    상기 적어도 하나의 펄스가 생성되는 시간 구간(interval)을 정의하도록 적응되는 클럭 소스를 더 포함하는,
    펄스를 생성하기 위한 장치.
  12. 제 11 항에 있어서,
    상기 클럭 소스는 상기 적어도 하나의 펄스의 생성을 개시하도록 적응되는,
    펄스를 생성하기 위한 장치.
  13. 제 1 항에 있어서,
    트랜시버를 더 포함하고,
    상기 트랜시버는, 상기 제 4 생성기에 의해 생성된 상기 적어도 하나의 펄스에 응답하여, 펄스 분할 다중 액세스를 사용하여 다른 장치와의 적어도 하나의 초-광대역 통신 채널 설정하도록 적응되는,
    펄스를 생성하기 위한 장치.
  14. 제 13 항에 있어서,
    각각의 초-광대역 채널은 20% 이상의 비대역폭(fractional bandwidth)을 가지거나, 500 MHz 이상의 대역폭을 가지거나, 20% 이상의 비대역폭 및 500 MHz 이상의 대역폭을 가지는,
    펄스를 생성하기 위한 장치.
  15. 입력에 기초하여 적어도 하나의 펄스를 생성하는 방법으로서,
    상기 입력의 함수로서 오프셋 전압을 생성하는 단계;
    전류를 생성하는 단계;
    상기 오프셋 전압의 함수로서 초기 값을 가지고, 상기 전류의 함수로서 슬로프를 가지는 램프 전압을 생성하는 단계; 및
    상기 램프 전압이 임계 전압에 도달하는 것에 응답하여 상기 적어도 하나의 펄스를 생성하는 단계를 포함하고,
    상기 램프 전압이 상기 임계에 도달하는 시간은 상기 오프셋 전압에 의존하는,
    펄스를 생성하는 방법.
  16. 제 15 항에 있어서,
    상기 램프 전압의 슬로프는 포지티브, 네거티브, 선형적 또는 비-선형적인,
    펄스를 생성하는 방법.
  17. 제 15 항에 있어서,
    상기 램프 전압의 초기 값은 상기 오프셋 전압과 동일한,
    펄스를 생성하는 방법.
  18. 제 15 항에 있어서,
    상기 오프셋 전압을 생성하는 단계는 디지털 워드를 상기 오프셋 전압으로 변환하는 단계를 포함하고,
    추가적으로, 상기 디지털 워드는 상기 입력의 함수이거나, 상기 입력과 동일한,
    펄스를 생성하는 방법.
  19. 제 15 항에 있어서,
    상기 입력을 상기 적어도 하나의 펄스의 생성과 상관시키기 위해서 상기 오프셋 전압을 캘리브레이트하는 단계를 더 포함하는,
    펄스를 생성하는 방법.
  20. 제 15 항에 있어서,
    상기 전류를 생성하는 단계는 디지털 정보를 상기 전류로 변환하는 단계를 포함하는,
    펄스를 생성하는 방법.
  21. 제 15 항에 있어서,
    상기 입력을 상기 적어도 하나의 펄스의 생성과 상관시키기 위해서 상기 전류를 캘리브레이트하는 단계를 더 포함하는,
    펄스를 생성하는 방법.
  22. 제 15 항에 있어서,
    상기 램프 전압을 생성하는 단계는 상기 전류를 적분하는 단계를 포함하는,
    펄스를 생성하는 방법.
  23. 제 22 항에 있어서,
    상기 전류를 적분하는 단계는 상기 전류를 적분하기 위해서 용량성 소자를 이용하는 단계를 포함하는,
    펄스를 생성하는 방법.
  24. 제 15 항에 있어서,
    상기 적어도 하나의 펄스를 생성하는 단계는 상기 적어도 하나의 펄스를 생성하기 위해서 직렬로 연결된 적어도 한 쌍의 인버터들을 이용하는 단계를 포함하는,
    펄스를 생성하는 방법.
  25. 제 15 항에 있어서,
    상기 적어도 하나의 펄스가 생성되는 시간 구간을 정의하는 클럭을 생성하는 단계를 더 포함하는,
    펄스를 생성하는 방법.
  26. 제 15 항에 있어서,
    상기 적어도 하나의 펄스의 생성을 개시하기 위해서 클럭을 생성하는 단계를 더 포함하는,
    펄스를 생성하는 방법.
  27. 제 15 항에 있어서,
    펄스 분할 다중 액세스를 사용하여 적어도 하나의 초-광대역 통신 채널을 설정하기 위해서 상기 적어도 하나의 펄스로 트랜시버를 제어하는 단계를 더 포함하는,
    펄스를 생성하는 방법.
  28. 제 27 항에 있어서,
    각각의 초-광대역 채널은 20% 이상의 비대역폭을 가지거나, 500 MHz 이상의 대역폭을 가지거나, 20% 이상의 비대역폭 및 500 MHz 이상의 대역폭을 가지는,
    펄스를 생성하는 방법.
  29. 입력에 기초하여 적어도 하나의 펄스를 생성하기 위한 장치로서,
    상기 입력의 함수로서 오프셋 전압을 생성하기 위한 수단;
    전류를 생성하기 위한 수단;
    상기 오프셋 전압의 함수로서 초기 값을 가지고, 상기 전류의 함수로서 슬로프를 가지는 램프 전압을 생성하기 위한 수단; 및
    상기 램프 전압이 임계 전압에 도달하는 것에 응답하여 상기 적어도 하나의 펄스를 생성하기 위한 수단을 포함하고,
    상기 램프 전압이 상기 임계에 도달하는 시간은 상기 오프셋 전압에 의존하는,
    펄스를 생성하기 위한 장치.
  30. 제 29 항에 있어서,
    상기 램프 전압의 슬로프는 포지티브, 네거티브, 선형적 또는 비-선형적인,
    펄스를 생성하기 위한 장치.
  31. 제 29 항에 있어서,
    상기 오프셋 전압을 생성하기 위한 수단은 디지털-대-아날로그 변환기를 포함하고, 추가적으로, 상기 입력은 디지털 워드를 포함하는,
    펄스를 생성하기 위한 장치.
  32. 제 29 항에 있어서,
    상기 입력을 상기 적어도 하나의 펄스의 생성과 상관시키기 위해서 상기 오프셋 전압을 캘리브레이트하기 위한 수단을 더 포함하는,
    펄스를 생성하기 위한 장치.
  33. 제 32 항에 있어서,
    상기 오프셋 전압을 캘리브레이트하기 위한 수단은,
    상기 적어도 하나의 펄스가 생성된 시간에서 상기 오프셋 전압이 상기 램프 전압보다 더 큰지 여부를 표시하는 출력을 생성하도록 적응되는 비교기; 및
    상기 비교기의 출력으로부터 새로운 오프셋 전압을 결정하도록 적응되는 디 바이스를 포함하고,
    상기 새로운 오프셋 전압은 현재 오프셋 전압보다 상기 적어도 하나의 펄스가 생성된 시간에서의 상기 램프 전압의 근사치에 더 근접한,
    펄스를 생성하기 위한 장치.
  34. 제 29 항에 있어서,
    상기 전류를 생성하기 위한 수단은 전류 모드 디지털-대-아날로그 변환기(DAC)를 포함하는,
    펄스를 생성하기 위한 장치.
  35. 제 29 항에 있어서,
    상기 입력을 상기 적어도 하나의 펄스의 생성과 상관시키기 위해서 상기 전류를 캘리브레이트하기 위한 수단을 더 포함하는,
    펄스를 생성하기 위한 장치.
  36. 제 35 항에 있어서,
    상기 전류를 캘리브레이트하기 위한 수단은 위상 및 주파수 검출기를 포함하는,
    펄스를 생성하기 위한 장치.
  37. 제 29 항에 있어서,
    상기 램프 전압을 생성하기 위한 수단은 용량성 소자를 포함하는,
    펄스를 생성하기 위한 장치.
  38. 제 29 항에 있어서,
    상기 적어도 하나의 펄스를 생성하기 위한 수단은 직렬로 연결된 복수의 인버터들을 포함하는,
    펄스를 생성하기 위한 장치.
  39. 제 29 항에 있어서,
    상기 적어도 하나의 펄스가 생성되는 시간 구간을 정의하도록 적응되는 클럭을 생성하기 위한 수단을 더 포함하는,
    펄스를 생성하기 위한 장치.
  40. 제 29 항에 있어서,
    상기 적어도 하나의 펄스의 생성을 개시하기 위해서 클럭을 생성하기 위한 수단을 더 포함하는,
    펄스를 생성하기 위한 장치.
  41. 제 29 항에 있어서,
    상기 적어도 하나의 펄스를 사용하여 적어도 하나의 초-광대역 통신 채널을 설정하기 위한 수단을 더 포함하는,
    펄스를 생성하기 위한 장치.
  42. 제 41 항에 있어서,
    각각의 초-광대역 채널은 20% 이상의 비대역폭을 가지거나, 500 MHz 이상의 대역폭을 가지거나, 20% 이상의 비대역폭 및 500 MHz 이상의 대역폭을 가지는,
    펄스를 생성하기 위한 장치.
  43. 입력에 기초하여 적어도 하나의 펄스를 생성하기 위한 컴퓨터 판독가능 매체로서,
    상기 입력의 함수로서 오프셋 전압을 생성하고;
    전류를 생성하고;
    상기 오프셋 전압의 함수로서 초기 값을 가지고, 상기 전류의 함수로서 슬로프를 가지는 램프 전압을 생성하고; 그리고
    상기 램프 전압이 임계 전압에 도달하는 것에 응답하여 상기 적어도 하나의 펄스를 생성하도록 적어도 하나의 컴퓨터에 의해 실행가능한 코드들을 포함하고,
    상기 램프 전압이 상기 임계에 도달하는 시간은 상기 오프셋 전압에 의존하는,
    컴퓨터 판독가능 매체.
  44. 무선 통신용 헤드셋으로서,
    입력의 함수로서 오프셋 전압을 생성하도록 적응되는 제 1 생성기;
    전류를 생성하도록 적응되는 제 2 생성기;
    상기 오프셋 전압의 함수로서 초기 값을 가지고, 상기 전류의 함수로서 슬로프를 가지는 램프 전압을 생성하도록 적응되는 제 3 생성기;
    상기 램프 전압이 임계 전압에 도달하는 것에 응답하여 적어도 하나의 펄스를 생성하도록 적응되는 제 4 생성기;
    센싱된 데이터를 생성하도록 적응되는 트랜스듀서; 및
    상기 제 4 생성기에 의해 생성된 적어도 하나의 펄스에 응답하여 상기 센싱된 데이터를 송신하도록 적응되는 송신기를 포함하고,
    상기 램프 전압이 상기 임계에 도달하는 시간은 상기 오프셋 전압에 의존하는,
    무선 통신용 헤드셋.
  45. 무선 통신용 시계로서,
    입력의 함수로서 오프셋 전압을 생성하도록 적응되는 제 1 생성기;
    전류를 생성하도록 적응되는 제 2 생성기;
    상기 오프셋 전압의 함수로서 초기 값을 가지고, 상기 전류의 함수로서 슬로프를 가지는 램프 전압을 생성하도록 적응되는 제 3 생성기;
    상기 램프 전압이 임계 전압에 도달하는 것에 응답하여 적어도 하나의 펄스를 생성하도록 적응되는 제 4 생성기;
    상기 제 4 생성기에 의해 생성된 적어도 하나의 펄스에 응답하여 신호를 수신하도록 적응되는 수신기; 및
    상기 신호에 기초하여 시각적 출력을 제공하도록 적응되는 디스플레이를 포함하고,
    상기 램프 전압이 상기 임계에 도달하는 시간은 상기 오프셋 전압에 의존하는,
    무선 통신용 시계.
  46. 무선 통신용 의료 디바이스로서,
    입력의 함수로서 오프셋 전압을 생성하도록 적응되는 제 1 생성기;
    전류를 생성하도록 적응되는 제 2 생성기;
    상기 오프셋 전압의 함수로서 초기 값을 가지고, 상기 전류의 함수로서 슬로프를 가지는 램프 전압을 생성하도록 적응되는 제 3 생성기;
    상기 램프 전압이 임계 전압에 도달하는 것에 응답하여 적어도 하나의 펄스를 생성하도록 적응되는 제 4 생성기;
    센싱된 데이터를 생성하도록 적응되는 센서; 및
    상기 제 4 생성기에 의해 생성된 적어도 하나의 펄스에 응답하여 상기 센싱된 데이터를 송신하도록 적응되는 송신기를 포함하고,
    상기 램프 전압이 상기 임계에 도달하는 시간은 상기 오프셋 전압에 의존하는,
    무선 통신용 의료 디바이스.
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