JP4735695B2 - 自動利得制御回路及び電子機器 - Google Patents

Description

本発明は、増幅回路の分野に関する。例えば、増幅器の自動利得制御（ＡＧＣ）の方法
、回路及び／又はシステムに関連する。

最近の無線受信器では、受信器用の自動利得制御（ＡＧＣ）が使用されている（例えば
、特許文献１参照）。このＡＧＣは、プロセスばらつきによる増幅器のゲインのばらつき
を抑制するために使われる。受信したアナログ信号をデジタル信号に変換すると、ゲイン
のばらつきは無線受信器に好ましくない影響を与える場合がある。

米国特許第５５６３９１６号明細書

図６は、受信器内の従来のＡＧＣループ１００を示す。入力信号は、利得制御を有する
低雑音増幅器（ＬＮＡ）１０２で受信できる。入力信号は、例えばアンテナから受信する
。ミキサ１０４は、低雑音増幅器（ＬＮＡ）１０２並びに基準クロック回路１０６からの
出力を受信する。ＡＧＣ論理回路１０８は、ミキサ１０４からの出力をモニタし、かつ低
雑音増幅器（ＬＮＡ）１０２に調整制御信号を供給する。しかしながら、かかる従来の方
法では、ＡＧＣロック検出を供給できないことがある。そのため、増幅器を制御し、かつ
ＡＧＣがその最適な状態にあることを示す信号を生成できることが好ましい。

本発明の自動利得制御回路（ＡＧＣ）は、基準電圧に対して増幅器の出力を比較するコ
ンパレータと、前記コンパレータの出力が第１状態を有する時に前記増幅器の利得を減少
させ、かつ前記コンパレータの出力が第１状態又は第２の状態を有する時に前記増幅器の
前記利得を周期的に増加させる利得論理回路と、前記利得論理回路からの出力を受信し、
前記増幅器の前記利得を制御するデジタル−アナログ変換器と、前記増幅器の前記利得の
変化が所定の範囲内にある期間を、前記利得論理回路の前記出力から判定するように構成
されたロック検出論理と、を含む。

また、本発明の自動利得制御回路において、前記利得論理回路は、前記コンパレータの
出力が第１状態を有する時に、第１の制御信号を第１の周波数で発生させ、前記コンパレ
ータの出力が第１状態又は第２の状態を有する時に、第２の制御信号を第１の周波数より
小さい第２の周波数で発生させることができる。

また、本発明の自動利得制御回路において、前記利得回路は、前記コンパレータの出力
と基準クロックを受信し、前記コンパレータ出力が前記第１の状態を有するときに、第１
のクロック信号を生成する第１のラッチと、前記第１のクロック信号を受信し、前記第１
のクロック信号をカウントし、第１カウンタ信号を生成する第１のカウンタと、前記基準
クロックを受信し、前記基準クロック信号をカウントし、第２カウンタ信号と制御クロッ
クを生成し、前記第２カウンタ信号が第１のカウンタをリセットする第２のカウンタと、
前記第１カウンタ信号を所定の閾値と比較し、前記第１カウンタ信号が前記所定の閾値を
超えているときは、前記第１の制御信号を生成するデジタルコンパレータと、前記第２カ
ウンタ信号を分周して前記第２の制御信号を生成するディバイダと、を含むことができる
。

また、本発明の自動利得制御回路において、前記第２カウント信号は、前記第２のカウ
ンタのカウント値のｎビット目であり、前記制御クロックは、前記第２のカウンタのカウ
ント値のｍビット目であり、ｎビットは、ｍビットより上位ビットであっても良い。

また、本発明の自動利得制御回路において、前記ラッチは、セット−リセットフリップ
フロップを含み、前記コンパレータの前記出力は、前記セット−リセットフリップフロッ
プのセット入力に結合され、前記基準クロックは、前記セット−リセットフリップフロッ
プのリセット入力に結合されることもできる。

また、本発明の自動利得制御回路において、前記第１のカウンタは、ｍビットカウンタ
（ｍは、２以上の整数）であり、前記第２のカウンタは、ｎビットカウンタ（ｎは、ｍよ
り大きい整数）であっても良い。

また、本発明の自動利得制御回路において、前記第２のカウンタは、ｍビットカウンタ
であり、前記第２カウント信号に前記第２のカウンタのカウント値のｎビット目を用いる
とき、前記第１のカウンタは、ｍ−ｎビットカウンタであってもよい。

また、本発明の自動利得制御回路において、前記ロック検出論理は、前記第１の制御信
号、前記第２の制御信号及び前記制御クロックを受信し、前記第２の制御信号の１サイク
ル期間中の、前記第１の制御信号のパルスを計測したカウント数を求め、前記カウント数
を所定の閾値と比較し、前記第２の制御信号の連続した少なくとも２サイクル期間で、カ
ウント数が所定の閾値を下回っているとき、ロック状態であることを示すロック表示を発
生させることができる。

ここで本発明の増幅器の利得制御方法は、（ａ）比較結果を提供するために、基準電圧
に対して増幅器の出力を比較するステップと、（ｂ）前記比較結果が第１状態を有する時
に利得論理を使用して前記増幅器の利得を減少させ、かつ前記利得論理を使用して前記増
幅器の前記利得を周期的に増加させるステップと、（ｃ）前記増幅器の前記利得が所定の
範囲内にある時を、前記利得論理の出力から判定するステップと、を含む。

ここで本発明の検出方法は、（ａ）第１の所定期間中の第１の利得制御信号パルス数を
計数するステップと、（ｂ）第２の所定期間中の第２の利得制御信号パルス数を計数する
ステップと、（ｃ）それぞれ第１の比較結果及び第２の比較結果を提供するために所定の
パルス閾値に対して前記第１の利得制御信号パルス数及び前記第２の利得制御信号パルス
数の各々を比較するステップと、（ｄ）前記第１の比較結果及び前記第２の比較結果が同
じ状態を有する時に、前記ロック状態を表明するステップと、を含む。

本発明の一実施態様において、ＡＧＣ回路は、基準電圧に対して増幅器の出力を比較す
るように構成されたコンパレータと、コンパレータの出力が第１状態を有する時に増幅器
の利得を減少させ、かつ（例えば、コンパレータ出力の状態にかかわらず）増幅器の利得
を周期的に増加させるように構成された利得論理と、利得論理からの出力を受信し、かつ
増幅器の利得を制御するように構成されたデジタル−アナログ変換器（ＤＡＣ）と、増幅
器の利得が所定の範囲内にある時を、利得論理の出力から判定するように構成されたロッ
ク検出論理とを含むことができる。

もう１つの実施態様において、ＡＧＣを使用する増幅器の利得を制御する方法は、比較
結果を提供するために、基準電圧に対して増幅器の出力を比較することと、比較結果が第
１状態を有する時に利得論理を使用して増幅器の利得を減少させることと、利得論理を使
用して増幅器の利得を周期的に増加させることと、増幅器の利得が所定の範囲内にある時
を、利得論理の出力から判定することとを含むことができる。

もう１つの実施態様において、ＡＧＣループ内の増幅器のロック状態を検出する方法は
、第１の所定期間中の第１の利得制御信号パルス数を計数することと、第２の所定期間中
の第２の利得制御信号パルス数を計数することと、それぞれ第１の比較結果及び第２の比
較結果を提供するために所定のパルス閾値に対して前記第１の利得制御信号パルス数及び
前記第２の利得制御信号パルス数の各々を比較することと、前記第１の比較結果及び前記
第２の比較結果が同じ状態を有する時に、前記ロック状態を表明することとを含むことが
できる。

本発明の実施態様は、増幅器を制御し、かつＡＧＣがそのロック状態に近いか、又はそ
の状態にあることを示す信号を生成することに適した、信頼でき、かつ簡略化されたＡＧ
Ｃアプローチを有利に提供できる。本発明のこれら及び他の利点は、以下の好ましい実施
態様の詳細な説明から容易に明らかになるであろう。

本発明の実施態様は、増幅器の自動利得制御（ＡＧＣ）の方法、アルゴリズム、回路及
び／又はシステムに関する。

添付図面に示される発明の好ましい実施態様を、ここで詳細に参照する。本発明は好ま
しい実施態様に関連して記載されるが、それらは、本発明をそれらの実施態様に限定する
ことが意図されないことが理解されるであろう。逆に、本発明は添付の請求項によって定
義される本発明の精神及び範囲に含まれる代替案、修正及び同等物をカバーすることが意
図される。更に、本発明の以下の詳細な説明において、本発明を十分理解するために多数
の具体的な詳細が示される。しかしながら、本発明がこれら具体的な詳細なしに実施でき
ることは、当業者には容易に明らかである。その他の場合に、本発明の形態を不必要に不
明瞭にしないために周知の方法、手順、構成要素、及び回路は詳細に説明されない。

以下に続く詳細な説明のある部分は、プロセス、手順、論理ブロック、機能ブロック、
処理、並びにコンピュータ、プロセッサ、コントローラ、及び／又はメモリ内のコード、
データビット、データストリーム、又は波形に対する操作のその他の記号的表示の観点で
提示される。これらの説明及び表示は、一般的にデータ処理における当業者によって、他
の当業者に仕事の内容を有効に伝達するために使用される。本明細書で、また一般的にプ
ロセス、手順、論理ブロック、機能、プロセス等は、望ましい及び／又は予期される結果
に繋がるステップ又は命令の首尾一貫したシーケンスであると考えられる。ステップは、
一般的に物理的な量の物理的な操作を含む。必ずしもではないが、通常これらの量はコン
ピュータ又はデータ処理システムに保存、転送、組み合わせ、比較及びその他の方法で操
作できる電気的、磁気的、光学的、又は量子的信号の形を取る。主に一般的な用法のため
に、これらの信号をビット、波、波形、ストリーム、値、要素、記号、文字、数式の項、
数字等として、及びコンピュータプログラム又はソフトウェアにおけるこれらの表示をコ
ード（オブジェクトコード、ソースコード、又はバイナリコードであり得る）として参照
することが便利であると判っている。

しかしながら、これら及び類似した用語はすべて適切な物理量及び／又は信号に関連し
、これらの量及び／又は信号に適用される便利なラベルに過ぎないことを念頭に置く必要
がある。具体的に別途述べない限り、かつ／又は以下の考察から明らかでない限り、本出
願を通じて「処理」、「作動」、「演算」、「計算」、「判定」、「操作」、「変換」等
のような用語を用いる考察はコンピュータ又はデータ処理システム、又は物理的（例えば
電子的）量として表されるデータを操作及び変換する類似の処理装置（例えば電気的、光
学的、又は量子的演算又は処理装置又は回路）の動作及びプロセスを指すことが認識され
る。これらの用語は回路、システム、又はアーキテクチャ（例えばレジスタ、メモリ、そ
の他かかる情報の保存、伝送、又は表示装置等）の構成要素における物理的な量を、同じ
又は異なるシステム又はアーキテクチャの他の構成要素内の物理量として同様に表される
他のデータに操作又は変換する処理装置の動作及びプロセスを指す。

更に、本出願の文脈において、用語「ワイヤ」、「配線」、「線」、「信号」、「導体
」、及び「バス」は、信号を回路内の１ヶ所から別の個所に物理的に転送するためのいず
れかの公知の構造、構成、配置、技術、方法、及び／又はプロセスを指す。また本明細書
での使用の文脈から別途示されない限り、用語「公知の」、「固定の」、「所与の」、「
特定の」、及び「所定の」は、一般的に理論的には可変であるが、通常予め設定され、か
つその後使用中に変化しない値、量、パラメータ、制限、条件、状態、プロセス、手順、
方法、実践、又はこれらの組み合わせを指す。

同様に、便宜上かつ簡素化のため、用語「クロック」、「時間」、「タイミング」、「
レート」、「期間」及び「周波数」は一般的に互換性があり、本明細書で互換的に用いら
れることがあるが、一般的に当該分野において認知された意味を与えられる。また便宜上
かつ簡素化のため、用語「データ」、「データストリーム」、「波形」、及び「情報」は
、互換的に使用されることがあり、（ａ）用語「フリップフロップ」、「ラッチ」、及び
「レジスタ」、並びに（ｂ）（直接又は間接的な接続、結合、又は連通を指し得る）用語
「に接続され」、「と結合され」、「に結合され」、及び「と連通する」も同様であるが
、これらの用語は本明細書で一般的に当該分野において認知された意味を与えられる。

本発明は、本構造、方法及び回路のハードウェア実装に関する。本発明の実施態様は、
増幅器を制御することに適した、信頼でき、かつ簡略化された自動利得制御（ＡＧＣ）ア
プローチを有利に提供できる。更に、ＡＧＣがそのロック状態に近いか、又はその状態に
ある（例えば所定の増幅器利得範囲内にある）ことを示す信号を生成するために、具体的
な実施態様が同様に使用できる。本発明は、その種々の形態において、代表的な実施態様
に関して、以下でより詳細に説明される。

本発明の種々の実施態様によれば、ＡＧＣ用の回路は、コンパレータと、（コンパレー
タ用の）電圧基準又は固定電圧発生器と、利得論理と、デジタル−アナログ変換器（ＤＡ
Ｃ）と、ロック検出論理とを含むことができる。本明細書に示した特定の例の回路の標的
となる適用は、無線受信器であり、ここで無線受信器は、増幅器と、ＡＧＣと、基準クロ
ックを、増幅器からの出力と混合するためのミキサとを含むことができる。一実施態様に
おいて、このミキサ出力は、固定電圧レベルと比較でき、かつ増幅器用の利得制御を発生
させるためにＡＧＣ回路に提供できる。当然に、他のタイプの回路及び／又はデジタル論
理ブロックも、具体的な実施態様において使用できる。

（ＡＧＣ回路）
本発明によれば、ＡＧＣ回路は、（i）基準電圧に対して増幅器の出力を比較するよう
に構成されたコンパレータと、（ii）コンパレータの出力が第１状態を有する時に増幅器
の利得を増加させ、かつコンパレータの出力が第２状態を有する時に増幅器の利得を減少
させるように構成された利得論理と、（iii）利得論理からの出力を受信し、かつ増幅器
の利得を制御するように構成されたＤＡＣと、（iv）増幅器の利得が所定の範囲内にある
時を、利得論理の出力から判定するように構成されたロック検出論理とを含むことができ
る。

図１は、本発明の実施態様によるＡＧＣ回路２００を示す。本実施形態において、ＡＧ
Ｃ回路は、コンパレータ２０２、基準電圧発生回路２０４、ＡＧＣ論理回路、デジタル−
アナログ変換器（以降、ＤＡＣという）２０８及びロック検出論理回路２１２を含む。

コンパレータ２０２は、増幅器出力と基準電圧を受信する。コンパレータ２０２は、基
準電圧と増幅器出力の電圧とを又は基準電圧と増幅器出力を復調した電圧とを比較する。
ここで、増幅器出力は、例えば図６のミキサ１０４の出力である。基準電圧は、基準電圧
発生回路２０４から供給される。

基準電圧は、低雑音増幅器（ＬＮＡ）への入力の実質的に線形応答範囲の中心に対応す
るように選択できる。すなわち、増幅器への入力電圧と増幅器からの出力電圧との関係で
２次関数が成立する範囲が線形応答範囲であり、２次関数が成立する範囲の入力電圧の下
限値と入力電圧の上限値との平均値を基準電圧に設定する。

別の実施形態として、ＡＧＣ論理回路２０６が増幅器の利得を制御する際に、増幅器の
利得を減少させるレートと増幅器の利得を増加させるレートが異なる場合は、線形応答範
囲の端部に基準電圧を設定することができる。例えば、ＡＧＣ論理回路２０６が利得を減
少するレートよりも高いレートで利得を増加できる場合、基準電位は、線形応答範囲の下
限又は、下限の近傍の線形応答範囲に設定することもできる。この場合、増幅器が基準電
圧を下回ると増幅器の利得が増加する。逆に、ＡＧＣ論理回路２０６が利得を増加するレ
ートよりも高いレートで利得を減少できる場合、基準電位は、線形応答範囲の上限又は、
上限の近傍の線形応答範囲に設定することもできる。この場合、増幅器が基準電圧を上回
ると増幅器の利得が減少する。

本実施形態では、図６に示すように、低雑音増幅器（ＬＮＡ）１０２の出力からミキサ
１０４がミキサ出力を生成している。ミキサ出力と基準電圧とを比較することで、増幅器
の出力電圧及び利得を測定する。コンパレータ２０２は、基準電圧とミキサ出力とを又は
基準電圧とミキサ出力の変調出力とを比較し、ミキサ出力又はミキサ出力の変調出力が基
準電圧のレベルより大きいかどうかを判定する。基準電圧とミキサ出力の電圧とを比較す
る場合は、ミキサ出力が基準電圧よりも大きいならば、第１の論理状態（例えば、「ハイ
」又は「１」）が、コンパレータ出力２１０として出力される。逆に、ミキサ出力が、基
準電圧よりも小さいならば、第１の論理状態と異なる第２の論理状態（例えば、「ロー」
又は「０」）が、コンパレータ出力２１０として出力される。

コンパレータ出力２１０は、デジタル論理（例えば、ＡＧＣ論理回路２０６）に供給さ
れる。ＡＧＣ論理回路２０６は、コンパレータ出力２１０をフィルタリングし、ＤＡＣ２
０８を制御するためのＤＡＣ制御信号（アップ、ダウン及びＤＡＣクロック）を発生させ
る。例えば、ＡＧＣ論理回路２０６は、コンパレータ出力２１０にフィルタをかけ、ＤＡ
Ｃ２０８の増分（アップ制御信号、広義の第１制御信号）又は減分（ダウン制御信号、広
義の第２制御信号）を示す信号を発生させる。本実施形態で、アップ制御信号及びダウン
制御信号は、所定期間アクティブ状態を保つ信号で、１回のアクティブ期間で１回のアッ
プ制御信号またはダウン制御信号が発生したとし、増幅器の利得を１回変化させる。即ち
、アップ制御信号またはダウン制御信号の立ち上がり又は立下りに応じて、増幅率の利得
を変化させる。

ＤＡＣクロックは、基準クロックから生成される。例えば、ＡＧＣ論理回路２０６に供
給される基準クロックを周波数分周することにより生成される。また、ＤＡＣクロックは
、ＤＡＣ２０８を制御するアップ制御信号及びダウン制御信号を同期化するために用いら
れる。

ＤＡＣ２０８は、デジタル信号を受信し、アナログ信号に変換する。本実施形態におい
て、ＤＡＣ２０８は、ＡＧＣ回路からデジタル信号のアップ制御信号及びダウン制御信号
とＤＡＣクロック信号を受信し、アナログ信号のＬＮＡ制御信号としての増幅器利得制御
信号２２２を生成する。ＤＡＣの後段に配置された増幅器（図示なし）は、増幅器利得制
御信号２２２の値に応じて増幅率を変化させる。

増幅器利得制御信号２２２の電圧値が増加されるべきならば、ＤＡＣ２０８に対して、
ＡＧＣ論理回路２０６からアップ制御信号がアサートされる。例えば、増幅器利得制御信
号２２２が増加すると、増幅器の利得は減少する。同様に、増幅器利得制御信号２２２の
電圧値が減少されるべきならば、ＤＡＣ２０８に対して、ＡＧＣ論理回路２０６からダウ
ン制御信号がアサートされる。例えば、増幅器利得制御信号２２２が減少すると、増幅器
の利得は増加する。

別の実施形態として、アップ制御信号は、ＤＡＣ２０８の出力を減少させ、ＤＡＣ２０
８の値の減少により増幅器の利得が減少するように構成されていてもよい。同様に、ダウ
ン制御信号は、ＤＡＣ２０８の出力を増加させ、ＤＡＣ２０８値の増加により増幅器の利
得が増加するように構成されていてもよい。

このようにして、ＤＡＣ２０８の出力は、ＡＧＣ論理回路２０６からの出力信号に応じ
て、増幅器の利得を調節するために使用できる。すなわち、ＤＡＣ出力又は制御信号の電
圧の増加／減少は、対応する増幅器利得の減少／増加をもたらす。

ロック検出論理回路２１２は、ＡＧＣ論理回路２０６からのアップ制御信号、ダウン制
御信号及びＤＡＣクロック入力を受信し、ロック検出信号２２０を生成して出力する。ロ
ック検出信号２２０は、ＡＧＣが、ロック状態に近いか、ロック状態である時にアクティ
ブになるように設定されている。例えば、増幅器の利得が所定範囲内にある時、例えば、
増幅器への入力信号の大きさに対して、増幅器の出力信号の大きさが線形に変化する範囲
にあるとき、アクティブなロック検出信号２２０が出力される。

さらに、ロック検出論理回路２１２は、イネーブル信号を受信する。イネーブル信号は
、ＡＧＣ論理回路２０６にも供給される。イネーブル信号がアクティブ又は所定の状態（
例えば、２値論理状態のロー）であるときに論理ブロック（ＡＧＣ論理回路２０６及びロ
ック検出論理回路２１２）はリセットされる。

例えば、基準クロックの周波数は、約４ｋＨｚ〜５ｋＨｚであり、ＤＡＣクロックの周
波数は、基準クロック周波数を「４」で割った周波数の約１ｋＨｚである。別の実施形態
では、基準クロックの周波数は約１ｋＨｚから約１００ｋＨｚの値をとることができ、そ
れに対してＤＡＣクロックの周波数は約６０Ｈｚから約５０ｋＨｚの値をとることができ
る。他の操作周波数又は操作範囲、並びに基準クロックのＤＡＣクロックに対する周波数
の様々な比（例えば、基準クロックの周波数：ＤＡＣクロックの周波数が、３：１、２：
１、５：１、８：１またはその倍数等）は、具体的な実施態様において適応させることが
でき、かつ特定の回路実装によって決まることがある。ＲＦＩＤ（Radio Frequency Iden
tification）又はＨＦＩＤ（High Frequency Identification）のような別の応用製品に
本発明を適用するときは、基準クロック及びＤＡＣクロックは他の周波数範囲をとること
ができる。

図２（ａ）は、本発明の実施態様による利得論理回路３００を示し、図２（ｂ）は、図
２（ａ）の利得論理回路３００に対応するタイミング図を示す。例えば、図２（ａ）の利
得論理回路３００は、図２のＡＧＣ論理回路２０６に含まれる。その場合、図２（ａ）の
コンパレータ出力信号は、図１のコンパレータ出力信号に対応する。

本実施形態では、コンパレータ出力２１０がハイのときは、ＤＡＣ２０８のアナログ出
力の増幅器利得制御信号２２２を増加させるために、ＡＧＣ論理回路２０６は、ＤＡＣ２
０８のカウント数を増加させる「アップ」制御信号パルスを生成する。コンパレータ出力
２１０がハイのときに、（例えば負の利得電流による）ＡＧＣ回路２００の利得が減少す
る。ＤＡＣ２０８のカウント数を減少させ、ＤＡＣ２０８のアナログ出力の増幅器利得制
御信号２２２を減少させる「ダウン」制御信号パルスは、所定の時間間隔を空けて周期的
にアサートされる。つまり、コンパレータ出力２１０の状態は、アップ制御信号パルスを
アサートする時を判定するために使用され、ダウン制御信号パルスは、コンパレータ出力
状態にかかわらず、周期的にアサートされる。例えば、アップ制御信号がアクティブにな
る度に、増幅器の利得は所定の割合ずつ減少する。一方、ダウン制御信号がアクティブに
なると、リセットされて増幅器の利得は所定の値に設定される。

図２（ａ）で、インバータ３０２は、コンパレータ出力を受信し、逆コンパレータ出力
を生成する。インバータ３０２で生成された逆コンパレータ出力は、セット−リセット（
ＳＲ型）フリップフロップ／ラッチ構造のセット（Ｓ）入力に供給される。ＳＲ型フリッ
プフロップ／ラッチは、ＮＡＮＤゲート３０４及びＮＡＮＤゲート３０８によって構成さ
れる。別の実施形態として、コンパレータ出力がアクティブの期間に、基準クロックによ
ってカウンタ３１２のカウント値をインクリメントできれば、ＳＲ型フリップフロップ以
外のフリップフロップを用いることもできる。

インバータ３２４とインバータ３０６は、直列に接続されている。インバータ３２４は
基準クロック信号を受信して、逆基準クロック信号を出力し、インバータ３０６はインバ
ータ３２４から出力された逆基準クロック信号を受信し、基準クロック信号と論理の等し
い信号を出力する。インバータ３２４及びインバータ３０６を介することで、基準クロッ
ク信号はバッファリングされる。インバータ３０６から出力された基準クロック信号は、
Ｓ−Ｒフリップフロップのリセット（Ｒ）入力であるＮＡＮＤゲート３０８に供給される
。インバータ３１０は、Ｓ−Ｒフリップフロップの出力（ＸＱ）を受信し、その反転信号
となる入力としてのクロック制御信号３４０をカウンタ３１２のリセット入力に供給する
。

コンパレータ出力がハイで、基準クロックがハイのとき、Ｓ−Ｒフリップフロップのセ
ット（Ｓ）入力に対応するＮＡＮＤゲート３０４にはローが入力され、Ｓ−Ｒフリップフ
ロップのリセット（Ｒ）入力に対応するＮＡＮＤゲート３０８にはハイが入力される。Ｓ
−Ｒフリップフロップの出力（ＸＱ）はローになり、クロック制御信号３４０はハイにな
る。クロック制御信号３４０がアクティブに遷移すると、カウンタ出力信号３２０が更新
される。例えば、クロック制御信号３４０の立ち上がりで、カウンタ３１２の値が１つ増
加する。コンパレータ出力がハイに保持されている間、ノード３２０での特定のカウント
状態は、基準クロックがローの間保持される。そのため、例えば、ＮＡＮＤゲート３０８
及びインバータ３１０を介してＳ−Ｒフリップフロップ出力をリセットする。

他のタイプのフリップフロップ（例えば、Ｄ−タイプ、Ｊ−Ｋタイプ、Ｔ−タイプ等）
又はラッチ（例えば、交差結合インバータラッチ）、並びに論理ゲート（例えば、ＮＯＲ
ゲート、又は動的若しくは事前荷電論理ゲート）が、別の実施態様において、同様に使用
できる。

Ｓ−Ｒフリップフロップ／ラッチは、基準クロックの立ち上がり期間中に起こり得る、
短いパルス（ノイズ）を除去するフィルタの機能を果たすこともできる。さらに、図１の
コンパレータ２０２に供給されるミキサ出力は、複数の（例えば２倍）の搬送周波数を有
する信号を含むことができる。例えば、図６のミキサ１０４は、複数の信号を受信し、そ
れらの和をとってコンパレータ２０２へ供給する。または、図６のミキサ１０４は、複数
の信号を受信し、それらの差をとってコンパレータ２０２へ供給してもよい。

応用例として、本発明のＡＧＣは電波時計等の電子機器に利用でき、標準無線電波信号
及び／又は周期性無線電波信号によるリアルタイムクロック信号の補正に使用できる。標
準無線電波信号及び／又は周期性無線電波信号は、４０ｋＨｚ〜８０ｋＨｚ範囲内である
。一方、基準クロックの周波数は、約４．９６ｋＨｚ（又はその整数倍や分数）である。
基準クロック信号の周波数は受信信号の周波数より低いので、低いサンプリングレートに
なる。この低いサンプリングレートとＳＲラッチとの組み合わせにより、ミキサ出力のピ
ークを検出することができる。

前述のように、ミキサ出力がコンパレータ閾値を超えたとき、すなわち図１の基準電圧
発生回路２０４が発生する電圧基準レベルを超えるとき、コンパレータ出力はハイになる
。このコンパレータ出力がハイの比較結果状態は、ミキサ出力がコンパレータ閾値を超え
ている期間、ＳＲラッチによってラッチされる。そのため、ＳＲフリップフロップは、基
準クロックに応じてクロックを発生する。よって、クロック制御信号３４０は、基準クロ
ックに応じて生成される。すなわち、コンパレー出力が連続してハイの状態を保持してい
る期間、基準クロックの周波数とほぼ等しいレートのクロック制御信号３４０がカウンタ
３１２に入力される。

一方、コンパレータ出力の状態が変化して、ローに遷移した場合、ＳＲラッチのＳ入力
はハイに遷移し、クロック制御信号３４０は停止する。

このことは、図２（ｂ）を用いて説明する。コンパレータ出力がロー（非アクティブ）
に遷移するのに応じて、クロック制御信号３４０はロー（非アクティブ）に保持される。
詳述すると、コンパレータ出力がローに遷移し、ローを保持している期間に、基準クロッ
クのたち下がりが発生すると、それに基づいてクロック制御信号３４０はローに遷移し、
コンパレータ出力がローの帰還はクロック制御信号３４０がローに保持される。その後、
コンパレータ出力がローを保持している期間中は、基準クロックの立ち上がりが発生して
も、クロック制御信号３４０は同じ状態を保持する。

また、クロック制御信号３４０がローに保持されている状態でも、カウンタ３１２をリ
セットするリセット信号３２６によって、カウンタ３１２がリセットされるまで、カウン
タ３１２の出力であるカウンタ出力信号３２０のカウント状態は保持される。例えば、図
２（ｂ）において、クロック制御信号３４０がローに保持されていても、カウンタ出力信
号３２０は『０１１１』を保っている。リセット信号３２６がハイに遷移すると、カウン
タ３１２がリセットされ、カウンタ出力信号３２０は『０１１１』からカウンタ３１２の
初期値『００００』に変化する。

また、再びコンパレータ出力がハイに遷移すると、クロック制御信号３４０が再開する
。詳述すると、コンパレータ出力がハイに遷移した後の最初の基準クロックの立ち上がり
に同期して、クロック制御信号３４０が立ち上がる。コンパレータ出力がハイに保持され
ている期間は、基準クロックとほぼ同じ周波数のクロック制御信号３４０が生成される。

ただし、図２（ｂ）に示すように、コンパレータ出力がハイに遷移しクロック制御信号
３４０の発生が再開されても、リセット信号３２６がハイの状態の期間は、カウンタ３１
２の更新が開始されない。

インバータ３２４は、基準クロックを反転してカウンタ３２２に入力する。インバータ
３２８は、イネーブル信号を反転してカウンタ３２２に入力する。インバータ３２８の出
力は、カウンタ３２２のリセット動作を制御する。

本実施形態において、カウンタ３２２は４ビットカウンタである。カウンタ３２２は、
最上位ビット（ＭＳＢ）のリセット信号３２６をカウンタ３１２のリセット入力及びディ
バイダ３１８のクロック入力へ供給する。また、カウンタ３２２は、カウンタ３１２に入
力されるリセット信号３２６より下位のビット、例えば、２番目の最下位ビット（ＬＳＢ
）信号３１４をインバータ３３２に供給する。インバータ３３２は、ＤＡＣクロックを出
力する。

図２（ｂ）に示すように、カウンタ３２２の出力からの反転又はバッファリングされた
ビット［１］値は、ＤＡＣクロックを発生するために使用できる。すなわち、カウンタ３
２２の出力の下位から２ビット目が「０」であるとき（例えば「００００」、「０００１
」、「０１０１」など）、インバータ３３２で信号が反転されてＤＡＣクロックはハイと
なり、カウンタ３２２の出力の下位から２ビット目が「１」であるとき（例えば「００１
０」、「００１１」、「０１１１」など）、インバータ３３２で信号が反転されてＤＡＣ
クロックはローになる。

別の実施形態として、カウンタ３１２及び／またはカウンタ３２２として、ｎビットカ
ウンタを用いることもできる。ｎは２以上の整数で、例えばｎは偶数で、４、６、又は８
と等しくすることもできる。

例えば、「アップ」制御信号発生用のカウンタ３１２として、４ビットカウンタを用い
、「ダウン」制御信号発生用及びカウンタ３１２のリセットを行うカウンタ３２２として
５ビットカウンタを用いることもできる。カウンタ３１２は、カウンタ３２２から出力さ
れたリセット信号３２６によってリセットされる。

例えば、カウンタ３２２が５ビットカウンタのとき、カウンタ３２２の最上位ビットの
リセット信号３２６は基準クロックパルスの１６周期毎に遷移する。そのため、カウンタ
３２２からリセット信号３２６を受信するカウンタ３１２は、コンパレータ出力の値に応
じて、基準クロック（例えば、４０９６Ｈｚ）の１６分の１のリピートレート（例えば、
２５６Ｈｚ）で０から最大１５までをカウントする。従って、カウンタ３１２の出力に基
づいて生成されるアップ制御信号パルスは、例えば２５６Ｈｚのレートとなる。

カウンタ３２２がｍビットカウンタの場合、カウンタ３１２はｍビット以下にするのが
好ましい。特に、カウンタ３２２がｍビットカウンタで、カウンタ３２２のｎビット目を
カウンタ３１２のリセット信号３２６として用いる場合は、基準クロック信号のｍ−ｎ周
期でリセット信号３２６が発生する。そのため、カウンタ３１２はｍ−ｎビットにするの
が好ましい。

ＤＡＣクロックを提供するために選択された特定のビット及び／又はカウンタ幅（例え
ば、それが計数するように構成されたビット数）は、本発明の自動利得制御回路が実装さ
れる製品に応じて変更可能である。

デジタルコンパレータ３１６は、カウンタ３１２からのカウンタ出力信号３２０（例え
ば、４ビット出力）を受信し、アップ制御信号を発生させる。デジタルコンパレータ３１
６のデジタル閾値は、カウンタ３１２が４ビットカウンタの場合、受信された入力信号に
対する所定の感度レベルに応じて１〜１５に設定される。アップ制御信号は、カウンタ出
力信号３２０がデジタル閾値以上の期間にアクティブになる。例えば、デジタルコンパレ
ータ３１６の閾値を「５」に設定すると、図２（ｂ）に示すように、カウンタ出力信号３
２０が「５」（２進法の「０１０１」値）に達したときに、アップ制御信号がアクティブ
になる。カウンタ出力信号３２０の値が５以上を満たしている間は、アップ制御信号はア
クティブの状態を保持する。そして、カウンタ出力信号３２０がリセットされてカウンタ
出力信号３２０の値が初期化され５未満になると、アップ制御信号が非アクティブになる
。

ダウン制御信号パルスは、カウンタ３２２及びディバイダ３１８を介して出力される。
すなわち、基準クロック周波数を分周してダウン制御信号パルスが生成される。本実施形
態において、カウンタ３２２は４ビットカウンタであり、約４ｋＨｚの基準クロックをも
とに生成されたカウンタ３２２の最上位ビット（ＭＳＢ）は５１２Ｈｚの周波数を有する
。カウンタ３２２の最上位ビット（ＭＳＢ）は、ディバイダ３１８でさらに分周され、ダ
ウン制御パルスは４Ｈｚの周波数を有する。ディバイダ３１８は、受信した信号を２５６
分周したり、２^m分周したりできる。ここで、ｍは５以上の整数で例えば、７〜１５であ
る。

ディバイダ３１８は、インバータ３２８及びインバータ３３０を介してイネーブル信号
を受信する。すなわち、ディバイダ３１８は、カウンタ３２２と反対の論理のイネーブル
信号を受信する。ディバイダ３１８は、イネーブル信号によって動作のアクティブまたは
非アクティブが制御される。

従って、アップ制御信号は、コンパレータによるミキサ出力と基準電位との比較に基づ
いてカウントアップされ、デジタルコンパレータ３１６によるカウンタ出力信号３２０と
デジタル閾値との比較に基づいてアクティブに遷移する。一方、ダウン制御信号は、アッ
プ制御信号より遅い周波数であるが、イネーブル信号以外のコンパレータ出力やカウント
閾値等の信号と比較をすることなく周期的にアクティブに遷移する。

このようにして生成されたアップ制御信号及びダウン制御信号によってＤＡＣ２０８は
制御され、増幅器利得制御信号２２２を生成する。増幅器利得制御信号２２２は、約１５
ｘ〜２０００ｘ（例えば約２５６ｘ）で増加し、増加より遅い周期の約１ｘの相対レート
で減少する。すなわち、増幅器利得制御信号２２２は、増幅器の出力が所定の条件を満た
すとき、第１の間隔で第１の電圧値増加する。また、増幅器利得制御信号２２２は、周期
的に、第１の間隔より長い第２の間隔で第１の電圧より大きい第２の電圧値減少する。そ
のため、ＡＧＣは、ピーク検出特性を含むことができる。更に、ＤＡＣクロックのレート
は、相対レート、又は基準クロックの周波数及びアップ制御信号の周波数と異なる周波数
であり、ＤＡＣにおける非重複クロッキングを可能にできる。

図１に示すように、ロック検出論理回路２１２は、アップ制御信号、ダウン制御信号、
ＤＡＣクロック及びイネーブル信号を受信し、ロック検出信号２２０を出力する。ロック
検出論理回路２１２は、アップ制御信号、ダウン制御信号、ＤＡＣクロック及びイネーブ
ル信号に基づいて、ＡＧＣループがロックされている時にロック検出信号２２０をアクテ
ィブに設定する。

図３は、本発明の実施態様によるロック検出論理回路４００である。
例えば、ＡＧＣループがロックされているときは、周期的にダウン制御信号が（例えば
、１回の実行において４Ｈｚのレートで）発生すると、ダウン制御信号を補正する。一方
、ＡＧＣループがロックされていないときは、例えば、アップ制御信号の１サイクルが２
５６Ｈｚの周波数を有し、ダウン制御信号が４Ｈｚの周波数を有するならば、ダウン制御
信号１回あたり６４回のアップ制御信号が発生する。

具体的な実施形態として、２つの連続したダウン制御信号のサイクルにおいて、ダウン
制御信号１サイクルあたり、２回から８回のアップ制御信号をロック検出のための所定範
囲として設定することができる。従って、ダウン制御信号１サイクルあたりに、２回から
８回のアップ制御信号が検出されると、ロック状態で判定される。ロック状態が検出され
ると、ロック検出信号２２０はアクティブになる。一方、ダウン制御信号サイクルの１サ
イクル当たり、アップ制御信号が「８」を超える回数アクティブになったときは、非ロッ
ク状態として判定される。非ロック状態が検出されると、ロック検出信号２２０は非アク
ティブになる。

図３に示すように、Ｄ型フリップフロップ（以降、ＤＦＦという）４０４は、バッファ
４０２を介してアップ制御信号を受信し、バッファ４０６を介してＤＡＣクロックを受信
する。ＤＦＦ４０４は、アップ制御信号をＤＡＣクロックに同期する。同様に、Ｄ型タイ
プフリップフロップ（以降、ＤＦＦという）４１２は、バッファ４０８を介してダウン制
御信号を受信し、バッファ４０６を介してＤＡＣクロックを受信する。ＤＦＦ４１２は、
ダウン制御信号をＤＡＣクロックに同期する。

次いで、アップ制御信号は４ビットカウンタを構成する４つのＤＦＦ４１４、ＤＦＦ４
１６、ＤＦＦ４１８及びＤＦＦ４２０の１段目のＤＦＦ４１４に入力される。４つのＤＦ
Ｆ４１４、ＤＦＦ４１６、ＤＦＦ４１８及びＤＦＦ４２０によって、アップ制御信号の発
生した回数、例えばアップ制御信号がアクティブに遷移した回数をカウントできる。

この４ビットカウンタを構成する４つのＤＦＦ４１４、ＤＦＦ４１６、ＤＦＦ４１８及
びＤＦＦ４２０の各々に、ＤＦＦ４１２の出力が、インバータ４３２を介して入力される
。ＤＦＦ４１２によって、ＤＡＣクロックに同期されたダウン制御信号を用いてカウンタ
がリセットされる。

ＤＦＦ４１４、ＤＦＦ４１６、ＤＦＦ４１８及びＤＦＦ４２０で構成されるカウンタの
最上位ビットＭＳＢが、ＤＦＦ４２２のクロック入力端子に供給される。本実施形態では
４ビットカウンタの最上位ビットが供給されるので、カウンタが「８」（２進法の「１０
００」値）に達したときにＤＦＦ４２２のクロック入力端子にハイが入力される。

ＤＦＦ４２２のクロック端子には、カウンタの出力が入力され、入力Ｄには電源電位が
供給される。ＤＦＦ４２２の出力は、ＤＦＦ４２６の入力Ｄに入力される。ＤＦＦ４２６
の出力は、インバータ４２８を介してロック検出信号として出力される。ＤＦＦ４２２の
出力に基づいて、ダウン制御信号の２サイクル分のアップ制御信号のカウント値が出力さ
れる。

ＤＦＦ４２６のクロック信号として、ＤＦＦ４３０の出力Ｑが使用される。ＤＦＦ４２
６の入力Ｄには印加され、クロック入力には、論理ＡＮＤ回路４３４の出力が入力される
。論理ＡＮＤ回路４３４には、バッファ４０６を介したＤＡＣクロック信号と、ＤＦＦ４
１２からの出力Ｑが入力される。すなわち、ＤＦＦ４２６のクロック入力には、ダウン制
御信号とＤＡＣクロック信号に基づいて生成された信号が供給される。

イネーブル信号は、バッファ４１０によってバッファリングできる。イネーブル信号は
、バッファ４１０を介してＤＦＦ４０４、ＤＦＦ４１２及びＤＦＦ４２６に供給され、Ｄ
ＦＦ４０４、ＤＦＦ４１２及びＤＦＦ４２６の入力をリセットすることができる。

（増幅器利得制御の方法）
本発明の種々の実施態様によるＡＧＣを使用する増幅器の利得を制御する代表的な方法
は、（i）比較結果を提供するために、基準電圧に対して増幅器の出力を比較するステッ
プと、（ii）比較結果が第１状態を有する時に利得論理を使用して増幅器の利得を減少さ
せ、かつ利得論理を使用して増幅器の利得を周期的に増加させるステップと、（iii）増
幅器の利得が所定の範囲内にある時を、利得論理の出力から判定するステップとを含むこ
とができる。

図４は、本発明の実施態様によるＡＧＣを使用する増幅器利得を制御する方法５００を
示す。まず、ステップＳ５０２においてフローが開始する。
ステップＳ５０４において、増幅器の出力を基準電圧と比較する。例えば、図１のコン
パレータ２０２を用いて比較する。基準電圧と比較する対象の増幅器の出力として、ミキ
サ出力を用いる。ミキサ出力は、図６に示すように、基準クロックと増幅器出力をミキシ
ングして生成されている。

ステップＳ５０６において、ミキサ出力が基準電圧より高い場合、すなわち、増幅器出
力がの閾値電圧より高い場合、ステップＳ５０８において、利得論理回路は、増幅器の利
得を減少させるように調整する。例えば、かかる減少は、負の利得電流増幅器のための、
Ｓ−Ｒラッチ、カウンタ、及びデジタルコンパレータ（例えば、図２（ａ）参照）を介し
て発生した「アップ」制御信号パルスのような制御信号を使用することによって実行でき
る。

前述のように、「ダウン」制御信号パルスは、コンパレータ出力の状態にかかわらず、
周期的にアクティブにされる。そのため、ステップＳ５０６において、ミキサ出力が基準
電圧より低い場合、すなわち、増幅器出力が閾値電圧より低い場合は、ステップＳ５０８
を介して、周期的に増幅器の利得を増加させるステップＳ５１０に進む。ステップＳ５０
６において、増幅器出力が基準電圧より低い場合は、ステップＳ５０８を介さずに、周期
的に増幅器の利得を増加させるステップＳ５１０に進む。周期的な利得の増加は、図２（
ａ）に示すように、カウンタ３２２（例えば、４ビットカウンタ）及びディバイダ３１８
を介して生成された「ダウン」制御信号パルスのような制御信号を使用することで、固定
間隔で行うことができる。

第１基準クロックから、周波数分割して第２基準クロックを生成することができる。第
１基準クロックは、例えば、図２（ａ）の基準クロックで、周波数は約４ｋＨｚである。
第２基準クロックは、例えば、図２（ａ）のＤＡＣクロックで、周波数は約１ｋＨｚであ
る。ステップＳ５１２では、増幅器を制御するために、第２基準クロックを利用して、デ
ジタルフォーマットの利得論理出力はアナログフォーマットに変換される。ステップＳ５
１２は、図１のＤＡＣ２０８を用いて行われる。ＤＡＣの制御は、利得論理信号が用いら
れる。利得論理信号は、例えばステップＳ５０８及びステップＳ５１０で生成された、図
１のアップ制御信号及びダウン制御信号である。

さらに、ステップＳ５１４において、利得論理回路（図１のＡＧＣ論理回路２０６）か
らの出力を用いて、利得増幅器のロック状態を判定する。ステップＳ５１４は、図１のロ
ック検出論理回路２１２を用いて行われる。ロック検出論理回路２１２は、アップ制御信
号、ダウン制御信号及びＤＡＣクロック信号並びにイネーブル信号に基づいて、利得増幅
器のロック状態の判定結果を示すロック検出信号２２０を出力する。そして、次のステッ
プＳ５１６でフローは完了する。

図５は、本発明の実施態様による利得論理からの出力を使用してロック状態を検出する
方法のフロー６００を示す。フローはステップＳ６０２で開始する。
ステップＳ６０４において、ダウン制御信号の１サイクルについて、その他の制御信号
をカウントすることができる。前述のように、ウン制御信号パルスは、固定間隔で周期的
に、かつコンパレータ出力の状態にかかわらずアクティブになる。一方、アップ制御信号
パルスは、コンパレータ出力が基準電位より高く、かつデジタル閾値との比較の結果に基
づいてアクティブになる。デジタル閾値との比較の結果は、例えば、図２（ａ）のデジタ
ルコンパレータ３１６を使用して求められる。ステップＳ６０４で、ダウン制御パルスの
１サイクル当たりの、アップ制御信号パルス（例えば、アップ制御信号パルスの立ち上が
り又は立下りの回数）をカウントする。

次いで、ステップＳ６０６において、ステップＳ６０４でカウントした数を所定のパル
ス数閾値と比較する。ここでカウント数がパルス数閾値を超える場合は、ステップＳ６０
８にすすむ。ステップＳ６０８で非ロック状態と判定され、ステップＳ６１４に進みフロ
ーは完了する。

具体的な実施態様において、２つの連続したダウン制御信号パルスサイクルに関して、
ダウン制御信号パルスの１サイクル当たり８以下のアップ制御信号パルスが検出されたと
きに、ロック状態と判定されるよう定義できる。従って、ダウン制御信号サイクルの１サ
イクル当たり８を超えるアップ制御信号パルスが検出された場合（すなわち、アップ制御
信号パルスが、ダウン制御信号サイクルの１サイクルの期間中に８回以上非アクティブか
らアクティブに遷移した場合）は、非ロック状態が検出されたと判定される。即ち、増幅
器の利得の変化が所定の閾値より大きいと非ロック状態と判定される。非ロック状態の検
出によって、図１のロック検出信号２２０が非アクティブに遷移する。なお、アップ制御
信号をカウントする期間を設定するために、ダウン制御信号以外の周期的に発生する信号
を用いても良い。また、ダウン制御信号の１サイクルは、例えば、ダウン制御信号の立ち
上がりから次の立ち上がりまでの期間で定義することができる。

ロック状態と判定されるには、ダウン制御信号パルスサイクルの１サイクル当たりのア
ップ制御信号のパルス数が、所定の閾値未満である必要がある。ステップＳ６０６におい
て、アップ制御信号のパルス数が、所定の閾値未満であるときは、ステップＳ６１０に進
む。さらに、ロック状態と判定されるための２つ目の条件として、少なくとも２つの連続
したダウン制御信号サイクルで、アップ制御信号のパルス数が所定の閾値未満でなければ
ならない。そのため、ステップＳ６１０において、１つ前のダウン制御信号パルスサイク
ルでもアップ制御信号のパルス数が所定の閾値未満であったかを調べる。１つ前のダウン
制御信号パルスサイクルでは、アップ制御信号のパルス数が所定の閾値未満でなかった場
合は、ステップＳ６０４に戻り、次のダウン制御信号パルスサイクルについての判定を行
う。１つ前のダウン制御信号パルスサイクルでもアップ制御信号のパルス数が所定の閾値
未満だった場合は、ステップＳ６１２に進む。

ダウン制御信号パルスの２つの連続したサイクルの各々のサイクルにおいて、アップ制
御信号パルスの数が所定の閾値よりも小さい場合、ステップＳ６１２においてロック状態
と判定される。ロック状態と判定されると、図１のロック検出信号２２０がアクティブに
設定される。ステップＳ６１２の次は、ステップＳ６１４に進みフローが完成する。

ロック検出信号がアクティブの期間は、増幅器の利得は調整されない。そのため、信号
回復及び（ロック検出信号状態が切り替えられない限りにおいて）節電のための有利な条
件を確保できる。

本発明のＡＧＣは、図６のようなＡＧＣループに用いることができ、ＡＧＣは増幅器の
利得を制御する。

本発明のＡＧＣに制御される増幅器は、増幅器の出力電圧に応じて第１の周波数で利得
を減少する。また、増幅器の出力電圧に依らず、周期的に第１の周波数より遅い第２の周
波数で利得を増加する。ここで、利得の減少率より増加率のほうが変化が大きい。なお、
ＡＧＣループがロックされていないときに、増幅器の利得を調整する。ＡＧＣループがロ
ックされている状態では、増幅器は利得の調整を行わない。

上記の例は、ＡＧＣ回路のデジタル実装を主に含むが、当業者は、他の実装及び／又は
技術も、実施態様に従って使用できることを認めるであろう。更に、当業者は、電流に基
づく差動信号及び／又は制御も、実施態様に従って使用できることを認めるであろう。本
実施形態で用いた信号の増加と減少は入れ替えてもよい。

本発明の具体的な実施態様の上述の記載は、例示と説明の目的で提示される。これらは
網羅的であるか、又は発明を開示された正確な形に限定することが意図されず、上記教示
に照らして多くの修正及び変形が明らかに可能である。実施態様は、発明の原理及びその
実際的な応用を最も良く説明し、かつそれにより他の当業者が予期する特定の用途に適合
するような種々の修正を施して本発明及び種々の実施態様を最も良く使用できるように選
択及び記載された。本発明の範囲は本明細書に添付される請求項及びその同等物によって
定義されることが意図される。

本発明の実施態様によるＡＧＣ回路を示すブロック略図。 （ａ）は、本発明の実施態様による利得論理を示すブロック略図であり、（ｂ）は、（ａ）の利得論理の操作を示すタイミング図。 本発明の実施態様によるロック検出論理を示すブロック略図。 本発明の実施態様によるＡＧＣを使用する増幅器利得を制御する方法を示すフロー。 本発明の実施態様による利得論理からの出力を使用してロック状態を検出する方法を示すフロー。 受信器内の従来の自動利得制御（ＡＧＣ）ループを示す図。

符号の説明

２０２…コンパレータ、２０６…ＡＧＣ論理回路（利得論理回路）、２０８…デジタル
−アナログ変換器（ＤＡＣ）、２１２…ロック検出論理回路、３００…利得論理回路。

Claims (9)

1. 基準電圧に対して増幅器の出力を比較するコンパレータと、
   利得論理回路と、
   デジタル−アナログ変換回路と、
   ロック検出論理回路と、を含み
   前記利得論理回路は、前記コンパレータの出力を受信し、前記コンパレータの出力が第１状態の時に前記増幅器の利得を減少させる第１の制御信号と、前記増幅器の前記利得を周期的に増加させる第２の制御信号とを出力し、
   前記デジタル−アナログ変換器は、前記第１の制御信号及び前記第２の制御信号を受信し、前記増幅器の前記利得を制御する制御信号を出力し、
   前記ロック検出論理回路は、前記第１の制御信号及び前記第２の制御信号を受信し、前記増幅器の前記利得の変化が所定の範囲内にある期間を判定する判定信号を出力し、
   前記ロック検出論理回路の出力に基づいて前記増幅器の前記利得の調整を制御することを特徴とする自動利得制御回路。
2. 前記利得論理回路は、
   前記コンパレータの出力が第１状態を有する時に、前記第１の制御信号を第１の周波数で発生させ、
   前記コンパレータの出力が第１状態又は第２の状態を有する時に、前記第２の制御信号を第１の周波数より小さい第２の周波数で発生させることを特徴とする請求項１に記載の自動利得制御回路。
3. 前記利得論理回路は、
   前記コンパレータの出力と基準クロックを受信し、前記コンパレータ出力が前記第１の
   状態を有するときに、第１のクロック信号を生成する第１のラッチと、
   前記第１のクロック信号を受信し、前記第１のクロック信号をカウントし、第１カウン
   タ信号を生成する第１のカウンタと、
   前記基準クロックを受信し、前記基準クロック信号をカウントし、第２カウンタ信号と
   制御クロックを生成し、前記第２カウンタ信号が第１のカウンタをリセットする第２のカ
   ウンタと、
   前記第１カウンタ信号を所定の閾値と比較し、前記第１カウンタ信号が前記所定の閾値
   を超えているときは、前記第１の制御信号を生成するデジタルコンパレータと、
   前記第２カウンタ信号を分周して前記第２の制御信号を生成するディバイダと、を含む
   ことを特徴とする請求項２に記載の自動利得制御回路。
4. 前記第２カウント信号は、前記第２のカウンタのカウント値のｎビット目であり、
   前記制御クロックは、前記第２のカウンタのカウント値のｍビット目であり、
   ｎビットは、ｍビットより上位ビットであることを特徴とする請求項３に記載の自動利
   得制御回路。
5. 前記ラッチは、セット−リセットフリップフロップを含み、
   前記コンパレータの前記出力は、前記セット−リセットフリップフロップのセット入力に結合され、
   前記基準クロックは、前記セット−リセットフリップフロップのリセット入力に結合されることを特徴とする請求項３又は請求項４に記載の自動利得制御回路。
6. 前記第１のカウンタは、ｍビットカウンタ（ｍは、２以上の整数）であり、
   前記第２のカウンタは、ｎビットカウンタ（ｎは、ｍより大きい整数）であることを特
   徴とする請求項３に記載の自動利得制御回路。
7. 前記第２のカウンタは、ｍビットカウンタであり、
   前記第２カウント信号に前記第２のカウンタのカウント値のｎビット目を用いるとき、
   前記第１のカウンタは、ｍ−ｎビットカウンタであることを特徴とする請求項３に記載
   の自動利得制御回路。
8. 前記ロック検出論理回路は、
   前記第１の制御信号、前記第２の制御信号及び前記制御クロックを受信し、
   前記第２の制御信号の１サイクル期間中の、前記第１の制御信号のパルスを計測したカ
   ウント数を求め、
   前記カウント数を所定の閾値と比較し、
   前記第２の制御信号の連続した少なくとも２サイクル期間で、カウント数が所定の閾値
   を下回っているとき、ロック状態であることを示すロック表示を発生させることを特徴と
   する請求項３に記載の自動利得制御回路。
9. 請求項１乃至請求項８のいずれか一項に記載の自動利得制御回路と、
   前記自動利得制御回路の出力を受信する前記増幅器と、
   を含むことを特徴とする電子機器。

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