KR101159454B1 - 전기도금된 금속 대체 게이트를 구비한 상보형 금속 산화물 반도체 디바이스 - Google Patents

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Abstract

비교적 얇은 고유전율(high-k) 게이트 유전체층의 최상부에 위치된 보이드가 없고 시임이 없는 금속 게이트 컨덕터 층을 구비한 적어도 하나의 높은 애스펙트비의 게이트 구조를 갖는 상보형 금속 산화물 반도체(CMOS)를 형성하는 방법의 실시예가 개시된다. 이 방법 실시예는 금속 게이트 컨덕터 층으로 높은 애스펙트비의 게이트 스택을, 바닥부로부터 상향으로, 충전시키기 위해 전기도금 공정을 이용하는 게이트 대체 방법을 포함한다. 전기도금 공정을 위한 전자의 소스는 기판의 후면을 직접 관통하는 전류이다. 이것은 시드층의 필요를 제거하고 금속 게이트 컨덕터 층이 보이드 또는 시임없이 형성될 것을 보장한다. 또한, 실시예에 따라, 전기도금 공정은 전자가 소정 영역에 흐르는 것을 향상시키기 위해(즉, 도금을 향상시키기 위해) 광조명이 있는 상태에서 또는 전자가 소정 영역에 흐르는 것을 방지하기 위해(즉, 도금을 방지하기 위해) 광조명이 없는 상태에서 수행된다.

Description

전기도금된 금속 대체 게이트를 구비한 상보형 금속 산화물 반도체 디바이스{COMPLEMENTARY METAL OXIDE SEMICONDUCTOR DEVICE WITH AN ELECTROPLATED METAL REPLACEMENT GATE}
본원은 2008년 1월 3일 미합중국 특허상표청에 출원되고 발명이 명칭이 "Complementary Metal Oxide Semiconductor Device With An Electroplated Metal Replacement Gate"인 미국 특허 출원 일련 번호 제 11/968885호를 본원의 우선권 주장의 기초출원으로서 이익을 주장하며, 이 출원의 전체 내용은 본원에 참조내용으로서 포함되어 있는 것으로 한다.
본 발명의 실시예는 일반적으로 상보형 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor)에 관한 것으로, 더욱 상세하게는 전기 도금된 높은 애스펙트비를 갖는 금속 대체 게이트를 갖는 CMOS 디바이스를 형성하는 방법에 관한 것이다.
종래 기술의 상보형 금속 산화물 반도체(CMOS) 기술은 일반적으로 얇은 실리콘 산화물(SiO2) 게이트 유전체층 및 도핑된 폴리실리콘 게이트 컨덕터층을 포함하는 게이트 스택을 이용하여 제작된다. 디바이스 크기가 축소됨에 따라, 원하는 게이트 유전체 두께도 감소되어 왔다. 불행히도, 도핑된 폴리실리콘 게이트 컨덕터는 공핍 효과에 영향을 받게 되었고, 이에 의해 유효 게이트 전극 두께를 증가시켰다. 따라서, 종래의 게이트 구조는 미래의 CMOS 기술 세대에 적합지 않고 특히 65nm 노드를 능가하는 CMOS 기술 세대에 적합하지 않다.
65nm 노드 및 이를 능가하는 CMOS 트랜지스터의 전력 요건을 실현하기 위해, 공핍 효과에 영향을 받지 않는 금속 게이트 컨덕터층 뿐만 아니라 게이트 누설 전류를 최소화하는, 고 유전율(high-k)의 유전체층을 포함하는 게이트 스택이 필요할 것이다. 그러므로, 당업계에는 고 유전율의 게이트 유전체-금속 게이트 컨덕터 게이트 스택을 포함하는 CMOS 디바이스 구조 및 이 CMOS 디바이스 구조를 형성하기 위한 방법이 필요하다.
비교적 얇은 고유전율 게이트 유전체층의 최상부에 위치된 보이드가 없고 시임이 없(void-free and seam-free)는 금속 게이트 컨덕터 층을 구비한 적어도 하나의 높은 애스펙트비의 게이트 구조를 갖는 상보형 금속 산화물 반도체(CMOS)를 형성하는 방법의 실시예가 개시된다. 이 방법 실시예는 금속 게이트 컨덕터 층으로 높은 애스펙트비의 게이트 스택을, 바닥부로부터 상향으로, 충전시키기 위해 전기도금 공정을 이용하는 게이트 대체 방법을 포함한다. 전기도금 공정을 위한 전자의 소스는 기판의 후면을 직접 관통하는 전류이다. 이것은 시드층의 필요를 제거하고 금속 게이트 컨덕터 층이 보이드 또는 시임없이 형성될 것을 보장한다. 또한, 실시예에 따라, 전기도금 공정은 전자가 소정 영역에 흐르는 것을 향상시키기 위해(즉, 도금을 향상시키기 위해) 광조명이 있는 상태에서(under illumination) 또는 전자가 소정 영역에 흐르는 것을 방지하기 위해(즉, 도금을 방지하기 위해) 광조명이 없는 상태에서(in darkness) 수행된다.
본 방법의 한 실시예는 제1 섹션, 제1 섹션에 측방으로 인접한 제2 섹션, 및 후면을 갖는 p-형 기판을 제공하는 것을 포함한다. n웰(NWELL)은 제1 섹션에 형성될 수 있다. 그후, 제1 게이트 스택이 NWELL 위에서 제1 섹션상에 형성될 수 있고 제2 게이트 스택이 제2 섹션상에 형성될 수 있다. 이 게이트 스택들은 각각 기판에 인접한 유전체층, 유전체층에 인접한 n-형 금속층, 및 n-형 금속층에 인접한 폴리실리콘층을 포함하도록 형성될 수 있다. 게이트 스택이 형성된 후, 게이트 스택 측벽 스페이서 및 소스/드레인 형성을 포함지만 이에 제한되지 않는 종래의 FET 프로세싱이 수행될 수 있다. 그후, 폴리실리콘층 및 n-형 금속층이 제1 게이트 스택으로부터 제거될 수 있지만 제2 게이트 스택으로부터는 제거될 수 없다. 다음에, p-형 금속층이 기판의 후면에 인가된 전류를 이용하여 제1 게이트 스택의 유전체층상에 전기 도금될 수 있다. 이 전기 도금 프로세싱은 또한 전자가 기판의 후면을 통해 흐를 수 있도록 하기 위해 또한 NWELL을 통해 제1 게이트 스택으로 흐를 수 있도록 하기 위해(즉, p-형 금속층이 전기 도금될 수 있도록 보장하기 위해) 광조명이 있는 상태에서 수행되어야 한다.
본 방법의 또다른 실시예는 마찬가지로 제1 섹션, 제1 섹션에 측방으로 인접한 제2 섹션, 및 후면을 갖는 p-형 기판을 제공하는 것을 포함한다. n웰(NWELL)은 제1 섹션에 형성될 수 있다. 그후, 제1 게이트 스택이 제1 섹션상에서 형성될 수 있고 제2 게이트 스택이 제2 섹션상에 형성될 수 있다. 이 게이트 스택들은 각각 기판에 인접한 유전체층, 유전체층에 인접한 폴리실리콘층을 포함하도록 형성될 수 있다. 게이트 스택이 형성된 후, 게이트 스택 측벽 스페이서 및 소스/드레인 형성을 포함하지만 이에 제한되지 않는 종래의 FET 프로세싱이 수행될 수 있다. 그후, 폴리실리콘층이 모든 게이트 스택으로부터 제거될 수 있다. 폴리실리콘층이 모든 게이트 스택으로부터 제거된 후에, 제2 게이트 스택은 마스크될 수 있고 p-형 금속층이 기판의 후면에 인가된 전류를 이용하여 제1 게이트 스택의 유전체층상에 전기 도금될 수 있다. 이 전기 도금 프로세싱은 또한 전자가 기판의 후면을 통해 흐를 수 있도록 하기 위해 또한 NWELL을 통해 제1 게이트 스택으로 흐를 수 있도록 하기 위해(즉, p-형 금속층이 제1 게이트 스택의 유전체층상에 전기 도금될 수 있도록 하기 위해) 광조명이 있는 상태에서 수행되어야 한다. p-형 금속층이 전기 도금되면, 제1 게이트 스택은 마스크될 수 있고 n-형 금속층이 제2 게이트 스택의 유전체층상에 전기 도금될 수 있다.
본 방법의 또 다른 실시예는 제1 섹션, 제1 섹션에 측방으로 인접한 제2 섹션, 및 후면을 갖는 n-형 기판을 제공하는 것을 포함한다. p웰(PWELL)은 기판의 제2 섹션에 형성될 수 있다. 그후, 제1 게이트 스택이 제1 섹션상에서 형성될 수 있고 제2 게이트 스택이 PWELL 위에서 제2 섹션상에 형성될 수 있다. 이 게이트 스택들은 각각 기판에 인접한 유전체층, 유전체층에 인접한 폴리실리콘층을 포함하도록 형성될 수 있다. 게이트 스택들이 형성된 후, 게이트 스택 측벽 스페이서 및 소스/드레인 형성을 포함하지만 이에 제한되지 않는 종래의 FET 프로세싱이 수행될 수 있다. 그후, 폴리실리콘층이 모든 게이트 스택으로부터 제거될 수 있다. 폴리실리콘층이 모든 게이트 스택으로부터 제거된 후에, p-형 금속층이 기판의 후면에 인가된 전류를 이용하여 제1 게이트 스택의 유전체층상에 전기 도금될 수 있다. 이 전기 도금 공정은 또한 전류가 기판의 후면에 인가되었을 때, 전자가 기판을 통해 제1 게이트 스택에 흐르지만 PWELL을 통해 제2 게이트 스택으로는 흐르지 못하도록(즉, p-형 금속층이 제2 게이트 스택의 유전체층상에 전기 도금되는 것을 방지하기 위해) 광조명이 없는 상태에서 수행된다. p-형 금속층이 제1 게이트 스택의 유전체층상에 전기 도금되면, 또다른 전기 도금 공정이 수행된다. 또다시, 이 전기 도금 프로세스는 기판의 후면에 인가된 전류를 이용하여 수행된다. 상세히 설명하면, n-형 금속층은 제1 게이트 스택의 p-형 금속층 및 제2 게이트 스택의 유전체층상 모두에 전기 도금된다. 이 전기 도금 공정은 전자가, 전원으로부터 기판의 후면을 통해 제1 게이트 스택으로뿐만 아니라, 기판 및 PWELL을 통해 제2 게이트 스택으로, 흐르도록 하기 위해(즉, n-형 금속플레이트가 제1 및 제2 게이트 스택에 도금되는 것을 보장하기 위해) 광조명이 있는 상태에서 수행된다.
본 발명의 실시예의 상기 설명한 양상 및 그 밖의 양상들은 하기에 설명하는 내용과 첨부도면과 연계하여 고려할 때 더욱 양호하게 인식되고 이해될 것이다. 그러나, 하기의 설명 내용은 본 발명의 실시예들 및 이 실시예들에 대한 특정한 상세사항을 지시하지만, 단지 예로서 설명되는 것이고 실시예들을 한정하는 것이 아님을 알아야 한다. 본 발명에 개시된 실시예에 대한 다양한 변경 및 수정이 그 기술사상으로부터 벗어나지 않고 개시된 실시예의 범위 내에서 행해질 수 있고, 이 실시예들은 그러한 모든 변형 및 수정을 포함한다.
본 발명에 따르면, 미래에 고 유전율의 금속 게이트 컨덕터 시스템의 치수 감소화뿐만 아니라 저비용 전기증착의 이점을 갖는다
도 1은 도 8의 CMOS 디바이스(200)를 형성하는 방법의 실시예를 도식적으로 설명하는 흐름도이다.
도 2는 도 1의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 도식적으로 설명하는 단면도이다.
도 3은 도 1의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 도식적으로 설명하는 단면도이다.
도 4는 도 1의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 도식적으로 설명하는 단면도이다.
도 5는 도 1의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 도식적으로 설명하는 단면도이다.
도 6은 도 1의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 도식적으로 설명하는 단면도이다.
도 7은 도 1의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 도식적으로 설명하는 단면도이다.
도 8은 도 1의 방법에 따라 형성된 CMOS 디바이스(200)를 도식적으로 설명하는 단면도이다.
도 9는 도 17의 또다른 CMOS 디바이스(300)를 형성하는 방법의 실시예를 도식적으로 설명하는 흐름도이다.
도 10은 도 9의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 도식적으로 설명하는 단면도이다.
도 11은 도 9의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 도식적으로 설명하는 단면도이다.
도 12는 도 9의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 도식적으로 설명하는 단면도이다.
도 13은 도 9의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 도식적으로 설명하는 단면도이다.
도 14는 도 9의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 도식적으로 설명하는 단면도이다.
도 15는 도 9의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 설명하는 단면도이다.
도 16은 도 9의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 도식적으로 설명하는 단면도이다.
도 17은 도 9의 방법에 따라 형성된 CMOS 디바이스(300)를 도식적으로 설명하는 단면도이다.
도 18은 도 26의 또다른 CMOS 디바이스(400)를 형성하는 방법의 실시예를 도식적으로 설명하는 흐름도이다.
도 19는 도 18의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 설명하는 단면도이다.
도 20은 도 18의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 도식적으로 설명하는 단면도이다.
도 21은 도 18의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 도식적으로 설명하는 단면도이다.
도 22는 도 18의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 설명하는 단면도이다.
도 23은 도 18의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 도식적으로 설명하는 단면도이다.
도 24는 도 18의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 설명하는 단면도이다.
도 25는 도 18의 방법에 따라 형성된 일부 완료된 CMOS 디바이스를 설명하는 단면도이다.
도 26은 도 18의 방법에 따라 형성된 CMOS 디바이스를 도식적으로 설명하는 단면도이다.
본 발명의 실시예 및 이 본 실시예의 다양한 특징 및 이점과 상세사항은 첨부 도면에 예시되고 하기의 설명에서 상세히 설명된 비제한적인 실시예를 참조하여 더욱 완전히 설명되었다. 도면에 나타낸 특징들은 반드시 정확한 비율로 도시되지 않았음을 유의해야 한다. 공지된 컴포넌트 및 처리 기술에 관한 설명은 본 발명의 실시예들을 불필요하게 모호하지 않도록 하기 위해 생략하였다. 본원에 이용된 예들은 단지 본 발명의 실시예가 실시될 수 있는 방법을 용이하게 이해할 수 있도록 하기 위한 것이며 또한 당업자가 본 발명의 실시예를 실시할 수 있도록 하기 위한 것이다. 따라서, 본원에 이용된 예들은 본 발명의 실시예의 범위를 제한하는 것으로 여겨져서는 안된다.
상기 설명한 바와 같이, 종래 기술의 상보형 금속 산화물 반도체(CMOS) 기술은 일반적으로 얇은 실리콘 산화물(SiO2) 게이트 유전체층 및 도핑된 폴리실리콘 게이트 컨덕터 층을 포함하는 게이트 스택으로 제작된다. 디바이스 크기가 점점 소형화됨에 따라, 원하는 게이트 유전체 두께가 감소되어 왔다. 불행히도, 도핑된 폴리실리콘 게이트 컨덕터는 공핍효과에 영향을 받고 이에 따라 유효 게이트 유전체 두께를 증가시킨다. 따라서, 종래의 게이트 구조는 미래의 CMOS 기술 세대에는 적합하지 않으며 더욱 상세하게는 65nm 노드 및 이를 능가하는 노드에 대한 CMOS 기술 세대에는 적합하지 않다. 그보단, 65nm 노드 및 이를 능가하는 노드에 대한 CMOS 트랜지스터의 전력 필요요건을 실현하기 위해, 공핍효과에 영향을 받지 않는 금속 게이트 컨덕터 층뿐만 아니라, 게이트 누설 전류를 최소화하는 고유전율의 유전체층(예를 들어, 4 보다 큰 유전상수를 갖는 유전체층)을 포함하는 게이트 스택이 필요할 것이다. 그러므로, 당업계에는 고유전율(high-k)의 게이트 유전체-금속 게이트 컨덕터 게이트 스택을 포함하는 CMOS 디바이스 구조 및 이 구조를 형성하는 방법이 필요하다.
상기 설명한 게이트 스택에 통합될 수 있는 금속 게이트 컨덕터 재료의 후보재료는 소정의 특성을 나타내야만 한다. 상세하게는, 금속 게이트 컨덕터는 서멀 버짓에 노출되는 경우에도 게이트 스택 성능을 보존할 수 있어야만 한다. 즉, 게이트 컨덕터 기능은 고온 CMOS 프로세싱 동안(예를 들어, 서멀 어닐링 동안) 안정적이어야 한다. 여러 p-형 금속(예를 들어, 레늄(Re), 백금(Pt), 루테늄(Ru)등) 및 도전성 금속 산화물(RuO2, Re2O3 등)은 이것들의 높은 일함수 때문에 p-형 트랜지스터를 위한 듀얼-금속 게이트 전극에 대한 유망한 후보재료들이다. 그러나 이 재료들은 후속하는 CMOS 프로세싱에 요구되는 고온에 노출되었을 때, 상세하게는 고온 주입 활성화 어닐링(예를 들어, > 600℃)에 노출되었을 때, 일함수 관점에서 불안정성을 나타내었다.
제안된 하나의 솔루션은 게이트 대체 방법을 포함하는 것이었다. 예를 들어, 2005년 2월 22일 Doczy등에 허여되고 그 내용이 참조내용으로서 포함된, 미국특허 제6, 858, 483호는, CMOS 디바이스의 n-형 및 p-형 전계효과 트랜지스터(FET) 양쪽 모두에 대해 종래의 폴리실리콘 게이트 컨덕터를 형성하고, 그후 임의의 요구되는 고온 프로세싱 후에, 폴리실리콘 게이트 컨덕터를 금속 게이트 컨덕터로 대체하는 것을 제안하였다. 즉, 필요한 모든 고온 프로세싱이 완료된 후, NFET에 대응하는 폴리실리콘 게이트 컨덕터가 제거되고 그후 대체 n-형 금속 게이트 컨덕터 재료가 증착된다(예를 들어, 물리적 기상 증착법(PVD), 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD)에 의해). 그후, 연마 공정에 뒤이어, PFET에 대응하는 폴리실리콘 게이트 컨덕터가 제거되고 대체 p-형 금속 게이트 컨덕터 재료가 (예를 들어, PVD, CVD 또는 ALD에 의해) 증착된다. 결과적으로, 금속 게이트가 견딜 것이 요구되는 최대 서멀 버짓은 약 550℃ 이하로 될 것이다. 이것은 온도가 600℃ 미만일 때 안정성을 보인 상기 설명한 금속 게이트 후보를 위한 조건을 충족시킨다. 불행히도, 이 기술은 게이트 구조가 높은 애스펙트비를 가질 것이 요구되기 때문에 65nm 노드 및 이를 능가하는 노드에 대한 CMOS 기술에 적합하지 않다. 상세하게는, PVD, CVD 또는 ALD에 의한 충전 기술은 높은 애스펙트비를 갖는 개구를 충전시킬 때는, 필연적으로 보이드 및/또는 시임이 형성(측부 충전에 기인함)되는 결과를 초래한다. 이러한 보이드 및/또는 시임은 게이트 스택 성능에 부정적 영향을 미치며, 따라서 치수 감소화(dimensional scaling)를 제한한다.
상기한 내용을 고려하여, 비교적 얇은 고유전율(high-k)의 게이트 유전체층의 상부에 위치된 보이드가 없고 시임이 없는 금속 게이트 컨덕터 층을 구비한 적어도 하나의 높은 애스펙트비를 갖는 게이트 구조를 갖는 상보형 금속 산화물 반도체(CMOS) 디바이스를 형성하는 방법의 실시예가 개시된다. 이 방법의 실시예는 금속 게이트 컨덕터 층으로 높은 애스펙트비를 갖는 게이트 스택을 하부에서 상방을 향해 충전시키기 위해 전기 도금 공정을 이용하는 게이트 대체 방법을 포함한다. 전기 도금 공정을 위한 전자의 소스는 기판의 후면을 직접 관통하는 전류이다. 이러한 관통은 시드 층을 필요로 하지 않으며 금속 게이트 컨덕터 층이 보이드 또는 시임없이 형성될 것을 보장한다. 더욱이, 실시예에 따라, 전기 도금 공정은 전자가 소정 영역으로 흐르는 것을 향상시키기 위해(즉, 도금을 향상시키기 위해) 광조명이 있는 상태에서 수행되거나 전자가 소정 영역으로 흐르는 것을 방지하기 위해(즉, 도금을 방지하기 위해) 광조명이 없는 상태에서 수행된다.
더욱 상세하게는, 도 1은 도 8에 예시된 CMOS 디바이스(200)를 형성하는 방법의 실시예를 도식적으로 설명하는 흐름도이다. 이 실시예는 PFET 형성을 위해 제1 섹션(210)을 갖는 p-형 기판(201) 및 제1 섹션(210)에 인접한 측방으로 위치된 NFET 형성을 위해 제2 섹션(220)을 제공하는 것(공정 102)을 포함한다. 얕은 트렌치 절연(STI;shallow trench isolation) 영역은 제1 섹션(210)을 기판(201)의 제2 섹션(220)으로부터 절연시키기 위해, 종래의 STI 프로세싱 기술을 이용하여 형성될 수 있다(공정 104)(도 2 참조). 다음에, n-형 웰 영역(202)(NWELL)이 제1 섹션(210)에 형성될 수 있다(공정 106)(도 2 참조). 즉, 종래의 마스킹되고, 깊은 주입 기술(deep-implantation technique)이 n-형 도펀트(예를 들어, 비소(As), 안티몬(Sb) 또는 인(P))를 기판(201)내에서 제1 섹션(210)에 주입하기 위해 사용될 수 있다.
게이트 스택(211, 212)이 기판(201)의 전방 측부에 형성될 수 있다. 즉, 제1 게이트 스택(211)은 PFET 채널 영역에 대해 지정된 영역 위에서 NWELL(202)에 인접한 제1 섹션(210)상에 형성되고 제2 게이트 스택(212)은 NFET 채널 영역에 대해 지정된 영역 위에서 제2 섹션(210)상에 형성될 수 있다(공정 108)(도 3 및 도 4 참조). 이 게이트 스택(211, 212)들은 대략 동일 시간에 또는 별도로 형성될 수 있다. 예를 들어, 공정 108에서 게이트 스택을 형성하기 위해, 게이트 유전체 층(251)이 기판(201)상에 형성된다. 이 게이트 유전체 층(251)은 고 유전율의 유전체 층을 포함할 수 있다. 예를 들어, 게이트 유전체 층(251)은 하프늄(Hf)계 물질(예를 들어, HfO2, HfSiO, HfSiON, 또는 HfAlO) 또는 질화물화 이산화 규소(SiO2)을 포함할 수 있다(도 3 참조). 다음에, n-형 금속층(252)(예를 들어, 티타늄 질화물(TiN)층)이 게이트 유전체 층(251)상에 형성된다(도 3 참조). 그후, 폴리실리콘층(253)(예를 들어, n-형 도핑된 폴리실리콘층 또는 선택적으로는, 진성 폴리실리콘층 또는 p-형 도핑된 폴리실리콘층)이 n-형 금속층상(252)상에 형성되고 산화물 캡층(254)이 폴리실리콘층(253)상에 형성된다(도 3 참조). 다음에, 종래의 리소그래픽 패터닝 및 에칭 공정이 기판의 제1 및 제2 섹션(210, 220) 위에, 더욱 상세하게는, 지정된 채널 영역(217, 227) 위에 각각 게이트 스택(211 및 212)을 형성하기 위해 수행된다(도 4 참조). 따라서, 게이트 스택(211 및 212)의 각각은 초기에 기판(201)에 인접한 게이트 유전체 층(251), 게이트 유전체 층(251)에 인접한 n-형 금속층(252), n-형 금속층(252)에 인접한 폴리실리콘층(253) 및 폴리실리콘층(253)에 인접한 산화물 캡층(254)를 포함한다. 65nm 노드 및 이를 능가하는 노드에 대한 CMOS 기술 세대에 대해, 이 게이트 스택(211, 212)들은 비교적 고 애스펙트비를 갖도록(즉, 게이트 스택의 폭 대 높이의 비가 1 내지 적어도 5가 되도록), 상기 설명한 바와 같이, 형성되어야 한다.
게이트 스택(211, 212)들이 형성된 후, 종래의 FET 프로세싱 기술은 기판(201)의 제1 섹션(210)의 NWELL(202)에 PFET 구조를 형성하고 기판(201)의 제2 섹션(220)에 NFET 구조를 형성하도록 수행될 수 있다(공정 110)(도 5 참조). 예를 들어, 이와 같은 종래의 FET 프로세싱은, PFET 및 NFET 할로 주입, PFET 및 NFET 소스/드레인 확장 주입, 게이트 스택 측벽 스페이서(204) 형성, PFET 및 NFET 소스/드레인 영역(216, 226) 주입, 고온 주입 활성화 어닐링, 실리사이드 형성, 블랭킷 유전체 층(250) 증착 및 평탄화들을 포함할 수 있지만 이들로 한정되진 않는다. 상세하게는, 통상적인 스택 측벽 스페이서 기술을 이용하여, 측벽 스페이서(240)(예를 들어, 질화물 측벽 스페이서)는 게이트의 대향하는 측벽들이 게이트 유전체 층(251)의 바닥면으로부터 산화물층(254)의 최상부면으로 수직으로 뻗도록 게이트 스택(211, 212)의 각각의 대향하는 측벽에 인접한 기판(201)에 형성될 수 있다.
종래의 FET 프로세싱이 완료되면, 더욱 상세하게는 모든 고온 프로세싱이 완료되면, 고온 주입 활성화 어닐링과 같은 모든 고온 프로세싱(즉, 약 600℃ 이상의 모든 프로세싱)이 완료되고, 그후 폴리실리콘층(253) 및 n-형 금속층(252)이 제1 게이트 스택(211)의 게이트 유전체 층(251) 위로부터 제거되지만 제2 게이트 스택(212)의 게이트 유전체 층(251) 위로부터는 제거되지 않는다. 상세하게는, 제2 게이트 스택(212)은 마스킹될 수 있고(예를 들어, 패터닝된 포토레지스트 층(281)에 의해) 에칭 공정은(예를 들어, 습식에칭 또는 건식에칭에 의해) 제1 게이트 스택(211)의 측벽 스페이서(240)들 사이로부터 산화물 캡 층(254), 폴리실리콘층(253) 및 n-형 금속층(252)을 제거하기 위해 수행될 수 있다(도 6 참조).
그후, p-형 금속 게이트 컨덕터 층(273)이 제1 게이트 스택(211)의 게이트 유전체 층(251)에 전기도금될 수 있다(공정 114)(도 7 참조). 즉, 제2 게이트 스택(212)이 마스킹되어 있는 동안(예를 들어, 포토레지스트 층(281)에 의해), 구조는 전기도금 용액(282) 및 양극(즉, 레늄(Re), 백금(Pt) 또는 루테늄(Ru)과 같은 p-형 금속, 또는 RuO2 또는 Re2O3와 같은 도전성 p-형 금속 산화물을 위한 소스)이 있는 전기 도금욕(electroplating bath)에 위치될 수 있다. 그러나, 시드층을 필요로하는 종래의 전기도금 공정과는 상이하게, 본 실시예의 전기도금 공정(114)은 전류를 전원(283)으로부터 기판(201)의 후면(204)으로 인가하고, 이에 의해 전자가 기판(201)을 통하여 (즉, 게이트 유전체 층(251)상에서 전기도금될 수 있도록 게이트 유전체 층(251)을 통하여)제1 게이트 스택(211)으로 흐르게 한다. 이 전기도금 공정은 전자가 전원(283)으로부터 기판(201)의 후면(204)을 관통하여 제1 게이트 스택(211)으로 흐르도록하기 위해, 더욱 상세하게는, 전자가 p-형 기판(201)과 NWELL(202) 사이에서 제1 게이트 스택(211)으로 흐르도록 하기 위해 광조명이 있는 상태에서 그리고 양으로 바이어싱된 전기도금 용액(282)내에서 수행되어야 함을 유의해야 한다. 이러한 전자의 흐름은 전기도금 용액(282)내의 p-형 금속 이온이 자신의 전하를 잃고 제1 게이트 스택(211)내의 유전체 층(251)에 도금되도록 한다. p-형 금속 게이트 컨덕터 층(273)은 높은 애스펙트비의 게이트 스택 개구부의 바닥으로부터 상향으로 도금되므로, 보이드 또는 시임없이 도금된다. 또한, p-형 금속 게이트 컨덕터 층(273)은 시드 층 없이 도금되므로, 게이트 유전체 층(251) 및 측벽 스페이서(240)와 직접 접촉상태에 있다. p-형 금속 게이트 컨덕터 층(273)에 대해 필요한 일함수는 단지 수십 옹스트롬의 두께로 달성될 수 있다. 따라서, p-형 금속 게이트 컨덕터 층(273)의 두께는 전기도금 공정 동안 제어될 수 있고 따라서 예를 들어, 제1 게이트 스택(211)의 전체 두께의 약 1/10 내지 약 8/10 사이이다.
p-형 금속 게이트 컨덕터 층(273)이 제1 게이트 스택(211)내의 유전체 층(251)에 도금되면, 포토레지스트 층(281) 및 제2 게이트 스택(212)의 산화물 캡 층(254)은 제거될 수 있다(예를 들어, 습식 또는 건식 에칭에 의해)(공정 116). 마지막으로, 배선 금속층(255)(예를 들어, 알루미늄(Al) 또는 구리(Cu)층)이 제1 게이트 스택(211)의 노출된 p-형 금속층(273)상에서 그리고 제2 게이트 스택(212)의 노출된 폴리실리콘층(253)상에서 형성될 수 있고(예를 들어, 화학적 기상 증착법(CVD)에 의해 증착됨), 이렇게 하여, 게이트 스택(211, 212) 각각의 측벽 스페이서(240) 사이의 공간(예를 들어, 남아있는 임의의 공간)을 충전한다(공정 118)(도 8 참조). 배선 금속층이 형성된 후 배선 금속층(255)은 유전체 층(250)의 최상부면에서 금속을 제거하기 위해 CMP 공정에 의해 평탄화된다.
도 9는 도 17에 예시된 CMOS 디바이스(300)를 형성하는 방법의 실시예를 도식적으로 설명하는 흐름도이다. 상기 설명한 실시예에서와 같이, 본 실시예는 PFET 형성을 위한 제1 섹션(310) 및 제1 섹션(310)에 인접한 측방으로 위치된 NFET 형성을 위한 제2 섹션(320)을 갖는 p-형 기판(301) 제공하는 것(공정 902)을 포함한다(도 10 참조). 얕은 트렌치 절연(STI) 영역(303)은 제1 섹션(310)을 기판(301)의 제2 섹션(320)으로부터 절연시키기 위해, 종래의 STI 프로세싱 기술을 이용하여 형성될 수 있다(공정 904)(도 10 참조). 다음에, n-형 웰 영역(302)(NWELL)이 제1 섹션(310)에 형성될 수 있다(공정 904)(도 10 참조). 즉, 종래의 마스킹되고, 깊은 주입 기술이 n-형 도펀트(예를 들어, 비소(As), 안티몬(Sb) 또는 인(P))를 기판(301)내에서 제1 섹션(310)에 주입하기 위해 사용될 수 있다.
그후, 게이트 스택(311, 312)이 기판(301)의 전방 측부에 형성될 수 있다. 즉, 제1 게이트 스택(311)은 PFET 채널 영역에 대해 지정된 영역 위에서 NWELL(302)에 인접한 제1 섹션(310)상에 형성되고 제2 게이트 스택(312)은 NFET 채널 영역에 대해 지정된 영역 위에서 제2 섹션(320)상에 형성될 수 있다(공정 908)(도 11 및 도 12 참조). 이 게이트 스택(311, 312)들은 대략 동일 시간에 또는 별도로 형성될 수 있다. 예를 들어, 프로세스 908에서 게이트 스택(311, 312)을 형성하기 위해, 게이트 유전체 층(351)이 기판(301)상에 형성된다. 이 게이트 유전체 층(351)은 고 유전율의 유전체 층을 포함할 수 있다. 예를 들어, 게이트 유전체 층(351)은 하프늄(Hf)계 물질(예를 들어, HfO2, HfSiO, HfSiON, 또는 HfAlO) 또는 질화물화 이산화 규소(SiO2)을 포함할 수 있다(도 11 참조). 그후, 폴리실리콘층(353)(예를 들어, n-형 도핑된 폴리실리콘층 또는 선택적으로는, 진성 폴리실리콘층 또는 p-형 도핑된 폴리실리콘층)이 게이트 유전체 층(551)상에 형성되고 산화물 캡층(554)이 폴리실리콘층(553)상에 형성된다(도 11 참조). 다음에, 종래의 리소그래픽 패터닝 및 에칭 공정이 기판의 제1 및 제2 섹션(310, 320) 위에 더욱 상세하게는 지정된 채널 영역(317, 317) 위에, 각각 게이트 스택(311 및 312)을 형성하기 위해 수행된다(도 12 참조). 따라서, 게이트 스택(311 및 312)의 각각은 초기에 기판(301)에 인접한 게이트 유전체 층(351), 게이트 유전체 층(351)에 인접한 폴리실리콘층(353) 및 폴리실리콘층(353)에 인접한 산화물 캡층(354)를 포함한다. 65nm 노드 및 이를 능가하는 노드에 대한 CMOS 기술 세대에 대해, 이 게이트 스택(311, 312)들은 비교적 고 애스펙트비를 갖도록(즉, 게이트 스택의 폭 대 높이의 비가 1 내지 적어도 5가 되도록), 상기 설명한 바와 같이, 형성되어야 한다.
게이트 스택(311, 312)들이 형성된 후, 종래의 FET 프로세싱 기술은 기판(301)의 제1 섹션(310)의 NWELL(302)에 PFET 구조를 형성하고 기판(301)의 제2 섹션(320)에 NFET 구조를 형성하도록 수행될 수 있다(공정 910)(도 13 참조). 예를 들어, 이와 같은 종래의 FET 프로세싱은, PFET 및 NFET 할로 주입, PFET 및 NFET 소스/드레인 확장 주입, 게이트 스택 측벽 스페이서(340) 형성, PFET 및 NFET 소스/드레인 영역(316, 326) 주입, 고온 주입 활성화 어닐링, 실리사이드 형성, 블랭킷 유전체 층(350) 증착 및 평탄화등을 포함할 수 있지만 이들로 한정되진 않는다. 상세하게는, 통상적인 스택 측벽 스페이서 형성 기술을 이용하여, 측벽 스페이서(예를 들어 질화물 측벽 스페이서)(340)는 게이트 스택(311, 312)의 대향하는 측벽들이 게이트 유전체 층(351)의 바닥면으로부터 산화물층(354)의 최상부면으로 수직으로 뻗도록 게이트 스택(311, 312)의 각각의 대향하는 측벽에 인접한 기판(301)에 형성될 수 있다.
종래의 FET 프로세싱이 완료되면, 더욱 상세하게는 모든 고온 프로세싱이 완료되면, 고온 주입 활성화 어닐링과 같은 모든 고온 프로세싱(즉, 약 600℃ 이상의 모든 프로세싱)이 완료되면, 폴리실리콘층(353)이 게이트 스택(311, 312)의 각각의 게이트 유전체 층(351) 위로부터 제거된다(공정 912)(도 14 참조). 상세하게는, 에칭 공정은(예를 들어, 습식에칭 또는 건식에칭) 게이트 스택(311 및 312)의 측벽 스페이서(340)들 사이로부터 산화물 캡 층(354)을 제거하고 그후 폴리실리콘층(353)을 제거하기 위해 수행될 수 있다(도 6 참조).
그후, p-형 금속 게이트 컨덕터 층(373)이 제1 게이트 스택(311)의 게이트 유전체 층(351)에 전기도금될 수 있다(공정 914)(도 15 참조). 상세하게는, 제2 게이트 스택(312)은 마스킹될 수 있다.(예를 들어, 패터닝된 포토레지스트 층(381)에 의해) 그후, 구조는 전기도금 용액(382) 및 양극(즉, 레늄(Re), 백금(Pt) 또는 루테늄(Ru)과 같은 p-형 금속, 또는 RuO2 또는 Re2O3와 같은 도전성 p-형 금속 산화물을 위한 소스)이 있는 전기 도금욕에 위치될 수 있다. 그러나, 시드층을 필요로하는 종래의 전기도금 공정과는 상이하게, 본 실시예의 전기도금 공정(914)은 전류를 전원(383)으로부터 기판(301)의 후면(304)으로 인가하고, 이에 의해 전자가 기판(301)을 통하여(즉, 제1 게이트 스택(311)의 게이트 유전체 층(351)상에서 전기도금될 수 있도록 게이트 유전체 층(351)을 통하여) 제1 게이트 스택(311)으로 흐르게 한다. 따라서, 전기도금 공정 동안, 전류 및 이에 의해 전자가 기판(301)을 통하여 제1 게이트 스택(311)으로 흐르게 될 것이고 어떠한 시드층도 필요하지 않다. 이 전기도금 공정은 전자가 전원(383)으로부터 기판(301)의 후면(304)을 관통하여 제1 게이트 스택(311)으로 흐르도록 하기 위해, 더욱 상세하게는, 전자가 p-형 기판(301)과 NWELL(302) 사이에서 제1 게이트 스택(311)으로 흐르도록 하기 위해 광조명이 있는 상태에서 그리고 양으로 바이어싱된 전기도금 용액(382)에서 수행되어야 함을 유의해야 한다. 이러한 전자의 흐름은 전기도금 용액(382)내의 p-형 금속 이온이 자신의 전하를 잃고 제1 게이트 스택(311)내의 유전체 층(351)에 도금되는 것을 초래한다. 포토레지스트층(381)은 제2 게이트 스택(312)내의 유전체 층(351)을 보호한다. p-형 금속 게이트 컨덕터 층(373)은 높은 애스펙트비의 게이트 스택 개구의 바닥으로부터 상향으로 도금되므로, 보이드 또는 시임없이 도금된다. 또한, p-형 금속 게이트 컨덕터 층(373)은 시드 층 없이 도금되므로, 게이트 유전체 층(351) 및 측벽 스페이서(340)와 직접 접촉하는 상태에 있다. p-형 금속 게이트 컨덕터 층(373)에 대해 필요한 일함수는 단지 수십 옹스트롬의 두께만으로 달성될 수 있다. 따라서, p-형 금속 게이트 컨덕터 층(373)의 두께는 전기도금 공정 동안 선택적으로 제어될 수 있고 따라서 예를 들어, 제1 게이트 스택(311)의 전체 두께의 약 1/10 내지 약 8/10 사이이다.
p-형 금속 게이트 컨덕터 층(373)이 제1 게이트 스택(311)내의 유전체 층(351)에 도금되면, n-형 금속 게이트 컨덕터 층(374)은 제2 게이트 스택(312)의 게이트 유전체 층(351)에 전기 도금될 수 있다.(공정 116)(도 16 참조). 상세하게는, p-형 금속 전기도금 후에, 제2 게이트 스택(312) 위로부터 포토레지스트층(381)이 제거되고 또다른 패터닝된 포토레지스트층(384)이 제1 게이트 스택(311)을 마스킹하기 위해 형성될 수 있다. 그후, 구조는 전기 도금 용액(384) 및 양극이 있는 전기 도금욕(즉, 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta) 또는 알루미늄(Al)과 같은 n-형 금속에 대한 소스)에 위치될 수 있다. 또다시 시드층의 사용을 필요로 하는 종래의 전기도금 공정과는 상이하게, 본 실시예의 전기도금 공정(916)은 전류를 전원(383)으로부터 기판(301)의 후면(304)으로 인가하고, 이에 의해 전자가 기판(301)을 통하여 (즉, 제2 게이트 스택(312)의 게이트 유전체 층(351)상에서 전기도금될 수 있도록 게이트 유전체 층(351)을 통하여) 제2 게이트 스택(312)으로 흐르게 한다. 제1 게이트 스택(311)은 마스킹되어 있기 때문에, 이 전기도금 공정은 제1 게이트 스택(311)에 전기 도금될 위험없이 전자가 제2 게이트 스택(312)으로의 전자 흐름을 향상시키기 위해 광조명이 있는 상태에서 그리고 양으로 바이어싱된 전기도금 용액내에서 수행될 수 있다. 제1 게이트 스택(311)의 p-형 금속층(373)에서와 같이, n-형 금속 게이트 컨덕터 층(374)에 대한 필요한 일함수는 단지 수십 옹스트롬의 두께만으로 달성될 수 있다. 따라서, 따라서, n-형 금속 게이트 컨덕터 층(374)의 두께는 전기도금 공정 동안 선택적으로 제어될 수 있고 따라서 예를 들어, 제2 게이트 스택(312)의 전체 두께의 약 1/10 내지 약 8/10 사이이다.
마지막으로, 배선 금속층(355)(예를 들어, 알루미늄(Al) 또는 구리(Cu)층)이 제1 게이트 스택(311)의 노출된 p-형 금속층(373)상에서 그리고 제2 게이트 스택(312)의 노출된 n-형 금속층(374)상에서 형성(예를 들어, 화학적 기상 증착법(CVD)에 의해 증착)될 수 있고, 이렇게 하여, 게이트 스택(311, 312) 각각의 측벽 스페이서(340) 사이의 공간(예를 들어, 남아있는 임의의 공간)을 충전한다(공정 918)(도 8 참조). 배선 금속층이 형성된 후 배선 금속층(355)은 유전체 층(350)의 최상부면에서 금속을 제거하기 위해 CMP 공정에 의해 평탄화된다.
결과적으로, 도 1 및 도 9의 방법 실시예는 유사한 도 8의 CMOS 구조(200) 및 도 17의 CMOS 구조(300)가 형성되는 결과를 초래한다. 상세하게는, CMOS 구조(200, 300)는 각각 p-형 기판(201, 301)을 포함한다. 이 p-형 기판(201, 301)은 p-형 전계효과 트랜지스터(PFET)(219, 319)가 형성된 제1 섹션(210, 310) 및 n-형 전계효과 트랜지스터(NFET)(229, 329)가 형성된 제2 섹션(220, 320)을 갖는다. 제2 섹션(220, 320)은 제1 섹션(210, 310)에 인접하여 측방으로 위치되고 이 섹션들은 얕은 트렌치 절연(STI) 구조(203, 303)에 의해 절연된다(즉, 서로 절연된다).
PFET(219, 319)는 기판(201, 301)의 제1 섹션(210, 310) 내부에 위치된 n-형 웰 영역(NWELL)(202, 302)을 포함한다. 이 NWELL(202, 302)은 n-형 도펀트(예를 들어, 비소(As), 안티몬(Sb) 또는 인(P))로 적절하게 도핑된다. PFET(219, 319)는 또한 기판(201, 301)의 최상부면에서 NWELL(202, 302)내에 위치된 소스/드레인 영역(216, 316)(즉, p-형 확산 영역) 및 소스/드레인 영역(216, 316) 사이에 위치된 채널 영역(217, 317)을 포함하지만, 이들로 제한되지 않는 전형적인 PFET 컴포넌트들을 포함한다. PFET(219, 319)는 또한 PFET 게이트 스택(211, 311)을 포함한다. 이 PFET 게이트 스택(211, 311)은 기판(201, 301)의 최상부면에 더욱 상세하게는 소스/드레인 영역(216, 316) 사이의 채널 영역(217, 317)상에 위치된다. 측벽 스페이서(240, 340)(예를 들어, 질화물 측벽 스페이서)는 게이트 스택(211, 311)의 대향하는 측벽상에 위치된다. 블랭킷 유전체 재료(250, 350)(예를 들어, 산질화물 재료)는 측벽 스페이서(240, 340)에 인접한 기판(201) 및 STI(203, 303) 위에 위치된다. PFET 게이트 스택(211, 311)은 비교적 높은 애스펙트비(즉, 즉, 게이트 스택의 폭 대 높이의 비가 1 내지 적어도 5)를 갖고 또한 보이드 없고 시임이 없는, p-형 게이트 컨덕터 금속층(272, 373)을 포함한다.
상세하게는, PFET 게이트 스택(211, 311)은 NWELL 채널 영역(217, 317)에 인접한 게이트 유전체 층(251, 351)(예를 들어, 하프늄(Hf)계 물질(예를 들어, HfO2, HfSiO, HfSiON, 또는 HfAlO) 또는 질화물화 이산화 규소(SiO2))과 같은 고 유전율의 유전체 층)을 포함할 수 있다. p-형 금속 게이트 컨덕터 층(272, 373)은 게이트 유전체 층(251, 351)상에 형성된다. 이 p-형 게이트 컨덕터 금속층(272, 373)은 p-형 금속(예를 들어, 레늄(Re), 백금(Pt), 루테늄(Ru)등) 및 도전성 금속 산화물(RuO2, Re2O3 등))을 포함한다. 상기 상세히 설명한 바와 같이, 이 p-형 금속 게이트 컨덕터층(272, 373)은 전기 도금 공정을 이용하여 형성되고 전류를 기판(201, 301)의 후면(204, 304)를 통하여 전달함으로써, 전자가 기판(201, 301)을 통하여 PFET 게이트 스택(211, 311)으로 흐를 수 있도록 하고 시드 층을 필요로 하지 않도록 한다(즉, PFET 게이트 스택(211, 311)은 임의의 시드층이 없다) 이것은 전기 도금 공정이 높은 애스펙트비 PFET 게이트 스택 개구부를 p-형 게이트 컨덕터 금속층(273, 373)으로 바닥부로부터 상향으로 보이드 또는 시임 없이 충전할 수 있도록 한다. 또한 p-형 금속 게이트 컨덕터 층(273, 373)이 게이트 유전체 층(251, 351) 및 측벽 스페이서(240, 340)와 직접 접촉상태에 있는 것을 보장한다. p-형 금속 게이트 컨덕터 층(273, 373)의 두께는 전체 PFET 게이트 스택(211) 높이의 약 1/10 내지 약 8/10 사이일 수 있다. 측벽 스페이서(240, 340) 사이와 p-형 금속 게이트 컨덕터 층(273, 373) 위에 있는 높은 애스펙트비를 갖는 게이트 스택(211, 311)의 나머지 부분은 배선 금속층(255)(예를 들어, 구리(Cu) 또는 알루미늄(Al)층)을 구성한다.
CMOS 디바이스(200, 300)는 각각 NFET 트랜지스터(229, 329)를 포함하고, NFET 트랜지스터(229, 329)는 또한 최상부면에서 기판(201, 301)의 제2 섹션(220, 320)내에 위치된 소스/드레인 영역(216, 316)(즉, p-형 확산 영역) 및 소스/드레인 영역(226, 326) 사이에 위치된 채널 영역(217, 327)을 포함하지만, 이들로 제한되지 않는 전형적인 NFET 컴포넌트들을 포함한다. NFET(229, 329)는 또한 NFET 게이트 스택(221, 321)을 포함한다. 이 NFET 게이트 스택(212, 312)은 마찬가지로 높은 애스펙트비의 스택(즉, 게이트 스택의 폭 대 높이의 비가 1 내지 적어도 5)를 구성한다. 이 NFET 게이트 스택(212, 312)은 기판(201, 301)의 최상부면(즉, 전방 측부)에 위치되고 더욱 상세하게는, 소스/드레인 영역(226, 326) 사이의 채널 영역(227, 327)상에 위치된다. 측벽 스페이서(240, 340)(예를 들어, 질화물 측벽 스페이서)는 게이트 스택(212, 312)의 대향하는 측벽상에 위치된다. 블랭킷 유전체 재료(250, 350)(예를 들어, 산질화물 재료)는 측벽 스페이서(240, 340)에 인접한 기판(201) 및 STI(203, 303) 위에 위치된다. 블랭킷 유전체 재료(250, 350)는 NFET 게이트 스택(212, 312)의 최상부면을 노출시키기 위해 연마될 수 있다. 그러나, 상이한 방법 실시예로 인해, 도 8의 NFET 게이트 스택(212)과 도 17의 NFET 게이트 스택(212)의 조성은 상이하다.
상세하게는, 도 8의 CMOS 디바이스(200)의 NFET 게이트 스택(212)은 채널 영역(227)에 바로 인접한 기판(201)의 제2 섹션(220)상에 게이트 유전체 층(251)(즉, 제2 게이트 유전체 층)을 포함한다. 이 게이트 유전체 층(251)은 예를 들어, PFET 게이트 스택(211)에서 게이트 유전체 층에 사용되는 동일한 고유전율의 유전체 재료를 포함할 수 있다. NFET 게이트 스택(212)은 또한 게이트 유전체 층(251)상에 n-형 금속 게이트 컨덕터 층(252)(예를 들어, 티타늄 질화물(TiN))을 포함한다. PFET 게이트 스택(211)의 p-형 금속층(273)에서와 같이, 요구되는 일함수는 단지 수십 옹스트롬 두께를 갖는 n-형 금속 게이트 컨덕터 층(252)을 이용하여 달설될 수 있다. 측벽 스페이서(240)들 사이와 n-형 금속 게이트 컨덕터 층(252) 위에 있는 높은 애스펙트비를 갖는 게이트 스택(212)의 나머지 부분은 n-형 금속층(252)상의 n-형 도핑된 폴리실리콘층(253) 및 폴리실리콘층(253)상의 배선 금속층(255)(즉, 제2 배선 금속층)을 포함할 수 있다. 이 배선 금속층(255)은 PFET 게이트 스택(211)에 사용된 것과 동일한 배선 금속 재료(예를 들어, 구리(Cu) 또는 알루미늄(Al)층)를 포함할 수 있다.
대안으로서, 도 17의 CMOS 디바이스(300)의 NFET 게이트 스택(312)은 채널 영역(327)에 바로 인접한 기판(301)의 제2 섹션(320)상에 게이트 유전체 층(351)(즉, 제2 게이트 유전체 층)을 포함한다. 이 게이트 유전체 층(351)은 예를 들어, PFET 게이트 스택(311)에서 게이트 유전체 층에 대해 사용된 것과 동일한 고유전율의 유전체 재료를 포함할 수 있다. NFET 게이트 스택(312)은 또한 n-형 금속 게이트 컨덕터 층(374)를 포함할 수 있다. 그러나, 이 경우에, n-형 금속 게이트 컨덕터 층(374)은 전기 도금되고, 보이드 없고 시임없는, n-형 금속층을 포함한다. 이 전기 도금된 n-형 금속층(374)은 예를 들어, 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta) 또는 알루미늄(Al)을 포함할 수 있다. 또다시, 요구되는 일함수는 단지 수십 옹스트롬 두께를 갖는 n-형 금속 게이트 컨덕터 층(374)을 이용하여 달성될 수 있다. 측벽 스페이서(340)들 사이와 n-형 금속 게이트 컨덕터 층(374) 위에 있는 높은 애스펙트비를 갖는 게이트 스택(312)의 나머지 부분은 배선 금속층(355)(즉, 제2 배선 금속층)을 포함할 수 있다. 이 배선 금속층(355)은 PFET 게이트 스택(311)에 사용된 것과 동일한 배선 금속 재료(예를 들어, 구리(Cu) 또는 알루미늄(Al)층)를 포함할 수 있다.
도 18은 도 26에 예시된 CMOS 디바이스(400)를 형성하는 방법의 실시예를 도식적으로 설명하는 흐름도이다. 상기 설명한 방법 실시예와는 상이하게, 본 실시예는 PFET 형성을 위한 제1 섹션(410) 및 제1 섹션(410)에 인접한 측방으로 위치된 NFET 형성을 위한 제2 섹션(420)을 갖는 n-형 기판(401)을 제공하는 것을 포함한다(공정 1802)(도 22 참조). 얕은 트렌치 절연(STI) 영역(403)은 제1 섹션(410)을 기판(401)의 제2 섹션(420)으로부터 절연시키기 위해, 종래의 STI 프로세싱 기술을 이용하여 형성될 수 있다(공정 1804)(도 19 참조). 다음에, p-형 웰 영역(402)(PWELL)이 제2 섹션(420)에 형성될 수 있다(공정 1806)(도 19 참조). 즉, 종래의 마스킹되고, 깊은 주입 기술이 p-형 도펀트(예를 들어, 보론(B))를 기판(401)내에서 제1 섹션(410)에 주입하기 위해 사용될 수 있다.
그후, 게이트 스택(411, 412)이 기판(401)에 형성될 수 있다. 즉, 제1 게이트 스택(411)은 PFET 채널 영역에 대해 지정된 영역 위에서 제1 섹션(410)상에 형성되고 제2 게이트 스택(412)은 PWELL 영역(402)에 인접한 제2 섹션(420)상에, 더욱 상세하게는, NFET 채널 영역에 대해 지정된 PWELL(402)내의 영역 위에 형성될 수 있다(공정 1808)(도 20 및 도 21 참조). 이 게이트 스택(411, 412)들은 대략 동일 시간에 또는 별도로 형성될 수 있다. 예를 들어, 프로세스 1808에서 게이트 스택(411, 412)을 형성하기 위해, 게이트 유전체 층(451)이 기판(401)상에 형성된다. 이 게이트 유전체 층(451)은 고 유전율의 유전체 층을 포함할 수 있다. 예를 들어, 게이트 유전체 층(751)은 하프늄(Hf)계 물질(예를 들어, HfO2, HfSiO, HfSiON, 또는 HfAlO) 또는 질화물화 이산화 규소(SiO2)을 포함할 수 있다(도 20 참조). 그후, 폴리실리콘층(453)(예를 들어, n-형 도핑된 폴리실리콘층 또는 선택적으로는, 진성 폴리실리콘층 또는 p-형 도핑된 폴리실리콘층)이 게이트 유전체 층(451)상에 형성되고 산화물 캡층(454)이 폴리실리콘층(453)상에 형성된다(도 22 참조). 다음에, 종래의 리소그래픽 패터닝 및 에칭 공정이 기판(401)의 제1 및 제2 섹션(410, 420) 위에 더욱 상세하게는 지정된 채널 영역(417, 427) 위에, 각각 게이트 스택(411 및 412)을 형성하기 위해 수행된다(도 21 참조). 따라서, 게이트 스택(411 및 412)의 각각은 초기에 기판(401)에 인접한 게이트 유전체 층(451), 게이트 유전체 층(451)에 인접한 폴리실리콘층(453) 및 폴리실리콘층(453)에 인접한 산화물 캡층(454)를 포함한다. 65nm 노드 및 이를 능가하는 노드에 대한 CMOS 기술 세대에 대해, 이 게이트 스택(411, 412)들은 비교적 고 애스펙트비를 갖도록(즉, 게이트 스택의 폭 대 높이의 비가 1 내지 적어도 5가 되도록), 상기 설명한 바와 같이, 형성되어야 한다.
게이트 스택(411, 412)들이 형성된 후, 종래의 FET 프로세싱 기술은 기판(401)의 제1 섹션(410)에 PFET 구조를 형성하고 기판(401)의 제2 섹션(420)의 PWELL(402)에 NFET 구조를 형성하도록 수행될 수 있다(공정 1810)(도 22 참조). 예를 들어, 이와 같은 종래의 FET 프로세싱은, PFET 및 NFET 할로 주입, PFET 및 NFET 소스/드레인 확장 주입, 게이트 스택 측벽 스페이서(440) 형성, PFET 및 NFET 소스/드레인 영역(416, 426) 주입, 고온 주입 활성화 어닐링, 실리사이드 형성, 블랭킷 유전체 층(450) 증착 및 평탄화등을 포함할 수 있지만 이들로 한정되진 않는다. 상세하게는, 통상적인 스택 측벽 스페이서 형성 기술을 이용하여, 측벽 스페이서(예를 들어 질화물 측벽 스페이서)(440)는 게이트 스택(411, 412)의 대향하는 측벽들이 게이트 유전체 층(451)의 바닥면으로부터 산화물층(454)의 최상부면으로 수직으로 뻗도록 게이트 스택(411, 412)의 각각의 대향하는 측벽에 인접한 기판(401)에 형성될 수 있다.
종래의 FET 프로세싱이 완료되면, 더욱 상세하게는 모든 고온 프로세싱이 완료되면, 고온 주입 활성화 어닐링과 같은 고온 프로세싱(즉, 약 600℃ 이상의 모든 프로세싱)이 완료되면, 그후 폴리실리콘층(453)이 게이트 스택(411, 412)의 각각의 게이트 유전체 층(451) 위로부터 제거된다(공정 1812)(도 23 참조). 상세하게는, 에칭 공정은(예를 들어, 습식에칭 또는 건식에칭) 게이트 스택(411 및 412)의 측벽 스페이서(440)들 사이로부터 산화물 캡 층(454)을 제거하고 그후 폴리실리콘층(453)을 제거하기 위해 수행될 수 있다.
그후, p-형 금속 게이트 컨덕터 층(473)은 포토레지스트 마스크를 도포하지 않고 제1 게이트 스택(411)의 게이트 유전체 층(451)에 선택적으로 전기도금될 수 있다(공정 1814)(도 24 참조). 상세하게는, 구조는 전기도금 용액(482) 및 양극(즉, 레늄(Re), 백금(Pt) 또는 루테늄(Ru)과 같은 p-형 금속, 또는 RuO2 또는 Re2O3와 같은 도전성 p-형 금속 산화물을 위한 소스)이 있는 전기 도금욕에 위치될 수 있다. 그러나, 시드층을 필요로 하는 종래의 전기도금 공정과는 상이하게, 본 실시예의 전기도금 공정(1814)는 전류를 전원(483)으로부터 기판(401)의 후면(404)으로 인가하고, 이에 의해 전자가 기판(401)을 통하여(즉, 제1 게이트 스택(411)의 게이트 유전체 층(451)상에서 전기도금될 수 있도록 게이트 유전체 층(451)을 통하여) 제1 게이트 스택(411)으로 흐르게 한다. 더욱이, 전기도금은 광 조명없이(즉, 어둠속에서) 그리고 양으로 바이어싱된 전해질 용액(482)를 이용하여 수행되어 공핍층이 NFET 게이트 유전체 아래에 형성되고 어떠한 전류도 NFET 게이트 스택(412)에 흐르지 않는다. 그러나, 광조명이 없는 상태에서도 전류 및 이에 의해 전자가 기판(401)을 통하여 제1 게이트 스택(411)으로 직접 흐르게 될 것이고 따라서, 어떠한 시드 층도 필요로 되지 않는다. 이러한 전자의 흐름은 전기도금 용액(482)내의 p-형 금속 이온이 자신의 전하를 잃고 제1 게이트 스택(411)내의 유전체 층(451)에 도금되는 것을 초래한다. p-형 금속 게이트 컨덕터 층(473)은 높은 애스펙트비의 게이트 스택 개구부의 바닥으로부터 도금되므로, 보이드 또는 시임없이 도금된다. 또한, p-형 금속 게이트 컨덕터 층(473)은 시드 층 없이 도금되므로, 게이트 유전체 층(451) 및 측벽 스페이서(440)와 직접 접촉하는 상태로 있게 된다. p-형 금속 게이트 컨덕터 층(473)에 대해 필요한 일함수는 단지 수십 옹스트롬의 두께만으로 달성될 수 있다. 따라서, p-형 금속 게이트 컨덕터 층(473)의 두께는 전기도금 공정 동안 선택적으로 제어될 수 있고 따라서 예를 들어, 제1 게이트 스택(411)의 전체 높이의 약 1/10 내지 약 8/10 사이이다. 또한, 이러한 전기 도금 동안 제2 게이트 스택(412)은 포토레지스트 마스크에 의해 마스킹될 수 있다는 것을 유의해야 한다.
p-형 금속 게이트 컨덕터 층(473)이 제1 게이트 스택(411)내의 유전체 층(451)에 도금되면, n-형 금속 게이트 컨덕터 층(474)은 제1 게이트 스택(411)의 p-형 금속 게이트 컨덕터 층(473) 및 제2 게이트 스택(412)의 게이트 유전체 층(451) 모두에 전기도금될 수 있다(공정 1816)(도 25 참조). 상세하게는, 구조는 전기 도금 용액(484) 및 양극이 있는 전기 도금욕(즉, 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta) 또는 알루미늄(Al)과 같은 n-형 금속에 대한 소스)에 위치될 수 있다. 또다시 시드 층의 사용을 필요로 하는 종래의 전기 도금 공정과 상이하게, 본 실시예의 전기 도금 공정(1816)은 전류를 전원(483)으로부터 기판(401)의 후면(404)으로 인가하고, 이에 의해 전자가 기판(301)을 통하여 (즉, 게이트 스택(411 및 412) 모두에서 전기도금될 수 있도록 게이트 유전체 층(451)을 통하여) 게이트 스택(411 및 412)으로 흐르게 한다. 그러나, 이 공정은 전자가 n-형 기판(401)과 PWELL(402) 사이에서 제2 게이트 스택(412)으로 흐를 것을 보장하기 위해 광조명이 있는 상태에서 및 양으로 바이어싱된 전기 도금욕(484)에서 수행되어야 한다. n-형 금속층(474)를 도금하는 것은 예를 들어, 각각의 게이트 스택(411, 412)의 의 측벽 스페이서(440)사이의 남아있는 공간이 배선을 위해 n-형 금속층(474)으로 충전될 때 까지 계속된다.
결과적으로, 도 18의 방법 실시예는 도 26의 CMOS 구조(400)의 형성을 초래한다. CMOS 디바이스(400)는 p-형 기판 보단, n-형 기판(401)을 포함한다. n-형 기판(401)은 PFET(419)가 형성되는 제1 섹션(410) 및 NFET(429)가 형성되는 제2 섹션(420)을 포함한다. 제2 섹션(420)은 제1 섹션(410)에 인접하여 측방으로 위치될 수 있고 이 섹션들은 얕은 트렌치 절연(STI) 구조(403)에 의해 절연된다.
PFET(419)는 기판(401)의 최상부에 위치된 소스/드레인 영역(416)(즉, p-형 확산 영역) 및 소스/드레인 영역(416) 사이에 위치된 채널 영역(417)을 포함하지만, 이에 한정되지 않는 일반적인 PFET 컴포넌트를 포함한다. PFET(419)는 또한 PFET 게이트 스택(411)을 포함한다. 이 PFET 게이트 스택(411)은 기판(401)의 최상부에 위치되고 더욱 상세하게는 채널 영역(417)상에 위치된다. 측벽 스페이서(440)(예를 들어, 질화물 측벽 스페이서)는 게이트 스택(411)의 대향하는 측벽에 위치된다. 블랭킷 유전체 재료(450)(예를 들어, 산질화물 재료)는 측벽 스페이서(440)에 인접한 기판(401) 및 STI(403)위에 위치된다. PFET 게이트 스택(411)은 비교적 높은 애스펙트비(즉, 게이트 스택의 폭 대 높이의 비가 1 내지 적오 5)를 갖는다. 또한, 높은 애스펙트비를 갖는 경우에도, PFET 게이트 스택(411)은 보이드 없고 시임이 없는, p-형 게이트 컨덕터 금속층(473)을 포함한다.
상세하게는, 이 경우에, PFET 게이트 스택(411)은 듀얼 금속 게이트 스택을 포함한다. 즉, PFET 게이트 스택(411)은 채널 영역(417)에 인접한 게이트 유전체 층(451)을 포함한다. 이 게이트 유전체 층(451)은 고 유전율의 유전체 층을 포함할 수 있다. 예를 들어, 게이트 유전체 층(451)은 하프늄(Hf)계 물질(예를 들어, HfO2, HfSiO, HfSiON, 또는 HfAlO) 또는 질화물화 이산화 규소(SiO2)을 포함할 수 있다. p-형 금속 게이트 컨덕터 층(473)은 게이트 유전체 층(412)에 위치될 수 있다. 이 p-형 금속 게이트 컨덕터 층(473)은 p-형 금속(예를 들어, 레늄(Re), 백금(Pt), 루테늄(Ru)등) 또는 도전성 p-형 금속 산화물(RuO2, Re2O3 등)을 포함할 수 있다. 상기 상세히 설명한 바와 같이, 이 p-형 금속 게이트 컨덕터 층(473)은 전원을 위한 전류가 기판(401)의 후면(404)을 통해 흐르는 전기도금 공정을 사용하여 형성될 수 있다. 따라서, 전기도금 공정 동안, 전자는 시드층의 필요없이 기판(401)의 후면(404)을 통해 PFET 게이트 스택(411)로 흐를 수 있다(즉, PFET 게이트 스택(411)은 임의의 시드층이 결여되어 있다). 이것은 전기도금 공정이 보이드 또는 시임없이 바닥으로부터 상향으로 p-형 금속 게이트 컨덕터 층(473)을 이용하여 높은 애스펙트비를 갖는 PFET 게이트 스택 개구부를 충전할 수 있도록 한다. 이것은 또한 p-형 금속 게이트 컨덕터 층(473)이 게이트 금속층(451) 및 측벽 스페이서(440)와 직접 접촉상태에 있는 것을 보장한다. p-형 금속 게이트 컨덕터 층(473)의 두께는 PFET 게이트 스택(411)의 전체 높이의 약 1/10 내지 약 8/10 사이일 수 있다. 측벽 스페이서(440) 사이와 p-형 금속 게이트 컨덕터 층(473) 윗부분의 높은 애스펙트비를 갖는 게이트 스택(411)의 나머지 부분은 전기도금되고, 보이드가 없고, 시임이 없는, n-형 금속층(474)를 포함할 수 있다. 전기도금된 n-형 금속층(474)은 마찬가지로 시드층 없이 바닥부로부터 상향으로 형성되고 예를 들어, 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta) 또는 알루미늄(Al)을 포함할 수 있다.
상기 설명한 바와 같이, 도 26의 CMOS 디바이스(400)는 또한 기판(401)의 제2 섹션(420)에 위치된 NFET(429)를 포함한다. 상세하게는, 이 NFET(429)는 기판(401)의 제2 섹션(420)내에 위치된 PWELL(402)을 포함한다. 이 PWELL(402)은 적합하게 p-형 도펀트(예를 들어, 보론(B))로 도핑된다. NFET(429)는 또한 기판(401)의 최상면에서 PWELL(402)내에 위치된 소스/드레인 영역(426)(즉, n-형 확산 영역)과 소스/드레인 영역(426) 사이의 PWELL(402)내에 위치된 채널 영역(427)을 포함하지만, 이들로 제한되지 않는 전형적인 NFET 컴포넌트를 포함한다. NFET(429)는 또한 NFET 게이트 스택(421)을 포함한다. 이 NFET 게이트 스택(421)은 마찬가지로 높은 애스펙트비를 갖는 스택(즉, 게이트 스택의 폭 대 높이의 비가 1 내지 적어도 5이다)을 구성한다. 이 NFET 게이트 스택(421)은 기판(401)의 최상부면에 위치되고 더욱 상세하게는, 소스/드레인 영역(426) 사이의 채널 영역(427)에 위치된다. 측벽 스페이서(440)(예를 들어, 질화물 측벽 스페이서)는 게이트 스택(421)의 대향하는 측벽에 위치된다. 블랭킷 유전체 재료(450)(예를 들어, 산질화물 재료)는 측벽 스페이서(440)에 인접한 STI(403) 및 기판(401) 위에 위치된다. 이 경우에, NFET 게이트 스택(421)은 채널 영역(427)에 바로 인접한 기판(401)의 제2 섹션(420)상의 게이트 유전체 층(422)(즉, 제2 게이트 유전체 층)을 포함한다. 이 게이트 유전체 층(422)은 예를 들어 PFET 게이트 스택(411)에서 게이트 유전체 층(412)에 대해 사용되는 동일한 고 유전율의 유전체 재료를 포함할 수 있다. NFET 게이트 스택(421)은 또한 게이트 유전체 층(451)상에 전기도금되고, 보이드가 없고, 시임이 없는, n-형 금속 게이트 컨덕터 층(474)를 포함할 수 있다. 이 전기도금된 n-형 금속층(474)은 PFET 게이트 스택(411)에서와 동일한 n-형 금속층을 포함할 수 있다. 이 전기도금된 n-형 금속 게이트 컨덕터 층(474)은 게이트 유전체 층(422) 위와 측벽 스페이서(440) 사이에 있는 높은 애스펙트비를 갖는 게이트 스택(412)의 나머지 부분을 충전시킬 수 있다.
상기 설명한 방법 실시예에서, 전기도금된 p-형 게이트 금속은 레늄(Re), 백금(Pt), 루테늄(Ru)등) 또는 도전성 p-형 금속 산화물(RuO2, Re2O3 등)로 형셩되고전기도금된 n-형 게이트 금속은 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta) 또는 알루미늄(Al)으로 형성된다. 그러나, 그 밖의 적합한 게이트 금속, 게이트 금속 합금, 게이트 금속 혼합물, 또는 이것들의 다층들이 도 8, 17 및 26의 구조를 형성하기 위해 상기 설명한 공정에 따라 전기도금될 수 있다는 것을 알아야 한다(예를 들어, 2006년 7월 27일 Vereeckent 등이 출원하고 본원에 참조문헌으로서 통합된 미국 특허출원 공보 번호 제20060166474호는 쓰루 게이트(through-gate) 유전체 전류 흐름을 이용하여 전기도금될 수 있는, 예시적인 금속, 반도체 재료, 반도체 산화물, 도전성 산화물등의 목록을 포함한다)
그러므로, 고 유전율을 갖고 비교적 얇은 게이트 유전체 층의 최상부에 위치된 보이드가 없고 시임이 없는 금속 게이트 컨덕터 층이 있는 적어도 하나의 높은 애스펙트비의 게이트 구조를 갖는 상보형 금속 산화물 반도체(CMOS) 디바이스를 형성하는 방법의 실시예가 상기와 같이 설명되었다. 이 방법 실시예들은 높은 애스펙트비의 게이트 스택 개구부를 금속 게이트 컨덕터 층으로 바닥으로부터 상향으로 충전하기 위해 전기도금 공정을 이용하는 게이트 대체 방법을 통합한다. 전기도금 공정을 위한 전자의 소스는 기판의 후면을 직접적으로 관통하여 흐르는 전류이다. 이것은 시드층의 필요를 제거하고 금속 게이트 컨덕터 층이 보이드 및 시임없이 형성될 것을 보장한다. 또한, 실시예에 따라, 전기도금 공정은 소정 영역으로의 전자 흐름을 향상시키기 위해(즉, 도금을 향상시키기 위해) 광조명이 있는 상태에서 또는 소정 영역으로의 전자 흐름을 방지하기 위해(즉, 도금을 방지하기 위해) 광조명이 없는 상태에서 수행된다. 이 방법 실시예들은 미래에 고 유전율의 금속 게이트 컨덕터 시스템의 치수 감소화뿐만 아니라 저비용 전기증착의 이점을 허용할 것이다.
특정한 실시예에 대한 상기 설명은 당업자가 현재 기술지식을 적용하여, 일반적인 개념으로부터 벗어나지 않고 상기 특정한 실시예에 대한 다양한 응용에 대해 용이하게 수정 및/또는 적응할 수 있는 본 발명의 일반적인 본질을 완전하게 나타낼 것이고, 그러므로, 이러한 적응 및 수정이 개시된 실시예의 등가물의 범위 및 의미내에서 이해될 것을 의도한다. 본원에 사용된 용어 및 어구는 설명을 위한 것이며 본 발명을 제한하려는 것이 아님을 알아야 한다. 그러므로, 본 발명이 실시예에 대해 설명되었지만, 당업자는 이 실시예들이 첨부된 특허청구범위 기술사상 및 범위내에서 수정될 수 있음을 알 것이다. 예를 들어, 상기 설명한 전기 도금은 넓은 융통성을 제공하며, 다양한 조성을 지닌, 단일 금속 게이트 컨덕터(예를 들어, n-형 또는 p-형 금속을 포함하는 게이트 컨덕터), 듀얼 금속 게이트 컨덕터(예를 들어, n-형 및 p-형 금속 모두를 포함하는 게이트 컨덕터), 금속 합금 게이트 컨덕터를 허용한다. 또한, 상이한 조성을 갖는 이 게이트 컨덕터들은 다양하고 상이한 유형의 게이트 유전체상에 적층될 수 있다.
100, 200, 300, 400: CMOS 디바이스
201, 301, 401: 기판
219, 319: PFET
229, 329: NFET

Claims (10)

  1. 반도체 디바이스를 형성하기 위한 방법에 있어서,
    제1 섹션(210)과 상기 제1 섹션에 인접하여 측방으로 위치된 제2 섹션(220)을 갖는 p-형 기판(201)을 제공하고,
    상기 제1 섹션에 n-형 웰 영역(202)을 형성하고,
    상기 제1 섹션상에 제1 게이트 스택(211)을 형성하고 상기 제2 섹션상에 제2 게이트 스택(212)을 형성하고 - 상기 제1 게이트 스택 및 상기 제2 게이트 스택을 형성하는 것은, 상기 기판에 인접한 유전체층(251)을 형성하는 것과, 상기 유전체층에 인접한 n-형 금속층(252)를 형성하는 것과, 상기 n-형 금속층에 인접한 폴리실리콘층(253)을 형성하는 것과, 상기 제1 게이트 스택 및 상기 제2 게이트 스택을 형성하기 위해 상기 유전체층, 상기 n-형 금속층 및 상기 폴리실리콘층을 패터닝하고 에칭하는 것을 포함함 - ;
    상기 제1 게이트 스택으로부터 상기 폴리실리콘층 및 상기 n-형 금속층을 제거하고(도 6);
    상기 제1 게이트 스택의 상기 유전체층 상에 p-형 금속층(273)을 전기도금하는 것
    을 포함하고,
    상기 전기도금은, 전자가 상기 기판 및 상기 n-형 웰 영역을 통해 상기 제1 게이트 스택으로 흐르도록 하기 위해 광조명이 있는 상태에서 그리고 전류가 상기 기판에 인가된 상태에서 수행되는 것인 반도체 디바이스를 형성하기 위한 방법.
  2. 제1항에 있어서, 상기 제1 게이트 스택으로부터 상기 폴리실리콘층 및 상기 n-형 금속층을 제거하기 전에, 상기 제1 섹션에 p-형 트랜지스터에 대한 제1 소스/드레인 영역(216)을 형성하고 상기 제2 섹션에 n-형 트랜지스터에 대한 제2 소스/드레인 영역(226)을 형성하는 것을 더 포함하는 반도체 디바이스를 형성하기 위한 방법.
  3. 반도체 디바이스를 형성하기 위한 방법에 있어서,
    제1 섹션(210)과 상기 제1 섹션에 인접하여 측방으로 위치된 제2 섹션(220)을 갖는 p-형 기판(201)을 제공하고;
    상기 제1 섹션에 n-형 웰 영역(202)을 형성하고;
    상기 제1 섹션상에 제1 게이트 스택(211)을 형성하고 상기 제2 섹션상에 제2 게이트 스택(212)을 형성하고 - 상기 제1 게이트 스택 및 상기 제2 게이트 스택을 형성하는 것은, 상기 기판에 인접한 유전체층(251)을 형성하는 것과, 상기 유전체층에 인접한 n-형 금속층(252)를 형성하는 것과, 상기 n-형 금속층에 인접한 폴리실리콘층(253)을 형성하는 것과, 상기 제1 게이트 스택 및 상기 제2 게이트 스택을 형성하기 위해 상기 유전체층, 상기 n-형 금속층 및 상기 폴리실리콘층을 패터닝하고 에칭하는 것을 포함함 - ;
    상기 제1 게이트 스택 및 상기 제2 게이트 스택의 대향하는 측벽에 인접한 측벽 스페이서(240)를 형성하고;
    상기 제1 게이트 스택으로부터 상기 폴리실리콘층 및 상기 n-형 금속층을 제거하고(도 6);
    상기 제1 게이트 스택의 상기 유전체층상에 p-형 금속층(273)을 전기도금하고 - 상기 전기도금은, 전자가 상기 기판 및 상기 n-형 웰 영역을 통해 상기 제1 게이트 스택으로 흐르도록 하기 위해 광조명이 있는 상태에서 그리고 상기 기판에 전류가 인가된 상태에서 수행됨 - ;
    상기 제1 게이트 스택의 상기 유전체층상에 p-형 금속층을 전기도금한 후에, 배선 금속층(255)을 이용하여, 상기 제1 게이트 스택의 상기 측벽 스페이서 사이의 상기 p-형 금속층 위에 있는 공간을 충전하는 것
    을 포함하는 반도체 디바이스를 형성하기 위한 방법.
  4. 제3항에 있어서, 상기 제1 게이트 스택 및 상기 제2 게이트 스택은 상기 유전체층(251)이 고 유전율(high-k)의 유전체층을 포함하도록 형성되는 것인 반도체 디바이스를 형성하기 위한 방법.
  5. 반도체 디바이스를 형성하기 위한 방법에 있어서,
    제1 섹션(310)과 상기 제1 섹션에 인접하여 측방으로 위치된 제2 섹션(320)을 갖는 p-형 기판(301)을 제공하고;
    상기 제1 섹션에 n-형 웰 영역(302)을 형성하고;
    상기 제1 섹션상에 제1 게이트 스택(311)을 형성하고 상기 제2 섹션상에 제2 게이트 스택(312)을 형성하고 - 상기 제1 게이트 스택 및 상기 제2 게이트 스택을 형성하는 것은, 상기 기판에 인접한 유전체층(351)을 형성하는 것과, 상기 유전체층에 인접한 폴리실리콘층(353)을 형성하는 것과, 상기 제1 게이트 스택 및 상기 제2 게이트 스택을 형성하기 위해 상기 폴리실리콘층 및 상기 유전체층을 패터닝하고 에칭하는 것을 포함함 - ;
    상기 제1 게이트 스택 및 상기 제2 게이트 스택의 대향하는 측벽에 인접한 측벽 스페이서(340)를 형성하고;
    상기 제1 게이트 스택 및 상기 제2 게이트 스택으로부터 상기 폴리실리콘층을 제거하고(도 14);
    상기 제2 게이트 스택을 마스킹하고(381) 상기 제1 게이트 스택의 상기 유전체층상에 p-형 금속층(373)을 전기도금하고 - 상기 전기 도금은 전자가 상기 기판 및 상기 n-형 웰 영역을 통해 상기 제1 게이트 스택으로 흐르도록 하기 위해 광조명이 있는 상태에서 그리고 상기 기판에 전류가 인가된 상태에서 수행됨 - ;
    상기 제1 게이트 스택을 마스킹하고 상기 제2 게이트 스택의 상기 유전체층상에 n-형 금속층(374)를 전기 도금하는 것
    을 포함하는 반도체 디바이스를 형성하기 위한 방법.
  6. 제5항에 있어서, 상기 p-형 금속층의 전기도금 및 상기 n-형 금속층의 전기도금은 상기 p-형 금속층이 보이드 및 시임(void and seam)이 없이 상기 제1 게이트 스택 위의 상기 유전체층으로부터 전기도금되도록 시드층 없이 수행되는 것인 반도체 디바이스를 형성하기 위한 방법.
  7. 제5항에 있어서, 상기 p-형 금속층의 전기도금 및 상기 n-형 금속층의 전기도금 후에, 상기 제1 게이트 스택의 상기 측벽 스페이서 사이의 상기 p-형 금속층 위에 있는 공간 및 상기 제2 게이트 스택의 상기 측벽 스페이서 사이의 상기 n-형 금속층 위에 있는 공간을, 배선 금속층(355)을 이용하여 충전하는 것을 더 포함하는 반도체 디바이스를 형성하기 위한 방법.
  8. 반도체 디바이스를 형성하기 위한 방법에 있어서,
    제1 섹션(410)과 상기 제1 섹션에 인접하여 측방으로 위치된 제2 섹션(420)을 갖는 n-형 기판(401)을 제공하고;
    상기 제2 섹션에 p-형 웰 영역(402)을 형성하고;
    상기 제1 섹션상에 제1 게이트 스택(411)을 형성하고 상기 제2 섹션상에 제2 게이트 스택(412)을 형성하고 - 상기 제1 게이트 스택 및 상기 제2 게이트 스택을 형성하는 것은, 상기 기판에 인접한 유전체층(451)을 형성하는 것과, 상기 유전체층에 인접한 폴리실리콘층(453)을 형성하는 것과, 상기 제1 게이트 스택 및 상기 제2 게이트 스택을 형성하기 위해 상기 폴리실리콘층 및 상기 유전체층을 패터닝하고 에칭하는 것을 포함함 - ;
    상기 제1 게이트 스택 및 상기 제2 게이트 스택의 대향하는 측벽에 인접한 측벽 스페이서(440)를 형성하고;
    상기 제1 게이트 스택 및 상기 제2 게이트 스택으로부터 폴리실리콘층을 제거하고(도 23);
    상기 제1 게이트 스택의 상기 유전체층상에 p-형 금속층(473)을 선택적으로 전기도금하고 - 상기 p-형 금속층(473)을 선택적으로 전기도금하는 것은, 전자가 상기 기판을 통해 상기 제1 게이트 스택으로 흐르는 것을 허용하고 전자가 상기 p-형 웰영역을 통해 상기 제2 게이트 스택으로 흐르는 것을 방지하기 위해 광조명이 없는 상태에서 그리고 상기 기판에 전류가 인가된 상태에서 수행됨 - ;
    상기 제1 게이트 스택의 상기 유전체층상에 p-형 금속층을 선택적으로 전기도금한 후에, 상기 제1 게이트 스택의 상기 p-형 금속층상에 그리고 상기 제2 게이트 스택의 상기 유전체층상에 n-형 금속층(474)을 전기 도금하는 것 - 상기 n-형 금속층(474)을 전기 도금하는 것은 전자가 상기 기판 및 상기 p-형 웰 영역을 통해 상기 제2 게이트 스택으로 흐르도록 하기 위해 광조명이 있는 상태에서 수행됨 -
    을 포함하는 반도체 디바이스를 형성하기 위한 방법.
  9. 제8항에 있어서, 상기 제1 게이트 스택 및 상기 제2 게이트 스택은 폭 대 높이의 비가 1 대 5 이상이 되도록 형성되는 것인 반도체 디바이스를 형성하기 위한 방법.
  10. 반도체 디바이스를 형성하기 위한 방법에 있어서,
    제1 섹션(410)과 상기 제1 섹션에 인접하여 측방으로 위치된 제2 섹션(420)을 갖는 n-형 기판(401)을 제공하고;
    상기 제2 섹션에 p-형 웰 영역(402)을 형성하고;
    상기 제1 섹션상에 제1 게이트 스택(411)을 형성하고 상기 제2 섹션상에 제2 게이트 스택(412)을 형성하고 - 상기 제1 게이트 스택 및 상기 제2 게이트 스택을 형성하는 것은, 상기 기판에 인접한 유전체층(451)을 형성하는 것과, 상기 유전체층에 인접한 폴리실리콘층(453)을 형성하는 것과, 상기 제1 게이트 스택 및 상기 제2 게이트 스택을 형성하기 위해 상기 폴리실리콘층 및 상기 유전체층을 패터닝하고 에칭하는 것을 포함함 - ;
    상기 제1 게이트 스택 및 상기 제2 게이트 스택의 대향하는 측벽에 인접한 측벽 스페이서(440)를 형성하고;
    상기 제1 게이트 스택 및 상기 제2 게이트 스택으로부터 폴리실리콘층을 제거하고(도 23);
    상기 제1 게이트 스택의 상기 유전체층상에 p-형 금속층(473)을 선택적으로 전기도금하고 - 상기 p-형 금속층(473)을 선택적으로 전기도금하는 것은, 전자가 상기 기판을 통해 상기 제1 게이트 스택으로 흐르는 것을 허용하고 전자가 상기 p-형 웰영역을 통해 상기 제2 게이트 스택으로 흐르는 것을 방지하기 위해 광조명이 없는 상태에서 그리고 상기 기판에 전류가 인가된 상태에서 수행됨 - ;
    상기 제1 게이트 스택의 상기 유전체층상에 p-형 금속층을 선택적으로 전기도금한 후에, 상기 제1 게이트 스택과 상기 제2 게이트 스택의 상기 측벽들 사이의 공간을 충전하기 위해 상기 제1 게이트 스택의 상기 p-형 금속층상에 그리고 상기 제2 게이트 스택의 상기 유전체층상에 n-형 금속층(474)을 전기 도금하는 것 - 상기 n-형 금속층(474)을 전기 도금하는 것은, 전자가 상기 기판 및 상기 p-형 웰 영역을 통해 상기 제2 게이트 스택으로 흐르도록 하기 위해 광조명이 있는 상태에서 수행됨 -
    을 포함하는 것인 반도체 디바이스를 형성하기 위한 방법.
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