KR101157710B1 - 전류 과도 상태 동안 최대 평탄 전압을 유지하는 펄스 폭 변조 시퀀스 - Google Patents

전류 과도 상태 동안 최대 평탄 전압을 유지하는 펄스 폭 변조 시퀀스 Download PDF

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Abstract

2차 또는 그 이상의 고차 시스템으로서 모델링할 수 있는 것으로 주어지는 펄스 폭 변조 제어 전력을 구현하는 디지털 회로가 개시되어 있다. 예시적인 제어 플랜트는 그 입력/출력 전압에 비해, 고유한 반도체의 코어 전압과 같은 임의의 다양한 부하들에 정확한 전압 또는 전류 시퀀스를 제공하는 스텝 다운 스위치 모드 전력 공급부를 구체화할 수 있다. 수개의 알고리즘들 중 하나가 변화하는 폭의 특정한 소정의 펄스 시퀀스를 발생시킴으로써, 시스템 플랜트로부터 부하에 전달되는 전류가 극도로 낮은 전력에서는 연속하는 유도성 소자 연속 전도성에 의해서만 그리고 극도로 높은 전력에서는 인덕터 코어의 비포화성에 의해서만 한정되는 범위 내에서 변화하는 동안, 전압이 최대 평탄 특성들을 유지한다. 특정 펄스 폭 변조 시퀀스는 일 실시예에서 전압이 제어 시스템에 의해 물리적으로 구현되는 피드포워드 또는 피드백 루프 없이 최대 평탄 특성들을 유지하도록 플랜트를 제어하며, 이에 의해, 제어 시스템의 장기간 신뢰성과 노이즈 내성을 강화하면서 부품 비용 또는 제어 반도체 제조 수율 비용을 감소시킨다. 수개의 특정 알고리즘들은 극도의 부하 변동량에도 불구하고 이 알고리즘에 의해 최대 평탄 전압을 유지시키며, 만약 그러하지 않을 경우, 제어 플랜트 소자 파라미터들이 주어진 전류 과도 상태 동안에 과도한 전압 변동을 악화시킨다.

Description

전류 과도 상태 동안 최대 평탄 전압을 유지하는 펄스 폭 변조 시퀀스{PULSE WIDTH MODULATION SEQUENCE MAINTAINING MAXIMALLY FLAT VOLTAGE DURING CURRENT TRANSIENTS}
본 발명은 일반적으로 제어 시스템 분야에 있다. 보다 자세하게는, 본 발명은 제어 시스템에서의 펄스 폭 변조의 이용 분야에 있다. 여기에서 본 명세서는 넓은 범위의 전류 과도 상태(current transient)의 존재에서 전압 조정을 구현하는 디지털 방식으로 제어된 전원으로 본 발명을 예시한다.
최근, 반도체 집적 회로 제조 프로세스들의 향상에 의해, 입력/출력 패드 링용 전압 및 디지털 코어용 2차 고유 전원 전압을 포함한, 여러 부품들에 대한 별도의 전원들을 필요로 하는 집적 회로들이 발생되었다. 이 향상은 코어 전력 소모의 감소라는 이점을 가져오지만, 이들의 추가 전압의 조정이라는 문제를 발생시킨다. 시스템 온 칩 기술들의 출현으로, 이들 장치의 설계자들은 단지 복수의 전원 도메인 온-칩을 조정하기 위한 이 요건을 다루기 시작할 뿐이다. 미국 특허 제 6,940,189호는 비용을 감소시키고 전체 시스템 온 칩 솔루션의 전력 효율을 강화하는 최적의 수단으로서 디지털 방식 개방 루프 펄스 폭 변조 제어 시스템의 구현을 개시한다. 상술한 참조 특허는 코어 전압 도메인에 전원공급하는 스위치 모드 전원의 계단 응답에서의 오버슈트(overshoot)라는 문제를 해결하지 못한다. 미국 특허 출원 공개 번호 제2008/0088385호는 전류 천이(transition)에 대한 동일 알고리즘에의 이용을 제안함과 함께, 전압의 천이 동안의 오버슈트 문제를 다루는 근임계(near critical) 감쇠 계단 응답을 발생시키는 펄스 폭 변조 시퀀스를 도입한다. 그러나, 전류 과도 상태의 범위와 플랜트 성분 파라미터(plant component parameter)의 범위에서의 한계가, 참조 미국 특허 출원 공개 번호 제2008/0088385호 내의 알고리즘이 최대 평탄(flat) 전압 이내로 유지하는 것 이상으로 존재한다.
따라서, 넓어진 범위의 플랜트 성분 값과 보다 큰 크기의 출력 전류의 변화를 충족시키고 그에 따라 전류 과도 상태들에 응답한 전압 불안정성 문제를 극복하고 이에 의해 반도체 코어들과 같은 정밀한 제어를 통상적으로 필요로 하는 전력 부하에 최대 평탄 전압을 제공하는 신규의 펄스 폭 변조 알고리즘이 필요하다.
본 발명은 당해 기술 분야의 제어 엔지니어에 의한 이용시 일반적으로 툴로 구현되는, 신규하지만 쉽게 이해가능한 알고리즘에 대해 개시한다. 본 발명은 2차 또는 그 이상의 고차(higher order) 선형 또는 비선형 시스템에서 최대 평탄 전압을 유지하는 - 그렇지 않으면, 전류 과도 상태에 응답하여 실질적으로 전압 불안정성을 나타냄 - 특정 펄스 폭 변조 시퀀스를 생성하는 간단한 알고리즘을 나타낸다. 본 발명은 개방 또는 폐쇄 루프 스위치 모드 DC/DC 변환기와 복수의 전원 전압 도메인들의 반도체 다이를 통합시 최적의 전력 절감과 최소의 열 소산 및 구성요소 비용을 얻는 알고리즘의 이용을 예시한다.
또한, 본 발명은 이 예시적인 시스템에 대한 적용에 제한되지 않는다. 본 발명은 펄스형 제어(pulsed control)와 수학적으로 유사하고, 과도 부하에 응답하여 고정된 출력 설정치를 필요로 하는 임의의 2차 또는 그 이상의 고차 시스템의 제어에 적용될 수 있다. 펄스형 개방 루프 제어와 수학적 유사성 하에서 임의의 전기적, 기계적, 또는 전자기적 시스템이 본 발명으로부터 특히 바람직할 수 있어, 본 발명이 없다면, 개방 루프 제어가 허용불가능한 출력 불안정성을 가져와, 이러한 토폴로지를 바람직하게 않게 하고 비용 이점 및 이러한 개방 루프 토폴로지 구현의 비용 이점 및 용이성을 실현불가능하게 할 수 있다. 본 발명은 제어 시스템의 부하 조정 사양 및 플랜트 파라미터에 따라 +/-20%의 허용 오차를 갖는 시스템 부하의 합리적으로 정확한 평가치 및 +/-10% 허용오차의 제어 플랜트 성분 값의 이용이라는 설계 요건만을 둔다.
도 1은 본 발명의 일 실시예에 따른 예시적인 구조의 개략도를 나타낸다.
도 2는 실제 시스템에서의 임의의 방향으로의 전류 과도 상태 동안에 최대 평탄 전압을 가져오는 펄스 시퀀스를 나타내는 일반식을 나타낸다.
도 3은 전류 과도 상태 동안에 가상 시스템 출력 전압(hypothetical system output voltage)의 2개의 시간 도메인 플롯을 나타낸다.
도 4는 본 발명의 일 실시예의 제어 하에서 동작하는 예시적인 시스템에서의 가능한 천이들의 시간 도메인 플롯을 나타낸다.
도 5는 본 발명의 일 실시예의 제어 하에서 동작하는 예시적인 시스템에서의 가능한 천이들의 시간 도메인 플롯을 나타낸다.
도 6은 본 발명의 일 실시예의 제어 하에서 동작하는 예시적인 시스템에서의 가능한 천이의 시간 도메인 플롯을 나타낸다.
도 7은 본 발명의 일 실시예의 제어 하에서 동작하는 예시적인 시스템에서의 가능한 천이의 시간 도메인 플롯을 나타낸다.
도 8은 본 발명의 일 실시예의 제어 하에서 동작하는 예시적인 시스템에서의 가능한 천이의 시간 도메인 플롯을 나타낸다.
도 9는 본 발명의 일 실시예의 제어 하에서 동작하는 예시적인 시스템에서의 가능한 천이의 시간 도메인 플롯을 나타낸다.
본 발명은 감쇠 시스템(damped system) 하에서 고유하게 펄스 폭 변조 기술들을 이용하여 전류 과도 상태 동안에 최대 평탄 전압을 유지하는 제어 시스템 및 알고리즘에 관련된다. 다음 설명은 본 발명의 여러 실시예들과 구현예들에 속하는 특정 정보를 포함한다. 당해 기술 분야의 당업자는 당업자가 본 발명의 명세서에서 구체적으로 설명된 것과 다른 방식으로 본 발명을 실시할 수 있음을 이해할 것이다. 다음 도면들과 이들의 첨부된 상세한 설명은 단지 예시적이며 비제한적인 본 발명의 실시예들로서 제공한다.
도 1은 본 발명의 예시적인 실제 실시예의 개략도를 나타낸다. 블록 100은 본 발명의 예시적인 실시예에서의 플랜트 성분의 물리적 모델들로 구현된 제어 플랜트를 나타낸다. 블록 100 내의 예시적인 실시예는 당해 기술 분야의 당업자에 잘 이해되어진 정규의(canonical) 병렬 공진 LRC 회로를 구성하는 통상의 스텝 다운 스위치 모드 전원 구성요소들로 구성된다. 블록 100에서, Vgdrvr(101)로 라벨링된 펄스 폭 변조 컨트롤러의 모델로부터의 출력은 물리적 트랜지스터(104, 105)의 게이트를 구동시킨다. Vsw(106)로 불리는 노드는 L(107)로 라벨링된 인덕터와 C(109)로 라벨링된 출력 커패시터를 접속시키며, 인덕터와 출력 커패시터는 스위칭된 Vin(103)을 Vcore(108)로 라벨링된 DC 출력으로 변환하는 에너지 저장 및 필터링 소자들을 형성한다. Vcore(108)는 예시적인 실시예에서 ILoad(110)로 라벨링된 피스단위(piece-wise) 선형 시간 도메인 모델 부하와 함께 R(111)로 라벨링된 저항기로서 블록 100에서 모델링된, 반도체 코어의 소정의 개별 전력 상태들 각각에 대한 다양한 양의 전류 중에서 하나를 인출시키는 반도체 코어인 부하에 전원공급한다. 개략적인 블록 100은 모든 구성요소들을 직접적으로 레퍼런스하거나 또는 직접 연결된 구성요소들을 통하여 그라운드(102)에 간접적으로 레퍼런스한다. 참조 미국 특허 출원 공개 번호 제2008/0088385호는 이러한 모델(100) 및 등가 시스템에서 하나의 소정의 개별 전력 상태로부터 다음 전력 상태로의 전압 및 전류 천이에 대한 감쇠된 및 임계 감쇠된(critical damped) 응답 하의 2가지 경우를 다룬다. 또한, 본 발명은 펄스 폭 변조 시퀀스의 사양을 확장하여, 하나의 소정의 개별 전력 상태로부터 다음 전력 상태로의 넓은 범위의 크기들 중의 임의의 크기의 전류 변화의 존재에서 가능한 변화없이 유지되는 출력 전압 Vcore(108)의 동작을 지시한다.
도 2는 게이트 드라이버 및 펄스 폭 변조 컨트롤러 Vgdrvr(101)로부터의 출력 신호의 일반 형태인, 참조 미국 특허 출원 공개 번호 제2008/0088385호로부터의 식(200)을 반복 설명한다. 식 200에서, 변수[xm(t)]는 참조 미국 특허 출원 공개 번호 제2008/0088385호에서의 회로에 대한 임계 감쇠 계단 응답을 가져오는 펄스 폭 변조 컨트롤러 Vgdrvr(101)로부터 출력되는 펄스들을 설명한 시간 도메인 함수를 식별시킨다. 본 발명의 본 명세서에서는, 도 2의 식 201이 식 200을 확장시킴으로써, 이 때 식 201에 의해, xm(t)이 전류 과도 상태 동안에 최대 평탄 출력 전압 Vcore(108)의 형태로 향상된 응답을 제공할 수 있다. 상태 천이 구동 함수는 도 2의 식 201에 도시된 바와 같이,
Figure 112011012488289-pct00017

로 표현될 수 있다. 여기서 전반부 항,
Figure 112011012488289-pct00018
는 초기화 항을 나타내며, 후반부 항,
Figure 112011012488289-pct00019
는 임계 감쇠 계단 응답 함수 항을 나타낸다. 참조 특허 명세서 및 본 발명의 명세서 양쪽 모두는 이 단락 및 후속하는 단락들에서 언급된 것을 제외하고는 일반적으로 정의되는 다수의 변수와 계수들을 갖는다.
식 200 내지 206에서의 아래 첨자 m은 m으로 인덱스된 시스템 상태에서의 각각의 천이 마다 고유 입력(xm(t))과 연관된 고유 응답(ym(t))을 의미하며, 여기서, p는 개별 전력 상태를 인덱스한다. 따라서, 이들 식은 임의의 개별 전력 상태(p)로부터 임의의 다음 전력 상태(p+1)로 진행하는 임의의 임의적인(arbitrary) 천이(m)에 대해 최대 평탄 출력 전압(108)을 유지시키는 수단을 설명한다.
참조 미국 특허 출원 공개 번호 제2008/0088385호가 물리적 스위칭 소자(ADE(p))를 통한 동작 손실들을 보상하는 계수를 도입하고 따라서 식 200 및 201이 전반적인 시스템 분석을 위해 달리 Vin(103)을 포함한 식에서 주어진 수학적 결정을 유지할 수 있도록 하기 때문에 식 200 및 201에서는, Vsw(106)가 Vin(103)을 대신한다.
식 200 및 201에서의 합산 인덱스인 이산 변수(n)는 스위칭 주파수의 역인 스위칭 주기들(Tsw)을 계수하는 이산 시간 인덱스를 나타낸다. 0과 동일한 n 값은 임의의 시간 t0에서 발생한 전력 상태 천이의 초기화와 일치하며, 천이가 반드시 t=0에서 발생하는 것으로 가정할 필요가 있는 것은 아니다. 참조 미국 특허 제6,940,189호는, 이러한 시스템의 설계자가 개발중인 예시적인 시스템에 대한 프로세스와 온도와 입력 전류 및 전압의 모든 마진들(margin)에서 동작하는 부하, 반도체 코어를 특징화하고 있음을 표명한다. 따라서, 식 201은 이산 변수(n0)를 도입함으로써, 펄스 폭 변조 컨트롤러 Vgdrvr(101)는 n0에 대한 음의 값에 의해 수학적으로 정의되는 소정의 전력 상태 천이를 예측할 수 있고, 이에 의해 적절한 펄스 시퀀스를 제공하여, 전류 과도 상태에 따른 최대 평탄 전압을 보장할 수 있다. 참조 미국 특허 출원 공개 번호 제2008/0088385호는 원하는 전압 이득 설정치를 얻기 위해 처음에 듀티 사이클이 그 최종값인 것으로 하는 정수의 스위칭 주기(Tsw)를 나타내는 이산 변수(n1)를 도입한다. 참조 미국 특허 출원 공개 번호 제2008/0088385호 내에서, 발명자는 설정치 펄스 폭에서 n1과 Tsw과의 곱과 동일한 초기 시간 기간이 정확한 전력량을 제공하여 근 임계 감쇠 계단 응답을 시작시킨다고 단언하였다. 이하, 본 발명의 명세서는, 식 201에 적용된 바와 같이 그 외의 일정한 전압에 영향을 주는 극도의 전류 과도 상태를 보상하기 위한 AIerr(m)인 계수와 설정치 펄스 폭과의 곱에서 n1과 Tsw과의 곱과 동일한 초기 기간이 이 때 정확한 전력량을 제공하여 최대 평탄 전압을 보장하고 있음을 설명한다. 본 명세서는 AIerr(m)을 후속하여 추가로 설명한다. 식 200과 식 201의 이산 변수(n2)는 듀티 사이클에 대한 스케일링을 적용하는 시간에서부터 스케일링 지수 함수(exponential scaling function)의 적용시의 시간에서의 오프셋을 나타낸다. 따라서, 식 200과 식 201에서의 이산 변수 (n1 및 n2)는 시간 도메인에서의 조대적 튜닝 및 미세적 튜닝의 결과적인 목적을 각각 수행하여, 일단 튜닝되면 최대 평탄 전압을 향해 더 가까운 시스템 전류 과도 상태 응답을 가져온다. 펄스 폭이 펄스 폭 변조 컨트롤러 Vgdrvr(101)의 정확도 내에서의 원하는 설정치 펄스 폭에 도달할 때와 일치하는 스위칭 주기(Tsw)의 수로서 식 200과 201에서의 합산의 실제 상한치인 값(N)을 누구나 볼 수 있다. 예를 들어, 스케일링 지수 함수
Figure 112011012488289-pct00001
-여기서, e는 자연 로그의 기수와 동일한 상수를 나타냄 - 는 n+n2=N일 때 99%와 같으며, 여기서, 시점 (n+n2)Tsw의 펄스폭은 1%보다 양호하지 않은 정확도로 펄스 폭 변조 컨트롤러 Vgdrvr(101)에 대한 원하는 설정치 폭의 99%에 도달한다.
가장 엄밀하게 말하면, u(t)는 함수의 요건을 충족시키는 것에 실패하지만, 엔지니어들은 u(t)를 폭넓게 허용된 기술(artifice)인 단위 계단 강제 함수(unit step forcing function)로서 언급하였으며, 본 명세서는 이하 이러한 통상의 방식으로 u(t)를 이용할 것이다.
도 2의 식 200과 식 201은 주어진 개별 전력 상태(p)에 대한 원하는 설정치를 제공하는 펄스폭의 기간으로서 정의된 TSet(p)을 나타낸다. 개방 루프 제어 시스템에서, 참조 미국 특허 출원 공개 번호 제2008/0088385호에서 주어진 바와 같이, TSet(p)는 Tsw와 이상적인 전압 이득(AV(p))과의 곱에 동적 에러 보상 계수(ADE(p))를 곱한 것과 동일하다. 참조 미국 특허 출원 공개 번호 제2008/0088385호는 물리 스위칭 소자를 통한 손실이 없다는 가정에서, Vcore(108)를 Vin(103)으로 나눈 것과 동일한 이상적인 전압 이득(AV(p))을 정의한다. 참조 미국 특허 출원 공개 번호 제2008/0088385호는 또한 상기 스위칭 소자에서의 비이상적 물리 동작으로부터의 전력 손실에 의해 야기된 동적 에러를 보상하는 계수로서 ADE(p)를 정의하며, ADE(p)는 천이가 다음 개별 전력 상태의 정상 상태(steady state)로 안정화된(settle) 후 Vcore(108)를 값 Vin(103)으로 나눈 것에 AV(p)를 곱한 것과 동일하다. 상술한 계수들 양쪽 모두는 주어진 시스템에서 인덱스(p)에 의해 고유하게 식별된 각각의 개별 전력 상태에 대한 복수의 고유 인스턴스들로서 존재한다. 폐쇄된 루프 제어 시스템에 대해 TSet(p)는 스위칭 주기(Tsw)와 이상적인 전압 이득(AV(p))과의 곱에 동적 에러 보상 계수(ADE(p))를 곱하고 ATP(p)를 곱한 것과 동일하다. 계수(ATP(p))는 참조 미국 특허 출원 공개 번호 제2008/0088385호에 설명된 바와 같이 예상된 최악의 경우의 전파 지연 내지 논리 지연 체인에 대한 실제 전파 지연 내지 논리 지연 체인의 비값에 반도체 코어에 전원할 때의 주어진 개별 전력 상태에 대한 안전 마진을 더한 것을 포함한다. 따라서, 본 발명의 명세서에서 식 201은, 참조 미국 특허 출원 공개 번호 제2008/0088385호에서 식 200을 적용했던 것과 같이, TSet(p)의 이들 2개의 정의를 이용하여 개방 루프 제어 시스템 및 폐쇄 루프 제어 시스템 양쪽 모두에 적용한다. 오직 이때에, 본 발명은 식 200의 자연 확장으로서의 식 201에 의해 전류 과도 상태 동안에 최대 평탄 전압을 유지시키기 위해 이렇게 적용한다.
TSet(p)의 위의 정의가 주어지면, 식 200 및 식 201에서의 변수 ΔTSet(m)의 이용을 누구나 쉽게 바로 이해할 수 있다. ΔTSet(m)가 TSet(p+1)에서 TSet(p)를 뺀 것과 같도록, 인덱스 p에 의해 고유하게 식별된 한 시스템 전력 상태로부터 인덱스 p+1에 의해 고유하게 식별된 다음 시스템 전력 상태로의 천이(인덱스 m에 의해 고유하게 식별됨) 상태 동안의 펄스 폭의 주기에서의 변화량(change)으로서 ΔTSet(m)를 가장 간결하게 누구나 정의할 수 있다. 참조 미국 특허 출원 공개 번호 제2008/0088385호는 복잡도를 감소시키는 수단과 천이들의 대칭성에 기초하여 펄스 폭 변조 컨트롤러 Vgdrvr(101)를 구현하는데 필요한 자원을 제공하는 양(|ΔTSet(m)|)을 청구하고 있지만, 여기서의 이 설명은 식 201 내에서 이 변수를 주로 단축 표현(shorthand notation)으로서 이용한다.
당해 기술 분야의 당업자는, 식 200 및 식 201의 2개의 나머지 변수들(t 및 ω0)이 초 단위의 시간과 초당 라디안(radian) 단위의 공진 주파수임을 바로 이해해야하며, 여기서, 공진 주파수는 각각 L(107)과 C(109)와의 곱의 값의 제곱근을 1로 나눈것과 동일함을 대부분 바로 일반적으로 알려져있다.
종래 기술에서 벗어난 본 발명의 실질적인 개선 및 상당한 신규성은, 식 201에서의 n0와 AIerr(m)의 이용에 의해 시스템이 큰 양의 전류 과도 상태 동안에 최대 평탄 전압을 유지시킬 수 있거나 또는 통상의 전류 과도 상태에 대해 보다 큰 전압 불안전성을 나타내는 값들의 제어 플랜트 성분들이 식 200 보다 더 최적으로 최대 평탄 전압을 유지할 수 있는 바람직한 실시예에 존재한다. n0를 0과 같게 그리고 AIerr(m)를 1로 명확하게 설정함으로써 식 201을 식 200으로 단축시켜, 식 200의 유효성의 상기 증명에 기초하여 유효성을 추가로 증명한다. 여기서 본 명세서는 AIerr(m) 을 추가로 정의하며, 전류 과도 상태 동안에 최대 평탄 전압의 목적을 달성하는 것을 향하여 값들을 근사화시키는 간단한 수단들을 개시한다.
식 206은 식 204에서 정의된 Averr(m)에 대해 경험적으로 찾아낸 값들에 기초하여 AIerr(m) 값들을 평가한다. 참조 미국 특허 출원 공개 번호 제2008/0088385호는 당해 기술 분야의 당업자에 일반적으로 SPICE로 알려진 집적 회로 Emphasis에 의한 시뮬레이션 프로그램 내의 이용을 위한 시뮬레이션 코드를 발생시키는 컴퓨터 스프레드시트 프로그램(computer spreadsheet program)과 같은 툴들의 이용을 공개한다. 참조 미국 특허 출원 공개 번호 제2008/0088385호는 전류 과도 상태에 응답하여 전압의 평탄성(flatness)을 검증하는 작업을 동등하게 수행할 수 있는 콘볼루션(convolution)과 같은 동작을 수행할 수 있는 수학적 계산 툴을 또한 제안한 반면, SPICE 코드 발생의 개념은 전류 과도 상태에 응답하여 전압의 평탄성을 검증하는 신속한 방법을 암시한다. SPICE 이용을 포함한 이 접근 방식은 문제가 되는 정확도의 동작 모델에 대한 수학적 툴로 어려움을 겪는 것에 비해, 계층적 방식으로 고차 시스템을 사용자가 보다 바로 시뮬레이션하는 이러한 부품들의 판매자(vendor)에 의해 물리적으로 특징화되는 라이브러리 내의 플랜트 성분들의 일반적으로 그래픽 또는 체계적(syntactic) 심볼들을 갖는 이점을 제공한다. 그럼에도 불구하고, 특정 애플리케이션들에 대해 대체로 덜 생산적이긴 하지만, 심볼 컨볼루션을 수행하는 수학적 계산 툴의 이용은 이점을 여전히 유지시킬 수 있거나 또는 특정 애플리케이션에서 모델링한 시스템의 수단만을 제공할 수 있어, 따라서, 본 발명의 범위 및 사상 내에서 여전히 양호하다. SPICE 시뮬레이션을 포함한 분석 및 검증의 반복 프로세스는 임의의 전류 변화가 실질적으로 출력 전압 Vcore(108)에 실질적으로 영향을 어떻게 주는지 그리고, 이에 따라서, 천이 m이, 식 201이 기술하는 천이 함수 내에의 1 외의 어떤 값과 같은 AIerr(m) 값과 0 외의 어떤 것과 같은 n0의 적용을 필요로 하는지를 결정한다. SPICE에서는, 반복적 분석 및 검증 시뮬레이션 프로세스에서 AIerr(m)을 근사화시키고 AVerr(m)를 감소시키기 위하여, 식 204에서 심볼적으로 표시되고 도 3의 가상적 시간 도메인 플롯(300 및 310)에서 그래픽적으로 표시된 바와 같이 AIerr(m)을 누구나 신속하게 결정할 수 있으며, 이것으로부터 식 205를 이용하여 Lm 값을 평가할 수 있다.
도 3은 가상의 전류 천이의 2개의 시간 도메인 플롯(300 및 310)을 나타내며, 전류 과도 상태(302)는 플롯 300에서 하위 전력 상태로부터 상위 전력 상태로 진행하고 전류 과도 상태(312)는 상위 전력 상태로부터 하위 전력 상태로 진행한다. 전자의 가상 천이에서, 전압(301)이 이 전류 과도 상태(302)에 응답하여 드룹(droop)하며, 디멘젼 라인 303 및 304 사이의 전압차를 판정함으로써 식 204에서 함수 max|Vm(t)-VSet(m)|에 의해 상징적으로 표시된 드룹(301)의 진폭을 누구나 측정할 수 있다. 디멘젼 라인(304)에서의 전압값으로부터 디멘젼 라인(303)에서의 전압값을 뺀 다음 그 뺀 양을 디멘젼 라인(303)에서의 전압값으로 나눔으로써, 0보다 작은 경우, 식 204에 나타낸 바와 같이 AVerr(m) 값을 산출한다. AVerr(m)이 이 예에서 음의 값으로 구해졌고 Lm이 항상 0보다 큰 값으로 구해지기 때문에, 이는 전류 과도 상태(302)에 의해 야기된 드룹(301)을 보상하기 위하여 AIerr(m)이 식 206에 의해 주어진 다소 1보다 큰 값을 획득하는 것을 보장한다. 유사한 방식으로, 플롯 310의 후자의 가상 천이에서는, 전압(311)이 상위 전력 상태로부터 하위 전력 상태로 진행하는 전류 과도 상태(312)에 응답하여 피크를 이룬다(peak). 또한, 디멘젼 라인(313)과 디멘젼 라인(314) 사이의 전압 차를 판정함으로써 피크(311)의 진폭을 누구나 측정할 수 있다. 디멘젼 라인(313)에서의 전압값으로부터 디멘젼 라인(314)에서의 전압값을 뺀 다음 그 뺀 양을 디멘젼 라인(314)에서의 전압값으로 나눔으로써, 0보다 큰 경우, 식 204에 나타낸 바와 같이 AVerr(m) 값을 산출한다. 다시 한번, 식 206은 AIerr(m)의 최상의 평가를 제공한다. AVerr(m)이 이 예에서 양의 값으로 구해졌고 Lm이 항상 0보다 큰 값으로 구해지기 때문에 이는 전류 과도 상태(312)에 의해 야기된 피크(311)를 보상하기 위하여 AIerr(m)이 식 206에 의해 주어진 1보다 다소 작은 값을 획득하는 것을 보장한다. 발명자는 식 205에서의 Lm 평가의 정확도가 변화한다는, 이들 근사화 방법에서 누구나 고려할 수 있는 몇몇 문제를 발견하였다. 5% 보다 작은 크기의 AVerr(m) 값에 대해, 식 204 내지 식 206으로 상세화된 방법은 1.5%보다 작은 진폭 변동의 결과들을 가져왔지만, 이 결과들은, AIerr(m)을 적용한 것보다는 실질적으로 더 우수하기는 하지만, 보상되지 못한 AVerr(m)이 25%보다 크다고 주어지면, AVerr(m)에 대해 기껏해야 단지 5% 내에서 수렴할 수 있다. AIerr(m) 보상에 기여하기 전에 높은 양의 전류 과도 상태 또는 극도의 전압 불안정의 경우, 식 201에서의 항 TSet(P+1)(AIerr(m))은 펄스 폭 변조 컨트롤러 Vgdrvr(101)에 대한 펄스 스킵 모드를 바로 함축하는 Tsw 보다 더 크거나 또는 0보다 큰 값을 얻을 수 있음을 누구나 바로 알 것이다. 시뮬레이션 분석 및 검증 프로세스의 추가의 반복에 의해, n0가 0보다 작은 값을 획득해야 하는지, 또는 Lm이 극도의 전압 불안정의 이들 경우에 대해 더 작은 평가치를 획득해야 하는지를누구나 결정할 수 있다. 본 명세서는 뒤이어, 상술한 프로세스들에 관여된 다른 기준 및 최대 평탄성을 추가 조사한다.
도 4 내지 도 9는 시뮬레이션 동안의 가변하는 물리적 파라미터들로부터의 결과들을 제공하며, 따라서, 실제 실현가능한 시스템에서의 전류 과도 상태에 응답한 출력 전압의 "최대의 평탄성"을 추가로 정의한다. 이하, 본 발명의 명세서는 AIerr(m) 및 n0 보상에 기여하기 전에 전압 불안정 진폭을 의미하는 AVerr(m) 라는 기호와 상술한 기술들 중 어느 것의 적용 후의 전압 불안정 진폭을 의미하는 AVerr(m)'라는 기호를 이용한다. 도 4는 본 발명의 예시적인 실시예에 대한 전력 상태들의 2개의 천이들을 포함한 시뮬레이션으로부터의 시간 도메인 응답 플롯(400)을 나타낸다. 도 4의 플롯(400)으로부터 시작하여 도 9의 응답 플롯(900)까지의 모든 응답 플롯들로 포괄적으로 나타낸 바와 같이, 좌측의 종축(403)은 도 1의 개략적 플롯(100)에서의 모델 부하 ILoad(110)와 R(111)로의 전류 합을 나타낸 범례(402)에 적용한 암페어 스케일을 나타낸다. ILoad(110)는 도 4 내지 도 9의 포괄적으로 모든 플롯(400) 내지 플롯(900)에서의 시뮬레이션 시간 100 ㎲에서 +/-20 A/㎲의 비값으로 천이한다. 또한, 포괄적으로 모든 이들 플롯(400 내지 900)에 대하여 공통으로, 우측 종축(406)을 따라 설정치로부터의 편차(deviation)의 백분율로 주어지는 전압 진폭에 대한 정규화된 설정치 스케일을 나타낸다. 도 4 내지 도 9에서의 포괄적으로 모든 플롯의 횡축(401)은 모두 ㎲ 단위의 시간 단위를 나타낸다. 범례 405는 도 4의 플롯(400)과 도 5의 플롯(500)에서의 이들 특정예에 대한 정규화된 설정치 값에 2.7 볼트의 물리값을 붙인다. 도 4의 플롯(400)은 부하 전류(404)가 300 밀리암페어로 첫번째로 상승하는 한편, 전압(407)은 그 설정치로 상승한 다음, 시뮬레이션으로의 100㎲에서 전류(404)가 1 암페어 상승함을 나타낸다. 참조 미국 특허 출원 공개 번호 제2008/0088385호는 전반에 걸쳐 첫번째 천이, 자세하게는, 전압(407)이 그 설정치로 상승하여 근임계 감쇠 계단 응답을 보여주는 첫번째 천이를 제어하는 기술들을 개시하기 때문에, 본 명세서는 이 천이를 추가로 설명하지 않는다. 플롯(400)에서, 전류(404)가 100 ㎲ 시뮬레이션 시간에서 300 밀리암페어에서부터 1암페어로 천이할 때, 전압(407)은 전원 시스템의 통상적인 드룹(408)을 나타낸다. 플롯(400)의 시뮬레이션은 6볼트의 Vin(103) 값과 함께 1μH와 같은 L(107) 값과 22μF과 같은 C(109) 값을 갖는 도 1의 개략적 플롯(100)에서 모델링된 플랜트 성분들에 관련된다. 도 4 내지 도 9의 포괄적으로 모든 시뮬레이션들에서의 스위칭 소자인 트랜지스터(104 및 105)는 트랜지스터 쌍(104, 105)에 대해 물리적으로 특징화된 SPICE 모델과 함께 듀얼 상보성 전계효과 트랜지스터 패키지 - Vishay Siliconix사로부터 시중에서 입수가능한 Si5513DC - 를 포함한다. 식 204, 식 205, 식 206을 적용하기 전에, AVerr(m)은 -3.91%(대부분의 시스템들에 대한 조정 범위(regulation limit) 내에 대개 놓임)와 같게 되어(equal)), 상술한 식들을 적용시, AVerr(m)은 -1.35%로 개선되었다. AVerr(m)의 값으로 수렴시, 식 201은 0과 같은 계수(n0)와, 3과 같은 n1과, 6과 같은 n2와, 2.33과 같은 Lm을 얻었다.
도 5의 플롯(500)은 도 4의 플롯(400)의 플랜트 파라미터들과 동등한 플랜트 파라미터에 기초한 시뮬레이션 결과들을 나타낸다. 플롯(400)과 비교한 플롯(500)의 차이는 단지 현재의 천이(504)가 상위 전력 상태로부터 하위 전력 상태로 진행하여 따라서, 전압(507)이 피크(508)를 보여주는 것이 명백하다. 이 경우, AVerr(m)는 3.99%(대부분의 시스템들에 대한 조정 범위 내에 대개 놓임)와 같게 되지만, 식 204, 식 205 및 식 206을 적용시, AVerr(m)'은 1.34%로 개선되었다. 플롯(400)과 플롯(500)에서의 전압 측정값들 양쪽 모두 측정 오차의 한계 내에서와 같도록 나타난다. 이 AVerr(m)' 값으로의 수렴시, 식 201도 역시 0과 같은 계수(n0)와, 3과 같은 n1과, 6과 같은 n2와, 2.33과 같은 Lm을 얻었다.
도 6의 플롯(600)의 시뮬레이션은 앞에서와 같이 1μH와 같은 L(107) 값과 22μF과 같은 C(109) 값을 갖는 도 1의 개략적 플롯(100)에서 모델링된 플랜트 성분들에 관련된다. 단지 이때, Vin(103)은 3.3 볼트들이며, 부하 전류(604)는 첫번째로 100 밀리암페어로 상승하는 한편, 전압(607)은 1.8 볼트의 전압 설정치로 상승한 다음, 시뮬레이션으로의 100 ㎲에서, 전류(604)가 1 암페어로 상승한다. 이하, 범례 605는 포괄적으로 도 6의 플롯(600) 내지 도 9의 플롯(900)에서의 이들 특정 실시예들에 대한 우측 종방향 스케일(406) 상에서 설정치로부터의 백분율 편차로 주어진 정규화된 설정치 값에 1.8 볼트의 물리값을 붙인다. 이 조건들의 특정 세트에서는, AVerr(m)이 -6.82%와 같게 된다. 결과적으로, 이 크기의 전압 불안정성은 주어진 전류 과도 상태(604)에 응답하여 최대 평탄 전압으로 수렴하기 위하여 식 204, 식 205, 식 206의 이용을 지시한다. 이 경우에, 설계자는 식 205에서 정의된 것보다 낮은 평가치인 8과 같은 Lm을 선택하여, 0과 같은 계수(n0)와, 1과 같은 n1과, 8과 같은 n2를 얻음으로써, 전압 드룹(608)에 나타낸 바와 같이 -1.33%와 같은 AVerr(m)' 상에 수렴시켰다. Lm의 평가치를 감소시킨 선택은 분석 및 검증의 반복 프로세스 동안, 식 205가 L(111)을 과대 평가(overestimate)하고 펄스 폭 변조 시퀀스에 대한 덜 조대적인 조정(coarse adjustment)이 만족스러운 출력 안전성을 향한 보다 신속한 수렴을 용이하게 한 시뮬레이션에 의한 이해(perception)로부터 비롯된다.
도 7의 플롯(700)은 전류(704)가 첫번째로 1 암페어로 상승한 다음, 대상이 되는 과도 시간 동안에 100 밀리암페어로 하강하는 것을 제외하고는 정확하게 동일한 조건 설정이 플롯(600)으로 표현된 시뮬레이션 보다 우세한 것으로 주어진 경우의 결과들을 나타낸다. 이 경우, 전압(707)은 8.77%와 같은 AVerr(m)로 측정된 피크(708)를 첫번째로 보여주며, 이에 의해 전압 불안정성이 주어진 전류 과도 상태(704)에 응답하여 최대 평탄 전압으로 수렴하기 위하여 다시 식 204, 식 205, 식 206의 이용을 지시하였다. 이 경우, 설계자는 다시 이때 7과 같은 Lm의 더 낮은 평가치를 선택하여, 0과 같은 계수(n0)와, 1과 같은 n1과, 15와 같은 n2를 얻음으로써, 1.12%와 같은 AVerr(m)' 상에 수렴시켰다.
도 8의 플롯(800)과 도 9의 플롯(900)은 통상의 크기보다 다소 더 큰 전류 천이들 동안에 최대 평탄 전압을 유지시키는 것에 거의 따르지 않는 플랜트 값에 대해 설명이 향해진다. 참조 미국 특허 제6,940,189호의 컬럼 13 및 14에서 주어진 플랜트 성분들에 따르면, 도 1의 개략적 플롯(100)에서 모델링된 플랜트 성분은 플롯(800)과 플롯(900)을 발생시키는 시뮬레이션을 위하여 4.7μH와 같은 L(107) 값과 10μF과 같은 C(109) 값을 갖는다. 이들 값의 플랜트 성분이 연속적인 전도성 모드를 100 밀리암페이어 미만의 부하 전류로 양호하게 확장하지만, 이들 값은 또한 인덕턴스에 대한 커패스턴스의 비율값(proportion)을 달리하는 성분들로 얻어진 이전 2개의 플롯들(600, 700)로부터의 전류 과도 상태(604, 704)에 필적하는 전류 과도 상태(804, 904)에 대한 보다 큰 진폭의 전압 불안정성을 야기하기 쉽다. 도 8의 플롯(800)의 경우, 전압(807)은 AVerr(m)이 -28.28%와 같게 되는 드룹(도시 생략)을 보여주었다. 이 특정예에서, 식 201에서의 항 TSet(p+1)(AIerr(m))은 Tsw를 초과하여, 따라서, 주기(n1Tsw - n0Tsw)에 걸쳐 Vin(103)과 같은 연속적인 DC 전압을 구동시키거나 또는 그 외에 달리 식 205에서의 Lm 평가치를 아래쪽으로 조정함으로써 펄스들을 스킵하는 선택을 남겨둔다. Lm의 보다 낮은 값에 대해 수렴이 가능성있게 나타나지 않기 때문에, 설계자는 n0를 -2와 같게, n1을 1과 같게, n2를 무한대 - 즉, 주어진 전류 과도 상태에 대해 최대 평탄 전압(808)으로 수렴할 필요가 없는 지수 스케일 - 로 설정함으로써 펄스 스킵하는 방법을 선택한다. 이 특정예에서, 전압(808) 응답은 2.45%와 같은 AVerr(m)'을 발생시켰다.
도 9의 플롯(900)의 예에서, 식 201에서의 항 TSet(p+1)(AIerr(m))은 앞에서와 같이 0 미만과 같이 되어, 주기(n1Tsw - n0Tsw)에 걸쳐 연속적인 0 볼트를 구동시킴으로써 금회(this time) 펄스 스킵하는 것 외에는 선택의 여지가 없다. 이 특정예에서, n0를 -1과 같게, n1을 1과 같게, n2를 무한대 - 즉, 주어진 전류 과도 상태에 대해 최대 평탄 전압(908)으로 수렴할 필요가 없는 지수 스케일 - 로 설정함으로써, 27.64%와 같은 AVerr(m)'과 같게 되는 전압(907)에서의 보상되지 않은 피크에 비해, 전압(908) 응답은 3.24%와 같은 AVerr(m)'의 값을 가져온다.
도 8 및 도 9의 예들이 보상되지 않은 극도의 전압 불안전성에도 불구하고 최대 평탄 전압 응답으로의 수렴 가능성을 목적으로 하지만, 보다 바람직한 방법은, 설계가 허용한다면, 이전 예들에서의 것과 같이 보다 높은 품질 인자인 인덕턴스에 대한 커패시턴스의 비율값에 더 가까운 플랜트 성분들로 되돌리는 것을 가능성있게 포함한다. 연속적인 전도성 모드의 범위가 더 낮은 값의 인덕터에 대해 감소하지만, 부하에 대한 허용오차 범위 및 구성요소 허용오차들은 도 8 및 도 9의 예들에서의 플랜트의 더 낮은 품질 인자에 비해 첫번째 4개의 예인 도 4 내지 도 7에서와 같이 플랜트의 더 높은 품질 인자에 대해 완화한다. 통상의 당업자가 이미 알 수 있는 바와 같이, 플랜트에 대한 더 높은 품질 인자는 특징화된 부하 및 플랜트 성분 값들의 보다 넓은 허용오차에 대해 더 큰 전류 과도 상태에 응답하여 최대 평탄 전압을 유지시키는 것을 용이하게 한다. 미국 특허 제6,940,189호의 출현 이래로, 몰리브덴 퍼멀로이(permalloy) 파우더 "분산된 갭(distributed gap)" 인덕터용 코어들이 여기에 설명된 전류의 범위에 걸쳐 인덕턴스에서 5%의 허용오차를 유지하는 인덕터들을 설계자들이 이용하는 시장으로 확장되어 왔다. 추가로, 여기에 설명된 바이어스 전압 보다 10% 초과 내에서 커패시턴스 허용오차를 유지하는 X7R 세라믹 물질들은 비용 효과적인 가격을 이룬다. 개선된 물질의 이들 유도성 소자 및 용량성 소자 양쪽 모두는 0℃ 내지 70℃ 온도 범위에 걸쳐 동작하는 동안 이들 허용오차를 유지한다. 따라서, 본 발명 및 개선된 물질들의 성분들과 함께 플랜트 성분 값 편차를 보상하는 본 발명의 능력은 넓은 범위의 애플리케이션들을 만족시킨다. 이들 설계예는 본 발명의 범위 내에서의 가능한 많은 구성들 중 몇몇을 나타내며, 제한적이 아닌 예시적인 것으로서 이들 구성들을 보아야 한다.
바이너리 패드들로부터 입력된 오프셋 값을 가져오는 버스의 기능에 관한 미국 특허 제6,940,189호에 따르면, 본 발명은 일부 대안의 실시예를 제공하며, 여기서, 이 오프셋의 가상의 이용은 플랜트 성분, 전류 과도 상태 또는 전압 불안정 진폭의 실제 값들을 과소 평가하거나 과대 평가하여 저장한 값들에 대해 수정한다. 일단 경험적으로 검증되면, 본 발명은 제어 플랜트의 예시적인 실시예들 중 임의의 실시예에 대한 상술한 보상 기술들 중 임의의 기술에 따라 n0, n1, n2, Lm, AVerr(m) 또는 AIerr(m) 를 조정함으로써 임의의 전류 과도 상태로 인해 임의의 전압 불안정성을 보상하기 위해 이들 오프셋 값들을 이용할 수 있다. 오프셋 조정 메카니즘의 소수한 편차들 또는 생략값, 부분적인 또는 완전한 비구현이 본 발명의 실질적인 범위를 벗어난 실질적인 이탈을 구성하는 것이 아님을 알아야 한다.
이상 설명을 마치며, 본 명세서는 기계적 방식으로 본 발명의 출원을 설명하였지만, 이들 기계적 프로세스들을 자동화하는 임의의 실시예가 본 발명의 범위 및 사상으로부터 벗어나 구성하지 않음을 누구나 주지할 수 있다. 예를 들어, 임의의 컴퓨터 프로그램, 컴퓨터 스크립, 스프레드시트, 시뮬레이션 툴, 또는 다른 설계 자동화(design automation), 또는 자동화시킨 테스트 및 측정 툴; 상술한 시간 도메인 튜닝; 변수 또는 계수들 n0, nl, n2, Lm, AIerr(m), AVverr(m), Tsw에 대한 발생 및 조정; 이들로 한정되는 것은 아니지만, VHDL, Verilog HDL, 또는 System C 등과 같은 제어 플랜트를 규정하거나 모델링하는 하드웨어 기술 언어의 발생 및 변경; 펄스 스킵의 발생; 또는 플랜트 성분 커패시턴스, 인덕턴스, 품질 인자, 스위칭 손실, 부하 전류 값, 전압 편차 또는 Monte Carlo 분석을 마지닝(margining)하는 것과 같은 분석이 본 발명의 범위 및 사상의 실질적인 벗어남이 없이 제공된다.
본 발명의 앞의 설명으로부터, 본 명세서는 본 발명의 범위로부터 벗어남이 없이 본 발명의 개념을 실시하는데 이용하기 위한 여러 기술들을 설명한다. 또한, 본 명세서는 특정 실시예들을 참조로 본 발명을 설명하였지만, 당해 기술 분야의 당업자는 본 발명의 범위 및 사상에 벗어남이 없이 형태 및 세부적으로 변경되어 이루어질 수 있음을 안다. 본 명세서는 모든 면에서 제한적이 아닌 예시적인 것으로 실시예를 제공한다. 모든 당해 업자들은 본 명세서가 본 발명을 상술한 실시예들로 제한하지 않으며, 본 발명의 범위로부터 벗어남이 없이 많은 재배치, 변경, 생략 및 대체라는 본 발명의 능력을 표명한 것임을 이해해야 한다.
따라서, 전류 과도시 최대 평탄 전압을 유지하는 펄스 폭 변조 시퀀스가 설명되었다.

Claims (36)

  1. 펄스 폭 변조 제어 방식으로 최대 평탄 전압(maximally flat voltage)을 회로에 제공하기 위한 제어 시스템으로서,
    미리 결정된 펄스 시퀀스를 상기 회로에 출력하기 위하여 펄스 폭 변조 전원의 스위칭 소자들을 제어하도록 구성된 컨트롤러로서, 상기 미리 결정된 펄스 시퀀스는 상기 회로의 미리 정의된 모델에 기초하여, 상기 회로에서의 미리 결정된 상태 천이의 전류 과도 상태 동안 회로에 최대 평탄 전압 응답을 총괄적으로(collectively) 제공하도록 각각 결정되어진 미리 결정된 스케일링된 펄스 폭을 갖는 펄스들을 포함하며, 상기 미리 정의된 모델은 적어도 인덕턴스, 커패시턴스, 부하, 및 전력 스위칭 특성 소자의 등가 소자(equivalent element)들을 포함하는 것인, 상기 컨트롤러를 포함하고,
    상기 미리 결정된 펄스 시퀀스의 펄스들의 스케일링된 펄스 폭들은 상기 미리 정의된 모델의 등가 소자들에 기초하여 결정된 계수를 갖는 초기화 항을 포함한 상태 천이 구동 함수(drive function)에 따라 결정되는 것인,
    제어 시스템.
  2. 삭제
  3. 제1항에 있어서, 상기 초기화 항은 상기 컨트롤러로 하여금 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하도록 하여, 미리 결정된 상태 천이 동안에 펄스 폭들의 최종 안정 상태 설정치에 기초하여 동일한 고정값에 따라 미리 결정된 초기화 펄스 시퀀스의 각각의 펄스의 펄스 폭을 스케일링하게 하는 것인 제어 시스템.
  4. 제1항에 있어서, 상기 초기화 항은 상기 컨트롤러로 하여금 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하도록 하여, 미리 결정된 상태 천이를 예상하는 미리 결정된 초기화 펄스 시퀀스에 대한 펄스들의 펄스 폭들을 스케일링하게 하는 예상 펄스 시퀀스 계수를 포함하는 것인 제어 시스템.
  5. 제1항에 있어서, 상기 초기화 항은 상기 컨트롤러로 하여금 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하도록 하여, 미리 결정된 초기화 펄스 시퀀스에 대한 펄스들의 미리 결정된 스케일링된 펄스 폭을 변경하게 함으로써 미리 결정된 상태 천이의 미리 정의된 전류 과도 상태 특성 또는 회로 응답 특성을 보상하게 하는 전류 과도 상태 보상 계수를 포함하는 것인 제어 시스템.
  6. 제1항에 있어서, 상기 초기화 항은 (i) 상기 컨트롤러로 하여금 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하도록 하여, 미리 결정된 상태 천이를 예상하는 미리 결정된 초기화 펄스 시퀀스에 대한 펄스들의 펄스 폭들을 스케일링하게 하는 예상 펄스 시퀀스 계수; 및 (ii) 상기 컨트롤러로 하여금 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하도록 하여, 미리 결정된 초기화 펄스 시퀀스에 대한 펄스들의 미리 결정된 스케일링된 펄스 폭을 변경하게 함으로써 미리 결정된 상태 천이의 미리 정의된 전류 과도 상태 특성 또는 회로 응답 특성을 보상하게 하는 전류 과도 상태 보상 계수를 포함하는 것인 제어 시스템.
  7. 제1항에 있어서, 상기 컨트롤러는 환경 조건에 기초하여 상기 상태 천이 구동 함수의 하나 이상의 계수를 조정하도록 구성되는 것인 제어 시스템.
  8. 제1항에 있어서, 상기 미리 정의된 모델은 비 이상적인(non-ideal) 회로 소자들을 포함하고, 상기 상태 천이 구동 함수는 상기 회로 소자들의 비 이상적인 물리적 동작(behavior)으로부터의 전력 손실에 의해 야기되는 동적 에러를 보상하는 계수를 포함하는 것인 제어 시스템.
  9. 제1항에 있어서, 상기 컨트롤러는 상기 미리 정의된 모델의 요소들을 나타내는 데이터 및 상기 회로의 대응하는 요소들을 나타내는 데이터에 기초하여 상기 상태 천이 구동 함수의 보상된 계수를 결정하도록 구성되는 것인 제어 시스템.
  10. 제1항에 있어서, 상기 상태 천이 구동 함수는 미리 정의된 모델의 등가 소자들에 기초하여 결정된 계수를 갖는 시간 도메인 임계 감쇠 계단 응답 함수 항을 더 포함하는 것인 제어 시스템.
  11. 제10항에 있어서, 상기 컨트롤러는,
    Figure 112009033299559-pct00011
    을 포함하는 연속(continuous) 시간 함수에 따라 결정된 스케일링된 펄스 폭을 갖는 펄스들을 포함하는 미리 결정된 펄스 시퀀스를 출력하기 위하여 상기 펄스 폭 변조 전원의 상기 스위칭 소자들을 제어하도록 구성되며,
    상기 ωo는 초당 라디안으로 나타낸(초당 라디안 단위), 상기 모델 회로의 공명 주파수이고,
    상기 t는 초로 나타낸(초 단위), 상기 미리 결정된 상태 천이의 개시 후의 시간이며,
    상기 e는 자연 로그의 수학적 기수(base)와 동일한 상수인 것인 제어 시스템.
  12. 제10항에 있어서, 상기 컨트롤러는,
    Figure 112011012488289-pct00012
    을 포함하는 이산(discrete) 시간 함수에 따라 결정된 스케일링된 펄스 폭을 갖는 펄스들을 포함하는 미리 결정된 펄스 시퀀스를 출력하기 위하여 상기 펄스 폭 변조 전원의 상기 스위칭 소자들을 제어하도록 구성되며,
    상기 ωo는 초당 라디안으로 나타낸, 상기 모델 회로의 공명 주파수이고,
    상기 n은 상기 미리 결정된 상태 천이의 개시에서 시작하는 펄스들을 카운팅하는 이산 시간 인덱스이며,
    상기 n2는 상기 미리 정의된 모델 회로의 상기 등가 소자들의 응답을 미세 튜닝하기 위한 이산 변수이고,
    상기 TSW는 초로 나타낸, 상기 전력 스위칭 특성 소자에 따른 스위칭 주기의 시간이며,
    상기 e는 자연 로그의 수학적 기수와 동일한 상수인 것인 제어 시스템.
  13. 제1항에 있어서, 상기 컨트롤러는, 이산 시간 함수,
    Figure 112011012488289-pct00013
    에 따라 결정된 스케일링된 펄스 폭을 갖는 펄스들을 포함하는 미리 결정된 펄스 시퀀스를 출력하기 위하여 상기 펄스 폭 변조 전원의 상기 스위칭 소자들을 제어하도록 구성되며,
    상기 xm(t)는 인덱스 m에 의해 고유하게 식별되는 상기 미리 결정된 상태 천이에 대한 상기 미리 결정된 펄스 시퀀스 동안에 상기 회로에 출력된 펄스들을 정의하는 시간 도메인 함수이고,
    상기 VSW는 상기 회로에 입력된 상기 미리 결정된 펄스 시퀀스의 펄스의 진폭이며,
    상기 n은 n0에서 시작한 펄스들을 카운팅하는 이산 시간 인덱스이고, 여기서, n0는 정수값이고, n0=0은 미리 결정된 상태 천이의 개시에 대응하고,
    상기 N은 상기 제어 시스템의 원하는 정확도 내에 도달된 상기 미리 결정된 상태 천이에 대한 최종 안정 상태 설정치를 갖는 상기 미리 결정된 펄스 시퀀스의 펄스 폭과 일치하는 펄스들의 갯수의 실제 상한값이며,
    상기 u(t)는 단위 스텝 함수를 나타내는 수학적 기술(mathematical artifice)이고,
    상기 t는 초로 나타낸 시간이며,
    상기 to는 상기 미리 결정된 상태 천이의 개시에 대응하는 시간의 임의적 순간을 명시하고,
    상기 n1은 상기 미리 결정된 상태 천이의 시작부에서 시작하는 펄스들의 갯수를 표시하는 이산 변수이고, 상기 미리 결정된 펄스 시퀀스의 펄스들은 상기 미리 결정된 상태 천이 구간 내에서 초기에, 상기 미리 결정된 상태 천이 동안에 실질적인 최대 평탄 전압을 유지하는 정확한 전력량을 제공하기 위해 상기 펄스들의 최종 설정치를 취하며(assume),
    TSW는 초로 나타낸, 상기 전력 스위칭 특성 소자에 따른 스위칭 주기의 시간이고,
    상기 TSet(p)는 인덱스 p에 의해 고유하게 식별되는 미리 정의된 시스템 전력 상태에 대한 안정 상태 설정치 동안의 펄스 폭이며,
    상기 AIerr(m)은 회로 응답 특성 또는 미리 정의된 전류 과도 상태 특성에 기초한 전류 과도 상태 보상 계수이고,
    상기 △TSet(m)는 인덱스 m에 의해 고유하게 식별되는 상기 미리 결정된 상태 천이 동안의 펄스 폭의 변화로서, △TSet(m) = △TSet(p+1) - △TSet(p)가 되도록, 인덱스 p에 의해 고유하게 식별되는 상기 미리 결정된 시스템 전력 상태로부터 인덱스 p+1에 의해 고유하게 식별되는 미리 결정된 시스템 전력 상태까지의 변화이며,
    상기 ωo는 초당 라디안으로 나타낸, 상기 모델 회로의 공명 주파수이고,
    상기 n2은 상기 미리 정의된 모델 회로의 등가 소자들의 응답을 미세 튜닝하기 위한 이산 변수이며,
    상기 e는 자연 로그의 수학적 기수와 동일한 상수인 것인 제어 시스템.
  14. 제13항에 있어서, 상기 계수 △TSet(m)을 절대값으로서 저장하도록 구성된 메모리 또는 로직을 더 포함하고, 상기 컨트롤러는 상기 이산 시간 함수에 따라 각각 결정된 스케일링된 펄스 폭을 갖는 펄스들을 포함하는 상기 미리 결정된 펄스 시퀀스를 출력하기 위하여 상기 펄스 폭 변조 전원의 상기 스위칭 소자들을 제어하여, 상기 계수 △TSet(m)의 절대값을 가산 또는 감산함으로써 상기 회로의 상기 미리 결정된 상태 천이 동안에 최대 평탄 전압 응답을 상기 회로에서 역으로 제공하도록 구성되는 것인 제어 시스템.
  15. 펄스 폭 변조 제어 방식으로 최대 평탄 전압(maximally flat voltage)을 회로에 제공하기 위한 방법에 있어서,
    적어도 인덕턴스, 커패시턴스, 부하, 및 전원 스위칭 특성 소자의 등가 소자들을 포함하는 회로의 모델을 정의하는 것; 및
    상기 회로에 미리 결정된 펄스 시퀀스를 출력하기 위하여 펄스 폭 변조 전원의 스위칭 소자들을 제어하는 것을 포함하고,
    상기 미리 결정된 펄스 시퀀스는 상기 회로의 미리 정의된 모델에 기초하여, 상기 회로에서의 미리 결정된 상태 천이의 전류 과도 상태 동안 회로에 최대 평탄 전압 응답을 총괄적으로 제공하도록 각각 결정되어진 미리 결정된 스케일링된 펄스 폭을 갖는 펄스들을 포함하는 것이고,
    상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하는 것은 상기 미리 정의된 모델의 등가 소자들에 기초하여 결정된 계수를 갖는 초기화 항을 포함한 상태 천이 구동 함수에 따라 상기 미리 결정된 펄스 시퀀스의 펄스들의 폭들의 스케일링된 펄스 폭들을 각각 결정하는 것을 포함하는 것인,
    최대 평탄 전압을 회로에 제공하기 위한 방법.
  16. 삭제
  17. 제15항에 있어서, 상기 상태 천이 구동 함수의 상기 초기화 항에 따라 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하는 것은 미리 결정된 상태 천이 동안에 펄스 폭들의 최종 안정 상태 설정치에 기초하여 동일한 고정값에 따라 미리 결정된 초기화 펄스 시퀀스의 각각의 펄스의 펄스 폭을 스케일링하도록 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하는 것을 포함하는 것인 최대 평탄 전압을 회로에 제공하기 위한 방법.
  18. 제15항에 있어서, 상기 상태 천이 구동 함수의 상기 초기화 항에 따라 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하는 것은 컨트롤러로 하여금 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하도록 하여, 미리 결정된 상태 천이를 예상하는 미리 결정된 초기화 펄스 시퀀스에 대한 펄스들의 펄스 폭들을 스케일링하게 하는 예상 펄스 시퀀스 계수에 따라 펄스 폭 변조 전원의 스위칭 소자들을 제어하는 것을 포함하는 것인 최대 평탄 전압을 회로에 제공하기 위한 방법.
  19. 제15항에 있어서, 상기 상태 천이 구동 함수의 상기 초기화 항에 따라 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하는 것은 컨트롤러로 하여금 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하도록 하여, 미리 결정된 초기화 펄스 시퀀스에 대한 펄스들의 미리 결정된 스케일링된 펄스 폭을 변경하게 함으로써 미리 결정된 상태 천이의 미리 정의된 전류 과도 상태 특성 또는 회로 응답 특성을 보상하게 하는 전류 과도 상태 보상 계수에 따라 펄스 폭 변조 전원의 스위칭 소자들을 제어하는 것을 포함하는 것인 최대 평탄 전압을 회로에 제공하기 위한 방법.
  20. 제15항에 있어서, 상기 상태 천이 구동 함수의 상기 초기화 항에 따라 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하는 것은 (i) 컨트롤러로 하여금 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하도록 하여, 미리 결정된 상태 천이를 예상하는 미리 결정된 초기화 펄스 시퀀스에 대한 펄스들의 펄스 폭들을 스케일링하게 하는 예상 펄스 시퀀스 계수; 및 (ii) 상기 컨트롤러로 하여금 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하도록 하여, 미리 결정된 초기화 펄스 시퀀스에 대한 펄스들의 미리 결정된 스케일링된 펄스 폭을 변경하게 함으로써 미리 결정된 상태 천이의 미리 정의된 전류 과도 상태 특성 또는 회로 응답 특성을 보상하게 하는 전류 과도 상태 보상 계수에 따라 펄스 폭 변조 전원의 스위칭 소자들을 제어하는 것을 포함하는 것인 최대 평탄 전압을 회로에 제공하기 위한 방법.
  21. 제15항에 있어서, 상태 천이 구동 함수에 따라 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하는 것은 환경 조건에 기초하여 상기 상태 천이 구동 함수의 하나 이상의 계수를 조정하는 것을 포함하는 것인 최대 평탄 전압을 회로에 제공하기 위한 방법.
  22. 제15항에 있어서, 상기 회로의 모델을 정의하는 것은 비 이상적인(non-ideal) 회로 소자들을 포함하고, 상기 상태 천이 구동 함수는 상기 회로 소자들의 비 이상적인 물리적 동작(behavior)으로부터의 전력 손실에 의해 야기되는 동적 에러를 보상하는 계수를 포함하는 것인 최대 평탄 전압을 회로에 제공하기 위한 방법.
  23. 제15항에 있어서, 상태 천이 구동 함수에 따라 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하는 것은 상기 미리 정의된 모델의 요소들을 나타내는 데이터 및 상기 회로의 대응하는 요소들을 나타내는 데이터에 기초하여 상기 상태 천이 구동 함수의 보상된 계수를 결정하는 것을 포함하는 것인 최대 평탄 전압을 회로에 제공하기 위한 방법.
  24. 제15항에 있어서, 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하는 것은, 미리 정의된 모델의 등가 소자들에 기초하여 결정된 계수를 갖는 시간 도메인 임계 감쇠 계단 응답 함수 항을 더 포함한 상태 천이 구동 함수에 따라 미리 결정된 펄스 시퀀스의 펄스들의 폭들의 스케일링된 펄스 폭들을 각각 결정하는 것을 포함하는 것인 최대 평탄 전압을 회로에 제공하기 위한 방법.
  25. 제24항에 있어서, 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하는 것은,
    Figure 112011012488289-pct00014
    을 포함하는 연속(continuous) 시간 함수에 따라 결정된 스케일링된 펄스 폭을 갖는 펄스들을 포함하는 미리 결정된 펄스 시퀀스를 출력하기 위하여 상기 펄스 폭 변조 전원의 상기 스위칭 소자들을 제어하는 것을 포함하며,
    상기 ωo는 초당 라디안으로 나타낸(초당 라디안 단위), 상기 모델 회로의 공명 주파수이고,
    상기 t는 초로 나타낸(초 단위), 상기 미리 결정된 상태 천이의 개시 후의 시간이며,
    상기 e는 자연 로그의 수학적 기수(base)와 동일한 상수인 것인 최대 평탄 전압을 회로에 제공하기 위한 방법.
  26. 제24항에 있어서, 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하는 것은,
    Figure 112011081510179-pct00015
    을 포함하는 이산(discrete) 시간 함수에 따라 결정된 스케일링된 펄스 폭을 갖는 펄스들을 포함하는 미리 결정된 펄스 시퀀스를 출력하기 위하여 상기 펄스 폭 변조 전원의 상기 스위칭 소자들을 제어하는 것을 포함하며,
    상기 ωo는 초당 라디안으로 나타낸, 상기 모델 회로의 공명 주파수이고,
    상기 n은 상기 미리 결정된 상태 천이의 개시에서 시작하는 펄스들을 카운팅하는 이산 시간 인덱스이며,
    상기 n2는 상기 미리 정의된 모델 회로의 상기 등가 소자들의 응답을 미세 튜닝하기 위한 이산 변수이고,
    상기 TSW는 초로 나타낸, 전력 스위칭 특성 소자에 따른 스위칭 주기의 시간이며,
    상기 e는 자연 로그의 수학적 기수와 동일한 상수인 것인 최대 평탄 전압을 회로에 제공하기 위한 방법.
  27. 제15항에 있어서, 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하는 것은, 이산 시간 함수,
    Figure 112011012488289-pct00016
    에 따라 결정된 스케일링된 펄스 폭을 갖는 펄스들을 포함하는 미리 결정된 펄스 시퀀스를 출력하기 위하여 상기 펄스 폭 변조 전원의 상기 스위칭 소자들을 제어하는 것을 포함하며,
    상기 xm(t)는 인덱스 m에 의해 고유하게 식별되는 상기 미리 결정된 상태 천이에 대한 상기 미리 결정된 펄스 시퀀스 동안에 상기 회로에 출력된 펄스들을 정의하는 시간 도메인 함수이고,
    상기 VSW는 상기 회로에 입력된 상기 미리 결정된 펄스 시퀀스의 펄스의 진폭이며,
    상기 n은 n0에서 시작한 펄스들을 카운팅하는 이산 시간 인덱스이고, 여기서, n0는 정수값이고, n0=0은 미리 결정된 상태 천이의 개시에 대응하고,
    상기 N은 상기 제어 시스템의 원하는 정확도 내에 도달된 상기 미리 결정된 상태 천이에 대한 최종 안정 상태 설정치를 갖는 상기 미리 결정된 펄스 시퀀스의 펄스 폭과 일치하는 펄스들의 갯수의 실제 상한값이며,
    상기 u(t)는 단위 스텝 함수를 나타내는 수학적 기술(mathematical artifice)이고,
    상기 t는 초로 나타낸 시간이며,
    상기 to는 상기 미리 결정된 상태 천이의 개시에 대응하는 시간의 임의적 순간을 명시하고,
    상기 n1은 상기 미리 결정된 상태 천이의 시작부에서 시작하는 펄스들의 갯수를 표시하는 이산 변수이고, 상기 미리 결정된 펄스 시퀀스의 펄스들은 상기 미리 결정된 상태 천이 구간 내에서 초기에, 상기 미리 결정된 상태 천이 동안에 실질적인 최대 평탄 전압을 유지하는 정확한 전력량을 제공하기 위해 상기 펄스들의 최종 설정치를 취하며(assume),
    TSW는 초로 나타낸, 상기 전력 스위칭 특성 소자에 따른 스위칭 주기의 시간이고,
    상기 TSet(p)는 인덱스 p에 의해 고유하게 식별되는 미리 정의된 시스템 전력 상태에 대한 안정 상태 설정치 동안의 펄스 폭이며,
    상기 AIerr(m)은 회로 응답 특성 또는 미리 정의된 전류 과도 상태 특성에 기초한 전류 과도 상태 보상 계수이고,
    상기 △TSet(m)는 인덱스 m에 의해 고유하게 식별되는 상기 미리 결정된 상태 천이 동안의 펄스 폭의 변화로서, △TSet(m) = △TSet(p+1) - △TSet(p)가 되도록, 인덱스 p에 의해 고유하게 식별되는 상기 미리 결정된 시스템 전력 상태로부터 인덱스 p+1에 의해 고유하게 식별되는 미리 결정된 시스템 전력 상태까지의 변화이며,
    상기 ωo는 초당 라디안으로 나타낸, 상기 모델 회로의 공명 주파수이고,
    상기 n2은 상기 미리 정의된 모델 회로의 등가 소자들의 응답을 미세 튜닝하기 위한 이산 변수이며,
    상기 e는 자연 로그의 수학적 기수와 동일한 상수인 것인 최대 평탄 전압을 회로에 제공하기 위한 방법.
  28. 제27항에 있어서, 메모리 또는 로직에서 상기 계수 △TSet(m)을 절대값으로서 저장하는 것을 더 포함하고, 상기 펄스 폭 변조 전원의 스위칭 소자들을 제어하는 것은 상기 이산 시간 함수에 따라 각각 결정된 스케일링된 펄스 폭을 갖는 펄스들을 포함하는 상기 미리 결정된 펄스 시퀀스를 출력하기 위하여 상기 펄스 폭 변조 전원의 상기 스위칭 소자들을 제어하여, 상기 계수 △TSet(m)의 절대값을 가산 또는 감산함으로써 상기 회로의 상기 미리 결정된 상태 천이 동안에 최대 평탄 전압 응답을 상기 회로에서 역으로 제공하는 것을 포함하는 것인 최대 평탄 전압을 회로에 제공하기 위한 방법.
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