KR101151686B1 - Burn-In Tester - Google Patents

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KR101151686B1
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Abstract

PURPOSE: A burn-in tester is provided to create a strobe signal for accurately sampling a feedback result signal from a semiconductor device, thereby accurately sampling data in a high speed operation. CONSTITUTION: A burn-in tester(200) comprises nine test boards(210), a board receiving chamber(220), nine tester substrates(230), and a substrate receiving chamber(240). The test board includes an array of sockets for loading a semiconductor device. An electric circuit includes transmission line groups. The transmission line groups provide a test signal to the sockets. The board receiving chamber receives one or more test boards. The tester substrate is electrically connected to the test board stored in the board receiving chamber. The tester substrate creates a test signal for testing the semiconductor devices loaded on the test board. The substrate receiving chamber receives the tester substrate.

Description

번인 테스터{Burn-In Tester}Burn-In Tester}

본 발명은 패키지된 반도체소자에 전원을 인가하고 작동시킬 때 반도체소자의 열 스트레스에 대한 신뢰성을 테스트하기 위한 번인 테스터(Burn-In Tester)의 테스트보드에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test board of a burn-in tester for testing reliability of thermal stress of a semiconductor device when powering and operating a packaged semiconductor device.

반도체소자는 생산된 후 여러 가지 테스트를 거치게 되는데, 본 발명과 관련된 번인 테스트는 반도체소자들에 전기적 신호를 인가하고 작동시킬 때 반도체소자가 열 스트레스에 얼마나 잘 견딜 수 있는 가를 확인하는 테스트이다. 그리고 이러한 번인테스트를 실시하는 장비가 번인 테스터인 것이다.After the semiconductor device is produced, it is subjected to various tests. The burn-in test related to the present invention is a test for checking how well the semiconductor device can withstand thermal stress when an electrical signal is applied to and operated by the semiconductor device. And the equipment that performs this burn-in test is a burn-in tester.

번인 테스터는 반도체소자를 수용하는 번인 챔버와 번인 챔버에 수용된 반도체소자들에 테스트신호를 인가한 후 피드백(Feed back)되는 결과 신호를 판독하기 위한 테스터기판이 수용되는 테스터 챔버를 구비한다.The burn-in tester includes a burn-in chamber accommodating a semiconductor device and a tester chamber in which a tester substrate for reading a resultant signal fed back after applying a test signal to semiconductor elements accommodated in the burn-in chamber is accommodated.

반도체소자들은 다수개가 한꺼번에 테스트될 수 있도록 테스트보드에 행렬형태로 적재되어진 채로 번인 챔버에 수용되며, 처리 용량을 더욱 높이기 위해 번인 챔버에는 여러 개의 테스트보드가 함께 수용되는 구조를 가진다. 그리고 테스트보드에 적재된 반도체소자들은 테스트보드에 구비된 보드커넥터에 의해 테스터기판과 전기적으로 연결된다.The semiconductor devices are accommodated in a burn-in chamber, in which a plurality of semiconductor devices are loaded in a matrix form on a test board so that they can be tested at once, and a plurality of test boards are accommodated in the burn-in chamber to further increase processing capacity. The semiconductor devices loaded on the test board are electrically connected to the tester board by a board connector provided on the test board.

일반적으로 대한민국 공개실용신안 실1999-004919호(반도체 페키지 테스트용 번-인 보드, 이하 '선행기술'이라 함)에 제시된 바와 같이, 테스트보드(선행기술에는 '번-인 보드'라 명명 됨)는 복수개의 소켓, 회로 기판(선행기술에는 '피시비'라 명명 됨) 및 커넥터(선행기술에는 '접속부'라 명명 됨) 등을 가진다. 그리고 이와 같은 구조의 테스트보드에 따르면 커넥터를 통해 테스터기판으로부터 오는 테스트신호가 회로 기판에 있는 전기 회로를 통해 반도체소자가 적재된 각각의 소켓에 적재된 반도체소자로 인가되게 된다.Generally, the test board (hereinafter referred to as 'burn-in board' in the prior art), as presented in Korean Utility Model Model No.1999-004919 (burn-in board for semiconductor package test, hereinafter referred to as 'advanced technology'). Has a plurality of sockets, circuit boards (named 'PCB' in the prior art) and connectors (named 'connections' in the prior art). According to the test board of this structure, the test signal coming from the tester board through the connector is applied to the semiconductor devices loaded in the respective sockets in which the semiconductor devices are loaded through the electric circuit in the circuit board.

그런데, 종래에는 커넥터를 통해 테스터기판으로부터 오는 테스트신호가, 도1에서 참조되는 바와 같이, 트리 구조의 전기 회로(C)를 따라 각각의 소켓에 적재된 반도체소자(D)들로 인가되며, 이 때, 트리 구조에서 오는 방사로 인해 테스트신호가 약해지고, 이러한 점은 궁극적으로 반도체소자의 반응속도를 느리게 하여 처리속도를 떨어뜨리는 결과를 가져온다.
However, in the related art, a test signal coming from a tester substrate through a connector is applied to the semiconductor devices D loaded in the respective sockets along the electric circuit C of the tree structure, as shown in FIG. At this time, the test signal is weakened by the radiation from the tree structure, which ultimately slows down the reaction speed of the semiconductor device, thereby reducing the processing speed.

따라서 본 발명의 목적은 테스트신호의 방사가 이루어지지 않는 기술을 제공하는 것이다.
It is therefore an object of the present invention to provide a technique in which the test signal is not radiated.

상기한 바와 같은 본 발명에 따른 번인 테스터는, 반도체소자가 적재될 수 있는 소켓들을 행렬 형태로 가지고 있으며, 테스트신호를 소켓들로 인가시키기 위한 전송 선로 그룹들을 가지는 전기 회로를 구비한 적어도 하나 이상의 테스트보드; 상기 적어도 하나 이상의 테스트보드들을 수용하는 보드 수용 챔버; 상기 보드 수용 챔버에 수용된 적어도 하나 이상의 테스트보드와 전기적으로 접속되며, 상기 적어도 하나 이상의 테스트보드에 적재된 반도체소자들을 테스트하기 위한 테스트신호를 발생시키는 적어도 하나 이상의 테스터기판; 및 상기 적어도 하나 이상의 테스터기판을 수용하는 기판 수용 챔버; 를 포함하고, 상기 적어도 하나 이상의 테스트보드의 전기 회로의 전송 선로 그룹들 각각에는 상기 소켓들 중 적어도 2 이상의 소켓들이 함께 배치되며, 플라이 바이(Fly by) 구조를 가지고 있고, 상기 테스터기판은, 테스트될 반도체소자를 선택하여 테스트신호를 발생시키고, 동작이 이루어진 반도체소자로부터 피드백되어 오는 결과 신호를 판독하는 테스트부; 및 상기 테스트부가 결과 신호로부터 정확한 데이터의 샘플링이 가능하도록 상기 테스트부로 스트로브(Strobe) 신호를 제공하는 스트로브 신호 제공부; 를 포함한다.The burn-in tester according to the present invention as described above has at least one test with an electrical circuit having sockets in which a semiconductor element can be loaded, in a matrix form, and having transmission line groups for applying a test signal to the sockets. board; A board accommodating chamber accommodating the at least one test board; At least one tester substrate electrically connected to at least one test board accommodated in the board accommodating chamber, the at least one tester substrate generating a test signal for testing semiconductor devices loaded on the at least one test board; And a substrate accommodating chamber accommodating the at least one tester substrate. And at least two or more sockets of the sockets are disposed together in each of the transmission line groups of the electrical circuit of the at least one test board, and have a fly-by structure. A test unit which selects a semiconductor device to be generated, generates a test signal, and reads a result signal fed back from the semiconductor device in which the operation is performed; And a strobe signal providing unit providing a strobe signal to the test unit so that the test unit can accurately sample data from the result signal. It includes.

상기 테스트부는 테스트되어질 선택된 반도체소자에 대한 위치정보를 상기 스트로브 신호 제공부로 제공하고, 상기 스트로브 신호 제공부는 선택된 반도체소자에 대한 위치정보에 맞는 스트로브 신호를 상기 테스트부로 제공한다.The test unit provides position information of the selected semiconductor device to be tested to the strobe signal providing unit, and the strobe signal providing unit provides a strobe signal matching the position information of the selected semiconductor device to the test unit.

스트로브 신호 제공부는 상기 테스트부로부터 발생된 테스트신호가 상기 테스트보드 측으로 출력된 후 선택된 반도체소자로부터 피드백 되어 오는 결과 신호가 상기 테스트부로 도달되는 시간에 대한 정보(이하 '지연 정보'라 함)와 반도체소자들에 대한 위치정보가 기록된 메모리를 가지며, 상기 테스트부로부터 선택된 반도체소자에 대한 위치정보에 해당하는 지연 정보에 따른 스트로브 신호를 상기 테스트부로 제공한다.
The strobe signal providing unit includes information on a time (hereinafter, referred to as 'delay information') and a time when the test signal generated from the test unit is output to the test board and the result signal fed back from the selected semiconductor device reaches the test unit. The memory device has a memory in which position information of the devices is recorded, and provides the test unit with a strobe signal corresponding to delay information corresponding to the position information of the semiconductor device selected from the test unit.

위와 같은 본 발명에 따르면 테스트신호의 방사가 없이 플라이 바이 구조에 의해 테스트신호가 반도체소자들에 순차적으로 인가되기 때문에 반도체소자의 반응속도가 빨라 고속으로 데이터 처리가 가능해지는 대신 고속 처리로 인해 짧아진 신호를 테스트되는 반도체소자의 위치정보에 따른 스트로브 신호를 통해 정확히 샘플링함으로써 궁극적으로 처리속도를 향상시킬 수 있는 효과가 있다.
According to the present invention as described above, since the test signal is sequentially applied to the semiconductor devices by the fly-by structure without the radiation of the test signal, the reaction speed of the semiconductor device is increased, so that data processing is possible at high speed, but shortened due to the high speed processing. By accurately sampling the signal through the strobe signal according to the position information of the semiconductor device under test, it is possible to ultimately improve the processing speed.

도1은 종래기술에 따른 테스트신호의 인가를 설명하기 위한 참조도이다.
도2는 본 발명의 일 실시예에 따른 번인 테스터에 대한 개략도이다.
도3은 도2의 번인 테스터에 적용된 테스트보드에 대한 개념도이다.
도4는 도2의 번인 테스터에 적용된 테스터기판에 대한 개념도이다.
도5는 도2에 따른 테스트보드에서 하나의 전송 선로 그룹을 발췌한 참조도이다.
도6은 도4의 테스터기판을 설명하는데 참조하기 위한 참조도이다.1 is a reference diagram for explaining the application of a test signal according to the prior art.
2 is a schematic diagram of a burn-in tester according to an embodiment of the present invention.
3 is a conceptual diagram of a test board applied to the burn-in tester of FIG.
4 is a conceptual diagram of a tester substrate applied to the burn-in tester of FIG.
FIG. 5 is a reference diagram extracting one transmission line group from the test board according to FIG. 2.
FIG. 6 is a reference diagram for reference in describing the tester substrate of FIG. 4.

이하 상기한 바와 같은 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 설명하되, 설명의 간결함을 위해 중복되는 설명이나 동일 구성에 대한 부호는 가급적 생략하거나 압축한다.
Hereinafter, preferred embodiments of the present invention as described above will be described with reference to the accompanying drawings.

<번인 테스터에 대한 설명><Description of burn-in tester>

도2는 본 발명의 일 실시예에 따른 번인 테스터(200)에 대한 개략적인 구조도이다.2 is a schematic structural diagram of a burn-in tester 200 according to an embodiment of the present invention.

본 실시예에 따른 번인 테스터(200)는, 도2에서 참조되는 바와 같이, 9개의 테스트보드(210), 보드 수용 챔버(220), 9개의 테스터기판(230) 및 기판 수용 챔버(240) 등을 포함하여 구성된다.The burn-in tester 200 according to the present embodiment includes nine test boards 210, a board accommodating chamber 220, nine tester substrates 230, a substrate accommodating chamber 240, and the like, as shown in FIG. 2. It is configured to include.

9개의 테스트보드(210) 각각은 테스트될 반도체소자를 적재하기 위해 마련되며 목차를 달리하여 차후 더 자세히 설명한다.Each of the nine test boards 210 is provided for loading the semiconductor device to be tested and will be described in more detail later with different contents.

보드 수용 챔버(220)는 9개의 테스트보드(210)를 수용하기 위해 마련된다.The board receiving chamber 220 is provided to accommodate nine test boards 210.

9개의 테스터기판(230)은 9개의 테스트보드(210)에 직접 또는 별도의 연결기판을 통해 각각 전기적으로 접속될 수 있으며, 보드 수용 챔버(220)에 수용된 9개의 테스트보드(210)에 적재된 반도체소자로 테스트신호를 발생시켜 보낸 후 피드백되는 결과 신호를 판독하기 위해 마련되며 차후 더 자세히 설명한다.The nine tester boards 230 may be electrically connected to the nine test boards 210 directly or through separate connection boards, respectively, and loaded on the nine test boards 210 accommodated in the board receiving chamber 220. The test signal is generated and sent to the semiconductor device, and then provided to read the feedback signal, which will be described later.

기판 수용 챔버(240)는 9개의 테스터기판(230)을 수용하기 위해 마련된다.
The substrate accommodating chamber 240 is provided to accommodate nine tester substrates 230.

<테스트보드에 대한 설명><Description of the test board>

한편, 상기한 테스트보드(210)는, 도3에서 참조되는 바와 같이, 복수개의 소켓(211), 회로 기판(212) 및 커넥터(213) 등을 포함하여 구성된다.On the other hand, the test board 210, as shown in Figure 3, comprises a plurality of sockets 211, a circuit board 212, a connector 213 and the like.

복수개의 소켓(211) 각각에는, 테스트될 반도체소자(D)가 적재되며, 행렬 형태로 회로 기판(212) 상에 설치된다.Each of the plurality of sockets 211 is loaded with a semiconductor device D to be tested and installed on the circuit board 212 in a matrix form.

회로 기판(212)은 테스터기판(230) 측으로부터 오는 테스트신호(반도체소자가 동작하도록 하는 신호)를 복수개의 소켓(211)에 각각 적재된 반도체소자(D)들로 인가시킨 후 반도체소자(D)의 동작에 따라 피드백되는 결과 신호를 테스터기판(230) 측으로 보내기 위한 8개의 전송 선로 그룹(Ca 내지 Ch, 참고로 하나의 전송 선로 그룹에는 반도체소자로 시그널을 인가시키기 위한 채널 개수만큼의 전송 선로가 포함된다)을 가지는 전기 회로를 구비한다. 여기서 회로 기판(212)에 있는 전송 선로 그룹(Ca 내지 Ch)들 각각에는 복수개의 소켓(211) 중 두 개 열에 속한 소켓(211)들이 함께 배치된다. 즉, 하나의 전송 선로 그룹(Ca 내지 Ch) 상에는 두 개 열에 속한 소켓(211)들이 배치되고, 플라이 바이(Fly by) 구조를 취함으로써 테스터기판(230)으로부터 오는 테스트신호가 소켓(211)에 적재된 반도체소자들로 순차적으로 인가될 수 있도록 되어 있다. 따라서 테스터기판(230)으로부터 오는 테스트신호와 테스트될 반도체소자들에 순차적으로 인가되면서 2개 열의 소켓(211)들에 각각 적재된 반도체소자들을 순차적으로 동작시킬 수 있기 때문에 데이터의 고속 처리가 가능해진다.The circuit board 212 applies a test signal (a signal for operating the semiconductor device) from the tester board 230 side to the semiconductor devices D loaded in the plurality of sockets 211, respectively, and then the semiconductor device D 8 transmission line groups (Ca to Ch) for sending the resultant signal fed back according to the operation of the tester to the tester board 230, for reference, one transmission line group has as many transmission lines as the number of channels for applying signals to the semiconductor device. Is included). Here, the sockets 211 belonging to two columns of the plurality of sockets 211 are disposed together in each of the transmission line groups Ca to Ch in the circuit board 212. That is, the sockets 211 belonging to two columns are arranged on one transmission line group Ca to Ch, and the test signal from the tester substrate 230 is transferred to the sockets 211 by taking a fly by structure. The semiconductor devices can be sequentially applied to stacked semiconductor devices. Therefore, since the semiconductor devices loaded in the two rows of sockets 211 are sequentially operated while being sequentially applied to the test signal coming from the tester substrate 230 and the semiconductor devices to be tested, high-speed data processing is possible. .

물론, 실시하기에 따라서는 한 개의 열에 속한 소켓(211)들만을 하나의 전송 선로 그룹 상에 배치하는 구조를 가지거나 3개 이상의 열에 속한 소켓(211)들을 하나의 전송 선로 그룹 상에 배치하는 구조를 가지도록 할 수도 있는데, 이렇게 몇 개 열에 속한 소켓(D)들을 하나의 전송 선로 그룹 상에 배치하느냐는 문제는 소켓들의 개수나 처리 속도 등을 감안하여 상황에 따라 임의적으로 설계할 수 있을 것이다. 더 나아가 동일 행 또는 열에 서로 속하지 아니한 여러 개의 소켓들을 하나의 전송 선로 그룹 상에 플라이 바이 구조로 배치하는 것도 얼마든지 고려될 수 있을 것이다.Of course, according to the implementation, only the sockets 211 belonging to one column are arranged on one transmission line group, or the sockets 211 belonging to three or more columns are arranged on one transmission line group. The problem of how to arrange sockets (D) belonging to several rows on one transmission line group may be arbitrarily designed depending on the number of sockets or processing speed. Furthermore, it is conceivable to arrange several sockets which do not belong to each other in the same row or column in a fly-by structure on one transmission line group.

그리고 전송 선로 그룹(Ca 내지 Cp)들의 끝단은 터미네이션 처리됨으로써 반송파의 발생이 이루어지지 않도록 한다. 이러한 이유는 고속 처리에 따라 결과 신호의 시간 길이가 짧아지기 때문에 신호 왜곡으로 작용하는 반송파의 발생을 방지하기 위함이다.The ends of the transmission line groups Ca to Cp are terminated to prevent generation of carrier waves. The reason for this is to prevent the generation of carrier waves acting as signal distortion because the time length of the resulting signal is shortened according to the high speed processing.

한편, 반도체소자(D)가 소켓(211)에 적재되게 되면 임피던스가 낮아지는 결과를 가져온다. 따라서 회로 기판(212)에 있는 전기 회로는 복수개의 소켓(211)이 설치된 설치 영역(B)의 임피던스와 커넥터(213)를 통해 오는 테스트신호가 설치 영역(B)으로 진입하기 전에 있는 미설치 영역(A)의 임피던스를 서로 다르게 설정해 놓는 것이 바람직하다. 즉, 반도체소자(D)가 소켓(211)에 적재된 경우 임피던스가 낮아지기 때문에 설치 영역(B)의 임피던스를 미설치 영역(A)의 임피던스보다 더 높게 설정해 놓아야 한다. 예를 들어 미설치 영역(A)의 임피던스가 40오옴인 경우 설치 영역(B)의 임피던스는 미설치 영역(A)의 임피던스보다 더 높은 60오옴으로 설정해 놓음으로써, 차후 소켓(211)에 반도체소자(D)가 적재되었을 때 설치 영역(B)의 임피던스가 20오옴 낮아져 40오옴으로 되어 미설치 영역(A)의 임피던스와 동일해질 수 있도록 양 영역(A, B)의 임피던스 차이를 20오옴으로 가져가는 것이 바람직한 것이다.On the other hand, when the semiconductor device D is loaded in the socket 211, the impedance is lowered. Therefore, the electric circuit in the circuit board 212 is an uninstalled region (the impedance of the installation region B in which the plurality of sockets 211 are installed and the test signal coming through the connector 213 before entering the installation region B). It is desirable to set the impedance of A) differently. That is, since the impedance is lowered when the semiconductor device D is loaded in the socket 211, the impedance of the installation region B should be set higher than the impedance of the non-installation region A. FIG. For example, if the impedance of the non-installation region A is 40 ohms, the impedance of the installation region B is set to 60 ohms higher than the impedance of the non-installation region A, so that the semiconductor device D is formed in the socket 211 later. It is desirable to bring the impedance difference between the two areas A and B to 20 ohms so that the impedance of the installation area B is 20 ohms lowered to 40 ohms when it is loaded. will be.

커넥터(213)는 테스터기판(230) 측과 전기적으로 접속되기 위해 마련된다.
The connector 213 is provided to be electrically connected to the tester board 230 side.

<테스터기판에 대한 설명><Description of the tester board>

테스터기판(230)은, 도4에서 참조되는 바와 같이, 테스트부(231)와 스트로브 신호 제공부(231) 등을 포함하여 구성된다.As shown in FIG. 4, the tester substrate 230 includes a test unit 231, a strobe signal providing unit 231, and the like.

테스터부(231)는 테스트될 반도체소자를 선택하여 선택된 반도체소자가 동작하도록 하기 위한 테스트신호를 발생시키고, 동작이 이루어진 반도체소자로부터 피드백되어 오는 결과 신호를 판독한다. 이 때, 테스터부(231)는 선택된 반도체소자에 대한 위치정보를 스트로브 신호 제공부(232)로 제공하게 된다.The tester 231 selects a semiconductor device to be tested, generates a test signal for operating the selected semiconductor device, and reads a result signal fed back from the semiconductor device in which the operation is performed. At this time, the tester 231 provides the position information of the selected semiconductor device to the strobe signal providing unit 232.

스트로브 신호 제공부(232)는 테스터부(231)가 결과 신호로부터 정확한 데이터의 샘플링이 가능하도록 테스트부(231)로 스트로브(Strobe) 신호를 제공한다. 이를 위해 스트로브 신호 제공부(232)는 테스트부(231)로부터 발생된 테스트신호가 테스트보드(210) 측으로 출력된 후 선택된 반도체소자로부터 피드백 되어 오는 결과 신호가 테스트부(231)로 도달되는 시간에 대한 정보(이하 '지연 정보'라 함)와 반도체소자들에 대한 위치정보가 기록된 메모리(232a)를 가지고 있다. 즉, 도5에서 참조되는 바와 같이, 메모리(232a)에는 하나의 전송 선로 그룹(Ca/Cb/Cc/Cd/Ce/Cf/Cg/Ch) 상에 배치됨으로써 테스터부(231)와의 거리가 다른 모든 소켓(211, 또는 소켓에 적재된 반도체소자)들에 대한 위치정보(예를 들면, 0번째 반도체소자, 1번째 반도체소자, ... 31번째 반도체소자 등)와 해당 위치정보에 따른 반도체소자(D)의 테스트가 이루어질 때 테스터부(231)로부터 테스트신호가 출력된 후 결과 신호가 테스터부(231)로 도달되는 지연 정보들을 모두 저장하고 있는 것이다. 따라서 스트로브 신호 제공부(232)는 테스터부(231)로부터 선택된 반도체소자(D)에 대한 위치정보를 테스터부(231)로부터 받게 되면, 해당 위치정보에 해당하는 지연 정보에 따른 스트로브 신호를 테스트부(231)로 제공함으로써 테스트부(231)에서 정확히 데이터를 샘플링할 수 있게 한다.The strobe signal providing unit 232 provides a strobe signal to the test unit 231 so that the tester 231 can accurately sample data from the resultant signal. To this end, the strobe signal providing unit 232 at the time when the test signal generated from the test unit 231 is output to the test board 210 and the result signal fed back from the selected semiconductor device to the test unit 231 Information (hereinafter referred to as "delay information") and location information on semiconductor elements are stored in the memory 232a. That is, as shown in FIG. 5, the memory 232a is disposed on one transmission line group Ca / Cb / Cc / Cd / Ce / Cf / Cg / Ch so that the distance from the tester unit 231 is different. Location information (for example, 0th semiconductor device, 1st semiconductor device, ... 31st semiconductor device, etc.) for all sockets 211 or semiconductor devices loaded in the socket and the semiconductor device according to the corresponding location information When the test of (D) is performed, the test signal is output from the tester unit 231, and the delay signal from which the result signal reaches the tester unit 231 is stored. Therefore, when the strobe signal providing unit 232 receives the position information on the semiconductor device D selected from the tester 231 from the tester 231, the strobe signal providing unit 232 may test the strobe signal according to the delay information corresponding to the corresponding position information. Providing the data to 231 allows the test unit 231 to accurately sample the data.

예를 들어, 종래에는 반도체소자의 저속 동작으로 인해 데이터 구간이 도6의 (a)에서와 같이 길었기 때문에 데이터 샘플링이 용이하였지만, 본 발명에서는 반도체소자의 고속 동작이 가능해짐에 따라 도6의 (b)에서와 같이 데이터 구간이 짧아질 수밖에는 없다. 따라서 전송 선로 그룹(Ca/Cb/Cc/Cd/Ce/Cf/Cg/Ch)의 끝단을 터미네이션하여 반송파의 발생을 차단하는 한편 중심 주파수에서 정확한 데이터의 샘플링이 이루어질 수 있도록 해당 샘플링 지점(SP)을 스트로브 신호를 통해 지정해 주는 방법을 취한 것이다.
For example, in the related art, data sampling is easy because the data section is long as shown in FIG. 6A due to the low speed operation of the semiconductor device. However, in the present invention, the high speed operation of the semiconductor device enables the high speed operation of FIG. As in (b), the data interval is inevitably shortened. Therefore, the terminal of the transmission line group (Ca / Cb / Cc / Cd / Ce / Cf / Cg / Ch) is terminated to block the generation of carrier waves and the corresponding sampling point (SP) to accurately sample data at the center frequency. This is done by specifying a strobe signal.

위와 같은 구성을 가지는 번인 테스터(200)에 의하면, 테스트부(231)가 테스트될 반도체소자를 선택하여 동작신호(테스트신호)를 보내면서 선택된 반도체소자에 대한 위치정보를 스트로브 신호 제공부(232)로 함께 보내게 된다. 이에 따라 스트로브 신호 제공부(232)는 메모리(232a)에서 해당 위치정보에 해당하는 지연 정보에 따른 스트로브 신호를 테스트부(231)로 제공하고, 테스트부(231)는 스트로브 신호 제공부(232)로부터 받은 스트로브 신호에 따라 정확한 지점(SP)에서 데이터를 샘플링하여 반도체소자의 불량 여부를 판독하게 된다. 그리고 이러한 과정은 도5의 0번 반도체소자부터 31번 반도체소자 순으로 순차적으로 모두 이루어지게 된다.
According to the burn-in tester 200 having the above configuration, the test unit 231 selects a semiconductor device to be tested and sends an operation signal (test signal) to provide strobe signal providing unit 232 with position information on the selected semiconductor device. Will be sent together. Accordingly, the strobe signal providing unit 232 provides the strobe signal according to the delay information corresponding to the position information in the memory 232a to the test unit 231, and the test unit 231 provides the strobe signal providing unit 232. Data is sampled at the correct point SP according to the strobe signal received from the device to read whether the semiconductor device is defective. This process is sequentially performed in the order of semiconductor device No. 0 to 31 semiconductor device of FIG.

상술한 바와 같이, 본 발명에 대한 구체적인 설명은 첨부된 도면을 참조한 실시예에 의해서 이루어졌지만, 상술한 실시예는 본 발명의 바람직한 예를 들어 설명하였을 뿐이기 때문에, 본 발명이 상기의 실시예에만 국한되는 것으로 이해되어져서는 아니 되며, 본 발명의 권리범위는 후술하는 청구범위 및 그 등가개념으로 이해되어져야 할 것이다.
Although the present invention has been fully described by way of example only with reference to the accompanying drawings, it is to be understood that the present invention is not limited thereto. It is to be understood that the scope of the invention is to be construed as being limited only by the following claims and their equivalents.

200 : 번인 테스터
210 : 테스트보드
211 : 소켓
212 : 회로기판
Ca 내지 Ch : 전송 선로 그룹
220 : 보드 수용 챔버
230 : 테스터기판
231 : 테스트부
232 : 스트로브 신호 제공부
232a : 메모리
240 : 기판 수용 챔버200: burn-in tester
210: test board
211: socket
212: circuit board
Ca to Ch: Transmission line group
220: board receiving chamber
230: tester substrate
231: test unit
232: strobe signal providing unit
232a: memory
240: substrate receiving chamber

Claims (3)

반도체소자가 적재될 수 있는 소켓들을 행렬 형태로 가지고 있으며, 테스트신호를 소켓들로 인가시키기 위한 전송 선로 그룹들을 가지는 전기 회로를 구비한 적어도 하나 이상의 테스트보드;
상기 적어도 하나 이상의 테스트보드를 수용하는 보드 수용 챔버;
상기 보드 수용 챔버에 수용된 적어도 하나 이상의 테스트보드와 전기적으로 접속되며, 상기 적어도 하나 이상의 테스트보드에 적재된 반도체소자들을 테스트하기 위한 테스트신호를 발생시키는 적어도 하나 이상의 테스터기판; 및
상기 적어도 하나 이상의 테스터기판을 수용하는 기판 수용 챔버; 를 포함하고,
상기 적어도 하나 이상의 테스트보드의 전기 회로의 전송 선로 그룹들 각각에는 상기 소켓들 중 적어도 2 이상의 소켓들이 함께 배치되며, 플라이 바이(Fly by) 구조를 가지고 있고,
상기 테스터기판은,
테스트될 반도체소자를 선택하여 테스트신호를 발생시키고, 동작이 이루어진 반도체소자로부터 피드백되어 오는 결과 신호를 판독하는 테스트부; 및
상기 테스트부가 결과 신호로부터 정확한 데이터의 샘플링이 가능하도록 상기 테스트부로 스트로브(Strobe) 신호를 제공하는 스트로브 신호 제공부; 를 포함하는 것을 특징으로 하는
번인 테스터.At least one test board having electrical sockets in which a semiconductor device can be loaded in a matrix form and having transmission line groups for applying a test signal to the sockets;
A board accommodating chamber accommodating the at least one test board;
At least one tester substrate electrically connected to at least one test board accommodated in the board accommodating chamber, the at least one tester substrate generating a test signal for testing semiconductor devices loaded on the at least one test board; And
A substrate accommodating chamber accommodating the at least one tester substrate; Including,
At least two or more sockets of the sockets are arranged together in each of the transmission line groups of the electrical circuit of the at least one test board, and have a fly by structure,
The tester substrate,
A test unit selecting a semiconductor device to be tested to generate a test signal and reading a result signal fed back from the semiconductor device in which the operation is performed; And
A strobe signal providing unit providing a strobe signal to the test unit so that the test unit can accurately sample data from the result signal; Characterized in that it comprises
Burn-in tester. 제1항에 있어서,
상기 테스트부는 테스트되어질 선택된 반도체소자에 대한 위치정보를 상기 스트로브 신호 제공부로 제공하고,
상기 스트로브 신호 제공부는 선택된 반도체소자에 대한 위치정보에 맞는 스트로브 신호를 상기 테스트부로 제공하는 것을 특징으로 하는
번인 테스터.The method of claim 1,
The test unit provides location information on the selected semiconductor device to be tested to the strobe signal providing unit,
The strobe signal providing unit may provide a strobe signal corresponding to the position information of the selected semiconductor device to the test unit.
Burn-in tester. 제2항에 있어서,
스트로브 신호 제공부는 상기 테스트부로부터 발생된 테스트신호가 상기 테스트보드 측으로 출력된 후 선택된 반도체소자로부터 피드백 되어 오는 결과 신호가 상기 테스트부로 도달되는 시간에 대한 정보(이하 '지연 정보'라 함)와 반도체소자들에 대한 위치정보가 기록된 메모리를 가지며,
상기 테스트부로부터 선택된 반도체소자에 대한 위치정보에 해당하는 지연 정보에 따른 스트로브 신호를 상기 테스트부로 제공하는 것을 특징으로 하는
번인 테스터.
The method of claim 2,
The strobe signal providing unit includes information on a time (hereinafter, referred to as 'delay information') and a time when the test signal generated from the test unit is output to the test board and the result signal fed back from the selected semiconductor device reaches the test unit. Has a memory in which the position information of the elements is recorded;
And providing a strobe signal corresponding to the delay information corresponding to the position information of the semiconductor device selected from the test unit to the test unit.
Burn-in tester.
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