KR101147830B1 - 박막트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 액정 마진 영역을 최소화함과 아울러 소형화가 가능한 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막트랜지스터 어레이 기판은 기판 상에 형성된 게이트라인과; 상기 게이트라인과 교차되게 형성되어 화소 영역을 마련하는 데이터라인과; 상기 게이트라인 각각에 연결되어 상기 기판의 가장자리에 형성된 게이트패드와; 상기 데이터라인 각각과 연결되며 상기 게이트 패드가 형성된 상기 기판의 가장자리에 형성되는 데이터 패드와; 상기 게이트라인과 상기 게이트 패드 사이에 형성되는 게이트 링크와; 상기 데이터라인과 상기 데이터 패드 사이에 형성되는 데이터 링크를 구비하고, 상기 게이트링크는 상기 게이트라인 및 데이터라인 중 어느 하나와 동일 평면 상에 동일한 금속으로 형성되는 제1 게이트링크와; 상기 제1 게이트링크 상에 형성된 하나 또는 복수의 절연막 상에 형성되고, 상기 제1 게이트 링크들 사이에 형성되는 제2 게이트링크를 포함하며, 상기 제2 게이트링크는 상기 게이트 패드와 접속되며 상기 게이트 라인 및 데이터 라인 중 어느 하나와 동일 금속으로 동일 평면 상에 형성되는 제1 링크전극과, 상기 제1 링크전극 및 상기 게이트라인 각각과 접속되는 제2 링크전극을 포함하고, 상기 제1 링크전극과 상기 제2 링크전극은 컨택홀을 통해 직접 접속되며, 상기 화소 영역의 반사영역에 형성되는 반사전극은 상기 제2 링크전극과 동일 금속으로 동일 평면상에 형성되는 것을 특징으로 한다.

Description

박막트랜지스터 어레이 기판 및 그 제조방법{Thin Film Transistor Array substrate And Method Of Fabricating The Same}
도 1은 종래 액정 표시 패널을 나타내는 평면도이다.
도 2는 본 발명의 제1 실시 예에 따른 액정 표시 패널을 나타내는 평면도이다.
도 3은 도 2에 도시된 액정 표시 패널을 나타내는 단면도이다.
도 4는 도 2에 도시된 게이트 링크를 상세히 나타내는 평면도이다.
도 5는 도 4에서 선"Ⅰ-Ⅰ'"를 따라 절취한 게이트 링크의 제1 실시예를 나타내는 단면도이다.
도 6은 도 4에서 선"Ⅰ-Ⅰ'"를 따라 절취한 게이트 링크의 제2 실시예를 나타내는 단면도이다.
도 7은 도 4에서 선"Ⅱ-Ⅱ'"를 따라 절취한 게이트 링크를 나타내는 단면도이다.
도 8a 내지 도 8f는 도 5에 도시된 게이트 링크를 가지는 액정 표시 패널의 제조방법을 나타내는 단면도이다.
도 9는 본 발명의 제2 실시 예에 따른 액정 표시 패널을 나타내는 단면도이 다.
도 10a 및 도 10b는 도 9에 도시된 액정 표시 패널의 게이트 링크를 상세히 나타내는 단면도이다.
도 11은 본 발명의 제3 실시 예에 따른 액정 표시 패널을 나타내는 단면도이다.
도 12는 본 발명의 제4 실시 예에 따른 액정 표시 패널을 나타내는 평면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1,101 : 기판 6,106 : 실링재
10,110 : 박막트랜지스터 어레이 기판 12,112 : 게이트 절연막
14,18,114,118 : 보호막 16,116 : 유기막
20,120 : 칼라필터 어레이 기판 28,128 : 게이트 패드
38,138 : 데이터 패드 108 : 소스전극
122 : 화소전극 124 : 활성층
126 : 오믹접촉층 130 : 반사전극
132 : 투과홀 134 : 드레인전극
136 : 백라이트 유닛 140,194 : 콘택홀
156 : 게이트 전극 190,192 : 링크 전극
본 발명은 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로, 특히 액정 마진 영역을 최소화함과 아울러 소형화가 가능한 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위해, 액정 표시 장치는 액정셀들이 매트릭스 형태로 배열되어진 액정 표시 패널과, 그 액정 표시 패널을 구동하기 위한 구동회로를 구비한다.
이러한 액정 표시 패널은 도 1에 도시된 바와 같이 액정을 사이에 두고 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(70) 및 칼러 필터 어레이 기판(80)을 구비한다.
칼라 필터 어레이 기판(80)은 빛샘 방지를 위한 블랙 매트릭스(18)와, 칼러 구현을 위한 칼러 필터(12), 화소 전극(22)과 수직전계를 이루는 공통전극(14)과, 그들 위에 액정 배향을 위해 도포된 상부 배향막으로 구성된다.
박막 트랜지스터 어레이 기판(70)은 서로 교차되게 형성된 게이트라인(2) 및 데이터라인(4)과, 그들(2,4)의 교차부에 형성된 박막트랜지스터(30)와, 박막트랜지스터(30)와 접속된 화소 전극(22)과, 그들 위에 액정 배향을 위해 도포된 하부 배향막으로 구성된다. 또한, 박막트랜지스터 어레이 기판은 게이트링크를 통해 게이트 라인과 접속된 게이트 패드(50)와, 데이터 링크를 통해 데이터 라인(4)과 접속 된 데이터패드(60)를 더 구비한다.
게이트 링크 및 데이터 링크 중 적어도 어느 하나의 신호 링크는 적어도 한 층의 절연막과 하부기판(1) 사이에 신호라인(2,4)과 동일 금속으로 동일 평면 상에 형성된다. 이러한 신호 링크는 그 자체의 단선을 방지할 수 있을 정도의 폭(W)을 가지며, 신호 링크들 간의 단락을 방지할 수 있을 정도로 인접한 신호 링크와 소정 이격거리(d)를 가진다.
이러한 신호 링크의 폭(w)과 신호 링크들 간의 이격거리(d)에 의해 액정 마진 영역(MA)이 증가하게 된다. 여기서, 액정 마진 영역은 실링재에 의해 마련된 액티브 영역에 위치하지만 화상을 구현하지 못하는 영역이다. 이러한 액정 마진 영역은 소형 액정 표시 패널이 고해상도로 갈수록 신호 링크 수가 증가함에 따라서 더욱 증가하게 되므로 액정 표시 패널의 소형화에 어려움이 있다.
따라서, 본 발명의 목적은 액정 마진 영역을 최소화함과 아울러 소형화가 가능한 박막트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판은 기판 상에 형성된 게이트라인과; 상기 게이트라인과 교차되게 형성되어 화소 영역을 마련하는 데이터라인과; 상기 게이트라인 각각에 연결되어 상기 기판의 가장자리에 형성된 게이트패드와; 상기 데이터라인 각각과 연결되며 상기 게이트 패드가 형성된 상기 기판의 가장자리에 형성되는 데이터 패드와; 상기 게이트라인과 상기 게이트 패드 사이에 형성되는 게이트 링크와; 상기 데이터라인과 상기 데이터 패드 사이에 형성되는 데이터 링크를 구비하고, 상기 게이트링크는 상기 게이트라인 및 데이터라인 중 어느 하나와 동일 평면 상에 동일한 금속으로 형성되는 제1 게이트링크와; 상기 제1 게이트링크 상에 형성된 하나 또는 복수의 절연막 상에 형성되고, 상기 제1 게이트 링크들 사이에 형성되는 제2 게이트링크를 포함하며, 상기 제2 게이트링크는 상기 게이트 패드와 접속되며 상기 게이트 라인 및 데이터 라인 중 어느 하나와 동일 금속으로 동일 평면 상에 형성되는 제1 링크전극과, 상기 제1 링크전극 및 상기 게이트라인 각각과 접속되는 제2 링크전극을 포함하고, 상기 제1 링크전극과 상기 제2 링크전극은 컨택홀을 통해 직접 접속되며, 상기 화소 영역의 반사영역에 형성되는 반사전극은 상기 제2 링크전극과 동일 금속으로 동일 평면상에 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 게이트라인을 형성하는 단계와; 상기 게이트라인과 게이트절연막을 사이에 두고 교차되어 화소 영역을 마련하는 데이터라인을 형성하는 단계와; 상기 기판의 가장 자리에 상기 게이트라인 각각에 연결되는 게이트패드를 형성하는 단계와; 상기 게이트 패드와 동일한 상기 기판의 가장자리에 상기 데이터라인 각각과 연결되는 데이터 패드를 형성하는 단계와; 상기 게이트라인과 상기 게이트 패드 사이에 게이트 링크를 형성하는 단계와; 상기 데이터라인과 상기 데이터 패드 사이에 데이터 링크를 형성하는 단계와; 상기 화소 영역의 반사영역에 반사전극을 형성하는 단계를 포함하고, 상기 게이트링크를 형성하는 단계는 상기 게이트라인 및 데이터라인 중 어느 하나와 동일 평면 상에 동일한 금속으로 제1 게이트 링크를 형성하는 단계와, 상기 제1 게이트링크 상에 형성된 하나 또는 복수의 절연막 상에서, 상기 제1 게이트 링크들 사이에 제2 게이트링크를 형성하는 단계를 포함하며, 상기 제2 게이트 링크를 형성하는 단계는 상기 게이트 패드와 접속되며 상기 게이트 라인 및 데이터 라인 중 어느 하나와 동일 금속으로 동일 평면 상에 제1 링크전극을 형성하는 단계와, 상기 제1 링크 전극 및 상기 게이트라인 각각과 접속되는 제2 링크전극을 형성하는 단계를 포함하고, 상기 화소 영역의 반사영역에 반사전극을 형성하는 단계는 상기 반사전극을 상기 제2 링크전극과 동일 금속으로 동일 평면상에 형성하며, 상기 제1 링크전극과 상기 제2 링크전극은 컨택홀을 통해 직접 접속되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 2 내지 도 12를 참조하여 상세하게 설명하기로 한다.
도 2는 본 발명의 제1 실시 예에 따른 액정 표시 패널을 나타내는 평면도이며, 도 3은 도 2에 도시된 액정 표시 패널의 화소영역을 나타내는 단면도이다.
도 2 및 도 3에 도시된 액정 표시패널은 실링재(106)에 의해 합착된 박막 트랜지스터 어레이 기판(110) 및 칼러 필터 어레이 기판(120)을 구비한다.
칼라 필터 어레이 기판(120)은 빛샘 방지를 위한 블랙 매트릭스와, 칼러 구현을 위한 칼러 필터, 화소전극과 수직전계를 이루는 공통전극으로 구성된다.
박막트랜지스터 어레이 기판(110)은 서로 교차되게 형성된 게이트라인(GL) 및 데이터라인(DL)과, 그들(GL,DL)의 교차부에 형성된 박막트랜지스터(TFT)와, 박막트랜지스터(TFT)와 접속되며 화소영역에 형성된 화소 전극(122)과, 화소영역의 반사영역에 형성된 반사전극(130)으로 구성된다.
박막트랜지스터(TFT)는 게이트라인(GL)으로부터의 게이트신호에 응답하여 데이터라인(DL)으로부터의 데이터신호를 선택적으로 화소전극(122)에 공급한다. 이를 위해, 박막트랜지스터(TFT)는 게이트 라인(GL)과 접속된 게이트 전극(156), 데이터 라인(DL)에 포함된 소스 전극(108), 화소 전극(122)과 제1 콘택홀(140)을 통해 접속된 드레인 전극(134), 소스 전극(108)과 드레인 전극(134) 사이에 채널을 형성하는 활성층(124), 활성층(124)과 소스 전극(108) 및 드레인 전극(134)과의 오믹 접촉을 위한 오믹 접촉층(126)을 구비한다.
화소전극(122)은 박막트랜지스터를 통해 공급된 데이터 신호에 의해 공통전극(도시하지 않음)과 전위차를 발생시킨다. 이 전위차에 의해 액정이 회전하게 되며 반사영역과 투과영역 각각의 액정의 회전 정도에 따라서 광투과량이 결정된다.
반사전극(130)은 칼라 필터 기판(도시하지 않음)을 통해 입사되는 외부광을 칼라필터 기판 쪽으로 반사시킨다. 이러한 반사전극(130)이 형성된 영역은 각 화소영역 중 반사영역이 되며, 반사전극(130)이 형성되지 않은 영역은 각 화소영역 중 투과영역이 된다.
이 반사영역과 투과영역에서 액정층을 경유하는 광 경로의 길이가 동일하도록 투과영역에 투과홀(132)이 형성된다. 이 결과, 반사영역으로 입사된 반사광(RL)은 액정층을 경유하여 반사전극(130)에서 반사되어 액정층을 경유하여 외부로 방출된다. 그리고, 투과영역으로 입사된 백라이트 유닛(136)의 투과광(TL)은 액정층을 투과하여 외부로 방출된다. 이에 따라서, 반사영역과 투과영역에서의 광 경로의 길이가 동일하므로 액정표시장치의 반사모드와 투과모드의 투과효율이 같아진다.
데이터라인(DL)은 데이터링크 및 데이터패드(138)를 통해 데이터 드라이버(도시하지 않음)와 접속된다.
게이트라인(GL)은 게이트링크(GLK) 및 게이트패드(128)를 통해 게이트 드라이버(도시하지 않음)와 접속된다.
게이트 패드(128)는 데이터 패드(138)가 형성된 하부 기판(101)의 일측에 형성된다. 하부기판(101)의 동일한 영역에 형성되는 게이트 패드(128) 및 데이터 패드(138)를 가지는 액정표시패널은 별도로 다른 영역의 하부기판 상에 형성되는 게이트 패드 및 데이터 패드를 가지는 액정표시패널에 비해 크기를 줄일 수 있다.
게이트링크(GLK)는 게이트라인(GL)과 게이트패드(128) 사이에 데이터라인 (DL)과 나란한 방향으로 형성된다. 이 게이트링크(GLK)는 도 3 내지 도 5에 도시된 바와 같이 적어도 한 층의 절연막을 사이에 두고 서로 다른 평면 상에 교번적으로 형성되는 기수 게이트 링크와 우수 게이크 링크(GLKO,GLKE)를 구비한다.
기수 게이트 링크(GLKO)는 도 5에 도시된 바와 같이 게이트라인(GL)과 동일한 금속으로 기판(101) 상에 형성되거나 도 6에 도시된 바와 같이 데이터라인(DL)과 동일한 금속으로 게이트 절연막(112) 상에 형성된다. 이러한 기수 게이트 링크(GLKO)는 그 자체의 단선을 방지할 수 있을 정도의 제1 폭(W1)을 가지며, 기수 게이트 링크들(GLKO)간의 단락을 방지할 수 있을 정도로 인접한 기수 게이트 링크(GLKO)와 제1 거리(d1) 만큼 이격되게 형성된다.
우수 게이트 링크(GLKE)는 게이트절연막(112), 제1 보호막(114), 유기막(116)을 사이에 두고 기수 게이트 링크(GLKO)와 교번적으로 형성된다. 이에 따라서, 우수 게이트 링크(GLKE)는 기수 게이트 링크(GLKO)와의 거리가 상대적으로 멀어져 기수 게이트 링크(GLKO)와의 기생 캐패시터를 최소화할 수 있다.
또한, 우수 게이트 링크(GLKE)는 그 자체의 단선을 방지할 수 있을 정도의 제2 폭(W2)을 가지며, 우수 게이트 링크들(GLKE)간의 단락을 방지할 수 있을 정도로 인접한 우수 게이트 링크(GLKE)와 제2 거리(d2) 만큼 이격되게 형성된다. 여기서, 제2 폭(W2)은 제1 거리(d1) 이하이며, 제2 거리(d2)는 제1 폭(W1) 이상이다.
이러한 우수 게이트 링크(GLKE)는 도 4에 도시된 바와 같이 게이트 패드(128)와 게이트 라인(GL) 사이에 접속되는 제1 및 제2 링크 전극(190,192)을 구비한다.
제1 링크 전극(190)은 게이트 패드(128)와 제2 링크 전극(192) 사이에 형성되어 그 일부가 실링재(106) 바깥쪽으로 형성되므로 외부로 노출된다. 외부로 노출되는 경우 제1 링크 전극(190)에 전식이 발생될 수 있으므로 제1 링크 전극(190)은 전식에 강한 금속, 예를 들어 게이트라인(GL) 및 데이터라인(DL) 중 어느 하나와 동일 금속으로 동일 평면 상에 형성된다. 게이트라인(GL)과 동일한 금속으로 형성되는 제1 링크 전극(190)은 저저항 금속과 전식에 상대적으로 강한 금속이 적층된 이중 금속층 구조를 갖게 된다. 저저항 금속은 예를 들어, 알루미늄(Al)계 또는 알루미늄 합금계(예를 들면, AlNd) 금속의 단일층 또는 다층 구조가 이용되며, 전식에 상대적으로 강한 금속은 예를 들어 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), Mo합금, Cu합금 등과 같은 금속으로 이루어진다.
제2 링크 전극(192)은 유기막(116) 상에 반사전극(130)과 동일한 금속으로 형성되거나 제2 보호막(118) 상에 화소전극(122)과 동일한 금속으로 형성된다. 이러한 제2 링크 전극(192)은 도 4 및 도 7에 도시된 바와 같이 게이트 라인(GL) 및 제1 링크 전극(190) 각각과 게이트절연막(112), 제1 보호막(114) 및 유기막(116)을 관통하는 제2 및 제3 콘택홀(194,196)을 통해 접속된다. 제2 및 제3 콘택홀(194,196)은 실링재(106)와 중첩되게 형성되거나 실링재(106) 안쪽 영역에 위치하게 된다.
이와 같이, 본 발명에 따른 액정 표시 패널은 기수 게이트 링크 및 우수 게이트 링크가 게이트절연막(112), 제1 보호막(114), 유기막(116)을 사이에 두고 교번적으로 형성된다. 이에 따라서, 본 발명에 따른 액정 표시 패널은 게이트 링크 를 형성할 때 게이트 링크의 전체 폭만큼의 영역만 필요할 뿐 게이트 링크 간의 전체 이격거리만큼의 영역은 불필요하므로 그 만큼의 공간의 줄일 수 있다. 이에 따라서, 액정 마진 영역(MA)이 종래보다 줄어 들어 액정 표시 패널을 소형화할 수 있다.
도 8a 내지 도 8f는 도 5에 도시된 게이트 링크를 가지는 본 발명에 따른 액정 표시 패널의 제조방법을 나타내는 단면도이다.
도 8a를 참조하면, 하부기판(101) 상에 게이트라인(GL), 게이트전극(156) 및 기수 게이트 링크(GLKO)와 우수 게이트 링크(GLKE)의 제1 링크 전극(190)을 포함하는 제1 도전패턴군이 형성된다.
하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 게이트금속층이 형성된다. 이 게이트금속층이 포토리소그래피공정과 식각공정으로 패터닝됨으로써 게이트라인(GL), 게이트전극(156) 및 기수 게이트 링크(GLKO)와 우수 게이트 링크(GLKE)의 제1 링크 전극(190)을 포함하는 제1 도전패턴군이 형성된다. 게이트금속층으로는 저저항 금속과 전식에 상대적으로 강한 금속이 적층된 이중 금속층 구조가 이용된다. 저저항 금속은 예를 들어, 알루미늄(Al)계 또는 알루미늄 합금계(예를 들면, AlNd) 금속의 단일층 또는 다층 구조가 이용되며, 전식에 상대적으로 강한 금속은 예를 들어 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), Mo합금, Cu합금 등과 같은 금속으로 이루어진다.
도 8b를 참조하면, 제1 도전패턴군이 형성된 하부기판(101) 상에 게이트절연막(112)이 형성되고, 그 위에 활성층(124) 및 오믹접촉층(126)을 포함하는 반도체 패턴과; 데이터라인(DL), 소스전극(108), 및 드레인전극(134)을 포함하는 제2 도전패턴군이 형성된다.
제1 도전패턴군이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(112), 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 게이트 절연막(112)으로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 소스/드레인 금속층으로는 Al, Mo, Cr계, Cu, Al합금, Mo합금, Cu합금 등 금속의 단일층 또는 이중층 구조가 이용된다.
그리고, 소스/드레인 금속층 위에 채널부가 다른 소스/드레인패턴부보다 낮은 높이를 가지는 포토레지스트패턴이 형성된다. 이 포토레지스트 패턴을 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(DL), 소스 전극(108), 그 소스 전극(108)과 일체화된 드레인 전극(134)을 포함하는 제2 도전패턴군이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 불순물이 도핑된 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층(126)과 활성층(124)이 형성된다.
그리고, 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 소스/드레인 패턴 및 오믹 접촉층(126)이 식각된다. 이에 따라, 채널부의 활성층(124)이 노출되고 소스 전극(108)과 드레인 전극(134)은 분리된다.
이어서, 스트립 공정으로 제2 도전패턴군 위에 남아 있는 포토레지스트 패턴이 제거된다.
도 8c를 참조하면, 제2 도전패턴군이 형성된 게이트 절연막(112) 상에 제1 보호막(114)이 형성되고, 그 위에 오픈홀(160)과 투과홀(132)을 갖으며 엠보싱 형상의 표면을 갖는 유기막(116)이 형성된다.
제2 도전패턴군이 형성된 게이트 절연막(112) 상에 제1 보호막(114)과 유기막(116)이 순차적으로 형성된다. 제1 보호막(118)으로는 게이트 절연막(112)과 같은 무기 절연 물질이 이용되며, 유기막(116)은 아크릴 등과 같은 감광성 유기 절연 물질이 이용된다. 그런 다음, 유기막(116)이 포토리소그래피공정으로 패터닝됨으로써 유기막(116)을 관통하는 오픈홀(160)과 투과홀(132)이 형성된다. 이 때, 유기막(116)을 형성하기 위한 마스크는 오픈홀과 투과홀과 대응하는 투과부를 제외한 나머지 부분이 차단부와 회절 노광부가 반복되는 구조를 가진다. 이에 따라, 유기막(116)은 단차를 가지는 차단영역(돌출부) 및 회절 노광 영역(홈부)이 반복되는 구조로 패터닝된다. 이어서, 돌출부 및 홈부가 반복된 유기막(116)을 소성함으로써 유기막(116)의 표면이 엠보싱 형상을 갖게 된다.
도 8d를 참조하면, 엠보싱 형상을 갖는 유기막(116) 위에 반사 전극(130)과 우수 게이트 링크(GLKE)의 제2 링크 전극(192)을 포함하는 제3 도전패턴군이 형성된다.
엠보싱 표면을 갖는 유기막(116) 위에 반사 금속층이 엠보싱 형상을 유지하며 적층된다. 반사 금속층으로는 Al, AlNd 등과 같이 반사율이 높은 금속이 이용 된다.
이어서, 반사 금속층이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 반사전극(130) 및 우수 게이트 링크(GLKE)의 제2 링크 전극(192)이 형성된다.
도 8e를 참조하면, 제3 도전 패턴군을 덮는 제2 보호막(118)이 형성되고, 제1 및 제2 보호막(114,118)을 관통하는 제1 콘택홀(140)이 형성된다.
제3 도전패턴군이 형성된 기판(101) 상에 제2 보호막(118)이 형성되고 포토리소그래피공정과 식각공정으로 오픈홀(160) 내에서 제1 및 제2 보호막(114,118)을 관통하는 제1 콘택홀(140)이 형성된다. 이 제1 콘택홀(140)은 드레인전극(134)을 노출시킨다. 제2 보호막(118)으로는 제1 보호막(114)과 같이 무기 절연 물질이 이용된다.
도 8f를 참조하면, 제2 보호막(118) 상에 화소 전극(122)을 포함하는 제4 도전패턴군이 형성된다.
제2 보호막(118) 상에 스퍼터링 등의 증착 방법을 통해 투명 도전층이 형성되고, 그 투명 도전층이 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 각 화소 영역에 화소 전극(122)이 형성된다. 화소 전극(122)은 제1 콘택홀(140)을 통해 드레인 전극(134)과 접속된다. 투명 도전층으로는 인듐 주석 산화물(Indium Tin Oxide : ITO), 주석 산화물(Tin Oxide : TO), 인듐 아연 산화물(Indium Zinc Oxide : IZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide : ITZO) 등이 이용된다.
도 9는 본 발명의 제2 실시 예에 따른 액정 표시 패널의 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 9에 도시된 액정 표시 패널의 박막 트랜지스터 어레이 기판은 도 4에 도시된 박막 트랜지스터 어레이 기판과 대비하여 화소전극 상에 반사전극이 형성되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
화소 전극(122)은 제1 콘택홀(140)을 통해 드레인 전극(110)과 접속되고, 화소홀(132)을 통해 하부기판(101)과도 접촉하게 된다. 또한, 화소 전극(122)은 반사 영역에서는 그 위에 형성되는 반사 전극(130)과 중첩되고, 투과 영역에서는 반사 전극(130)의 개구부를 통해 노출되어 빛을 투과시키게 된다.
반사 전극(130)은 화소홀(132)에 형성된 화소 전극(122)이 노출되게 하여 투과 영역을 정의하고, 그 투과 영역을 감싸는 화소 전극(122)의 나머지 부분을 포획하여 반사 영역을 정의한다. 그리고, 반사 전극(130)은 데이터 라인(DL) 및 게이트 라인(GL)과 같은 신호 라인 상에서 인접 화소의 반사 전극(130)과 분리되게 형성된다. 이때, 반사 전극(130)의 에지부는 화소 전극(122)의 에지부 보다 바깥쪽에 위치하도록 형성된다. 이러한 반사 전극(130)은 화소 전극(122)과 함께 유기막(116)의 표면을 따라 엠보싱 형상을 갖게 됨으로써 산란 효과로 반사 효율을 증대시킨다. 여기서, 보호막(114)은 유기막(116)과 소스/드레인 패턴 사이에 형성되지 않을 수도 있다.
게이터라인(GL)과 게이트 패드(도시하지 않음)를 접속시키기 위한 게이트링크(GLK)를 구비한다. 이 게이트링크(GLK)는 도 10a 및 도 10b에 도시된 바와 같이 적어도 한 층의 절연막을 사이에 두고 서로 다른 평면 상에 교번적으로 형성되는 기수 게이트 링크와 우수 게이크 링크(GLKO,GLKE)를 구비한다.
기수 게이트 링크(GLKO)는 게이트라인(GL)과 동일한 금속으로 기판(101) 상에 형성되거나 데이터라인(DL)과 동일한 금속으로 게이트 절연막(112) 상에 형성된다. 우수 게이트 링크(GLKE)는 게이트절연막(112), 보호막(114), 유기막(116)을 사이에 두고 기수 게이트 링크(GLKO)와 교번적으로 형성된다. 이러한 우수 게이트 링크(GLKE)는 도 10a에 도시된 바와 같이 화소전극과 동일한 투명 도전층(201)과 반사전극(130)과 동일한 반사 금속층(202)이 순차적으로 적층되어 형성되거나 도 10b에 도시된 바와 같이 화소전극(122)과 동일한 투명 도전층으로 형성된다.
이와 같이, 본 발명에 따른 액정 표시 패널은 기수 게이트 링크 및 우수 게이트 링크가 게이트절연막(112), 보호막(114), 유기막(116)을 사이에 두고 교번적으로 형성된다. 이에 따라서, 본 발명에 따른 액정 표시 패널은 게이트 링크를 형성할 때 게이트 링크의 전체 폭만큼의 영역만 필요할 뿐 게이트 링크 간의 전체 이격거리만큼의 영역은 불필요하므로 그 만큼의 공간의 줄일 수 있다. 이에 따라서, 액정 마진 영역(MA)이 종래보다 줄어 들어 액정 표시 패널을 소형화할 수 있다.
이러한 구성을 갖는 본 발명의 실시 예에 따른 박막 트랜지스터 기판은 다음과 같이 5마스크 공정으로 형성된다.
제1 마스크 공정으로 게이트 전극(156) 및 기수 게이트 링크를 포함하는 게이트 패턴이 하부기판(101) 상에 형성된다. 게이트 패턴이 형성된 하부기판(101) 상에 회절 마스크 또는 반투과 마스크를 이용한 제2 마스크 공정으로 활성층(124) 및 오믹접촉층(126)을 포함하는 반도체 패턴과; 데이터라인(DL), 소스 전극(108) 및 드레인 전극(110)을 포함하는 소스/드레인 패턴이 형성된다. 반도체 패턴 및 소스/드레인 패턴이 형성된 하부 기판(101) 상에 제3 마스크 공정으로 화소홀(132) 및 제1 콘택홀(140)을 가지는 보호막(114) 및 유기막(116)이 형성된다. 유기막(116)이 형성된 하부기판(101) 상에 제4 마스크 공정으로 우수 게이트 링크의 투명 도전층(201) 및 화소전극(122)이 형성된다. 화소전극(122)이 형성된 하부기판(101) 상에 제5 마스크 공정으로 우수 게이트 링크의 반사 도전층(202)과 반사전극(130)이 형성된다.
도 11은 본 발명의 제3 실시 예에 따른 액정 표시 패널의 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 11에 도시된 액정 표시 패널의 박막 트랜지스터 어레이 기판은 도 9에 도시된 박막 트랜지스터 어레이 기판과 대비하여 화소전극과 반사전극이 동시에 형성되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
반사 전극(130)은 화소홀(132)에 형성된 화소 전극(122)이 노출되게 하여 투과 영역을 정의하고, 그 투과 영역을 감싸는 화소 전극(122)의 나머지 부분을 포획하여 반사 영역을 정의한다. 그리고, 반사 전극(130)은 데이터 라인(DL) 및 게이트 라인(GL)과 같은 신호 라인 상에서 인접 화소의 반사 전극(130)과 분리되게 형성된다. 이때, 반사 전극(130)은 화소 전극(122)과 동일한 에지부를 같거나, 반사 전극(130)의 에지부가 화소 전극(122)의 에지부 보다 약간 안쪽에 위치하게 된다. 이러한 반사 전극(130)은 화소 전극(122)과 함께 유기막(116)의 표면을 따라 엠보 싱 형상을 갖게 됨으로써 산란 효과로 반사 효율을 증대시킨다. 여기서, 보호막(114)은 유기막(116)과 소스/드레인 패턴 사이에 형성되지 않을 수도 있다.
게이터라인(GL)과 게이트 패드(도시하지 않음)를 접속시키기 위한 게이트링크(GLK)를 구비한다. 이 게이트링크(GLK)는 도 10a 및 도 10b에 도시된 바와 같이 적어도 한 층의 절연막을 사이에 두고 서로 다른 평면 상에 교번적으로 형성되는 기수 게이트 링크와 우수 게이크 링크(GLKO,GLKE)를 구비한다.
기수 게이트 링크(GLKO)는 게이트라인(GL)과 동일한 금속으로 기판(101) 상에 형성되거나 데이터라인(DL)과 동일한 금속으로 게이트 절연막(112) 상에 형성된다. 우수 게이트 링크(GLKE)는 게이트절연막(112), 보호막(114), 유기막(116)을 사이에 두고 기수 게이트 링크(GLKO)와 교번적으로 형성된다. 이러한 우수 게이트 링크(GLKE)는 도 10a에 도시된 바와 같이 화소전극과 동일한 투명 도전층(201)과 반사전극(130)과 동일한 반사 금속층(202)이 순차적으로 적층되어 형성되거나 도 10b에 도시된 바와 같이 화소전극(122)과 동일한 투명 도전층으로 형성된다.
이와 같이, 본 발명에 따른 액정 표시 패널은 기수 게이트 링크 및 우수 게이트 링크가 게이트절연막(112), 보호막(114), 유기막(116)을 사이에 두고 교번적으로 형성된다. 이에 따라서, 본 발명에 따른 액정 표시 패널은 게이트 링크를 형성할 때 게이트 링크의 전체 폭만큼의 영역만 필요할 뿐 게이트 링크 간의 전체 이격거리만큼의 영역은 불필요하므로 그 만큼의 공간의 줄일 수 있다. 이에 따라서, 액정 마진 영역(MA)이 종래보다 줄어 들어 액정 표시 패널을 소형화할 수 있다.
이러한 구성을 갖는 본 발명의 실시 예에 따른 박막 트랜지스터 기판은 다음 과 같이 4마스크 공정으로 형성된다.
제1 마스크 공정으로 게이트 전극(156) 및 기수 게이트 링크를 포함하는 게이트 패턴이 하부기판(101) 상에 형성된다. 게이트 패턴이 형성된 하부기판(101) 상에 회절 마스크 또는 반투과 마스크를 이용한 제2 마스크 공정으로 활성층(124) 및 오믹접촉층(126)을 포함하는 반도체 패턴과; 데이터라인(DL), 소스 전극(108) 및 드레인 전극(110)을 포함하는 소스/드레인 패턴이 형성된다. 반도체 패턴 및 소스/드레인 패턴이 형성된 하부 기판(101) 상에 제3 마스크 공정으로 화소홀(132) 및 제1 콘택홀(140)을 가지는 보호막(114) 및 유기막(116)이 형성된다. 유기막(116)이 형성된 하부기판(101) 상에 제4 마스크 공정으로 화소전극(122), 반사전극(130) 및 우수 게이트 링크가 형성된다.
한편, 본 발명에 따른 박막트랜지스터 어레이 기판은 게이트 링크를 예로 들어 설명하였지만 도 12과 같이 게이트라인 대신에 데이터라인이 절곡된 구조를 가지는 경우 데이터 링크도 기수 데이터 링크와 우수 데이터 링크이 적어도 한 층의 절연막을 사이에 두고 교번적으로 형성될 수 있다.
또한, 본 발명에 따른 액정 표시 패널은 퍼스널 컴퓨터(Personal Computer)와 노트북 컴퓨터(Note Book Computer)는 물론 복사기 등의 사무자동화기기, 휴대전화기나 호출기 등의 휴대 정보 단말기 및 텔레비젼, 디지털 카메라, 캠코드 등까지 광범위하게 이용하고 있다. 이 중 소형화되어 가는 휴대 정보 단말기에 본 발명에 따른 액정 표시 패널을 적용 가능하다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터 어레이 기판 및 제조 방법은 기수 게이트 링크 및 우수 게이트 링크가 게이트절연막, 제1 보호막 및 유기막을 사이에 두고 교번적으로 형성된다. 이에 따라서, 본 발명에 따른 박막트랜지스터 어레이 기판 및 제조 방법은 게이트 링크를 형성할 때 게이트 링크의 전체 폭만큼의 영역만 필요할 뿐 게이트 링크 간의 전체 이격거리만큼의 영역은 불필요하므로 그 만큼의 공간의 줄일 수 있다. 이에 따라서, 액정 마진 영역이 종래보다 줄어 들어 액정 표시 패널을 소형화할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (16)

  1. 기판 상에 형성된 게이트라인과;
    상기 게이트라인과 교차되게 형성되어 화소 영역을 마련하는 데이터라인과;
    상기 게이트라인 각각에 연결되어 상기 기판의 가장자리에 형성된 게이트패드와;
    상기 데이터라인 각각과 연결되며 상기 게이트 패드가 형성된 상기 기판의 가장자리에 형성되는 데이터 패드와;
    상기 게이트라인과 상기 게이트 패드 사이에 형성되는 게이트 링크와;
    상기 데이터라인과 상기 데이터 패드 사이에 형성되는 데이터 링크를 구비하고,
    상기 게이트링크는 상기 게이트라인 및 데이터라인 중 어느 하나와 동일 평면 상에 동일한 금속으로 형성되는 제1 게이트링크와; 상기 제1 게이트링크 상에 형성된 하나 또는 복수의 절연막 상에 형성되고, 상기 제1 게이트 링크들 사이에 형성되는 제2 게이트링크를 포함하며,
    상기 제2 게이트링크는 상기 게이트 패드와 접속되며 상기 게이트 라인 및 데이터 라인 중 어느 하나와 동일 금속으로 동일 평면 상에 형성되는 제1 링크전극과, 상기 제1 링크전극 및 상기 게이트라인 각각과 접속되는 제2 링크전극을 포함하고,
    상기 제1 링크전극과 상기 제2 링크전극은 컨택홀을 통해 직접 접속되며,
    상기 화소 영역의 반사영역에 형성되는 반사전극은 상기 제2 링크전극과 동일 금속으로 동일 평면상에 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 게이트라인 및 데이터라인과 접속된 박막트랜지스터와;
    상기 화소 영역에 형성되며 상기 박막트랜지스터와 접속된 화소전극을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 게이트 라인은
    알루미늄(Al)계 또는 알루미늄 합금계 금속을 포함하는 제1 금속과,
    상기 제1 금속 상에 형성된 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 몰리브덴 합금, 구리 합금 중 어느 하나를 포함하는 제2 금속으로 이루어진 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  6. 제 1 항에 있어서,
    상기 반사전극은 알루미늄계 또는 알루미늄 합금계 금속의 단일층 또는 다층 구조로 이루어진 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  7. 기판 상에 게이트라인을 형성하는 단계와;
    상기 게이트라인과 게이트절연막을 사이에 두고 교차되어 화소 영역을 마련하는 데이터라인을 형성하는 단계와;
    상기 기판의 가장 자리에 상기 게이트라인 각각에 연결되는 게이트패드를 형성하는 단계와;
    상기 게이트 패드와 동일한 상기 기판의 가장자리에 상기 데이터라인 각각과 연결되는 데이터 패드를 형성하는 단계와;
    상기 게이트라인과 상기 게이트 패드 사이에 게이트 링크를 형성하는 단계와;
    상기 데이터라인과 상기 데이터 패드 사이에 데이터 링크를 형성하는 단계와;
    상기 화소 영역의 반사영역에 반사전극을 형성하는 단계를 포함하고,
    상기 게이트링크를 형성하는 단계는 상기 게이트라인 및 데이터라인 중 어느 하나와 동일 평면 상에 동일한 금속으로 제1 게이트 링크를 형성하는 단계와, 상기 제1 게이트링크 상에 형성된 하나 또는 복수의 절연막 상에서, 상기 제1 게이트 링크들 사이에 제2 게이트링크를 형성하는 단계를 포함하며,
    상기 제2 게이트 링크를 형성하는 단계는 상기 게이트 패드와 접속되며 상기 게이트 라인 및 데이터 라인 중 어느 하나와 동일 금속으로 동일 평면 상에 제1 링크전극을 형성하는 단계와, 상기 제1 링크 전극 및 상기 게이트라인 각각과 접속되는 제2 링크전극을 형성하는 단계를 포함하고,
    상기 화소 영역의 반사영역에 반사전극을 형성하는 단계는 상기 반사전극을 상기 제2 링크전극과 동일 금속으로 동일 평면상에 형성하며,
    상기 제1 링크전극과 상기 제2 링크전극은 컨택홀을 통해 직접 접속되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 게이트 라인 및 데이터라인과 접속된 박막트랜지스터를 형성하는 단계와;
    상기 화소영역에 상기 박막트랜지스터와 접속되는 화소전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  9. 삭제
  10. 삭제
  11. 제 7 항에 있어서,
    상기 게이트 라인은
    알루미늄(Al)계 또는 알루미늄계 합금 금속을 포함하는 제1 금속과,
    상기 제1 금속 상에 형성된 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 몰리브덴 합금, 구리 합금 중 어느 하나를 포함하는 제2 금속으로 이루어진 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  12. 제 7 항에 있어서,
    상기 반사전극은 알루미늄계 또는 알루미늄 합금계 금속의 단일층 또는 다층 구조로 이루어진 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  13. 삭제
  14. 제 1 항에 있어서,
    상기 반사전극은 상기 화소전극 상에 형성되고, 상기 반사전극의 에지부는 상기 화소전극의 에지부보다 바깥쪽에 위치하도록 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  15. 삭제
  16. 제 7 항에 있어서,
    상기 반사전극을 형성하는 단계는
    상기 반사전극을 상기 화소전극 상에 형성하고, 상기 반사전극의 에지부를 상기 화소전극의 에지부보다 바깥쪽에 위치하도록 형성하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
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