KR101147294B1 - 기준 전압 생성기 - Google Patents
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Abstract
기준 전압 생성기는 외부 전압 단자와 접지 전압 단자 사이에 병렬 연결된 복수개의 트랜지스터를 구비하고, 상기 복수개의 트랜지스터 중 어느 하나의 드레인-소오스 양단에서 기준 전압이 출력 되도록 하며, 상기 외부 전압의 레벨 변동에 따른 상기 복수개의 트랜지스터의 게이트의 전압 레벨의 변동량을 다르게 한다.
기준 전압, 외부 전압, 온도
Description
본 발명은 반도체 회로에 관한 것으로서, 특히 기준 전압 생성기에 관한 것이다.
반도체 회로 예를 들어, DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치는 외부 전압 또는 온도와 같은 환경 변화에 대응하여 일정하게 유지되는 기준 전압을 필요로 한다.
저전력 설계가 반도체 메모리 장치의 성능을 좌우하는 지표가 됨에 따라 외부에서 공급되는 전압(이하, 외부 전압)의 레벨도 점차 낮아지고 있다.
종래에는 밴드 갭(Band Gap) 방식의 기준 전압 생성기가 주로 사용되고 있었으나, 종래의 밴드 갭 방식의 기준 전압 생성기는 외부 전압의 레벨이 낮아질 경우, 원하는 레벨의 기준 전압을 안정적으로 생성하기 어려운 문제점이 있다.
본 발명은 외부 전압의 변동에 상관없이 원하는 레벨의 기준 전압을 안정적으로 생성할 수 있도록 한 기준 전압 생성기를 제공함에 그 목적이 있다.
본 발명에 따른 기준 전압 생성기는 외부 전압 단자와 접지 전압 단자 사이에 병렬 연결된 복수개의 트랜지스터를 구비하고, 상기 복수개의 트랜지스터 중 어느 하나의 드레인-소오스 양단에서 기준 전압이 출력 되도록 하며, 상기 외부 전압의 레벨 변동에 따른 상기 복수개의 트랜지스터의 게이트의 전압 레벨의 변동량을 다르게 함을 특징으로 한다.
본 발명에 따른 기준 전압 생성기는 게이트에 상기 외부 전압을 입력 받도록 구성된 제 1 NMOS 트랜지스터, 상기 제 1 NMOS 트랜지스터와 병렬 연결되며, 드레인과 게이트가 공통 연결된 제 2 NMOS 트랜지스터, 상기 제 2 NMOS 트랜지스터와 병렬 연결되고 게이트에 분배 전압을 인가받으며, 드레인과 소오스 양단에 인가된 전압을 기준 전압으로서 출력하도록 구성된 제 3 NMOS 트랜지스터 및 상기 외부 전압을 분배한 상기 분배 전압을 생성하도록 구성된 분배 저항을 구비함을 다른 특징으로 한다.
본 발명에 따른 기준 전압 생성기는 외부 전압 변동은 물론이고 온도 변화 에 따른 기준 전압의 변동을 보상할 수 있으므로 안정적인 기준 전압의 생성이 가 능하다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
본 발명은 NMOS 트랜지스터가 게이트-소오스 간의 전압차가 증가함에 따라 드레인-소오스의 채널 저항값이 감소하는 특성과, 스트롱 인버전(Strong Inversion) 상태와 위크 인버전(Weak Inversion) 상태의 NMOS 트랜지스터의 전류량이 온도에 대하여 서로 반대되는 특성을 이용하여 외부 전압 및 온도 변동 각각에 따른 기준 전압의 변동을 동시에 보상하여 안정적인 기준 전압을 생성할 수 있도록 한 것이다.
도 1에 도시된 바와 같이, 본 발명에 따른 기준 전압 생성기(100)는 가변 저항(R1, R2), 분배 저항(R3, R4) 및 제 1 내지 제 3 트랜지스터(M1 ~ M3)를 구비한다.
이때 제 1 내지 제 3 트랜지스터(M1 ~ M3)는 NMOS 트랜지스터로 구성된다.
가변 저항(R2)은 그 일단이 외부 전압(VDD)을 제공받기 위한 외부 전압 단자에 연결된다.
가변 저항(R1)은 그 일단이 접지 전압 단자와 연결된다.
가변 저항(R1, R2)은 각각의 저항 값을 조정함으로써 기준 전압(VERF)의 레벨을 조정할 수 있도록 구성된다.
제 1 트랜지스터(M1)는 드레인이 가변 저항(R2)의 타단과 연결되고, 소오스 가 가변 저항(R1)의 타단과 연결되며, 게이트에 외부 전압(VDD)이 인가된다.
제 2 트랜지스터(M2)는 드레인이 제 1 트랜지스터(M1)의 드레인 및 가변 저항(R1)의 타단과 공통 연결되고, 소오스가 접지 전압 단자와 연결되며, 게이트를 드레인과 연결함으로써 게이트에 기준 전압(VERF)이 인가되도록 한다.
제 3 트랜지스터(M3)는 드레인이 제 2 트랜지스터(M2)의 드레인과 연결되고, ㅅ오스가 접지 전압 단자와 연결된다. 제 3 트랜지스터(M3)의 소오스와 드레인 양단에 인가된 전압이 기준 전압(VERF)으로서 출력된다.
분배 저항(R3, R4)은 외부 전압 단자와 접지 전압 단자 사이에 연결되며, 분배 저항(R3, R4)의 연결 노드가 제 3 트랜지스터(M3)의 게이트와 연결된다.
이와 같이 구성된 본 발명에 따른 기준 전압 생성기의 외부 전압 변동과 온도 변동 각각에 따른 기준 전압의 변동이 보상되는 원리를 도 2 및 도 3을 참조하여 설명하기로 한다.
먼저, 외부 전압 변동에 따른 기준 전압의 변동을 보상하는 원리를 도 2A 내지 도 2C를 참조하여 설명하면 다음과 같다.
도 2A에 도시된 바와 같이, 제 1 트랜지스터(M1)를 경유하는 전류 패스의 저항값을 제 1 저항값(Ri1), 제 2 트랜지스터(M2)를 경유하는 전류 패스의 저항값을 제 2 저항값(Ri2), 제 3 트랜지스터(M3)를 경유하는 전류 패스의 저항값을 제 3 저항값(Ri3)으로 정의하며, 병렬 연결된 제 1 내지 제 3 저항값(Ri1 ~ Ri3)의 총 합을 기준 전압(VERF)을 생성하기 위한 전류 패스의 총 저항값(Ri)으로 정의할 수 있다. 즉, 총 저항값(Ri)은 제 1 내지 제 3 저항값(Ri1 ~ Ri3)의 병렬 연결 원리에 따라 1/(Ri1 + Ri2 + Ri3)으로 나타낼 수 있다.
도 2B의 외부 전압(VDD) 변동에 따른 총 저항값(Ri)의 관계를 나타낸 그래프에서 알 수 있는 바와 같이, 제 1 저항값(Ri1) 및 제 3 저항값(Ri3)은 변동 폭은 다르지만 외부 전압(VDD)의 증가에 따라 감소하며, 제 2 저항값(Ri2)은 외부 전압(VDD)이 문턱 전압(Vth) 이상이 된 이후부터 일정하게 유지된다.
따라서 총 저항값(Ri)은 외부 전압(VDD)의 상승에 따라 선형적으로 감소하게 된다.
도 2C에 도시된 바와 같이, 외부 전압(VDD)의 상승에 따라 전류량(Ii)이 선형적으로 증가하지만, 총 저항값(Ri)은 상기 전류량(Ii)의 증가를 보상할 수 있는 방향으로 선형적으로 감소하게 된다.
따라서 본 발명에 따른 기준 전압 생성기(100)는 외부 전압(VDD)의 변동에 상관 없이 기준 전압(VERF)을 일정한 레벨로 생성할 수 있다.
다음으로, 외부 전압 변동에 따른 기준 전압의 변동을 보상하는 원리를 도 3A 및 도 3B를 참조하여 설명하면 다음과 같다.
도 3A에 도시된 바와 같이, 제 1 트랜지스터(M1)를 경유하는 전류의 변화량을 제 1 전류 변화량(ΔIt1), 제 2 트랜지스터(M2)를 경유하는 전류의 변화량을 제 2 전류 변화량(ΔIt2), 제 3 트랜지스터(M3)를 경유하는 전류의 변화량을 제 3 전류 변화량(ΔIt3)으로 정의할 수 있다.
이때 제 1 트랜지스터(M1)는 상술한 스트롱 인버전(Strong Inversion) 상태의 회로 구성을 갖는다. 이때 스트롱 인버전 상태란, 턴 오프 상태에서 턴 온 상태 로의 변동이 쉽게 이루어질 수 이는 상태를 의미한다. 즉, 제 1 트랜지스터(M1)는 게이트에 외부 전압(VDD)이 인가되므로 외부 전압(VDD)이 자신의 문턱 전압(Threshold Voltage: Vth) 이상이 되면 바로 턴 온 상태가 된다.
한편, 제 3 트랜지스터(M3)는 위크 인버전(Weak Inversion) 상태의 회로 구성을 갖는다. 이때 위크 인버전 상태란, 상기 스트로 인버전 상태에 비해 턴 오프 상태에서 턴 온 상태로의 변동이 쉽게 이루어질 수 없는 상태를 의미한다. 즉, 제 3 트랜지스터(M3)는 게이트에 외부 전압(VDD)을 분배한 분배 전압이 인가된다. 여기서 분배 전압이 외부 전압(VDD)의 절반에 해당하는 레벨이라 가정하면, 제 3 트랜지스터(M3)가 턴 온 되기 위해서는 외부 전압(VDD)이 자신의 문턱 전압의 두 배에 해당하는 레벨이 되어야 한다.
제 2 트랜지스터(M2) 또한 게이트에 기준 전압(VERF)이 인가되도록 함으로써 제 1 트랜지스터(M1)에 비해 위크 인버전 상태의 회로 구성을 갖도록 하였다.
따라서 도 3B에서 알 수 있는 바와 같이, 제 1 내지 제 3 전류 변화량(ΔIt1 ~ΔIt3 )의 합이 '0' 이 됨을 알 수 있다.
즉, 본 발명의 실시예에 따른 기준 전압 생성기(100)는 제 1 내지 제 3 트랜지스터(M1 ~ M3) 각각의 게이트에 외부 전압(VDD), 기준 전압(VERF) 그리고 외부 전압(VDD)을 분배한 분배 전압을 인가하여 서로 다른 인버전 상태 즉, 온도 변화에 따른 전류 변화량을 상쇄시킬 수 있는 상태로 만듦으로써 온도 변화에 상관없이 일정한 레벨의 기준 전압(VERF)을 생성할 수 있다.
본 발명의 실시예에 따른 기준 전압 생성기(100)는 도 4에 나타난 바와 같 이, 가변 저항(R1, R2)의 저항값 조정을 통해 기준 전압의 레벨을 조정할 수 있으며, 외부 전압(VDD)의 레벨을 변화시켜도 기준 전압(VERF)을 목표 레벨로 일정하게 유지시킬 수 있다.
또한 본 발명의 실시예에 따른 기준 전압 생성기(100)는 도 5에 나타난 바와 같이, 외부 전압(VDD)을 변화시킴과 동시에 온도를 -25℃ ~ 100℃까지 변화시켜도 기준 전압(VERF)을 약 14mV 이내의 변화량 범위 이내에서 원하는 레벨로 유지시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명에 따른 기준 전압 생성기의 회로도,
도 2A 내지 도 2C는 본 발명의 외부 전압 변동 보상을 설명하기 위한 회로도 및 파형도,
도 3A 및 3B는 본 발명의 온도 보상을 설명하기 위한 회로도 및 파형도,
도 4 및 도 5는 본 발명에 따른 기준 전압 생성기의 출력 시뮬레이션 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
M1 ~ M3: NMOS 트랜지스터 R1, R2: 가변 저항
R3, R4: 분배 저항
Claims (7)
- 외부 전압 단자와 접지 단자 사이에 연결된 제 1 트랜지스터, 및상기 제 1 트랜지스터와 병렬 연결되며, 드레인과 소오스 양단에 인가된 전압을 기준 전압으로서 출력하도록 구성된 제 2 트랜지스터를 포함하며,상기 외부 전압의 레벨 변동에 따른 상기 제 1 트랜지스터의 게이트의 전압 레벨의 변동량과 상기 제 2 트랜지스터의 게이트의 전압 레벨의 변동량을 다르게 한 기준 전압 생성기.
- 삭제
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제 1 트랜지스터 및 상기 제 2 트랜지스터와 병렬 연결되며, 게이트와 드레인이 공통 연결된 제 3 트랜지스터를 더 구비하는 기준 전압 생성기.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제 1 트랜지스터와 외부 전압 단자 사이 그리고 상기 제 1 트랜지스터와 접지 전압 단자 사이에 각각 연결된 가변 저항을 더 구비하는 기준 전압 생성기.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 외부 전압을 분배하여 생성한 분배 전압을 상기 제 2 트랜지스터의 게이트에 공급하도록 구성된 분배 저항을 더 구비하는 기준 전압 생성기.
- 게이트에 외부 전압을 입력 받도록 구성된 제 1 NMOS 트랜지스터;상기 제 1 NMOS 트랜지스터와 병렬 연결되며, 드레인과 게이트가 공통 연결된 제 2 NMOS 트랜지스터;상기 제 2 NMOS 트랜지스터와 병렬 연결되고 게이트에 분배 전압을 인가받으며, 드레인과 소오스 양단에 인가된 전압을 기준 전압으로서 출력하도록 구성된 제 3 NMOS 트랜지스터; 및상기 외부 전압을 분배한 상기 분배 전압을 생성하도록 구성된 분배 저항을 구비하는 기준 전압 생성기.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 6 항에 있어서,상기 제 1 NMOS 트랜지스터와 외부 전압 단자 사이 그리고 상기 제 1 NMOS 트랜지스터와 접지 전압 단자 사이에 각각 연결된 가변 저항을 더 구비하는 기준 전압 생성기.
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| KR100784909B1 (ko) | 2006-08-11 | 2007-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 내부 전압 생성 회로 |
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2009
- 2009-07-30 KR KR1020090070118A patent/KR101147294B1/ko active IP Right Grant
Patent Citations (1)
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| KR100784909B1 (ko) | 2006-08-11 | 2007-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 내부 전압 생성 회로 |
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