KR101144693B1 - 플랫 패널 콘트롤러에서의 가상 확장 디스플레이 정보 데이터(ｅｄｉｄ) - Google Patents

플랫 패널 콘트롤러에서의 가상 확장 디스플레이 정보 데이터(ｅｄｉｄ) Download PDF

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Abstract

디스플레이 인터페이스를 이용하여 디스플레이 디바이스에 연결되고 데이터 포트를 경유하여 호스트 디바이스에 연결되는 디스플레이 콘트롤러는, 실행가능한 명령 및 관련 데이터를 처리하기 위한 프로세서와, 디스플레이 디바이스에 대응하는 EDID 및 실행가능한 명령, 관련 데이터를 저장하기 위한 단일 메모리 디바이스, 그리고 데이터 포트를 경유하여 단일 메모리 디바이스를 호스트 디바이스에 연결하는 브리지 부분을 포함하며, 이때, 상기 브리지 부분은 항상 파워 온 상태에 놓여서, 부트 업 프로세스 과정처럼 디스플레이 콘트롤러가 파워 오프 상태에 있어도 호스트 디바이스에 의해 단일 메모리 디바이스에 대한 액세스를 제공할 수 있다.

Description

플랫 패널 콘트롤러에서의 가상 확장 디스플레이 정보 데이터(ＥＤＩＤ){VIRTUAL EXTENDED DISPLAY INFORMATION DATA (EDID) IN A FLAT PANEL CONTROLLER}
도 1은 본 발명의 한 실시예에 따른 디스플레이 콘트롤러의 한가지 구현을 포함하는 시스템 도면.
도 2는 본 발명의 한 실시예에 따른 브리지 회로.
도 3은 본 발명의 한 실시예에 따른 케이블 및 관련 채널의 도면.
도 4는 본 발명의 한 실시예에 따른 일례의 자동 동작 검출 회로.
도 5A는 본 발명의 한 실시예에 따른 프로세스를 설명하는 순서도.
도 5B는 본 발명의 한 실시예에 따라 실행가능한 명령 및 관련 데이터를 처리하기 위한 프로세서와, 다수의 데이터 포트를 가진 비디오 콘트롤러에서 EDID(Extended Display Identification Data)를 획득하기 위한 프로세스의 순서도.
도 5C는 본 발명의 한 실시예에 따라 EDID의 획득을 조정하기 위한 프로세스의 순서도.
도 5D는 본 발명의 한 실시예에 따라 인터-IC(IC2) 프로토콜을 이용하여 EDID를 획득하는 프로세스의 순서도.
도 5E는 본 발명의 한 실시예에 따른 전력 관리 절차를 설명하는 순서도.
도 5F는 본 발명의 한 실시예에 따른 디스플레이 콘트롤러에서 전력 스위칭 프로세스의 순서도.
도 6은 발명에 따른 회로를 사용할 수 있는 그래픽 시스템 도면.
본 발명은 디스플레이 장치에 관한 것이다. 특히, 본 발명은 디지털 및 아날로그 디스플레이 정보를 모두 저장할 수 있는 단일 메모리 디바이스에 액세스하는 디스플레이 장치를 구현하는 방법 및 장치에 관한 것이다.
컴퓨터를 이용하여, 기본 입력 출력 시스템(BIOS)은 모니터가 존재하는 지를 결정하기 위해 컴퓨터의 포트에 질의한다. 모니터가 존재할 경우, BIOS는 모니터 내의 판독 전용 메모리(ROM)에 통상적으로 포함된 표준화된 데이터를 다운로드한다. 이 표준화된 데이터는 EDID(Extended Display Identification Data)라 불리며, 모니터의 종류, 모델, 기능에 관한 정보처럼 모니터에 관한 정보를 포함한다. 일반적으로, BIOS는 컴퓨터에 의해 지원되는 모든 다양한 모니터들을 리스트하는 표를 포함한다. 모니터가 포트에 연결될 때, BIOS는 EDID로부터 선택된 정보를 판독하고, EDID를 BIOS에 저장된 모니터 데이터와 비교한다. 표준 프로토콜은 모니터가 꺼질 때에도 모니터의 정보를 BIOS가 판독할 것을 요구한다. 이 경우에, 소량의 전력이 컴퓨터에 의해 모니터 커넥터를 통해 모니터에 공급되어, EDID 스토리지 장치의 실행 및 액세스를 행한다.
EDID와 BIOS에 저장된 모니터 데이터가 일치한다고 결정되면, 컴퓨터 시스템은 이러한 특정 종류의 모니터와 그 기능들을 이용하도록 구성된다. 가령, 모니터가 볼륨 제어나 슬립 버튼(sleep button)을 가질 경우, 컴퓨터는 이 기능을 지원하도록 구성된다. 그러나, EDID로부터의 정보가 BIOS에 저장된 모니터 데이터와 다를 경우, 컴퓨터는 "레거시(legacy)" 모니터와 통신 중이라고 가정한다. 레거시 모니터는 비교적 오래된 구형의 모니터처럼 기본 기능을 가진 모니터를 언급하는 용어이다. 따라서, BIOS는 리거시 모니터로 동작하기 위해 디폴트 구성으로 컴퓨터를 구성한다.
현재, DDC(Display Data Channel) 모니터는, 모니터의 해상도 및 리프레시 속도같은 모니터의 기능에 관한 EDID를 저장하는 EEPROM같은 스토리지 장치를 포함한다. EDID 포맷은 VESA(Video Electronics Standards Association)에 의해 개발된 표준 데이터 포맷으로서, 모니터/호스트 컴퓨터 호환성을 크게 개선시킨다. 현재, 현 EDID 포맷은 Display Data Channel (DDC.TM.) Standard의 부록 D(버전 1.0, 리비전 0, 1994.8.12) 에 기재되어 있다. DDC 모니터를 이용하는 개인용 컴퓨터의 경우, 시스템 소프트웨어는 모니터 내에 저장된 DDC 관련 EDID에 액세스한다. 시스템 소프트웨어는 시스템에 설치된 비디오 콘트롤러의 종류를 또한 결정한다. 비디오 콘트롤러는 모니터에 전달된 비디오 데이터를 제어하고 구성하는 데 사용된다. 그 후, 시스템 소프트웨어는 DDC 모니터로부터 얻은 리프레시 속도를 비디오 콘트롤러의 기능과 비교하여, 비디오 콘트롤러에서 설정될 적정 리프레시 속도를 결정하며, 차례로, 모니터를 제어한다.
일반적으로, EDID는 모니터가 꺼질 때에도 호스트에 액세스할 수 있는 디스플레이 정보이다. "듀얼 인터페이스"(아날로그 및 디지털 커넥터들이 지원됨)를 지원하는 모니터에서, 일반적으로, 아날로그 및 디지털 EDID를 저장하는 두개의 개별적인 표준 EDID ROM 디바이스들이 플랫 패널 콘트롤러 보드 상에 위치한다. EDID는 전용 DDC 버스를 통해 액세스된다. 기존의 듀얼 패널 플랫 패널 콘트롤러 설계에서, 두개의 EDID ROM 디바이스들은 플랫 패널 콘트롤러 상에 위치하여, 아날로그 EDID ROM을 위한 아날로그 케이블(VGA DDC 케이블)과, 디지털 EDID ROM을 위한 디지털 케이블(DDC_DVI 케이블)을 이용하여 호스트 전원으로부터 전력을 공급받는다. 플랫 패널 콘트롤러 보드에 두개의 EDID ROM 디바이스를 구비하는 비용은 비싼 편이다.
따라서, 현재의 비용 압력 시장에 비추어, 두개의 개별적인 EDID ROM 디바이스없이 DDC 포트를 통해 EDID를 지원하는 해법이 필요하다.
단일 메모리로부터 아날로그 및 디지털 EDID를 지원하는 방법 및 장치가 기술된다.
한 실시예에서, 실행가능한 명령 및 관련 데이터를 처리하기 위한 프로세서와, 적절한 타입의 비디오 소스에 각각 연결될 수 있는 다수의 데이터 포트를 구비한 디스플레이 콘트롤러에서 단일 메모리 디바이스의 메모리 공간을 분할하는 방법이 설명된다. 이 방법은 실행가능한 명령 및 관련 데이터를 저장하기 위한 메모리 공간의 제 1 부분을 할당하는 단계와, EDID를 저장하기 위한 메모리 공간의 제 2 부분을 할당하는 단계를 포함하며, 이때, 제 1 부분과 제 2 부분은 디스플레이 콘트롤러의 전력 상태에 관계없이 데이터 포트와 프로세서에 의한 액세스가 항상 가용하다.
디스플레이 인터페이스를 이용하여 디스플레이 디바이스에 연결되고 데이터 포트를 경유하여 호스트 디바이스에 연결되는 디스플레이 콘트롤러는, 실행가능한 명령 및 관련 데이터를 처리하기 위한 프로세서와, 디스플레이 디바이스에 대응하는 EDID 및 실행가능한 명령, 관련 데이터를 저장하기 위한 단일 메모리 디바이스, 그리고 데이터 포트를 경유하여 단일 메모리 디바이스를 호스트 디바이스에 연결하는 브리지 부분을 포함하며, 이때, 상기 브리지 부분은 항상 파워 온 상태에 놓여서 디스플레이 콘트롤러가 파워 오프 상태에 있어도 호스트 디바이스에 의해 단일 메모리 디바이스에 대한 액세스를 제공할 수 있고, 따라서, 부트 업 프로세스 중 디스플레이 콘트롤러가 파워 오프 상태일 때 브리지 부분과 단일 메모리 디바이스가 호스트 디바이스에 의해 전력을 공급받아, 호스트 디바이스가 필요에 따라 단일 메모리 디바이스로부터 적절한 EDID를 액세스하고 불러들일 수 있다.
본 발명의 특정한 실시예에 대한 참조가 상세히 행해질 것이며, 이들의 예는 첨부한 도면에 도시된다. 본 발명이 특정한 실시예와 관련하여 설명될 것이지만, 그 설명된 실시예에 본 발명을 특정하려는 의도가 아님을 이해할 것이다. 이와 대조적으로, 첨부된 청구항에 의해 정의되는 바와 같은 본 발명의 사상 및 범위내에 포함될 수도 있는 것으로서 수정물, 변형물, 및 등가물을 커버링하도록 의도된다.
DDC(Display Data Channel) 모니터는 모니터의 해상도 및 리프레시 속도같은 모니터의 기능에 관한 EDID를 저장하는 스토리지 디바이스(가령, EEPROM)를 포함한다. 아날로그 및 디지털 커넥터를 모두 지원하는 "듀얼 인터페이스"를 지원하는 모니터에서, 아날로그 및 디지털 EDID를 각각 저장하는 플랫 패널 콘트롤러 보드에는 통상적으로 두개의 개별적인 표준 EDID ROM 디바이스들이 위치한다. EDID ROM 디바이스에 부가하여, 모니터는 시리얼 주변 인터페이스(SPI) 플래시 시리얼 ROM으로 배열되는 프로그래머블 ROM 디바이스로 구성되는 관련 프로그램 메모리 스토리지를 가진 프로세서를 포함하는 모니터 콘트롤러를 또한 포함한다. SPI 플래시 ROM은, 본질적으로 패널을 제어하는 본질적인 루틴을 유지하기 위해 플랫 패널 콘트롤러 보드상에서 요구된다. 이 루틴들은 어떤 시각에 필요한 명령들을 실행하도록 온-칩 마이크로콘트롤러에 의해 호출될 것이다. 직렬 주변 인터페이스(SPI)는 풀 듀플렉스 모드로 동작하는 다수의 디바이스들(적어도 하나는 마스터라 불리고, 다른 것들은 슬레이브라 불림) 사이에서 데이터의 시리얼 교환(즉, 한번에 한 비트씩)을 가능하게 하는 인터페이스이다. "풀 듀플렉스"(full duplex)란, 데이터를 동시에 양방향으로 전송할 수 있다는 것을 의미한다. SPI는 중앙 처리 장치(CPU)와 주변 장치 간의 통신을 위해 시스템에서 가장 자주 이용된다. SPI를 이용하여 두 마이크로프로세서를 연결하는 것도 가능하다.
이러한 관점에서, 본 발명은 EDID를 저장하기 위해 (SPI 플래시 시리얼 ROM과 같은) 프로세서 메모리의 임의의 이용하지 않는 부분을 활용하며, 그에 의해, EDID를 저장하기 위해 추가적인 메모리 디바이스를 이용할 필요성을 제거한다. 이 방식으로, EDID 저장을 위해 프로세서에 이미 가용한 SPI 플래시 ROM을 이용함으로서, 본 발명은 EDID만을 저장하는 데 전용으로 사용되었던 별도의 ROM를 구비하는 비용이 필요없게 된다. 이 방식으로, 두개의 별도의 EDID ROM 디바이스를 구비할 필요없이 DDC 포트(필요하다면, 아날로그 및 디지털 양자)에 EDID가 가용하게 된다.
본 발명은 디스플레이 콘트롤러 회로를 참고하여 설명될 것이다. 상기 디스플레이 콘트롤러는 임의의 갯수 및 종류의 플랫 패널 디스플레이 모니터에 사용하기에 적합한 플랫 패널 디스플레이 콘트롤러를 참고하여 설명되지만, 본 발명의 콘트롤러 회로는 적합하다고 간주되는 임의의 종류의 디스플레이에도 적용가능하다. 따라서, 본원의 플랫 패널 디스플레이는 디스플레이를 필요로 하는 컴퓨터 및 그외 다른 장치에 사용하기에 적합한 LCD형 모니터를 포함한다.
도 1은 본 발명의 한 실시예에 따른 디스플레이 콘트롤러(102)의 한가지 구현을 포함하는 시스템(100)을 도시한다. 도시되는 바와 같이, 디스플레이 콘트롤러(102)는, 프로세서(104)에 의해 처리되는 실행가능한 명령 및 관련 데이터를 저장하기 위한 메모리 위치(109)와는 상이한 특정 메모리 위치에서, 디스플레이(107)에 관련된 EDID를 저장하도록 배열되는 SPI-ROM(106) 형태의 메모리 디바이스(106)에 연결된 프로세서(104)를 포함한다. 본 실시예에서, 시스템(100)은 외부 비디오 소스(110)(가령, 컴퓨터나 PC 호스트)와 디스플레이 콘트롤러(102) 간의 송신 링크를 제공하는 다수의 데이터 포트(108)를 또한 포함한다. 일반적으로, 시스템(100)은 임의의 갯수 및 종류의 데이터 포트(108)를 포함할 수 있으나, 본원 설명을 위해 시스템(100)은 DDC(Display Data Channel) 타입 디지털 포트(DDC-DVI 포트(108a)로 불림)와 DDC 아날로그 데이터 포트(DDC-VGA 포트(108b)로 불림)를 포함하는 듀얼 인터페이스 타입 시스템으로 간주된다. 디스플레이 콘트롤러(102)는 아날로그 디스플레이용 DDC-VGA 포트(108b)와 디지털 디스플레이용 DDC-DVI 포트(108a)를 이용하여 케이블(112)을 통해 비디오 소스(110)에 연결된다. DDC 표준은 비디오 소스에 포함된 디스플레이 어댑터와 모니터 간의 통신 채널을 규정하는 표준이다. 모니터는 이 채널을 이용하여 그 아이덴티티와 기능을 디스플레이 어댑터에 전달한다.
본 실시예에서, SPI-ROM(106)은 아날로그 디스플레이 데이터를 저장하는 데 사용하는 아날로그 EDID 부분(116)과 디지털 디스플레이 데이터를 저장하는 데 사용되는 디지털 EDID 부분(118)으로 분할되는 가상 EDID 부분(114)을 포함하도록 분할된다. 특정 구현에서, 아날로그 EDID 부분(116)은 메모리 위치 000-100에 걸치지만, 디지털 EDID 부분(118)은 101-1FF에 걸치지만, 물론 적절하다고 간주되는 방식으로 배열될 수 있다.
콘트롤러(102)의 일부분은 DDC-VGA 포트(108b) 및 DDC-DVI 포트(108a), 그리고 SPI 플래시 ROM(106) 사이에서 브리지로 기능하는 브리지 섹션(120)으로 분할된다. (브리지 섹션(120)은 도 2를 참고하여 아래에서 더욱 상세하게 설명된다.) 브리지 섹션(120)은 아날로그 부분(122)을 또한 포함한다. 동작 중, 포트들(108) 중 하나로부터의 임의의 EDID 판독 요청은, 적절한 EDID를 저장하는 ROM(106)의 상기 부분(아날로그 데이터의 경우 부분(116), 디지털 데이터의 경우 부분(118))에 액세스함으로써, 브리지 섹션(120)에 의해 가해진다. 차례로, 브리지 섹션(120)은 SPI 플래시 ROM(106)으로부터 판독한 데이터를 다시 요청 포트에 전달한다.
본 실시예에서, 콘트롤러(102)는 SDA(Serial DAta line)와 SCL(Serial CLock line)이라 불리는 2개의 액티브 양방향 와이어를 가진 집적 회로와 접지 연결 사이의 통신 링크를 나타내는 인터-IC 버스(I2C) 프로토콜에 따른다. I2C 버스에 연결된 모든 디바이스는 기능에 따라, 수신기나 송신기로 작용할 수 있는 각자의 고유 어드레스를 가진다. 예를 들어, LCD 드라이버는 수신기일 뿐이고, 메모리나 I/O 칩은 송신기 및 수신기가 될 수 있다.
따라서, I2C 버스트 판독 중, 브리지 섹션(120)은 EDID 관련 데이터의 각각의 바이트를, 정보의 시리얼 비트로 변환하고, 이를 요청 DDC 포트의 2-와이어 I2C 버스로 전달한다. 오프 모드(OFF_Mode) 중(아날로그 부분(122)에 의해 온-보드 전력 레귤레이터(124)가 오프로 검출될 때), 외부 전원(126)으로부터의 전력이 DDC 포트 중 하나의 액티브 포트(즉, DDC-DVI 포트(108a) 또는 DDC-VGA 포트(108b))를 이용하여 케이블(112)과 관련 채널들(도 3 참조)을 통해 콘트롤러(102)와 SPI-ROM(106)에 공급된다. 이 방식으로, 상기 콘트롤러(102)에 포함된 전력 레귤레이터(124)가 파워 오프 상태일지라도, 브리지 섹션(120)과 ROM(106)은 부트-업 중 필요한 EDID를 제공하기 위해 충분한 전력을 여전히 수신한다. 전력 스위칭 전이 중(즉, 온-보드 전력 레귤레이터(124)가 오프일 때인 오프_모드와, 온-보드 전력 레귤레이터(124)가 온 상태인 온-모드 사이에서, 또는 그 역의 상태에서), 온-보드 전력 레귤레이터(124)가 오프로부터 온으로 그리고 온으로부터 오프로 스위칭될 때를 아날로그 부분(122)이 감지한다. 오프 모드 중, 브리지 섹션(120)과 SPI 플래시 ROM(106)이 케이블(112)을 통해 DDC 포트(108)의 한 포트에 의해 전력을 공급받는다. 본 실시예에서, 전력 공급원(126)은 도 3에 도시되는 직렬 연결 다이오드(302)의 두 브랜치를 통해 전력을 제공하도록 기능한다(명료함을 위해 커넥터 중 하나만이 도시되었다). (전력공급되는 콘트롤러(102)의 부분이 브리지 섹션(120)만일 때) 오프 모드에서의 래치 업(latch up) 문제를 피하기 위해, 브리지 섹션(120)의 디지털 로직이 공지 상태로 설정된다.
전력이 오프로부터 온으로 변화하는 경우에, 아날로그 섹션(122)은 온-보드 레귤레이터(124)가 액티브 상태로 되어 전력을 제공함을 감지하고, 그 결과, 상기 아날로그 섹션(122)은 전력 공급원(126)으로부터 전력을 제공하고 있는 DDC 포트(108) 중 액티브 포트로부터 현재 액티브 상태인 온-보드 레귤레이터(124)로 스위칭된다. 이 방식으로, 온-보드 및 오프-보드 전력 공급원 간의 임의의 전력 전이가 검출되기 때문에, 그리고 적정 스위칭 액션이 취하여지기 때문에, 브리지 섹션(120)은 항상 전력을 수신할 수 있고, 따라서 임의의 전력 스위칭 결함을 방지할 수 있다.
오프로부터 온으로 전력 전이 중(즉, 전력 레귤레이터(124)가 온 상태로 켜질 때), 종료되지 않은 임의의 EDID 판독 사이클은 사이클의 종료까지 계속되게 된다. 본 설명의 내용에서, 종료되지 않은 EDID 판독 사이클이란, 요청 DDC 포트가 ROM(106)으로부터 EDID를 판독 중이고 I2C STOP 조건에 아직 도달하지 않은 상황을 의미한다. EDID 판독 동작을 완료하는 데 요구되는 시간 주기 중, 콘트롤러(102)는 차후 EDID 판독 요청을 위해 온 모드로 스위칭하기 전에, 종료되지 않은 EDID 판독 사이클의 종료를 기다린다. 온-보드 전력 레귤레이터(124)가 온으로 켜지는 시간(온-모드)동안, 브리지 섹션(120)은 포트(108)로부터 SPI 플래시 ROM(106)으로의 EDID 판독 요청과, 그외 다른 클라이언트 디바이스들을 위한 프로세서(104)의 서비스 요청 사이를 조정한다.
브리지 섹션(120)의 아날로그 부분(122)에 위치한 자동 동작 검출 회로(128) (더 상세히 후술됨)는 콘트롤러(102)의 전력 레귤레이터(124)가 온이나 오프가 될 때를 감지하도록 설계된다. 본 실시예에서, 이러한 검출은 현재의 TCLK 활성도의 결정에 기초하며, 여기서, TCLK 는 플랫 패널 콘트롤러 내부 클럭이다. 가령, 온-보드 수정 클럭이 액티브 상태라고 TCLK 활성도가 표시하는 경우에 전력 레귤레이터(124)가 온 상태라고 결정되며, 낮은 TCLK 는 전력 레귤레이터(124)가 오프라고 결정된다는 것을 표시한다.
오프 모드 중 전력 버짓(budget)에는 한계가 있기 때문에, 온-보드 전력 레귤레이터(124)가 오프 상태일 때 브리지 회로(120)와 SPI_플래시 ROM 클럭을 구동하도록 RC 기반 저주파수 클럭이 활성화된다. 그러나, 온-보드 전력 레귤레이터(124)로부터 SPI_플래시 ROM(106) 및 브리지 회로(120)에 대한 전력이 그 후에 제공되므로, 온 모드 중에서는 저주파수 클럭이 오프되고, 온-보드 수정 클럭이 활성화된다. 이 방식으로, 클럭을 심리스하게(seamlessly) 스위칭함으로서, EDID 판독이나 플랫 패널 콘트롤러 동작 중 어떤 고장이나 오기능도 발생하지 않게 된다.
파워 오프 중에, 가상 EDID 동작을 위해 필요한 전력은 전력 공급원(126)에 의해 발생되어 케이블(112)을 통해 제공된다. 그러나, 파워 온 모드에서는 콘트롤러(102)가 더 높은 클럭 주파수에서 동작할 것이기 때문에 전류 요건이 증가할 것이다. 이 상황에서, 케이블(112)은 필요한 전류를 유지하지 못할 수 있으며, 따라서, 케이블(112)로부터 온-보드 전력공급원(124)으로 스위칭을 할 필요가 있다. 그러나, 이 스위칭을 가능하게 하기 위해 준수해야할 조건이 두가지 있다. 임의의 디스플레이 프로덕트에서, 내부 발진기, 외부 발진기, 또는 클럭 소스와 함께 발생될 수 있는 기준 클럭(TLCK)에 대한 요건이 존재한다. 이러한 클럭의 존재는 칩이 파워-온 모드에 있다는 것을 표시한다. 자동 동작 검출 회로(128)는 이러한 클럭 신호 TCLK 를 보고, 토글링 상태인지 로우(low) 상태인 지에 기초하여 커패시터를 충전한다. 커패시터 전압은 증폭기나 인버터를 구동하고, 증폭기나 인버터의 임계 전압을 넘을 경우 로직 상태를 변화시킨다. 가령, 디스플레이 프로덕트에서는 일반적으로 마이크로콘트롤러 인터페이스가 존재하며, 콘트롤러가 파워 온 모드에 있으면 레지스터 비트를 변경시킬 수 있다. 상술한 바와 같이, TCLK 신호는 전력 스위칭을 행하기에 충분하다. 시스템을 보다 강건하게 하기 위해, TCLK 에 부가하여, 레지스터 비트로부터의 신호가 검출되며, 이 신호는 파워 오프 모드에서 로우(low) 또는 "0"이다. 그러나, 전력이 온 상태이면, 이 비트는 저주파수 모드를 이용하여 하이(high) 또는 "1"로 프로그래밍될 수 있다. 이 비트와 TCLK 의 로직 조합은 전력 스위칭에 사용된다.
상술한 콘트롤러(102)가 I2C-컴플라이언트되므로, I2C 프로토콜 규약에 따르면, I2C 버스 상에서 데이터 전송을 개시하는 I2C 버스에 연결된 임의의 회로는 버스 슬레이브로 간주되는, 상기 시기에 버스에 연결된 모든 다른 회로를 관장하는 버스 마스터에 해당한다. I2C 프로토콜에서, 슬레이브가 마스터 판독 또는 기록 명령을 추종할 수 없을 때, 슬레이브는 I2C 클럭(두 와이어 I2C 중 하나)을 로우 상태("클럭 스트레칭"이라 불림)로 유지시킴으로서 버스를 홀딩(버스 활성도를 지연시킴)한다. 따라서, 콘트롤러(102)가 비디오 소스(가령, PC 호스트)(110)에 마스터로서 슬레이브되기 때문에, PC 호스트(110)가 ROM(106)으로부터 DDC-VGA(108b)나 DDC-DVI 포트(108a)를 통해 EDID를 판독하고자 할 경우, VESA 표준에서는 콘트롤러(102)가 포트(108)에 연결된 버스들을 홀딩할 수 없다. 다시 말해서, VESA 표준에 따르면, ROM(106)은 항상 가용하며, PC 호스트(110)는 ROM(106)으로부터 DDC 포트(108)들 중 한 개를 통해 EDID를 판독할 수 있다. 따라서, VESA 표준에 따르고 I2C 컴플라이언트하게 유지시키기 위해, 조정 회로(130)는 ROM(106)의 판독을 요구하는 콘트롤러(102) 내부의 다른 클라이언트 디바이스들로부터의 요청과, EDID 판독 요청의 실행을 제공한다. 특정 실시예에서, 조정 기법은 ROM으로부터 판독되는 EDID 데이터를 홀딩하는 FIFO(132)를이용한다. 요청 VGA DDC 포트가 FIFO(132)를 (바이트 단위로) 판독하면, 각각의 데이터 바이트는 비트 단위로 요청 DDC 포트(시리얼 I2C 포트)를 통해 전달된다. FIFO(132)가 거의 비어있을 경우, FIFO(132)는 다시 ROM에 액세스하여, 임의의 계류중인 EDID 판독 요청을 만족시키고, 그외 다른 요청 클라이언트들은 FIFO(132)가 적정 데이터로 다시 채워질 때까지 중단된다.
도 2는 본 발명의 한 실시예에 따른 브리지 회로(200)를 도시한다. 브리지 회로(200)는 도 1에 기재된 바와 같은 브리지 회로(120)의 특정 구현이다. 브리지 회로(200)는 각각의 DDC 포트(108)에 대한 DDC 포트 콘트롤러 블록(202)(도면부호(202a)는 포트(108a)와 관련되고, 도면부호(202b)는 포트(108b)와 관련됨)을 포함한다. 전력 레귤레이터(124)가 파워 오프 상태(off_모드)일 때, DDC 포트 케이블 중 하나(VGA/DVI)에 의해 전력이 공급되어, 전력을 SPI_플래시 ROM(106)과 칩의 브리지 섹션에 공급한다. 이 시간 동안, DDC 포트 콘트롤러 블록(202) 중 하나(VGA/DVI)는 SPI 상태 머신(SPI_SM) 콘트롤러(204)에 EDID 판독 요청을 전송할 책임이 있다. SPI_SM 콘트롤러(204)는 EDID 판독 요청에 따라, SPI 플래시 ROM(106)의 적절한 부분으로부터 요청 데이터를 판독하고, 판독한 데이터를 다시 적절한 DDC_PORT 콘트롤러(202)에 전달한다. DDC_PORT 콘트롤러(202)는 EDID 관련 데이터의 각각의 바이트를 시리얼 비트의 정보로 변환하여, 액티브 DDC 포트(108)의 I2C 버스를 통해 이를 전달한다.
상술한 바와 같이, I2C 프로토콜에서, 슬레이브 디바이스가 마스터 판독 또는 기록 명령을 추종할 수 없을 때, 슬레이브 디바이스는 I2C 클럭(두 와이어 I2C 중 하나)을 로우 상태(즉, 클럭 스트레칭 상태)로 유지시킴으로서 버스가 더이상 동작하는 것을 홀딩시킬 수 있다(버스 활성도를 지연시킴). 본 실시예에서, 플랫 패널 콘트롤러(102)는 슬레이브 디바이스이고 PC 호스트는 마스터이다. PC 호스트가 ROM(106)으로부터 VGA DDC 포트(108b)나 DVI DDC 포트(108a)를 통해 EDID 데이터를 판독하고자 할 때, VESA 표준에서는 ROM(106)이 항상 가용하다. (즉, PC 호스트가 ROM(106)으로부터 DDC 포트(108)를 통해 EDID 데이터를 판독할 수 있다.) 따라서, VESA 표준은 데이터가 준비되어 있지 않을 때 요청 DDC 포트(108)를 홀딩하는 슬레이브 디바이스(콘트롤러(102))를 제공하지 못한다. 따라서, VESA 표준과의 호환성을 유지하기 위해, 조정 블록(130)은 ROM(106)에 대한 액세스를 요청하는 플랫 패널 콘트롤러(102) 내부의 그외 다른 회로로부터의 요청뿐 아니라, EDID 판독 요청 속도를 프로세서(104)가 추종할 수 있게 하는 조정 서비스를 제공한다.
ROM 액세스 요청의 조정을 촉진시키기 위해, FIFO(134)(본 경우에 8바이트 깊이)는 ROM(106)으로부터 EDID 판독을 홀딩시킨다. 요청 DDC 포트 인터페이스 블록은 FIFO(132)로부터 요청받은 EDID를 (바이트 단위로) 판독하며, 각 바이트의 데이터를 요청 DDC 포트를 통해 비트 단위로 PC 호스트(110)에 전송한다. FIFO(132)가 거의 비어있을 경우, 추가적으로 요청받은 EDID로 FIFO(132)를 채우기 위해 다른 요청 클라이언트 디바이스들을 인터럽트시킬 것을 요구받는다는 것을 표시하도록 프로세서(104)가 플래그될 수 있다. 이 방식으로, 요청 DDC 포트는 클럭 스트레칭에 의지할 필요없이 ROM(106)에 대한 액세스를 제공받아, VESA 표준에 대한 순응도를 유지한다. FIFO(132)가 다시 채워지면, 프로세서(104)는 플래그를 해제하고, 그외 다른 요청 클라이언트의 ROM(106)에 대한 액세스가 허용된다.
도 4는 본 발명의 한 실시예에 따른 일례의 자동 동작 검출 회로(400)를 도시한다. 자동 동작 검출 회로(400)는 콘트롤러의 전력 레귤레이터가 온 상태에 있을 때 또는 오프 상태에 있을 때를 검출하도록 설계된다. 전력 레귤레이터가 파워 온 상태이면 TCLK가 토글링하고, 그렇지 않으면, 전력 레귤레이터가 파워 오프 상태일 경우 TCLK가 0이다. TCLK가 토글링일 때, 자동 동작 검출 회로(400)는 커패시터 C1을 충전할 것이며, 노드 N1는 하이 전압으로 충전되어 노드 N2를 하이 상태로 만들 것이다. iCORE_DETECT가 레지스터 제어로부터 하이로 설정되면, 노드 N3는 하이가 되어, 콘트롤러의 전력이 온 상태임을 표시하도록 출력 ACT 신호가 하이가 될 것이다. ACT는 iEDID_EN_PAD 허가 신호(본드 옵션 신호)를 이용하여 ONE으로 설정될 수 있다.
대안으로, TCLK가 0일 때, 커패시터 C1은 충전을 행하지 않을 것이며, 하이 임피던스 저항 R2는 노드 N1을 풀 다운 시켜서 노드 N2가 로우 상태가 되게 할 것이며, 이는, 콘트롤러 전력이 오프 상태임을 표시하도록 출력 ACT 신호가 로우가 되게 노드 N3를 로우 상태가 되게 할 것이다.
도 5A는 본 발명의 한 실시예에 따른 프로세스(500)의 순서도를 도시한다. 플랫 패널 콘트롤러(FPC)가 온 상태인 지를 결정(단계 502)함으로서 프로세스(500)가 시작된다. 콘트롤러가 파워 온 상태라고 결정되면, DDC 포트 상태 머신은 가상 EDID ROM에 대한 액세스를 허가받으며(단계 504), 요청받은 EDID가 가상 EDID ROM으로부터 판독되고(단계 506), DDC 포트 상태 머신이 사용중(busy) 상태인 지에 대한 결정이 이루어진다(단계 508). 단계 502로 돌아와, 대안적으로, 콘트롤러가 파워 오프 상태라고 결정되면, 제어는 단계 502로부터 단계 508로 바로 이동하여, DDC 상태 머신이 사용중 상태라고 결정될 경우, 제어는 다시 단계 506으로 진행하며, 그렇지 않을 경우 콘트롤러 상태 머신은 단계 510에서 ROM에 대한 액세스를 허가받는다. 단계 512에서, 다른 포트들이 ROM에 대한 액세스를 요청 중인지를 결정한다. 액세스를 요청하는 다른 포트들이 없을 경우, 콘트롤러는 모든 요청들에 대해 서비스하며(단계 514), 그렇지 않을 경우, 단계 516에서 콘트롤러는 모든 요청에 대해 서비스하며 ROM에 대한 임의의 요청 포트 액세스를 제공한다.
도 5B는 발명의 한 실시예에 따라 실행가능한 명령들 및 관련 데이터를 처리하는 프로세서와 다수의 데이터 포트를 구비한 비디오 콘트롤러에서 EDID(Extended Display Identification Data)를 획득하는 프로세스(520)의 순서도이다. 이 프로세스(520)에 따르면, 단계 522에서 온-보드 전력 공급원을 활성화시키고, 단계 524에서 온-보드 전력 공급원이 활성화될 때 메모리 디바이스에 전력을 제공하도록 배열된 오프-보드 전력 공급원을 차단시킨다. 단계 526에서, EDID 및 실행가능한 명령, 그리고 관련 데이터를 저장하는 데 사용되는 메모리 디바이스에 온-보드 전력 공급원으로부터의 전력을 제공하고, 단계 528에서, 고주파수 클럭 신호를 제공할 수 있는 온-보드 클럭 회로에 상기 온-보드 전력 공급원으로부터의 전력을 제공한다. 단계 530에서, 온-보드 클럭 회로로부터 메모리 디바이스에 고주파수 클럭 신호를 제공하고, 단계 532에서, 온-보드 전력 공급원이 활성화된 상태에서 메모리 판독 동작이 진행중일 경우, 단계 534에서, 메모리 판독 동작을 완료시킨다.
도 5C는 발명의 한 실시예에 따라 EDID의 획득을 조정하는 프로세스(536)의 순서도를 도시한다. 이 프로세스(536)에 따르면, 단계 538에서 요청 데이터 포트에 의해 메모리 엑세스 요청을 발생시키고, 단계 540에서 조정 회로에 의해 메모리 디바이스에 대한 액세스를 허가한다. 단계 542에서, EDID를 메모리 디바이스로부터 데이터 버퍼까지 판독하고, 단계 544에서 판독된 EDID를 데이터 버퍼에 저장하며, 단계 546에서 요청 포트가 저장된 EDID의 일부분을 요청 데이터 포트에 의해 판독한다. 단계 548에서, 프로세서에 의해 프로세서 메모리 액세스 요청을 발생시키고, 단계 550에서, 데이터 버퍼가 풀 상태인 지를 결정한다. 데이터 버퍼가 풀 상태라고 결정되면, 단계 552에서 프로세서 메모리 액세스 요청을 허가하며, 어떤 경우에도, 단계 544에서, 요청 포트는 버퍼로부터의 판독을 계속한다. 단계 556에서, 버퍼가 거의 비어있는 지를 결정하며, 버퍼가 거의 비어있다고 결정될 경우, 단계 558에서 요청 포트의 메모리에 대한 액세스가 허가되며, 그렇지 않을 경우, 요청 포트는 버퍼로부터의 데이터 판독을 계속한다.
도 5D는 발명의 한 실시예에 따라 인터-IC(I2C) 프로토콜을 이용하여 EDID를 획득하는 프로세스(560)의 순서도이다. 프로세스(560)에 따르면, 단계 562에서, 호스트 디바이스에 의해 EDID 판독 요청을 발생시키고, 단계 564에서, EDID 판독 요청을 요청 포트를 통해 메모리 디바이스에 전달한다. 단계 566에서, 요청받은 EDID를 메모리 디바이스로부터 데이터 버퍼에 전달하고, 단계 568에서, 프로세서에 대하여 메모리 액세스가 허가되고, 단계 570에서, 요청받은 EDID를 버퍼로부터 바이트 단위로 판독하며, 단계 572에서, 각 바이트의 데이터를 요청 데이터 포트를 통해 비트 단위로 호스트 디바이스에 전달한다. 이 방식으로, 요청 데이터 포트는 클럭 스트레칭없이 필요에 따라 메모리 디바이스에 대한 액세스를 제공받을 수 있고, 따라서, VESA 표준에 대한 컴플라이언트를 유지할 수 있다.
도 5E는 발명의 한 실시예에 따라 저전력 버짓을 유지하기에 적합한 전력 스위칭 과정(574)의 순서도이다. 프로세스(574)에 따르면, 단계 576에서 온-보드 전력 공급원이 액티브 상태인 지를 결정한다. 온-보드 전력 공급원이 액티브 상태가 아닐 경우, 단계 578에서 커넥터를 이용하여 오프-보드 전력 공급원에 의해 디스플레이 콘트롤러에 전력이 제공되며, 단계 580에서 저주파수 클럭 신호를 제공하도록 배열되는 저전력 저주파수 클럭이 온 상태로 되어 전력을 보존한다.
그러나, 단계 576에서 온-보드 전력 공급원이 액티브하지 않다고 결정되면, 단계 582에서 온-보드 전력 공급원만에 의해 디스플레이 콘트롤러에 전력이 공급되고, 단계 584에서 저주파수 클럭이 오프되며, 단계 586에서 고주파수 클럭 신호를 제공하도록 배열되는 고주파수 클럭이 온 상태가 된다.
도 5F는 발명의 한 실시예에 따라 디스플레이 콘트롤러에서 액티브 전력 공급원의 자동 검출 프로세스(588)를 설명하는 순서도이다. 프로세스(588)에 따르면, 입력 노드에서 기준 클럭 신호를 수신하고(단계 590), 입력 노드에 연결된 제 1 저항에서 제 1 전압을 발생시킨다(단계 591). 제 1 전압에 기초하여, 상기 제 1 저항에 연결된 커패시터를 충전하거나 충전하지 않으며(단계 592), 커패시터 출력 전압을 판독한다(단계 593). 단계 594에서, 커패시터 출력 전압이 HIGH인 지를 결정하며, HIGH라고 결정될 경우, 기준 클럭 신호가 액티브 상태라고 결정되고(단계 595), 커패시터 출력 전압이 HIGH가 아닐 경우 단계 596에서, 기준 클럭 신호가 액티브 상태가 아니라고 결정된다.
도 6은 발명에 따른 회로(602)를 사용할 수 있는 그래픽 시스템(600)의 도면이다. 시스템(600)은 중앙 프로세싱 유닛(CPU)(610), 랜덤 액세스 메모리(RAM)(620), 판독 전용 메모리(ROM)(625), 한개 이상의 주변 장치(630), 주기억장치(640, 650), 그래픽 콘트롤러(660), 그리고 디지털 디스플레이 유닛(670)을 포함한다. CPU(610)는 한개 이상의 입력/출력 장치(690)에 또한 연결되며, 그 입력/출력 장치(690)는, 트랙볼, 마우스, 키보드, 마이크로폰, 터치식 디스플레이, 트랜스듀서 카드 리더기, 자기 또는 종이 테이프 리더기, 태블릿, 스타일러스, 음성/수기 인식기, 또는 그외 다른 잘 알려진 장치를 포함할 수도 있지만 이에 제한되지는 않는다. 그래픽 콘트롤러(660)는 이미지 데이터 및 대응하는 기준 신호를 발생시키며, 디지털 디스플레이 유닛(670)에 이들 모두를 제공한다. 이미지 데이터는 CPU(610)로부터 또는 외부 인코드(도시되지 않음)로부터 수신한 화소 데이터에 기초하여 발생될 수 있다. 한 실시예에서, 이미지 데이터는 RGB 포맷으로 제공되며, 기준 신호는 당 분야에 잘 알려진 VSYNC와 HSYNC 신호를 포함한다. 그러나, 본 발명은 다른 포맷의 이미지, 데이터, 기준 신호로 구현될 수 있다. 가령, 이미지 데이터는 대응하는 시간 기준 신호를 가진 비디오 신호 데이터를 포함할 수 있다.
본 발명의 몇몇 실시예만이 설명되었지만, 본 발명의 사상 또는 범위를 벗어나지 않고도 본 발명이 많은 다른 특정 형태로 구현될 수도 있음을 이해해야 한다. 본 발명의 예들은 제한이 아니라 예로서 고려될 것이며, 본 발명은 여기에 주어진 세부사항들로 제한되지 않지만, 등가물의 전체 범위와 함께 첨부된 청구항의 범위 내에서 변형될 수도 있다.
본 발명이 특정 실시예의 관점에서 설명되었지만, 본 발명의 범위에 존재하는 수정물, 변경물, 및 등가물이 존재한다. 본 발명의 프로세스들 및 장치들 양자를 구현하는 많은 대안적인 방식들이 존재함을 유의해야 한다. 따라서, 본 발명의 실제 사상 및 범위내에 있는 것으로서 모든 그러한 수정물, 변경물, 및 등가물을 본 발명이 포함하는 것으로서 해석되도록 의도된다.
따라서, 본원 발명에 따르면, 두개의 개별적인 EDID ROM 디바이스없이 DDC 포트를 통해 EDID를 지원할 수 있다.

Claims (16)

  1. 확장 디스플레이 정보 데이터(EDID)를 저장하기 위해 프로세서 메모리 공간을 분할하는, 디스플레이 콘트롤러에 의해 실행되는, 방법으로서,
    상기 디스플레이 콘트롤러는, 호스트 디바이스의 비디오 소스에 각각 연결될 수 있는 다수의 데이터 포트들을 갖고, 실행가능한 명령들 및 관련 데이터를 처리하도록 배열된 프로세서를 가지며,
    상기 프로세서 메모리 공간을 분할하는 방법은,
    상기 실행가능한 명령 및 관련 데이터를 저장하기 위해 상기 프로세서 메모리 공간의 제 1 부분을 할당하는 단계; 및
    상기 EDID를 저장하기 위해 상기 프로세서 메모리 공간의 제 2 부분을 할당하는 단계를 포함하며,
    상기 제 1 부분 및 상기 제 2 부분은, 상기 디스플레이 콘트롤러 및 상기 프로세서가 파워 오프될 경우라도, 상기 데이터 포트들에 의한 액세스에 완전히 이용가능하고,
    상기 EDID는 데이터 버퍼에 임시적으로 저장되고, 조정 회로는, 상기 프로세서 메모리 공간으로부터 판독하는 상기 디스플레이 콘트롤러 내에서 EDID 판독 요청들 및 클라이언트 디바이스 판독 요청들을 실행하며,
    상기 데이터 버퍼는, 상기 데이터 버퍼내의 상기 EDID가 저레벨에 도달했다는 것을 검출하는 것에 응답하여 계류중인 EDID 판독 요청들을 충족시키기 위해 상기 제 2 부분에 대한 액세스를 제공받는, 프로세서 메모리 공간 분할 방법.
  2. 제 1 항에 있어서,
    상기 프로세서 메모리 공간의 제 2 부분을 할당하는 단계는,
    아날로그 EDID를 저장하기 위해 상기 프로세서 메모리 공간의 제 2 부분의 제 1 파트를 할당하는 단계; 및
    디지털 EDID를 저장하기 위해 상기 프로세서 메모리 공간의 제 2 부분의 제 2 파트를 할당하는 단계를 포함하는, 프로세서 메모리 공간 분할 방법.
  3. 제 1 항에 있어서,
    상기 데이터 포트들 중 적어도 하나의 데이터 포트는 아날로그 데이터 포트이고,
    상기 데이터 포트들 중 적어도 하나의 데이터 포트는 디지털 데이터 포트인, 프로세서 메모리 공간 분할 방법.
  4. 제 3 항에 있어서,
    상기 아날로그 데이터 포트는 아날로그 EDID를 선택적으로 취출하는, 프로세서 메모리 공간 분할 방법.
  5. 제 3 항에 있어서,
    상기 디지털 데이터 포트는 디지털 EDID를 선택적으로 취출하는, 프로세서 메모리 공간 분할 방법.
  6. 제 1 항에 있어서,
    파워 오프 모드에서 상기 데이터 포트들 중 선택된 데이터 포트들을 경유하여 상기 호스트 디바이스에 의해 상기 프로세서 메모리 공간에 전력을 제공하는 단계; 및
    파워 온 모드에서만 온-보드 전력 공급원에 의해 상기 프로세서 메모리 공간에 전력을 제공하는 단계를 더 포함하는, 프로세서 메모리 공간 분할 방법.
  7. 제 1 항에 있어서,
    상기 데이터 포트들은, I2C-컴플라이언트 (I2C-compliant) 데이터 버스들을 경유하여 상기 프로세서 메모리 공간에 각각 연결되는, 프로세서 메모리 공간 분할 방법.
  8. 제 7 항에 있어서,
    요청 포트 및 프로세서 메모리 액세스 요청들에 의해 상기 프로세서 메모리 공간으로부터의 EDID의 취출을 조정하여, I2C 컴플라이언트를 유지하는 단계를 더 포함하는, 프로세서 메모리 공간 분할 방법.
  9. 제 3 항에 있어서,
    상기 디지털 데이터 포트는 DVI 포트이고 상기 아날로그 데이터 포트는 VGA 포트인, 프로세서 메모리 공간 분할 방법.
  10. 제 9 항에 있어서,
    디스플레이가 디지털 디스플레이인지 또는 아날로그 디스플레이인지를 결정하는 단계;
    상기 디스플레이가 아날로그인지 또는 디지털인지의 결정에 기초하여 상기 디지털 데이터 포트 및 상기 아날로그 데이터 포트 중 하나를 활성화시키는 단계; 및
    상기 디스플레이가 아날로그인지 또는 디지털인지의 결정에 기초하여 상기 프로세서 메모리 공간에 액세스하는 단계를 더 포함하는, 프로세서 메모리 공간 분할 방법.
  11. 디스플레이 인터페이스를 경유하여 디스플레이 디바이스에 연결되고, 다수의 데이터 포트들을 경유하여 호스트 디바이스에 연결되는 디스플레이 콘트롤러로서,
    실행가능한 명령들 및 관련 데이터를 처리하도록 배열되는 프로세서; 및
    상기 프로세서 및 상기 디스플레이 콘트롤러가 파워 오프될 경우라도, 상기 데이터 포트들에 의한 액세스에 완전히 이용가능한 상기 디스플레이 디바이스에 대응하는 확장 디스플레이 정보 데이터 (EDID) 및 상기 실행가능한 명령들 및 관련 데이터를 저장하는 단일 메모리 디바이스;
    상기 단일 메모리 디바이스로부터 판독되는 EDID를 임시적으로 저장하고, 데이터 포트가, EDID 판독 요청에 의해 명령되는 바와 같이 상기 단일 메모리 디바이스로부터 취출되는 EDID를 획득하는 데이터 버퍼 저장 영역; 및
    상기 데이터 버퍼 저장 영역이 비워지기 전에, 상기 프로세서로부터의 클라이언트 디바이스 판독 요청을 인터럽트함으로써 상기 데이터 포트에 의해 취출될 수 있는 EDID를 상기 데이터 버퍼 저장 영역이 갖는다는 것을 보장하여, 상기 디스플레이 콘트롤러가 상기 다수의 데이터 포트들에 연결된 버스들을 홀딩해야 하는 것을 방지하는 조정 회로를 포함하는, 디스플레이 콘트롤러.
  12. 제 11 항에 있어서,
    상기 데이터 포트들과 상기 단일 메모리 디바이스를 연결하는 브리지 부분을 더 포함하며,
    상기 호스트 디바이스가 파워_오프 모드에서 상기 단일 메모리 디바이스로부터 EDID를 액세스하고 취출할 수 있도록, 상기 브리지 부분 및 상기 단일 메모리 디바이스 양자는 상기 호스트 디바이스에 의해 전력을 공급받는, 디스플레이 콘트롤러.
  13. 제 11 항에 있어서,
    상기 단일 메모리 디바이스는 비휘발성 랜덤 액세스 메모리 디바이스인, 디스플레이 콘트롤러.
  14. 제 11 항에 있어서,
    상기 디스플레이 콘트롤러는 아날로그 타입 디스플레이 및 디지털 타입 디스플레이 중 적어도 하나를 제어하도록 적절히 배열되는 듀얼 포트 콘트롤러인, 디스플레이 콘트롤러.
  15. 제 11 항에 있어서,
    상기 EDID의 저장을 위해 할당된 단일 메모리 디바이스의 부분은, 아날로그 EDID 부분 및 디지털 EDID 부분으로 추가적으로 분할되는, 디스플레이 콘트롤러.
  16. 제 15 항에 있어서,
    디스플레이가 아날로그 디스플레이인지 또는 디지털 디스플레이인지를 결정하도록 구성되는 디스플레이 타입 결정기; 및
    상기 디스플레이 타입 결정기에 연결되며, 상기 디스플레이 타입의 결정 결과에 기초하여 디지털 데이터 포트 및 아날로그 데이터 포트 중 하나를 활성화시키도록 구성되는 포트 활성화기를 더 포함하는, 디스플레이 콘트롤러.
KR1020050097853A 2004-10-18 2005-10-18 플랫 패널 콘트롤러에서의 가상 확장 디스플레이 정보 데이터(ｅｄｉｄ) KR101144693B1 (ko)

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