KR101135302B1 - Method for crystallizing amorphous silicon using silc and method for fabricating polycrystalline silicon thin film transistor using the same - Google Patents
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Abstract
본 발명에 따른 응력유도 저온결정화를 이용한 비정질 실리콘의 결정화 방법은 압축 공정을 실시하지 않은 투명 절연기판상에 비정질 실리콘을 패터닝하여 활성층을 형성하는 단계와, 열처리에 의한 압축 공정을 진행함에 따라, 상기 절연기판 수축시에 발생되는 압축 응력에 의해 상기 활성층에 인장 응력을 인가하여 상기 비정질 실리콘을 다결정 실리콘으로 결정화하는 단계를 포함한다. In the crystallization method of amorphous silicon using stress-induced low temperature crystallization according to the present invention, forming an active layer by patterning amorphous silicon on a transparent insulating substrate which has not been subjected to a compression process, and performing a compression process by heat treatment. And crystallizing the amorphous silicon into polycrystalline silicon by applying tensile stress to the active layer by compressive stress generated during shrinkage of the insulating substrate.
따라서, 절연기판을 수축시키는 압축 공정에서 발생하는 응력을 이용하여 비정질 실리콘으로 이루어진 활성층의 결정화를 동시에 진행하는 것이 가능하므로 공정 시간 단축으로 생산성을 향상시킬 수 있다.Therefore, it is possible to simultaneously proceed with the crystallization of the active layer made of amorphous silicon using the stress generated in the compression process to shrink the insulating substrate it is possible to improve the productivity by reducing the process time.
비정질실리콘, 다결정실리콘, 응력유도 저온결정화, 상변이, TFT Amorphous Silicon, Polycrystalline Silicon, Stress Induced Low Temperature Crystallization, Phase Transition, TFT
Description
본 발명은 응력유도 저온결정화를 이용한 비정질 실리콘의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법에 관한 것으로서, 특히, 절연기판 수축시 발생되는 압축 응력을 이용하여 활성층에 인장 응력이 인가되게 하여 비정질 실리콘을 용이하게 결정화할 수 있는 응력유도 저온결정화를 이용한 비정질 실리콘의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method of crystallizing amorphous silicon using stress-induced low temperature crystallization and a method of manufacturing a polycrystalline silicon thin film transistor using the same, and in particular, by applying a tensile stress to the active layer by using a compressive stress generated during shrinkage of the insulating substrate to amorphous The present invention relates to a crystallization method of amorphous silicon using a stress-induced low temperature crystallization that can easily crystallize silicon, and a method of manufacturing a polycrystalline silicon thin film transistor using the same.
LCD 및 OLED 등의 디스플레이 장치에 사용되는 박막 트랜지스터(TFT)는 통상 유리 또는 석영 등의 투명한 절연기판에 실리콘을 증착시키고 게이트 및 게이트 전극을 형성하고, 소스 및 드레인 영역에 도펀트를 주입한 후 어닐링 처리를 하여 활성화시킨 후 절연층을 형성하여 구성된다. 박막 트랜지스터의 소스 및 드레인 영역과 채널 영역을 형성하는 활성층(active layer)은 통상 절연 기판상에 화학 기상 증착(CVD) 방법을 사용하여 실리콘층을 증착시켜 형성된다. Thin film transistors (TFTs) used in display devices, such as LCDs and OLEDs, are usually annealed by depositing silicon on transparent insulating substrates such as glass or quartz, forming gate and gate electrodes, and implanting dopants in the source and drain regions. After activating by forming an insulating layer is configured. The active layer forming the source and drain regions and the channel region of the thin film transistor is typically formed by depositing a silicon layer on an insulating substrate using a chemical vapor deposition (CVD) method.
그러나, CVD 등의 방법에 의하여 직접 절연 기판에 증착된 실리콘층은 비정질(amorphous) 실리콘으로서 낮은 전자 이동도(electron mobility)를 가진다. 박막 트랜지스터를 사용하는 디스플레이 장치가 빠른 동작 속도를 요하고 소형화됨에 따라 구동 IC의 집적도가 커지고 화소영역의 개구율이 감소되기 때문에 실리콘층의 전자 이동도를 높여 구동회로를 화소 영역 내의 박막 트랜지스터와 동시에 형성하고 개개의 화소 개구율을 높일 필요가 있다. However, the silicon layer deposited directly on the insulating substrate by a method such as CVD has low electron mobility as amorphous silicon. As display devices using thin film transistors require fast operation speeds and are miniaturized, the integration of the driving ICs is increased and the aperture ratio of the pixel areas is reduced, so that the driving circuits are formed simultaneously with the thin film transistors in the pixel areas by increasing the electron mobility of the silicon layer. In addition, it is necessary to increase the individual pixel aperture ratio.
따라서, 절연 기판상에 증착된 비정질 실리콘층을 열처리하여 높은 전자 이동도를 가지는 다결정 구조의 결정질 실리콘층으로 결정화하는 기술이 사용되고 있다. 박막 트랜지스터의 비정질 실리콘층을 결정질 실리콘층으로 결정화시키기 위하여 여러 가지 방법이 제안되었다.Therefore, a technique has been used in which an amorphous silicon layer deposited on an insulating substrate is heat-treated to crystallize into a crystalline silicon layer having a polycrystalline structure having high electron mobility. Various methods have been proposed to crystallize an amorphous silicon layer of a thin film transistor into a crystalline silicon layer.
먼저, 고체상 결정화법(Solid Phase Crystallization: SPC)은 비정실 실리콘층을 절연 기판상에 증착한 후 유리의 변형 온도인 600℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하여 열처리하는 방법이다.First, solid phase crystallization (SPC) is a method in which an amorphous silicon layer is deposited on an insulating substrate and then annealed for several hours to several tens of hours at a temperature of 600 ° C. or less, which is a strain temperature of glass.
또한, 엑시머 레이저 결정화법(Excimer Laser Crystallization; ELC)은 절연 기판상에 형성된 비정질 실리콘층에 엑시머 레이저를 주사하여 매우 짧은 시간동안 국부적으로 높은 온도를 발생시켜 순간적으로 비정질 실리콘층을 결정화시키는 방법이다. In addition, excimer laser crystallization (ELC) is a method in which an excimer laser is injected into an amorphous silicon layer formed on an insulating substrate to generate a locally high temperature for a very short time to crystallize the amorphous silicon layer instantaneously.
그리고, 금속 유도 결정화(Metal Induced Crystallization; MIC)는 니켈, 금, 알루미늄 등의 금속을 비정질 실리콘과 접촉시키거나 이들 금속을 실리콘에 주 입하여 200℃ 정도의 저온에서 비정질 실리콘이 결정질 실리콘으로 상변화를 유도하는 방법이다.In addition, metal induced crystallization (MIC) is used to contact metals such as nickel, gold and aluminum with amorphous silicon or inject these metals into silicon to change the amorphous silicon into crystalline silicon at a low temperature of about 200 ° C. How to induce.
최근에는 MIC와 같이 금속이 직접 실리콘의 상변화를 유도하지 아니하고, 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 금속유도 측면 결정화(Metal Induced Lateral Crystallization: MILC) 현상을 이용하여 실리콘층을 결정화시키는 방법이 제안되었다(S.W. Lee & S. K. Joo, IEEE Electron Device Letter, 17(4), p.160, (1996) 참조). Recently, the metal induced side crystallization (Metal Induced Lateral Crystallization) does not directly induce phase change of silicon, but the silicide generated by the reaction of metal and silicon continues to propagate to the side, leading to the crystallization of silicon sequentially. : A method of crystallizing a silicon layer using a MILC phenomenon has been proposed (see SW Lee & SK Joo, IEEE Electron Device Letter, 17 (4), p.160, (1996)).
이러한 MILC 현상을 일으키는 금속으로는 특히 니켈과 팔라듐 등이 알려져 있는데, MILC 현상을 이용하여 실리콘층을 결정화시키는 경우에는 금속을 포함한 실리사이드 계면이 실리콘층의 상변화가 전파됨에 따라 측면으로 이동하는 MILC 현상을 이용하여 결정화된 실리콘층에는 결정화를 유도하기 위하여 사용된 금속 성분이 거의 잔류하지 않아 박막 트랜지스터 활성층의 전류 누설 및 기타 동작 특성에 영향을 미치지 않는 장점이 있다. 또한, MILC 현상을 이용하는 경우에 300℃ 내지 500℃의 비교적 저온에서 실리콘의 결정화를 유도할 수 있어 고로(furnace)를 이용하여 기판의 손상 없이 여러 장의 기판을 동시에 결정화시킬 수 있는 장점이 있다.Nickel and palladium are known as metals that cause such a MILC phenomenon, and in the case of crystallizing the silicon layer using the MILC phenomenon, the silicide interface including the metal moves to the side as the phase change of the silicon layer propagates. In the silicon layer crystallized by using the metal component used to induce crystallization, there is an advantage that does not affect the current leakage and other operating characteristics of the thin film transistor active layer. In addition, in the case of using the MILC phenomenon, the crystallization of silicon can be induced at a relatively low temperature of 300 ° C to 500 ° C, and thus, multiple substrates can be simultaneously crystallized without damaging the substrate by using a furnace.
상기에서 MILC 현상을 이용하여 TFT의 활성층을 구성하는 실리콘층을 결정화시키는 방법은 절연 기판상에 형성된 비정질 실리콘층을 포토리소그래피에 의하여 패터닝하여 활성층을 형성하고, 그후 활성층 위에 게이트 절연층 및 게이트 전극을 형성한다. In the method of crystallizing the silicon layer constituting the active layer of the TFT using the MILC phenomenon, the amorphous silicon layer formed on the insulating substrate is patterned by photolithography to form an active layer, and then a gate insulating layer and a gate electrode are formed on the active layer. Form.
이어서, 게이트 전극을 마스크로 사용하여 기판 전체를 불순물로 도핑하여 활성층에 소스 영역, 채널 영역 및 드레인 영역을 형성한 후, 소스 영역 및 드레인 영역에 부분적으로 MILC 소스 금속층을 형성한 상태에서 기판 전체를 300℃ 내지 500℃의 온도에서 어닐링하여 잔류된 금속층 바로 아래의 소스 및 드레인 영역은 MIC 현상에 의하여 결정화시키고 금속층이 덮혀 있지 않은(metal-offset) 소스 및 드레인 영역의 부분과 게이트 전극 아래의 채널 영역은 잔류된 금속층으로부터 유도되는 MILC 현상에 의하여 결정화를 유도한다.Subsequently, the entire substrate is doped with impurities using a gate electrode as a mask to form a source region, a channel region, and a drain region in the active layer, and then the entire substrate is partially formed in a partially formed MILC source metal layer in the source region and the drain region. The source and drain regions immediately below the metal layer remaining by annealing at a temperature of 300 ° C to 500 ° C are crystallized by MIC phenomenon and portions of the source and drain regions where the metal layer is not covered (metal-offset) and channel regions below the gate electrode. Silver induces crystallization by the MILC phenomenon induced from the remaining metal layer.
한편, 상술한 방법에서 결정화 및 불순물 활성화를 위한 열처리에 수반되는 절연 기판의 수축으로 마스크가 오정렬되는 것을 방지하기 위하여 박막 트랜지스터의 제조공정을 시작하기 전에 미리 절연기판을 수축시키는 압축(compaction) 공정을 진행한다.Meanwhile, in order to prevent misalignment of the mask due to shrinkage of the insulating substrate accompanied by heat treatment for crystallization and impurity activation, a compression process is performed in which the insulating substrate is shrunk before starting the manufacturing process of the thin film transistor. Proceed.
그러나, SPC법, ELC법, MIC 및 MILC법은 박막 트랜지스터의 제조 공정을 시작하기 전에 절연기판을 수축시키는 압축 공정을 별도로 진행하여야 할 뿐만 아니라 SPC법 및 ELC법은 각각 장시간의 열처리와 한번에 하나씩의 기판만을 가공할 수 있기 때문에 생산성이 저하되는 문제점이 있었다. 또한, MIC 및 MILC법은 박막 트랜지스터의 활성층을 구성하는 다결정 실리콘 내에 금속이 잔류하여 전류 누설을 발생시키는 문제가 있었다. However, the SPC, ELC, MIC, and MILC methods require a separate compression process for shrinking the insulating substrate before starting the manufacturing process of the thin film transistor. Since only the substrate can be processed, there is a problem that the productivity is lowered. In addition, the MIC and MILC methods have a problem in that a metal remains in the polycrystalline silicon constituting the active layer of the thin film transistor, causing current leakage.
따라서, 본 발명의 목적은 절연기판 수축시 발생되는 압축 응력을 이용하여 활성층에 인장 응력이 인가되게 하여 비정질 실리콘을 결정화할 수 있는 응력유도 저온결정화를 이용한 비정질 실리콘의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to crystallize amorphous silicon using a stress-induced low temperature crystallization, which enables crystallization of amorphous silicon by applying tensile stress to the active layer by using compressive stress generated during insulation shrinkage, and a polycrystalline silicon thin film using the same. The present invention provides a method for manufacturing a transistor.
본 발명의 다른 목적은 절연기판을 수축시키는 압축 공정을 별도로 진행하지 않고 활성층의 결정화와 동시에 진행하여 공정 시간을 단축시켜 생산성을 향상시킬 수 있는 응력유도 저온결정화를 이용한 비정질 실리콘의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법을 제공함에 있다.Another object of the present invention is to crystallize amorphous silicon using stress-induced low temperature crystallization which can improve productivity by shortening the process time by simultaneously proceeding with crystallization of the active layer without separately compressing the insulating substrate and using the same. The present invention provides a method for manufacturing a polycrystalline silicon thin film transistor.
상기 목적을 달성하기 위한 본 발명에 따른 응력유도 저온결정화를 이용한 비정질 실리콘의 결정화 방법은 열처리에 수반되는 수축을 방지하기 위한 압축공정을 실시하지 않은 투명한 절연기판 상에 비정질 실리콘을 증착하여 활성층을 형성하는 단계와, 상기 활성층이 형성된 상기 절연기판을 열처리함으로써 이 열처리에 수반되는 상기 절연기판의 수축에 따른 압축응력으로 상기 활성층에 인가되는 인장응력에 의해 상기 비정질 실리콘 활성층을 다결정 실리콘 활성층으로 결정화하는 단계를 포함한다.In order to achieve the above object, the crystallization method of amorphous silicon using stress-induced low temperature crystallization according to the present invention forms an active layer by depositing amorphous silicon on a transparent insulating substrate which is not subjected to a compression process to prevent shrinkage accompanying heat treatment. And crystallizing the amorphous silicon active layer into a polycrystalline silicon active layer by tensile stress applied to the active layer by compressive stress caused by shrinkage of the insulating substrate accompanying the heat treatment by heat-treating the insulating substrate on which the active layer is formed. It includes.
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상기 압축 공정은 300 ～ 600℃의 온도로 1 ～ 15 시간 동안 열처리하는 것이 바람직하다. 또한, 상기 압축 공정은 급속 열처리 장치를 이용하여 600℃ 이상의 온도에서 수분 이내에 열처리하는 것도 가능하다.The compression process is preferably heat-treated for 1 to 15 hours at a temperature of 300 ~ 600 ℃. In addition, the compression process may be heat-treated within minutes at a temperature of 600 ℃ or more using a rapid heat treatment apparatus.
또한, 본 발명에 따른 응력유도 저온결정화를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법은 열처리에 수반되는 수축되는 것을 방지하기 위한 압축공정을 실시하지 않은 투명한 절연기판 상에 비정질 실리콘을 증착하여 활성층을 형성하는 단계와, 상기 활성층이 형성된 상기 절연기판을 열처리함으로써 이 열처리에 수반되는 상기 절연기판의 수축에 따른 압축응력으로 상기 활성층에 인가되는 인장응력에 의해 상기 비정질 실리콘 활성층을 다결정 실리콘 활성층으로 결정화하는 단계와, 상기 다결정 실리콘 활성층을 패터닝하여 활성영역을 한정하는 단계와, 상기 활성영역이 한정된 상기 활성층 상에 게이트 절연막을 개재시킨 후, 게이트 전극을 형성하는 단계를 포함한다.In addition, a method of manufacturing a polycrystalline silicon thin film transistor using stress-induced low temperature crystallization according to the present invention is to form an active layer by depositing amorphous silicon on a transparent insulating substrate that is not subjected to a compression process to prevent shrinkage accompanying heat treatment. Crystallizing the amorphous silicon active layer into a polycrystalline silicon active layer by tensile stress applied to the active layer by compressive stress caused by shrinkage of the insulating substrate accompanying the heat treatment by heat-treating the insulating substrate on which the active layer is formed; Patterning the polycrystalline silicon active layer to define an active region; and forming a gate electrode after interposing a gate insulating layer on the active layer in which the active region is defined.
상기에서 압축 공정은 300 ～ 600℃의 온도로 1 ～ 15 시간 동안 열처리한다.The compression process is heat-treated for 1 to 15 hours at a temperature of 300 ~ 600 ℃.
이러한 압축 공정에 의해, 상기 절연기판이 수평방향으로 수축되어 압축 응력(compressive stress)이 발생하고, 이러한 압축 응력에 의해 상기 비정질 실리콘으로 증착된 상기 활성층에는 인장 응력(tensile stress)이 걸리게 된다.By this compression process, the insulating substrate is contracted in the horizontal direction to generate a compressive stress, and the compressive stress is applied to the active layer deposited on the amorphous silicon by the compressive stress.
이상에서 설명한 바와 같이, 본 발명은 활성층의 결정화를 절연기판을 수축시키는 압축 공정과 동시에 진행하여 공정 시간을 단축시켜 생산성을 향상시킬 수 있다.As described above, according to the present invention, the crystallization of the active layer is performed simultaneously with the compression process of shrinking the insulating substrate, thereby shortening the process time and improving productivity.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the advantages of the operability of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.
도 1a 내지 도 1d는 본 발명의 바람직한 실시 예에 따른 응력유도 저온결정화를 이용한 다결정 실리콘 박막 트랜지스터의 제조 공정을 나타내는 단면도이다.1A to 1D are cross-sectional views illustrating a manufacturing process of a polycrystalline silicon thin film transistor using stress-induced low temperature crystallization according to a preferred embodiment of the present invention.
도 1a를 참조하면, 유리 또는 석영 등의 투명한 절연체로 형성된 절연기판(11) 상에 저압화학기상법(LPCVD) 또는 플라즈마 화학증착법(PECVD)으로 비정질 실리콘을 300Å ～ 5㎛ 정도의 두께로 증착하여 활성층(13)을 형성한다. 이때, 절연기판(11)은 열처리에 수반되는 수축을 방지하기 위한 압축(compaction) 공정을 실시하지 않은 것을 사용한다.Referring to FIG. 1A, an active layer is deposited on a
그리고, 활성층(13)이 형성된 절연기판(11)을 300 ～ 600℃의 온도로 1 ～ 15 시간 동안 열처리하여 절연기판(11)을 수축시키는 압축(compaction) 공정을 진행한다. 또한, 상기 압축공정은 급속 열처리 장치(RTA)를 이용하여 600℃ 이상의 온도에서 수분 이내에 열처리하는 것도 가능하다.Then, the
이때, 절연기판(11)은 수평방향으로 2 ～ 100㎛ 정도 수축되면서 압축 응력(compressive stress)이 걸리게 되고, 이에 의해, 절연기판(11) 상의 비정질 실리콘이 증착되어 형성된 활성층(13)은 수평방향으로 인장 응력(tensile stress)이 걸리게 된다. At this time, the
그러므로, 활성층(13)을 이루는 비정질 실리콘은 인장 응력에 의해 결정화 에너지 장벽이 낮아져 절연기판(11)을 수축시키는 압축(compaction) 공정의 진행과 동시에 다결정 실리콘으로 결정화되어 상변이 된다. 즉, 절연기판(11)의 압축(compaction) 공정시에 비정질 실리콘으로 이루어진 활성층(13)은 인장 응력이 걸리므로 가해지는 온도에 의해 내부 원자들 사이의 본딩이 용이하게 끊어지고 재결합하여 다결정 실리콘으로 상변이 된다. Therefore, the amorphous silicon constituting the
따라서, 절연기판(11)을 수축시키는 압축 공정시 발생되는 응력에 의해 활성층(13)은 내부 원자들 사이의 본딩을 끊고 재결합하여 다결정 실리콘으로 상변이 되어 결정화되므로 공정 시간을 단축시켜 생산성을 향상시킬 수 있다. Therefore, the
도 1b를 참조하면, 절연기판(11) 상의 다결정 실리콘으로 결정화된 활성층(13)을 포토리쏘그래피 방법으로 패터닝하여 활성 영역을 한정한다. 즉, 활성층(13) 상에 포토레지스트를 도포하고 노광 및 현상하여 식각 마스크(도시되지 않음)를 형성한다. 그리고, 식각 마스크를 마스크로 이용하여 활성층(13)의 노출된 부분을 습식 또는 건식 식각 방법으로 절연기판(11)이 노출되도록 식각하여 활성영역을 한정한다.Referring to FIG. 1B, the
도 1c를 참조하면, 절연기판(11) 상에 활성층(13)을 덮도록 실리콘산화막 또는 실리콘질화막의 절연체와, W, Pt, Ti, Al, Ni 또는 Mo 등의 도전성 금속을 순차적으로 증착한다. 그리고, 도전성 금속과 절연체를 활성층(13)의 중간 부분에 잔류되어 양측 부분이 노출되도록 포토리쏘그래피 방법으로 순차적으로 패터닝하여 게이트 절연막(15) 및 게이트 전극(17)을 형성한다.Referring to FIG. 1C, an insulator of a silicon oxide film or a silicon nitride film and a conductive metal such as W, Pt, Ti, Al, Ni, or Mo are sequentially deposited on the
도 1d를 참조하면, 게이트 전극(17)을 마스크로 사용하여 활성층(13)의 노출 된 양측에 N형 또는 P형의 불순물을 주입하고 열처리에 의해 주입된 불순물 이온을 확산시켜 소스 및 드레인 영역(19)(21)을 형성한다. Referring to FIG. 1D, an N-type or P-type impurity is implanted into the exposed both sides of the
상기에서 소스 및 드레인 영역(19)(21)을 형성하기 위해 주입되는 불순물은 N형인 경우, 예를 들면, P, PH3 또는 As를 사용할 수 있고, P형인 경우는, 예를 들면, B, B2H6 또는 BH3를 사용할 수 있다. 이때, 활성층(13)의 게이트 전극(17) 하부의 불순물이 주입되지 않은 부분은 채널영역(23)이 된다. The impurity implanted to form the source and drain
그리고, 수소 분위기에서 400 ~ 600℃의 온도, 예를 들면, 580℃의 온도에서 1시간 내지 5시간 동안 열처리를 하는 것에 의해 활성층(13)의 소스 및 드레인 영역(19)(21)에 주입된 불순물을 활성화함과 동시에 불순물 주입시 발생되는 댕글링 본드를 제거하여 제조된 박막 트랜지스터의 누설전류를 감소시킨다.Then, the heat treatment is performed in the hydrogen atmosphere in the source and drain
그리고, 주지된 공정에 따라 기판(11) 상에 층간 절연막(도시되지 않음)을 형성한 후, 이 층간 절연막의 일부를 식각하여 소스 및 드레인 영역(19)(21)을 노출시키고 소스 및 드레인 전극(도시되지 않음)을 형성하면 박막 트랜지스터가 완성된다.After forming an interlayer insulating film (not shown) on the
상술한 바와 같이 본 발명은 압축 공정을 실시하지 않은 절연기판 상에 비정질 실리콘을 증착하여 활성층을 형성하고, 이 활성층이 형성된 절연기판을 300 ～ 600℃의 온도로 1 ～ 15 시간 동안 열처리하여 압축(compaction) 공정을 진행한다. 이에 의해, 절연기판에는 압축 응력(compressive stress)이 걸리게 되고, 이에 의해, 비정질 실리콘이 증착되어 형성된 활성층에는 인장 응력(tensile stress)이 걸리게 되어 결정화 에너지 장벽이 낮아지므로 결과적으로 압축(compaction) 공정 진행과 동시에 다결정 실리콘으로 결정화가 되어 상변이 된다.As described above, the present invention forms an active layer by depositing amorphous silicon on an insulating substrate which has not been subjected to the compression process, and compresses by heat-treating the insulating substrate on which the active layer is formed at a temperature of 300 to 600 ° C. for 1 to 15 hours. compaction process. As a result, a compressive stress is applied to the insulating substrate, and a tensile stress is applied to the active layer formed by depositing amorphous silicon, thereby lowering the crystallization energy barrier. At the same time, it crystallizes into polycrystalline silicon and becomes a phase change.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. . Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
도 1a 내지 도 1d는 본 발명의 바람직한 실시 예에 따른 응력유도 저온결정화를 이용한 다결정 실리콘 박막 트랜지스터의 제조 공정을 나타내는 공정 단면도이다.1A to 1D are cross-sectional views illustrating a process of manufacturing a polycrystalline silicon thin film transistor using stress-induced low temperature crystallization according to a preferred embodiment of the present invention.
* 도면 내 주요부분에 대한 부호설명 ** Explanation of Signs of Major Parts in Drawings *
11 : 절연기판 13 : 활성층11
15 : 게이트 절연막 17 : 게이트 전극15
19, 21 : 소스 및 드레인 영역 23 : 채널 영역19, 21: source and drain regions 23: channel region
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