KR100929093B1 - Crystallization method of amorphous silicon thin film using metal induced vertical crystallization and manufacturing method of polycrystalline thin film transistor using same - Google Patents
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Abstract
본 발명은 MIC에 의해 미리 비금속 씨드를 형성하고 이를 이용하여 금속 유도 수직 결정화(MIVC)에 의해 활성화 영역에 이용되는 비정질 실리콘을 수직방향으로 결정화한 후 결정화된 활성화 영역의 상부층 일부를 식각함에 의해 금속 오염 없는 비정질 실리콘 박막의 결정화를 실현하여 우수한 특성의 박막 트랜지스터를 제조할 수 있는비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의 제조방법에 관한 것이다.The present invention forms a non-metal seed by MIC in advance, and uses it to crystallize amorphous silicon used in the activation region in a vertical direction by metal induced vertical crystallization (MIVC), and then by etching a portion of the upper layer of the crystallized activation region. The present invention relates to a method of crystallizing an amorphous silicon thin film capable of realizing crystallization of an amorphous silicon thin film without contamination and to manufacturing a thin film transistor having excellent characteristics, and a method of manufacturing a polycrystalline thin film transistor using the same.
본 발명의 비정질 실리콘 박막의 결정화 방법은 기판 상에 제1비정질 실리콘층을 형성하는 단계; 상기 제1비정질 실리콘층 위에 결정화 유도 금속막을 형성하는 단계; 제1열처리하여 상기 제1비정질 실리콘층을 결정화시켜 결정화 씨앗층으로 이용되는 제1결정화층을 형성하는 단계; 상기 제1결정화층 상에 제2비정질 실리콘층을 형성하는 단계; 제2열처리하여 상기 제1결정화층을 결정화 씨앗층으로 이용하여 제2비정질 실리콘층을 금속 유도 수직 결정화(MIVC)에 의해 수직방향으로 결정화시켜 제2결정화층을 형성하는 단계; 및 상기 제2결정화층의 상층 일부를 식각하는 단계를 포함하는 것을 특징으로 한다. The method of crystallizing an amorphous silicon thin film of the present invention comprises the steps of forming a first amorphous silicon layer on a substrate; Forming a crystallization inducing metal film on the first amorphous silicon layer; Performing a first heat treatment to crystallize the first amorphous silicon layer to form a first crystallization layer used as a crystallization seed layer; Forming a second amorphous silicon layer on the first crystallization layer; Performing a second heat treatment to crystallize a second amorphous silicon layer in a vertical direction by metal induced vertical crystallization (MIVC) using the first crystallization layer as a crystallization seed layer to form a second crystallization layer; And etching a portion of the upper layer of the second crystallization layer.
Description
본 발명은 금속 유도 수직 결정화를 이용한 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의 제조방법에 관한 것이다. 보다 상세하게는, MIC에 의해 미리 비금속 씨드를 형성하고 이를 이용하여 금속 유도 수직 결정화(Metal Induced Vertical Crystallization: MIVC)에 의해 활성화 영역에 이용되는 비정질 실리콘을 수직방향으로 결정화한 후 결정화된 활성화 영역의 상부층 일부를 식각함에 의해 금속 오염 없는 비정질 실리콘 박막의 결정화를 실현하여 우수한 특성의 박막 트랜지스터를 제조할 수 있는 MIVC를 이용한 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method of crystallizing an amorphous silicon thin film using metal induced vertical crystallization and a method of manufacturing a polycrystalline thin film transistor using the same. More specifically, by forming a non-metal seed by MIC in advance and using it to crystallize the amorphous silicon used in the activation region by metal induced vertical crystallization (MIVC) in the vertical direction of the crystallized activation region The present invention relates to a method of crystallizing an amorphous silicon thin film using MIVC and to a method of manufacturing a polycrystalline thin film transistor using the same, which enables crystallization of an amorphous silicon thin film without metal contamination by etching a portion of the upper layer.
LCD, OLED 등의 디스플레이 장치에 사용되는 박막 트랜지스터는 통상 유리, 석영 등의 투명 기판에 실리콘을 증착시키고 게이트 및 게이트 전극을 형성하고, 소스 영역 및 드레인 영역에 도펀트를 주입한 후 어닐링 처리를 하여 활성화시킨 후 절연층을 형성하여 구성된다. 박막 트랜지스터의 소스 영역, 드레인 영역 및 채널 영역을 형성하는 활성층(active layer)은 통상 유리 등의 투명 기판 상에 화학 기상 증착(CVD) 방법을 사용하여 실리콘층을 증착시켜 형성된다. Thin film transistors used in display devices such as LCDs and OLEDs are generally activated by depositing silicon on transparent substrates such as glass and quartz, forming gate and gate electrodes, injecting dopants into source and drain regions, and then performing annealing treatment. After forming, the insulating layer is formed. An active layer forming a source region, a drain region, and a channel region of a thin film transistor is usually formed by depositing a silicon layer on a transparent substrate such as glass by using a chemical vapor deposition (CVD) method.
그러나, CVD 등의 방법에 의하여 직접 기판에 증착된 실리콘층은 비정질(amorphous) 실리콘막으로서 낮은 전자 이동도(electron mobility)를 가진다. 박막 트랜지스터를 사용하는 디스플레이 장치가 빠른 동작 속도를 요하고 소형화됨에 따라 구동 IC의 집적도가 커지고 화소영역의 개구율이 감소되기 때문에 실리콘막의 전자 이동도를 높여 구동회로를 화소 TFT와 동시에 형성하고 개개의 화소 개구율을 높일 필요가 있다. However, the silicon layer deposited directly on the substrate by a method such as CVD has a low electron mobility as an amorphous silicon film. As display devices using thin film transistors require fast operation speeds and are miniaturized, the degree of integration of the driving IC is increased and the aperture ratio of the pixel area is reduced. Therefore, the driving circuit is formed simultaneously with the pixel TFTs by increasing the electron mobility of the silicon film, and individual pixels are It is necessary to increase the aperture ratio.
이러한 목적을 위하여 비정질 실리콘층을 열처리하여 높은 전자 이동도를 가지는 다결정 구조의 결정질 실리콘층으로 결정화하는 기술이 사용되고 있다. 박막 트랜지스터의 비정질 실리콘층을 결정질 실리콘층으로 결정화시키기 위하여 여러 가지 방법이 제안되었다. For this purpose, a technique is used in which an amorphous silicon layer is heat-treated to crystallize into a crystalline silicon layer having a polycrystalline structure having high electron mobility. Various methods have been proposed to crystallize an amorphous silicon layer of a thin film transistor into a crystalline silicon layer.
먼저, 고체상 결정화법(Solid Phase Crystallization: SPC)은 비정실 실리콘층을 기판을 형성하는 유리의 변형 온도인 600℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이다. SPC법은 열처리에 장시간을 요하므로 생산성이 낮고 기판의 면적이 큰 경우에 600℃ 이하의 온도에서도 장시간의 열처리 과정에서 기판의 변형이 일어날 수 있는 문제점이 있다. First, solid phase crystallization (SPC) is a method of annealing an amorphous silicon layer over several hours to several tens of hours at a temperature of 600 ° C. or less, which is a deformation temperature of glass forming a substrate. Since the SPC method requires a long time for heat treatment, when the productivity is low and the area of the substrate is large, there is a problem that deformation of the substrate may occur during a long heat treatment process even at a temperature of 600 ° C. or less.
엑시머 레이저 결정화법(Excimer Laser Crystallization; ELC)은 엑시머 레 이저를 실리콘층에 주사하여 매우 짧은 시간동안 국부적으로 높은 온도를 발생시켜 순간적으로 실리콘층을 결정화시키는 방법이다. ELC법은 레이저광의 주사를 정교하게 제어하는데 기술적 어려움이 있고, 한번에 하나씩의 기판만을 가공할 수 있기 때문에 고로에서 여러 기판을 동시에 배치 가공을 하는 경우보다 생산성이 떨어지는 문제가 있다. Excimer Laser Crystallization (ELC) is a method of scanning an excimer laser onto a silicon layer to crystallize the silicon layer instantaneously by generating a locally high temperature for a very short time. The ELC method has a technical difficulty in precisely controlling the scanning of the laser light, and since only one substrate can be processed at a time, there is a problem that productivity is lowered than when batch processing of several substrates at the same time in the blast furnace.
이러한 종래의 실리콘층 결정화 방법의 단점을 극복하기 위하여 니켈, 금, 알루미늄 등의 금속을 비정질 실리콘과 접촉시키거나 이들 금속을 실리콘에 주입시키는 경우 200℃ 정도의 저온에서도 비정질 실리콘이 결정질 실리콘으로 상변화가 유도되는 현상이 이용되고 있다. 이와 같은 현상을 금속 유도 결정화(Metal Induced Crystallization; MIC)라고 부르는데, MIC 현상을 이용하여 박막 트랜지스터를 제조하였을 경우에 박막 트랜지스터의 활성층을 구성하는 결정질 실리콘 내에 금속이 잔류하여 특히 박막 트랜지스터의 채널부에 전류 누설을 발생시키는 문제가 발생한다. In order to overcome the disadvantages of the conventional silicon layer crystallization method, when a metal such as nickel, gold, aluminum, or the like is contacted with or injected into the silicon, the amorphous silicon changes into crystalline silicon even at a low temperature of about 200 ° C. The phenomenon in which is derived is used. This phenomenon is called metal induced crystallization (MIC). When a thin film transistor is manufactured using the MIC phenomenon, metal remains in the crystalline silicon constituting the active layer of the thin film transistor. A problem arises that causes current leakage.
최근에는 MIC와 같이 금속이 직접 실리콘의 상변화를 유도하지 아니하고, 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 금속유도 측면 결정화(Metal Induced Lateral Crystallization: MILC) 현상을 이용하여 실리콘층을 결정화시키는 방법이 제안되었다(S.W. Lee & S. K. Joo, IEEE Electron Device Letter, 17(4), p.160, (1996) 참조). Recently, the metal induced side crystallization (Metal Induced Lateral Crystallization) does not directly induce phase change of silicon, but the silicide generated by the reaction of metal and silicon continues to propagate to the side, leading to the crystallization of silicon sequentially. : A method of crystallizing a silicon layer using a MILC phenomenon has been proposed (see SW Lee & SK Joo, IEEE Electron Device Letter, 17 (4), p.160, (1996)).
이러한 MILC 현상을 일으키는 금속으로는 특히 니켈과 팔라듐 등이 알려져 있는데, MILC 현상을 이용하여 실리콘층을 결정화시키는 경우에는 금속을 포함한 실리사이드 계면이 실리콘층의 상변화가 전파됨에 따라 측면으로 이동하여 MILC 형상을 이용하여 결정화된 실리콘층에는 결정화를 유도하기 위하여 사용된 금속 성분이 거의 잔류하지 않아 트랜지스터 활성화층의 전류 누설 및 기타 동작 특성에 영향을 미치지 않는 장점이 있다. 또한, MILC 현상을 이용하는 경우에 300℃ 내지 500℃의 비교적 저온에서 실리콘의 결정화를 유도할 수 있어 고로(furnace)를 이용하여 기판의 손상 없이 여러 장의 기판을 동시에 결정화시킬 수 있는 장점이 있다.Nickel and palladium are known as metals that cause the MILC phenomenon. In the case of crystallizing the silicon layer using the MILC phenomenon, the silicide interface including the metal moves to the side as the phase change of the silicon layer propagates, thereby forming the MILC shape. In the silicon layer crystallized using, there is almost no metal component used to induce crystallization, which does not affect the current leakage and other operating characteristics of the transistor activation layer. In addition, in the case of using the MILC phenomenon, the crystallization of silicon can be induced at a relatively low temperature of 300 ° C to 500 ° C, and thus, multiple substrates can be simultaneously crystallized without damaging the substrate by using a furnace.
MILC를 이용하는 종래의 다결정 박막 트랜지스터 제조방법을 설명하면 다음과 같다. 먼저, 투명 절연기판 상에 비정질 실리콘을 증착하여 이를 활성층 패턴으로 패터닝 한 후, 상기 활성층 영역 위에 게이트 절연막 및 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여, 이온주입을 한 후, 소오스/드레인 부분에 결정화 유도금속을 증착한 후, 어닐링에 의해 채널 부분을 다결정 실리콘으로 결정화 시켜 다결정 박막 트랜지스터를 제조한다.Referring to the conventional polycrystalline thin film transistor manufacturing method using a MILC as follows. First, amorphous silicon is deposited on a transparent insulating substrate and patterned into an active layer pattern. Then, a gate insulating film and a gate electrode are formed on the active layer region, and ion implantation is performed using the gate electrode as a mask, followed by source / drain. After depositing a crystallization inducing metal on the portion, the channel portion is crystallized into polycrystalline silicon by annealing to produce a polycrystalline thin film transistor.
그러나, 상기한 바와 같이 MILC를 이용하는 종래 결정화 방법은, 소오스/ 드레인 부분에 결정화 유도 금속 증착 시, 마스크를 사용해야하는 공정이 필수적이여서 작업 간소화가 어려운 문제가 있으며, MIC를 이용한 결정화 방법은 활성화 영역내 결정화 유도금속 함유량이 많아 성능 열화의 가능성이 있는 등의 문제가 있다. However, as described above, in the conventional crystallization method using MILC, a process that requires the use of a mask is required when depositing the crystallization-induced metal on the source / drain portion, which makes it difficult to simplify the operation. There is a problem that the content of crystallization-inducing metal is large and there is a possibility of performance deterioration.
더욱이, MILC를 이용하는 측면 결정화 방법은 MIC 결정화 보다 상대적으로 결정화 시간이 길다는 문제와 양측면으로부터 채널영역으로 결정화가 진행되므로 메탈 실리사이드가 채널영역에 남게 되며 이는 누설전류를 증가시키는 문제가 있 다.Moreover, the side crystallization method using MILC has a relatively longer crystallization time than MIC crystallization and crystallization proceeds from both sides to the channel region, so that metal silicide remains in the channel region, which increases the leakage current.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 그 목적은 별도의 포토레지스트 공정 없이 활성화 영역으로 이용되는 비정질 실리콘층을 결정화함으로써 공정 시간 및 공정 비용을 절감할 수 있는 MIVC를 이용한 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의 제조방법을 제공하는 데 있다.The present invention has been made to solve the above-mentioned problems of the prior art, the object of the present invention is to use a MIVC that can reduce the process time and process cost by crystallizing the amorphous silicon layer used as the activation region without a separate photoresist process The present invention provides a method of crystallizing an amorphous silicon thin film and a method of manufacturing a polycrystalline thin film transistor using the same.
본 발명의 다른 목적은, MIC에 의해 미리 비금속 씨드를 형성하고 이를 이용하여 금속 유도 수직 결정화(Metal Induced Vertical Crystallization: MIVC)에 의해 활성화 영역에 이용되는 비정질 실리콘을 수직방향으로 결정화한 후 결정화된 활성화 영역의 상부층 일부를 식각함에 의해 금속 오염 없는 비정질 실리콘 박막의 결정화를 실현하여 우수한 특성의 박막 트랜지스터를 제조할 수 있는 MIVC를 이용한 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의 제조방법을 제공하는 데 있다. Another object of the present invention is to form a non-metal seed in advance by MIC and to use it to crystallize the amorphous silicon used in the activation region in the vertical direction by metal induced vertical crystallization (MIVC) in a vertical direction and then to crystallize the activation. It provides a crystallization method of an amorphous silicon thin film using MIVC and a method of manufacturing a polycrystalline thin film transistor using the same to realize the crystallization of the amorphous silicon thin film without metal contamination by etching a portion of the upper layer of the region. There is.
본 발명의 또 다른 목적은, 결정화 유도용 비금속 씨드를 이용하여 MIVC에 의해 활성화 영역에 이용되는 비정질 실리콘을 수직방향으로 결정화함으로써 비정질 반도체 박막을 결정화하는 데 필요한 열처리 시간을 줄일 수 있는 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의 제조방법을 제공하는 데 있다. It is still another object of the present invention to provide an amorphous silicon thin film capable of reducing the heat treatment time required to crystallize an amorphous semiconductor thin film by vertically crystallizing the amorphous silicon used in the activation region by MIVC using a non-metal seed for inducing crystallization. A crystallization method and a method of manufacturing a polycrystalline thin film transistor using the same are provided.
상술한 목적을 달성하기 위한 본 발명의 일 실시형태에 따르면, 본 발명은 기판 상에 제1비정질 실리콘층을 형성하는 단계; 상기 제1비정질 실리콘층 위에 결정화 유도 금속막을 형성하는 단계; 제1열처리하여 상기 제1비정질 실리콘층을 결정화시켜 결정화 씨앗층으로 이용되는 제1결정화층을 형성하는 단계; 상기 제1결정화층 상에 제2비정질 실리콘층을 형성하는 단계; 제2열처리하여 상기 제1결정화층을 결정화 씨앗층으로 이용하여 제2비정질 실리콘층을 금속 유도 수직 결정화(MIVC)에 의해 수직방향으로 결정화시켜 제2결정화층을 형성하는 단계; 및 상기 제2결정화층의 상층 일부를 식각하여 상층에 모인 메탈 실리사이드와 여분의 금속 이물질을 제거하는 단계를 포함하는 것을 특징으로 하는 비정질 실리콘 박막의 결정화 방법을 제공한다.According to an embodiment of the present invention for achieving the above object, the present invention comprises the steps of forming a first amorphous silicon layer on a substrate; Forming a crystallization inducing metal film on the first amorphous silicon layer; Performing a first heat treatment to crystallize the first amorphous silicon layer to form a first crystallization layer used as a crystallization seed layer; Forming a second amorphous silicon layer on the first crystallization layer; Performing a second heat treatment to crystallize a second amorphous silicon layer in a vertical direction by metal induced vertical crystallization (MIVC) using the first crystallization layer as a crystallization seed layer to form a second crystallization layer; And etching a portion of the upper layer of the second crystallization layer to remove metal silicide and excess metal foreign matter gathered in the upper layer.
이 경우, 상기 제1비정질 실리콘층은 200Å 내지 600Å의 두께로 형성되고, 상기 제2비정질 실리콘층은 600Å 내지 1000Å의 두께로 형성될 수 있다.In this case, the first amorphous silicon layer may be formed to a thickness of 200 kPa to 600 kPa, and the second amorphous silicon layer may be formed to a thickness of 600 kPa to 1000 kPa.
상기 제2결정화층의 상층 일부를 제거하는 단계는 상부로부터 200Å 내지 600Å의 두께의 제2결정화층을 제거하는 단계를 포함하는 것이 바람직하다.Removing a portion of the upper layer of the second crystallization layer preferably includes removing a second crystallization layer having a thickness of 200 kPa to 600 kPa from the top.
이 경우, 상기 제2결정화층의 상층 일부를 제거하는 두께는 식각후에 제1 및 제2 결정화층의 전체 두께가 600Å 내지 1000Å의 두께로 되도록 설정하는 것이 바람직하다.In this case, the thickness for removing a portion of the upper layer of the second crystallization layer is preferably set such that the total thickness of the first and second crystallization layers becomes 600 kPa to 1000 kPa after etching.
또한, 상기 제1열처리는 400℃ 내지 500℃에서 30분 내지 2시간에 걸쳐 수행되고, 상기 제2열처리는 400℃ 내지 600℃에서 30분 내지 2시간에 걸쳐 수행되는 것이 바람직하다.In addition, the first heat treatment may be performed at 400 ° C. to 500 ° C. for 30 minutes to 2 hours, and the second heat treatment may be performed at 400 ° C. to 600 ° C. for 30 minutes to 2 hours.
상기 비정질 실리콘 박막의 결정화 방법을 이용한 다결정 실리콘 박막 트랜지스터 제조방법은 기판 상에 제1비정질 실리콘층을 형성하는 단계; 상기 제1비정질 실리콘층 위에 결정화 유도 금속막을 형성하는 단계; 제1열처리하여 상기 제1비정질 실리콘층을 결정화시켜 결정화 씨앗층으로 이용되는 제1결정화층을 형성하는 단계; 상기 제1결정화층 상에 제2비정질 실리콘층을 형성하는 단계; 제2열처리하여 상기 제1결정화층을 결정화 씨앗층으로 이용하여 제2비정질 실리콘층을 금속 유도 수직 결정화(MIVC)에 의해 수직방향으로 결정화시켜 제2결정화층을 형성하는 단계; 상기 제2결정화층의 상층 일부를 식각하여 상층에 모인 메탈 실리사이드와 여분의 금속 이물질을 제거하는 단계; 상기 제2결정화층 및 제1결정화층을 패터닝하여 활성화 영역을 형성하는 단계; 상기 활성화 영역 위에 게이트 절연막과 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 사용하여 활성화 영역에 불순물을 주입함에 의해 소스 영역 및 드레인 영역을 정의하는 단계; 상기 기판을 수소 분위기하에서 열처리하는 단계; 및 상기 기판 위에 층간 절연막을 형성하고 소스 영역 및 드레인 영역과 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다. The method of manufacturing a polycrystalline silicon thin film transistor using the crystallization method of the amorphous silicon thin film may include forming a first amorphous silicon layer on a substrate; Forming a crystallization inducing metal film on the first amorphous silicon layer; Performing a first heat treatment to crystallize the first amorphous silicon layer to form a first crystallization layer used as a crystallization seed layer; Forming a second amorphous silicon layer on the first crystallization layer; Performing a second heat treatment to crystallize a second amorphous silicon layer in a vertical direction by metal induced vertical crystallization (MIVC) using the first crystallization layer as a crystallization seed layer to form a second crystallization layer; Etching a portion of the upper layer of the second crystallization layer to remove metal silicide and excess metal foreign matter gathered in the upper layer; Patterning the second crystallization layer and the first crystallization layer to form an activation region; Forming a gate insulating film and a gate electrode on the activation region; Defining a source region and a drain region by implanting impurities into an activation region using the gate electrode as a mask; Heat treating the substrate in a hydrogen atmosphere; And forming an interlayer insulating layer on the substrate and forming a source electrode and a drain electrode connected to the source region and the drain region.
본 발명의 결정화 방법에 따르면 별도의 포토레지스트 공정 없이 씨드층으로 이용되는 제1비정질 실리콘층 및 활성화 영역으로 이용되는 제2비정질 실리콘층을 결정화할 수 있어 공정 시간 및 공정 비용을 절감할 수 있다. According to the crystallization method of the present invention, the first amorphous silicon layer used as the seed layer and the second amorphous silicon layer used as the activation region can be crystallized without a separate photoresist process, thereby reducing process time and process cost.
또한, 본 발명에서는 MIVC에 의해 활성화 영역에 이용되는 비정질 실리콘을 수직방향으로 결정화한 후 결정화된 활성화 영역의 상부층으로 이동된 메탈실리사이드 부분을 식각함에 의해 금속 오염 없는 비정질 실리콘 박막의 결정화를 실현하여 우수한 특성의 박막 트랜지스터를 제조할 수 있다.In addition, in the present invention, by crystallizing the amorphous silicon used in the activation region by the vertical direction in the vertical direction by etching the metal silicide portion moved to the upper layer of the crystallization activation region by crystallization of the amorphous silicon thin film without metal contamination by excellent The thin film transistor of a characteristic can be manufactured.
더욱이, 본 발명에서는 씨드층으로 이용되는 제1비정질 실리콘층 및 활성화 영역으로 이용되는 제2비정질 실리콘층을 결정화할 때 각각 MIC와 MIVC 방법을 이용하기 때문에 금속유도 측면결정화(MILC)를 이용한 결정화에 비하여 비정질 반도체 박막을 결정화하는 데 필요한 열처리 시간을 줄일 수 있다.Furthermore, in the present invention, since the MIC and MIVC methods are used to crystallize the first amorphous silicon layer used as the seed layer and the second amorphous silicon layer used as the activation region, the crystallization using metal induced side crystallization (MILC) is performed. In comparison, the heat treatment time required to crystallize the amorphous semiconductor thin film can be reduced.
이하, 첨부되는 도면을 참조하여 본 발명의 실시형태들을 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described embodiments of the present invention;
도 1a 내지 도 1k는 본 발명의 일 실시형태에 따른 박막 트랜지스터 제조 과정을 설명하는 공정도이다. 1A to 1K are flowcharts illustrating a manufacturing process of a thin film transistor according to an exemplary embodiment of the present invention.
먼저, 도 1a에 도시되는 바와 같이, 기판(110) 상에 제1비정질 실리콘 층(115)을 증착한다. 기판(110)은 유리 기판 등의 투명절연기판을 이용할 수 있다. 제1비정질 실리콘 층(115)의 증착은 공지의 증착법인 저압 화학 기상 증착법(Low Pressure Chemical Vapor Deposition; LPCVD) 또는 플라즈마 화학 기상 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD)을 이용하여 수행될 수 있다. 한편, 상기 제1비정질 실리콘층(115)은 200Å 내지 600Å의 두께, 바람직하게는 400Å의 두께로 증착하는 것이 좋다. First, as shown in FIG. 1A, a first
그 후, 도 1b에 도시되는 바와 같이, 제1비정질 실리콘층(115) 상에 결정화 유도금속층(120)을 스퍼터링 방법으로 증착한다. 결정화 유도금속층(120)은 수 나노미터 내지 수십 나노미터의 두께로 증착하는 것이 바람직하다. 상기 결정화 유도금속층(120)으로 사용 가능한 재료는 MILC에 사용될 수 있는 재료와 동일하며, 예를들어 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 중 어느 하나가 사용될 수 있다.Thereafter, as shown in FIG. 1B, the crystallization inducing
다음으로, 도 1c에 도시되는 바와 같이 제1비정질 실리콘층(115)과 결정화 유도금속층(120)이 증착된 기판(110)을 열처리하여 제1결정화층(125)을 형성시킨다. 상기 열처리를 통해 제1비정질 실리콘층(115)이 금속 유도 결정화(Metal Induced Crystallization; MIC)를 거치게 되고 이러한 과정을 통해 제1결정화층(125)이 형성될 수 있는 것이다. 상기 제1결정화층(125)은 추후 상부에 형성되는 비정질 실리콘층을 결정화시키기 위한 결정화 씨앗층(seed layer)으로 사용될 것이다.Next, as shown in FIG. 1C, the
한편, 상기 열처리는 400℃ 내지 500℃에서 30분 내지 2시간 정도 수행하는 것이 바람직하다. 이어서 상기 MIC에 사용된 결정화 유도금속층(120)을 제거한다.On the other hand, the heat treatment is preferably performed for 30 minutes to 2 hours at 400 ℃ to 500 ℃. Subsequently, the crystallization
그 후, 도 1d에 도시되는 바와 같이, 제1결정화층(125) 상에 제2비정질 실리콘층(130)을 증착시킨다. 제2비정질 실리콘층(130)은 600Å 내지 1000Å의 두께, 바람직하게는 800Å의 두께로 증착하는 것이 바람직하고, 공지의 증착법인 플라즈마 화학 기상 증착법(PECVD)을 이용하여 수행될 수 있다. 이렇게 증착되는 제2비정질 실리콘층(130)은 후에 활성화 영역으로 사용된다. Thereafter, as shown in FIG. 1D, a second
제2비정질 실리콘층(130)을 증착시킨 후에는 도 1e에 도시되는 바와 같이 열처리하여 제2비정질 실리콘층(130)을 MIVC 방법으로 결정화한다. 제2비정질 실리콘층(130)의 결정화는 씨앗층인 제1비정질 실리콘층(115)이 결정화된 제1결정화층(125)에 의해 이루어진다. 상기 열처리는 400℃ 내지 600℃에서 30분 내지 2시간 정도 수행하는 것이 바람직하다. 제2비정질 실리콘층(130)은 씨앗층에 의해 상방향으로 결정화되어 다결정질 실리콘층을 형성하게 되고, 이렇게 제2비정질 실리콘층(130)의 결정화된 층을 제2결정화층(135)이라 하기로 한다.After the deposition of the second
그런데, 제1결정화층(125)을 결정화 씨앗층으로 이용하여 제2비정질 실리콘층(130)의 저면으로부터 상부면으로 결정화를 시키면 제2결정화층(135)의 표면에는 제1결정화층(125)으로부터 이동된 메탈 실리사이드와 여분의 결정화 유도금속이 존재하게 된다.However, when the
따라서, 도 1f에 도시되는 바와 같이, 식각(etching)을 통해 제2결정화층(135) 상부의 일부분을 제거한다. 식각을 수행하여 제2결정화층(135) 상부의 일부분을 제거하는 두께는 식각후에 제1 및 제2 결정화층(125,135)의 전체 두께가 600 내지 1000Å의 두께가 되도록 약 200Å 내지 600Å의 두께로 설정하는 것이 바람직하다. Thus, as shown in FIG. 1F, a portion of the upper portion of the
이렇게 제2결정화층(135)의 일부를 제거하는 것은 메탈 실리사이드와 여분의 결정화 유도금속을 게터링(gettering)하기 위한 것이다. 즉, 제2비정질 실리콘층(130)을 결정화하여 얻어지는 제2결정화층(135)의 상부에는 메탈 실리사이드와 여분의 금속 이물질이 포함되어 있어서, 누설전류 등을 발생시켜 후에 성능 열화를 발생시킬 수 있는데, 이를 방지하기 위해 그 상부를 일부 제거하여 고성능 박막 트랜지스터를 얻을 수 있다. The removal of a part of the
그 후, 도 1g에 도시되는 바와 같이, 제2결정화층(135) 상에 포토레지스트층을 형성한 후, 노광용 마스크를 이용하여 활성화 영역을 형성하는 데 필요한 포토레지스트로 이루어진 식각 마스크(140)를 형성한다. 이어서 식각 마스크(140)를 이용하여 제2결정화층(135)과 제1결정화층(125)을 순차적으로 식각하면 활성화 영역(131)이 얻어진다. 활성화 영역(131)을 형성한 후 식각 마스크(140)로 사용된 포토레지스트층을 제거한다. Thereafter, as shown in FIG. 1G, after forming a photoresist layer on the
다음으로, 도 1h에 도시되는 바와 같이, 게이트 절연막 형성용 절연막으로 예를 들어, 실리콘산화막 또는 실리콘질화막을 형성하고, 게이트 전극 형성용 금속막으로 예를 들어, W, Pt, Ti, Al, Ni, Mo 등의 도전성 재료를 사용하여 형성한 후, 그 위에 포토레지스트로 식각 마스크(170)를 형성한다. 그 후 식각 마스크(170)를 이용하여 게이트 절연막 형성용 절연막과 게이트 전극 형성용 금속막을 순차적으로 식각하여 게이트 전극(160) 및 게이트 절연막(150)을 형성한다. Next, as shown in FIG. 1H, for example, a silicon oxide film or a silicon nitride film is formed of an insulating film for forming a gate insulating film, and for example, W, Pt, Ti, Al, Ni is formed of a metal film for forming a gate electrode. After forming using a conductive material such as Mo, Mo, and the like, an
그 후, 도 1i 에 도시되는 바와 같이, 식각 마스크(170)를 이온주입 마스크로 사용하여 제1 및 제2 결정화층(125,135)으로 이루어진 활성화 영역(131)에 N-형 또는 P-형 도펀트 이온을 주입하여 소스 영역(133A)과 드레인 영역(133B)을 정의한다. 이 경우 주입되는 도펀트는 N-형인 경우 예를들어, P, PH3 또는 As를 사용할 수 있고, P-형인 경우는 B, B2H6 또는 BH3를 사용한다. 그 결과 소스 영역(133A)과 드 레인 영역(133B) 사이에 도펀트가 주입되지 않은 영역은 채널 영역(133C)이 된다. 소스 영역(133A)과 드레인 영역(133B)에 대한 도핑이 완료되면, 기판(110)을 수소 분위기하에서 400℃~600℃ 사이의 온도, 예를 들어 580℃에서 1시간 내지 5시간 동안 열처리를 하여, 소스 영역, 드레인 영역에 주입된 도펀트를 활성화함과 동시에 댕글링 본드를 제거하여 제조된 박막트랜지스터의 누설전류를 감소시킨다. Thereafter, as shown in FIG. 1I, N-type or P-type dopant ions are formed in the
마지막으로 도 1j 및 도 1k에 도시되는 바와 같이, 주지된 공정에 따라 기판(110) 상에 층간 절연막(180)을 형성하고 층간 절연막(180)의 일부를 식각하여 소스 영역(133A)과 드레인 영역(133B)에 대한 접촉창(185A,185B)을 형성한 후 소스 전극 및 드레인 전극(190A,190B)을 도전성 재료를 사용하여 형성하면, 박막 트랜지스터가 완성된다.Finally, as shown in FIGS. 1J and 1K, the
상기한 바와 같이, 본 발명의 결정화 방법에 따르면 별도의 포토레지스트 공정 없이 씨드층으로 이용되는 제1비정질 실리콘층 및 활성화 영역으로 이용되는 제2비정질 실리콘층을 결정화할 수 있어 공정 시간 및 공정 비용을 절감할 수 있다. As described above, according to the crystallization method of the present invention, the first amorphous silicon layer used as the seed layer and the second amorphous silicon layer used as the activation region can be crystallized without a separate photoresist process, thereby reducing process time and process cost. Can be saved.
또한, 본 발명에서는 MIC에 의해 미리 비금속 씨드를 형성하고 이를 이용하여 금속 유도 수직 결정화(MIVC)에 의해 활성화 영역에 이용되는 비정질 실리콘을 수직방향으로 결정화한 후 결정화된 활성화 영역의 상부층 일부를 식각함에 의해 금속 오염 없는 비정질 실리콘 박막의 결정화를 실현하여 우수한 특성의 박막 트랜지스터를 제조할 수 있다. In addition, in the present invention, after forming a non-metal seed by MIC in advance and crystallizing the amorphous silicon used in the activation region in the vertical direction by using metal induced vertical crystallization (MIVC) in the vertical direction to etch a portion of the upper layer of the crystallized activation region As a result, crystallization of the amorphous silicon thin film without metal contamination can be realized to manufacture a thin film transistor having excellent characteristics.
더욱이, 본 발명에서는, 결정화 유도용 비금속 씨드를 이용하여 MIVC에 의해 활성화 영역에 이용되는 비정질 실리콘을 수직방향으로 결정화함으로써 비정질 반 도체 박막을 결정화하는 데 필요한 열처리 시간을 줄일 수 있게 된다.Further, in the present invention, by crystallizing the amorphous silicon used in the activation region by the MIVC in the vertical direction using the non-metal seed for crystallization induction, it is possible to reduce the heat treatment time required to crystallize the amorphous semiconductor thin film.
도 1a 내지 도 1k는 본 발명의 일 실시형태에 따른 다결정 실리콘 박막 트랜지스터의 제조 과정을 나타내는 공정 단면도이다. 1A to 1K are cross-sectional views illustrating a process of manufacturing a polycrystalline silicon thin film transistor according to an exemplary embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
110: 기판 115: 제1비정질 실리콘층110: substrate 115: first amorphous silicon layer
120: 결정화 유도 금속층 125: 제1결정화층120: crystallization induction metal layer 125: first crystallization layer
130: 제2비정질 실리콘층 133A: 소스 영역130: second
133B: 드레인 영역 133C: 채널 영역133B: drain
135: 제2결정화층 140, 170: 식각마스크135:
150: 게이트 절연막 160: 게이트 전극150: gate insulating film 160: gate electrode
180: 층간 절연막 185A,185B: 접촉창180:
190: 소스 전극 및 드레인 전극190: source electrode and drain electrode
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