KR101131730B1 - 반도체 웨이퍼의 보호 방법 및 반도체 장치의 제조 방법 - Google Patents

반도체 웨이퍼의 보호 방법 및 반도체 장치의 제조 방법 Download PDF

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Abstract

(과제) 미세화한 반도체 장치에 적합한 반도체 웨이퍼 재(再)산화 방지를 위한 보호 방법; 드라이 에칭으로 처리된 웨이퍼를 차(次)공정의 전극 물질 성막까지 재산화를 일으키지 않고 유지함과 함께, 드라이 에칭 반응 생성물의 제거를 적절히 행하는 방법을 제공한다.
(해결 수단) 드라이 에칭 반응 생성물이 표면에 잔존하고 있는 웨이퍼를 당해 반응 생성물에 의해 보호한다. 100℃ 이하의 온도에서, 50Pa 이상 대기압 이하의 불활성 가스, 혹은 클린룸의 공기와 동등한 공기 또는 당해 공기에 불활성 가스를 혼합한 혼합 가스와 접촉시켜 보호한다. 또한, 전극 물질을 성막하기 직전에 반응 생성물을 가열에 의해 분해?제거한다.
재산화 방지, 드라이 에칭, 웨이퍼, 전극 물질 성막

Description

반도체 웨이퍼의 보호 방법 및 반도체 장치의 제조 방법{METHOD FOR PROTECTING SEMICONDUCTOR WAFER AND PROCESS FOR PRODUCING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 웨이퍼의 표면에 존재하는 산화막을 드라이 에칭한 후에, 재(再)산화가 일어나지 않도록 하는 보호 방법에 관한 것이다. 또한, 본 발명은, 드라이 에칭을 행하여, 재산화 방지 보호를 행한 후, 전극 물질을 콘택트 홀에 매입하기 위한 CVD막 형성 등의 차(次)공정의 처리를 행하는 반도체 장치의 제조 방법에 관한 것이다.
일반적으로, 반도체 장치의 제조 공정에서는, 반도체 웨이퍼의 표면의 절연막을 레지스트에 의한 패터닝 후 제거하고, 다음으로 전극 물질을 성막하여, 콘택트 홀에 매입하는 처리가 행해진다. 이 과정에 있어서 콘택트 홀 저부(底部)에서 표출된 실리콘에, 다음의 전극 물질을 매입하는 처리가 행해진다. 반도체 웨이퍼의 표면에 생성되는 자연 산화막은 콘택트 저항을 증대시키기 때문에, 다음의 성막을 행하기 전에 자연 산화막을 제거하고, 그리고 제거 후의 보호 방법으로서 여러 가지의 방법이 제안되고 있다.
특허문헌 1 : 일본공개특허공보 평5-217919호는, 자연 산화막의 제거를 매 엽(枚葉)식으로 행하고, 전극 물질의 성막을 배치(batch)식으로 행하는 방법으로, 웨이퍼 카세트로부터 웨이퍼를 1장씩 취출하여, 불산 가스에 의해 Si 웨이퍼의 자연 산화막을 세정 제거한 후, 반응 생성물을 동일한 반응실 내에서 가열에 의해 제거함; Si 웨이퍼를 불활성 가스 분위기의 예비실에서 일단 보존함; 그 후 배치식 성막 처리 로(爐) 안에서 처리를 행하는 것을 제안하고 있다. 이들 일련의 조작은 로봇에 의해 행해지고 있다.
특허문헌 2 : 일본공개특허공보 2004-343094호는, 자연 산화막 등을 HF와 NH3와의 혼합 가스에 의해 100～600℃에서 드라이 에칭에 의해 제거하는 것을 제안 하고 있다. H2O2와 NH4OH의 혼합 용액 등에 의해 형성되는 케미컬 산화막은 자연 산화막보다도 전기적 특성이 우수하기 때문에, 그 후의 처리로서는, 산화막 제거와 동일한 장치로 연속하여 모노실란 가스와 모노게르마늄을 공급함으로써 Ge가 불순물로 하여 도프된 Si막을 성장한다.
비특허문헌 1 : 일본 발명 협회 공개 기법 2005-501872호는 종형 배치식 장치에 있어서, 플라즈마를 이용하는 일은 없이 NH3와 HF에 의해 자연 산화막을 제거하는 방법으로서, NH3와 HF와의 혼합 기체와 자연 산화막을 반응시켜 규불화 암모늄을 생성시키는 챔버와, 이 규불화 암모늄을 분해하는 챔버를 병렬시키고 있으며, 이들 양 챔버의 아래쪽에 공통의 로드록실(load-lock chamber)을 기밀하게 연통(communication)하여 형성하고, 로드록실 내는 질소 또는 진공 분위기로 하고 있다.
특허문헌 3 : 일본공개특허공보 2003-124172호는 자연 산화막을 NF3와 수소 가스 등의 혼합 플라즈마 가스에 의해 제거하고, 불화 규소 등의 반응 생성물을 가열에 의해 웨이퍼로부터 제거한 후, 대기압의 질소 분위기 중의 로드록 챔버로 이동시키는 배치식 웨이퍼의 처리 방법을 제안하고 있다. 처리된 웨이퍼는 보트(boat)에 탑재된 상태로 로드록 챔버로부터 반송된다.
특허문헌 4 : 일본공개특허공보 평10-209111호는, 자연 산화막 제거 후를 불산 세정, 그 외의 방법에 의해, 재산화 방지를 목적으로 하는 수소 종단화(終端化) 처리를 행하는 것이 기술되어 있다. 이 특허문헌에서는, 수소 종단화 처리 후 이소프로필알코올로 증기 건조를 행하고, 그 후 이소프로필알코올을 가열 처리에 의해 탈리시켜, 그 후 열산화를 행하는 것이 제안되고 있다.
특허문헌 5 : PCT/JP2006/316074(본 출원인들의 2006년 8월 15일자 국제 출원)는 자연 산화막의 에칭은 매엽식 혹은 배치식으로 행하는 방법으로, 마이크로파 여기(勵起)된 N2 및/또는 H2 가스와 NF3 등의 가스와의 혼합 가스에 의해, 50℃ 이하의 온도에서 자연 산화막을 제거하고, 다음으로 수소 종단화 처리를 행하고, 이어서, 0～?30℃의 온도를 갖는 불활성 가스에 의해 웨이퍼를 냉각하는 것을 제안하고 있다.
그런데, 2002년 당시의 패턴 룰은 133㎚로, 이 레벨의 미세화 정도로 처리된, 웨이퍼는 드라이 에칭 후, 자연 산화막을 제거한 상태에서 클린룸 안에 8시간 방치해도 자연 산화막의 재발생, 즉, 재산화는 문제가 되지 않았다. 그 후, 미세 화 정도는 점차 진전되고 있으며, 2007년 4월에는 45㎚의 반도체가 양산된다고 하는 발표가 이루어졌다(비특허문헌 2 : 닛케이 신문 2007년 4월 10일판).
[특허문헌 1] 일본공개특허공보 평5-217917호
[특허문헌 2] 일본공개특허공보 2004-343094호
[특허문헌 3] 일본공개특허공보 2003-124172호
[특허문헌 4] 일본공개특허공보 평10-209111호
[특허문헌 5] PCT/JP2006/316074
[특허문헌 6] 일본공개특허공보 평7-121248호
[비특허문헌 1] 일본 발명 협회 공개 기법 2005-501872호
[비특허문헌 2] 닛케이 신문 2007년 4월 10일판
[비특허문헌 3] 비기너즈 핸드북 32「초보자의 반도체 나노 프로세스」마에다 카즈오 저, 주식회사 공업 조사회, 2000년 2월 10일 발행 제122페이지
(발명의 개시)
(발명이 해결하고자 하는 과제)
드라이 에칭 반응 생성물을 가열에 의해 분해?제거함과 함께 수소 종단화 처리한 웨이퍼를 불활성 가스 분위기 챔버에 보관하여, 배치식 CVD에 의해 전극 물질을 매입하는 방법으로는, 반도체의 미세화가 진전됨에 따라, 반도체 제조 라인의 대기 시간 중의 재산화에 의해 웨이퍼마다에 콘택트 저항의 편차가 일어났다.
또한, 특허문헌 1의 방법으로는, 매엽 방식으로 자연 산화막을 제거한 후, 적외선 램프에 의해 드라이 에칭 반응 생성물을 1분간 정도의 시간으로 70℃ 부근의 온도에서 제거하는 처리를 동일 반응실 내에서 행하고 있다. 그러나, 자연 산화막의 드라이 에칭과 반응 생성물 분해?제거를 동일한 반응실에서 행하면, 드라이 에칭 반응은 50℃ 이하가 바람직하고, 반응 생성물의 분해?제거는 100℃ 전후로의 가열이 필요하기 때문에, 반응실 내의 온도를 양 반응에 적합한 온도로 유지하는 것은 어렵다.
또한, 특허문헌 2와 같이, 드라이 에칭 전(前)공정과 CVD 후(後)공정을 동일한 장치에서 행하면, 재산화의 문제는 일어나지 않지만, 매엽식 전공정과 배치식 후공정을 조합할 수는 없고, 그리고 파티클 발생의 위험이 있다.
본 발명은, 상기 종래 기술을 능가하여, 미세화한 반도체 장치에 적용할 수 있는 반도체 실리콘 웨이퍼의 재산화 방지를 위한 보호 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은, 드라이 에칭으로 처리된 웨이퍼를 차(次)공정의 전극 물질 성막까지 재산화를 일으키지 않고 유지함과 함께, 드라이 에칭 반응 생성물의 제거를 적절히 행할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
(과제를 해결하기 위한 수단)
본 발명은, 반도체 실리콘 웨이퍼의 표면에 존재하는 산화막과, 불소를 함유하는 에칭 가스를 반응시켜, 반응 생성물을 생성한 후, 성막을 행하기 직전에 상기 반응 생성물을 가열에 의해 분해?제거하는 것을 특징으로 하는 반도체 실리콘 웨이퍼의 표면 보호 방법을 제공한다.
구체적으로 기술하면, 반도체 실리콘 웨이퍼의 표면에 존재하는 산화막과, 불소를 함유하는 에칭 가스를 에칭 반응시킨 반응 생성물이 표면에 잔존하고 있는 반도체 실리콘 웨이퍼를, 100℃ 이하의 온도에서, 50Pa 이상 대기압 이하의 불활성 가스 분위기 내에서 8시간 이내 유지하거나, 혹은 클린룸의 공기와 동등한 공기 또는 당해 공기에 불활성 가스를 혼합한 혼합 가스 분위기 내에서 2시간 이내 유지하여, 산화막 드라이 에칭 후 전극 물질 성막 직전까지의 반도체 실리콘 웨이퍼의 표면을 보호한다.
또한, 본 발명은, 반도체 실리콘 웨이퍼의 표면에 존재하는 산화막을 드라이 에칭한 후, 반도체 실리콘과 전극 물질을 접속하기 위해 전극 물질의 성막을 행하는 반도체 장치의 제조 방법에 있어서, 본 발명의 반응 생성물을 생성한 후, 전극 물질을 성막하기 직전에 상기 반응 생성물을 가열에 의해 분해?제거하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
본 발명에 있어서, 산화막은 Si 기판의 열 산화막, 자연 산화막 등이지만, 이하 주로 자연 산화막의 예를 설명한다.
본 발명에 있어서는, 에칭 가스로서는, 불산, HF와 NH3의 혼합 가스, 특허문헌 5에 기재되어 있는 수소 및 질소의 적어도 1종의 가스와, 파티클의 원인이 되는 탄소 및 산화를 일으키는 산소를 포함하지 않고, 불소를 함유하는 제2 가스와의 혼합 가스, 구체적으로는 2.45GHz의 마이크로파로 여기된 또는 여기되지 않은 H, N, NH3 등의 가스와 NF3의 혼합 가스를 사용할 수 있다. 또한, 마이크로파 여기된 NH3, 마이크로파 여기되지 않은 HF와 NF3의 혼합 가스를 사용할 수도 있다. 마이크로파 여기 가스와 NF3의 혼합 가스에 의한 반응은 60℃ 이상에서는 진행하지 않기 때문에, 반응은 50℃ 이하, 특히 30℃ 이하의 온도에서 행하는 것이 바람직하다.
본 발명자들은, 두께가 500㎚인 SiO2막에 폭(H)이 다른 콘택트 홀을, 마이크로파 여기된 H2, NH3 가스와 NF3와의 혼합 가스에 의해 열고, 반응 생성물을 가열에 의해 분해?제거함과 동시에 수소 종단화 처리를 행하여, 표출된 Si와 접속하는 폴리실리콘을 매입할 때에, 콘택트 홀 형성에서 P-doped 폴리실리콘 성막까지의 클린룸 내 보관 시간과 콘택트 저항이 증대하지 않은 유지 시간(t)과의 관계를 조사한 결과, H＝90㎚, t＝3시간; H＝80㎚, t＝90분; H＝70㎚, t＝50분; H＝60㎚, t＝40분의 관계가 얻어졌다.
상기한 두께가 500㎚인 SiO2막에 폭(H)이 90㎚, 80㎚, 70㎚, 60㎚인 콘택트 홀을 드라이 에칭으로 열어, 반응 생성물을 남긴 웨이퍼를 질소 가스 분위기의 로드록 챔버에 8시간 방치해도, 콘택트 저항 증대는 일어나지 않았다.
또한, 반응 생성물을 남긴 동일한 웨이퍼에 대하여 클린룸 내에서 방치한 결과, 2시간 방치로는 콘택트 저항 증대는 일어나지 않았다. 클린룸의 공기에 존재하는 미량 수분이 반응 생성물층의 표면부를 포러스(porous)로 하는 현상이 인정되어, 이에 의해 콘택트 저항의 변화가 일어나고 있다고 생각되었다.
반도체 장치의 미세화 정도와 콘택트 홀 내 저부에 표출된 원자 형상 Si의 재산화와의 관계에 대해서는, 전(前) 단락에서의 기재가 의미하는 바는 다음과 같이 생각된다. 또한, 콘택트 홀의 직경은 패턴 룰에 의해 결정되며, 현재의 반도체 장치에서는 70～90㎚지만, 40㎚의 실현은 이삼 년이라고 생각된다.
(가) 콘택트 홀이 크고, 표출 면적이 큰 Si 결정이 다소 재산화해도 콘택트 저항의 감소는 적다.
(나) 반응 생성물을 가열에 의해 분해?제거한 상태에서 반도체 실리콘 웨이퍼(이하 「웨이퍼」라고 함)를 불활성 가스 분위기 중에 유지해도, 유지 시간이 수 시간 이상에 달하면 미세한 콘택트 홀로는 충분히 재산화 방지는 할 수 없다. 수소 종단화 처리도 동일하게 충분히 재산화를 방지할 수 없다.
(다) 에칭 가스와, 두께가 일반적으로는 2㎚ 정도인 자연 산화막의 산화 실리콘이 반응하면, 규화 불소, 규화 불소 암모늄 등의 반응 생성물이 생성되기 때문에, 원자 형상 Si는 반응 생성물에 피복되어 있다. 반응 생성물은 자연 산화막의 에칭을 행한 개소와 동일한 부분에 부착하고 있기 때문에, 재산화 방지가 필요한 콘택트 홀 저부에 존재하고 있다.
(라) 통상의 클린룸은 특히 저습도화를 의도하고 있지 않기 때문에, 그 상대 습도는 40％ 정도에 미치는 경우가 있다. 이러한 클린룸에 포함되는 수분은 드라이 에칭 반응 생성물을 변질시키는데 충분히 높은 농도이다. 따라서 드라이 에칭 반응 생성물은 대기 중의 미량 수분에 대하여 예민하여, 클린룸 내에서 보호 작용을 유지하는 시간은 길어야 2시간 정도이다.
불활성 가스 중에서는 드라이 에칭 반응 생성물은 8시간이나 장시간 보호 작용을 지속한다.
(마) 원자 형상 Si는 30분 이내이면, 클린룸 내에서도, 콘택트 저항의 변동을 초래하는 바와 같은 산화는 받지 않는다.
본 발명은, 자연 산화막의 드라이 에칭 반응 생성물을 전극 물질 성막 직전까지 내(耐) 재산화 보호막으로서 이용한다. 이 보호 중에, 웨이퍼가 노출되는 가스는 질소, 아르곤 등의 불활성 가스 분위기이다. 불활성 가스는 공업적 순수 질소, 아르곤 등으로, 반응 생성물과 반응하는 수분이 낮은 것이다. 이러한 불활성 가스 분위기의 압력이 50Pa보다 낮으면, 드라이 에칭의 압력보다 낮아져, 반응 생성물이 분해할 우려가 있다. 또한, 압력은 상압(常壓) 이상으로 하면 특수한 보호 용기가 필요해져 경제적이지 않다. 이러한 불활성 가스 중에서 드라이 에칭 반응 생성물의 보호 효과 지속 시간은 8시간 정도이다. 통상의 반도체 제조 라인은 8시간 교대제이기 때문에, 다음 시프트로 보호를 받고 있는 웨이퍼를 인도할 수 있다.
또한, 웨이퍼가 노출되는 공간은 클린룸의 공기 등이라도 좋고, 혹은 클린룸 내에 배치된 웨이퍼 보관 상자 등에 불활성 가스를 흘리는 등의 방법에 의해 웨이퍼를 보호해도 좋다. 클린룸에 있어서는, 공기 중의 수분에 의해 반응 생성물 보호막은 변질하기 때문에, 그 보호 효과가 지속되는 것은 2시간 정도이다.
또한, 웨이퍼가 노출되는 공간의 온도는 100℃를 넘으면, 반응 생성물이 분해할 우려가 있다.
본 발명의 방법은 패턴 룰이 50～90㎚인 반도체 장치 제조에 적용하면, 종래의 수소 종단화 처리 등으로는 달성할 수 없는 보호 효과를 달성할 수 있다. 이보다 긴 패턴 룰의 반도체 장치에 본 발명을 적용해도, 종래와 같은 정도 이상의 보호 효과를 달성할 수 있다.
이어서, 본 발명의 반도체 장치의 제조 방법을 상세하게 설명한다.
본 발명에 있어서는, 자연 산화막 에칭 반응 생성물의 분해?제거는, 전극 물질 성막 장치에 있어서, 당해 피막 형성 직전에 130～200℃로 가열함으로써 행한다. 그 후의 전극 물질로서 P-도프된 폴리실리콘, Al, Cu, Co, Ni, WSi2, CoSi2, TiSi2, NiSi2 등을 성막한다. Cu의 경우는 무전해 Cu 도금에 의해 성막이 행해지지만, 하지(under layer) TiN을 스퍼터 장치 혹은 CVD 장치에 있어서 성막한다. Al의 경우도 동일하게, TiN을 스퍼터하는 하지막 형성 과정에 있어서 반응 생성물을 분해 제거하고, 그 후 Al의 증착을 행한다. 또한, TiN/Al/Cu 등과 같이 다층 구조로 하는 경우도 있다. 그 외의 전극 형성 물질에 대해서는, 비특허문헌 3 : 비기너즈 핸드북 32「초보자의 반도체 나노 프로세스」마에다 카즈오 저, 주식회사 공업 조사회, 2000년 2월 10일 발행 제122페이지에 나타나 있다.
본 발명에 있어서는, 이러한 하지 TiN과 Cu 등 전체를 전극 물질로 총칭한다. 본 발명에 있어서, 전극 물질 성막 직전이란, 최하층이 되는 전극 물질 성막 장치 내에 있어서 당해 최하층 성막 전으로서, 전극 형성 물질 형성의 웨이퍼 매수와 동일한 매수의 상태이다. 즉, 자연 산화막의 분해?제거를 다른 장치에서 행하면, 원자 형상 Si가 노출된 상태가 되어, 전극 물질 형성 장치로 웨이퍼를 이동하는 단계에서 원자 형상 Si가 산화되기 때문이다. 또한, 예를 들면, CVD에 의한 폴리실리콘 성막 처리 매수가 100매이고, 드라이 에칭에 의한 처리 매수가 25매인 경우, 4회 처리로 100매의 웨이퍼가 얻어지기 때문에, 이 100매에 대하여 일제히 반응 생성물 제거를 행함으로써, 100매의 웨이퍼의 콘택트 저항을 맞추는 것이 중요하다. 반응 생성물의 분해는, 100℃ 정도에서 개시하여, 200℃ 정도에서 완료한다. 전극 물질 성막 처리 온도로 승온할 때에, 배기를 행하면서 상기 온도 범위를 통과할 때에 반응 생성물 중 H, N 등의 기화하기 쉬운 물질이 배기?제거된다.
본 발명은, 반도체 실리콘 웨이퍼의 표면에 존재하는 산화막을 매엽식 또는 배치식으로 드라이 에칭한 후, 반도체 실리콘과 전극 물질을 접속하기 위해 전극 물질의 성막을 배치식으로 행하는 반도체 장치의 제조 방법(단, 배치식 드라이 에칭 처리 웨이퍼 매수보다, 배치식 전극 물질 성막 처리 웨이퍼 매수가 많음)에 있어서, 배치식 전극 물질 처리 매수에 달하기까지 청구항 1에 기재된 바와 같이 반응 생성물을 생성한 후, 다음으로, 모든 반도체 실리콘 웨이퍼에 대하여 상기 반응 생성물을 가열에 의해 분해?제거하는 처리를 동일한 장치 내에서 행하고, 이어서 30분 이내에 반도체 실리콘 웨이퍼를 전극 물질 형성 장치로 이동하는 것을 특징으로 하는 반도체 장치의 제조 방법도 제공한다. 이 방법은, 반응 생성물에 의한 보호는 전술의 바와 동일하지만, 반응 생성물의 분해?제거를 전극 물질 성막과는 다른 장치에서 행하는 것을 특징으로 하고 있다. 이 결과, 웨이퍼를 전극 물질 형성 장치로 이동할 때에, 클린룸의 공기, 로드록 챔버의 불활성 가스 등에 원자 형상 Si가 노출되지만, 이 시간을 30분 이내로 함으로써, 콘택트 저항의 변동을 피할 수 있다.
본 발명의 반도체 장치 제조 방법의 특허문헌 1 및 5의 방법에 대비하여 갖는 이점은 다음과 같다.
(가) 재산화 방지 효과가 높아, 미세 반도체 장치의 콘택트 저항 증대를 억제할 수 있음. (나) 자연 산화막 에칭 장치의 반응실의 온도를 낮게 유지하여, 반응 속도를 증대시킬 수 있음. (다) 보호막이 전극 물질 성막 장치에 있어서, 배치 처리되는 웨이퍼 전체에 대해서 일제히 그리고 동시에 제거되기 때문에, 콘택트 저항이 안정화됨. (라) 드라이 에칭과 전극 물질 성막에 관하여 매엽 처리와 배치 처리를 임의로 조합할 수 있고, 또한 배치 처리의 매수도 임의로 설정할 수 있다. 게다가, 이들에 대하여 어떻게 조합해도, 그리고 처리 매수를 어떻게 설정해도 콘택트 저항은 일정해지기 때문에, 반도체 제조 라인의 대기 시간 중의 재산화를 억제할 수 있다.
이어서, 본 발명의 바람직한 실시 형태를 설명한다.
특허문헌 5에서 제안되고 있는 불활성 가스 냉각을 자연 산화막의 드라이 에칭 후에 행하면, 파티클의 발생을 억제할 수 있다. 드라이 에칭 처리 후에 드라이 에칭 반응실 내에서 혹은 전용의 냉각실 내에서 0～?30℃의 온도를 갖는 불활성 가스를 웨이퍼의 상하면의 한쪽 또는 양쪽에 분사함으로써 웨이퍼를 냉각한다. 냉각 후 웨이퍼를 로드록 챔버 혹은 클린룸으로 이동한다. 불활성 가스로서는, 반도체와 반응하지 않고 그리고 저렴한 질소가 바람직하다. 질소는 0～?30℃, 특히 ?10～?20℃의 범위에 있어서 냉각에 유효하다. 이 냉각을 행하지 않으면, 반응 생성물의 일부가 파티클화할 우려가 있다.
질소는, 0～?30℃의 온도를 갖는 액체, 예를 들면 브라인, 에틸렌글리콜 등과 이중관, 핀 등을 이용하여 열교환하고, 당해 액체의 온도로 조절하는 것이 바람직하다. 이러한 항온 가스를 제조하는 항온 처리 장치는, 특허문헌 6인 일본공개특허공보 평7-121248호 등에서 발표되어 있으며, 또한 시판의 서모 칠러(thermo chiller)를 사용할 수 있다. 서모 칠러는 가부시키가이샤 SMC에서 판매되고 있고, 에처의 반응조(槽)를 ?20℃에서 ＋40℃의 일정 온도에 ±3℃의 정밀도로 유지하기 위해 종래 사용되고 있었다.
본 발명에 있어서는, 기존의 에처 냉각용 칠러를 이용하고, 그 냉각 가스의 일부를 바이패스시켜 사용해도 좋다. 혹은, 기존의 에처용 칠러 브라인 등의 냉각액 탱크를 이용하여, 열교환은 반도체 표면 처리 장치 내에서 행하도록 하여도 좋다.
도 1은 본 발명의 일 실시 형태에 따른 자연 산화막의 배치식 에칭 장치의 단면도이다.
도 2는 도 1의 Ⅱ?Ⅱ선 단면도이다.
도 3은 도 1의 Ⅲ?Ⅲ선의 단면도이다.
도 4는 본 발명의 일 실시 형태에 따른 매엽식 에칭 장치의 단면도이다.
도 5는 반응 가스 분사기의 평면도이다.
도 6은 도 4의 Ⅲ?Ⅲ선 단면도이다.
도 7은 본 발명에 따른 웨이퍼 지지 지그(jig)의 다른 실시예를 나타내는 도면이다.
도 8은 CVD 장치의 단면도이다.
도 9는 도 8의 Ⅸ?Ⅸ선 단면도이다.
(발명을 실시하기 위한 최량의 형태)
이하, 도 1～3을 참조하여, 본 발명의 배치식 자연 산화막의 드라이 에칭법의 실시 형태를 설명한다. 드라이 에칭 장치는 처리 준비실(21)과 반응실(30)의 2단 구조이다.
도 1은 복수 매의 웨이퍼의 자연 산화막을 드라이 에칭하는 장치의 수평 단면도이고, 도 2는 Ⅱ?Ⅱ선의 단면도이고, 도 3은 Ⅲ?Ⅲ의 단면도이다.
이들 도면에 있어서, H2, N2 등의 분자 형상 혹은 NH3 등의 화합물 형상 제1 가스 유입관(3) 및 NF3 등의 제2 가스 유입관(1, 2)이 내면이 양극 산화 처리된 알루미늄으로 형성되어 있는 반응조(5)의 절결 개소(5a)에 개구하여, 칸막이 판(5b)에 의해 선단이 지지되어 있다(도 1 참조). 이들 가스 유입관(1, 2, 3)은 선단이 세로로 긴 케이스체 형상으로 성형되고, 케이스체 내에는, 웨이퍼 매수와 거의 동일한 가스 분사구멍이 개구하고 있다. 제1 가스 유입관(3)에는 2.45GHz의 마이크로파 발생기를 부설할 수 있다.
반응조(5)는, 내부에, 냉각 유로(17)가 사행(蛇行)하고 있는 알루미늄통으로 이루어지며, 냉각 매체가 드라이 에칭에 바람직한 온도로 반응 용기 내를 유지하고, 그리고 알루미늄이 불소계 가스에 의해 침식되지 않는 온도로 유지하고 있다. 본 발명의 드라이 에칭 장치는, 반응 생성물 제거 및 수소 종단화 처리를 위한 가열 수단이 병설되어 있지 않기 때문에, 이들 수단에 의한 온도 상승은 없다.
또한, 반응 가스 및 미반응 가스를 로 밖으로 배출하는 배기관(13)이, 가스 유입관(1, 2, 3)과는 대칭 위치에 형성되어 있다. 이 배기관(13)에는 도시되지 않은 밸브와 펌프가 배치되어 있으며, 웨이퍼(10)가 배치된 반응실(30)을 66Pa(0.5torr)～2.5kPa(20torr)의 압력으로 흡인한다.
반응실(30)에는 웨이퍼(10)가 지그(9; 도 2 참조)에 의해 웨이퍼 면(10b)이 상하 방향을 향하도록 배치되어 있다. 지그(9)는 회전축(11)에 연결되어 있으며, 반응실(30) 내를 승강함과 함께, 도 2에 나타낸 상태에서는 저판(8)과 반응조(5)가 O 링(29)을 통하여 강고하게 연결되어 있다. 회전축(11)은 축베어링(31)을 통하여, 예를 들면 5～10rpm 정도로 회전한다. 지그(9)는, 웨이퍼(10)보다 약간 지름이 큰 상판(26)과 저판(27)의 사이의 3개의 수직 기둥(28a, 28b, 28c; 도 1에는 나타내지 않음)으로 고정하고, 수직 기둥(28a, 28b, 28c)에는 웨이퍼(10; 도 5, 6)를 사이에 끼움 걸기부(도시하지 않음)를 부착하고 있다. 반응실(30)은 저판(8)에 의해 하측이 폐쇄되어 있으며, 저판(8)에 장착된 축베어링(31)을 통하여 회전축(11)이 회전하면, 지그(9)와 함께 웨이퍼(10)도 회전한다. 또한, 반응실(30)과 처리 준비실(21)을 상하 역전해도 좋다. 22는 처리 준비실의 반응조이다.
본 발명에 있어서는, 반응실 내를 진공으로 감압한 후, 제1 및 제2 가스로 이루어지는 반응 가스를 도입하여 자연 산화막 등의 제거를 행한다.
바람직한 에칭 조건은 다음과 같다.
(가) 마이크로파 여기 에칭
?마이크로파 출력
8인치 웨이퍼 : 3000W
12인치 웨이퍼 : 6000W
?가스 조건
압력(H2, N2) 0.13Pa～1.3kPa
유량(H2, N2) 1L/min
(나) 마이크로파 여기를 하지 않은 에칭
압력 및 유량을 (가)보다 많이 조정한다.
냉각용 질소 가스를 분사관(15)의 구멍(15a)으로부터 분사함으로써, 웨이퍼(10)를 냉각하고, 이어서, 냉각용 질소 가스의 분사를 정지하여, 제1 가스 유입관(3)으로부터 질소 가스를 흘려 반응실 내를 상압으로 하고, 웨이퍼(10)를 지그(9) 및 저판(8)과 함께 하강시켜 처리 준비실(21)로 이동하여, 그 후 포크 형상 지그에 의해 클린룸으로 인출한다.
이하, 도 4～7을 참조하여, 본 발명의 자연 산화막의 매엽식 드라이 에칭법을 설명한다. 이들 도면에 있어서, 도 1～3의 장치와 동일한 요소는 동일한 참조 번호를 붙이고 있다. 또한 이들 기능은 도 1～3을 참조하여 설명한 부분과 동일하 다.
도 4～7에 나타낸 장치는 반응실(30)과 처리 준비실(21)의 상하 2단 구조이다. 또한, 반응실(30)과 처리 준비실(21)을 상하 역전해도 좋다.
도 4에 나타낸 지그(9)의 지지 아암(43)은 선단에 고착된 L자 선단(44)으로부터 상향으로 연장한 핀의 뾰족한 선단에서 웨이퍼(10)를 지지한다. 46(도 4～7)은 제1 가스, 제2 가스의 드라이 에칭 가스 분사기를 개념적으로 나타내고 있다.
드라이 에칭 가스 분사기(46; 도 5)는, H2, N2 등의 분자 형상 혹은 NH3 등의 화합물 형상 제1 가스 유입관(48) 및 NF3 등의 제2 가스를 유입관(49)을 2중 소용돌이 형상으로 배치하고 있으며, 각각 제1 가스 또는 제2 가스를 분출공(48a, 49b)으로부터 분사시킨다. 제1 가스 유입관(48)에는 2.45GHz의 마이크로파 발생기를 부설할 수 있다.
도 4에 나타난 위치에서, 웨이퍼(10)의 자연 산화막을 드라이 에칭한다. 그 후 웨이퍼(10)를 처리 준비실(21)로 하강시켜, 하나의 가스 분사관(42)으로부터, 냉각용 질소 가스를 웨이퍼(10)에 분사한다.
도 7에는 도 4와는 반대로 드라이 에칭 가스를 상향으로 분사하는 분사관(46)을 나타낸다.
도 8, 9에는 반응 생성물의 분해?제거 및 전극 물질의 성막을 CVD에 의해 행하는 실시 형태에 따른 장치를 나타낸다. 이들 도면에 있어서, 70은 에칭장치, 71, 72, 73은 반응 가스 또는 캐리어 가스의 유입관이다.
75는 반응조, 76은 배기관, 78은 반응 생성물을 분해하기 위한 램프 히터로, 웨이퍼(10)를 100～200℃로 가열함으로써, 자연 산화막의 드라이 에칭 반응 생성물을 기화시켜, 배기관(76)으로부터 배기한다. 또한, 램프 가열에 의한 승온을 행하여, 폴리실리콘 등의 성장을 행한다.
이상 설명한 바와 같이, 본 발명은 미세화 반도체 장치에 있어서, 실리콘의 재산화를 방지하여, 콘택트 저항을 안정시키는 것이 수율 향상으로 이어진다.
이상 자연 산화막을 드라이 에칭하는 경우에 대해서 설명했지만, 보다 두꺼운 열 산화막을 드라이 에칭한 경우도 동일하게 원자 형상 Si가 규불화물 등의 반응 생성물 피막에 의해 덮인 상태가 되기 때문에, 이러한 상태의 웨이퍼를 클린룸에서 보관하여, 그 후 CVD 등의 처리를 할 수 있다.

Claims (8)

  1. 반도체 실리콘 웨이퍼의 표면에 존재하는 산화막과, 불소를 함유하는 에칭 가스를 반응시켜, 반응 생성물을 생성한 후, 상기 반도체 실리콘 웨이퍼를, 100℃ 이하의 온도에서, 50Pa 이상 대기압 이하의 불활성 가스 분위기 내에서 8시간 이내 유지하거나, 혹은 클린룸의 공기와 동등한 공기 또는 상기 공기에 불활성 가스를 혼합한 혼합 가스 분위기 내에서 2시간 이내 유지하고, 성막을 행하기 직전에 상기 반응 생성물을 가열에 의해 분해?제거하는 것을 특징으로 하는 반도체 실리콘 웨이퍼의 표면 보호 방법.
  2. 삭제
  3. 반도체 실리콘 웨이퍼의 표면에 존재하는 산화막을 드라이 에칭한 후, 반도체 실리콘과 전극 물질을 접속하기 위해 전극 물질의 성막을 행하는 반도체 장치의 제조 방법에 있어서, 제1항 기재의 반응 생성물에 의한 표면 보호를 행한 후, 전극 물질을 성막하기 직전에 상기 반응 생성물을 가열에 의해 분해?제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 반도체 실리콘 웨이퍼의 표면에 존재하는 산화막을 매엽식 또는 배치식으로 드라이 에칭한 후, 반도체 실리콘과 전극 물질을 접속하기 위해 전극 물질의 성막을 배치식으로 행하는 반도체 장치의 제조 방법(단, 배치식 드라이 에칭 처리 웨이퍼 매수보다, 배치식 전극 물질 성막 웨이퍼 처리 매수가 많음)에 있어서, 배치식 전극 물질 성막 처리 매수에 달하기까지 제1항 기재의 반응 생성물에 의한 표면 보호를 행한 후, 다음으로, 모든 반도체 실리콘 웨이퍼에 대하여 동일 장치 내에서 상기 반응 생성물을 가열에 의해 분해?제거하고, 이어서 30분 이내에 상기 반도체 실리콘 웨이퍼를 전극 물질 성막 장치로 이동하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 에칭 가스가 수소 및 질소의 적어도 1종의 제1 가스와, 탄소 및 산소를 포함하지 않고, 불소를 함유하는 제2 가스와의 혼합 가스인 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 가스를 마이크로파 여기하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 드라이 에칭 반응을 50℃ 이하의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 드라이 에칭 반응 후, 반응 생성물이 잔존하는 반도체 실리콘 웨이퍼에 ?30～0℃의 온도를 갖는 불활성 가스를 분사함으로써 반도체 실리콘 웨이퍼를 냉각하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011018831A1 (ja) * 2009-08-10 2011-02-17 株式会社アルバック 半導体シリコンウェーハのコンタクトホール表面保護膜除去及びコンタクトホールへの埋込み成膜装置並びに方法
DE102017210450A1 (de) * 2017-06-21 2018-12-27 Siltronic Ag Verfahren, Steuerungssystem und Anlage zum Bearbeiten einer Halbleiterscheibe sowie Halbleiterscheibe
US11022879B2 (en) * 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
US20190329286A1 (en) * 2018-04-27 2019-10-31 Raytheon Company Uniform thin film deposition for poly-p-xylylene
CN113451183B (zh) * 2020-06-03 2023-03-31 重庆康佳光电技术研究院有限公司 一种晶圆盒

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003133284A (ja) * 2001-10-19 2003-05-09 Ulvac Japan Ltd バッチ式真空処理装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5303671A (en) * 1992-02-07 1994-04-19 Tokyo Electron Limited System for continuously washing and film-forming a semiconductor wafer
US5505816A (en) * 1993-12-16 1996-04-09 International Business Machines Corporation Etching of silicon dioxide selectively to silicon nitride and polysilicon
JP2001284307A (ja) * 2000-03-29 2001-10-12 Ftl:Kk 半導体の表面処理方法
KR100431657B1 (ko) * 2001-09-25 2004-05-17 삼성전자주식회사 웨이퍼의 처리 방법 및 처리 장치, 그리고 웨이퍼의 식각방법 및 식각 장치
KR100443121B1 (ko) * 2001-11-29 2004-08-04 삼성전자주식회사 반도체 공정의 수행 방법 및 반도체 공정 장치
WO2004095559A1 (ja) * 2003-04-22 2004-11-04 Tokyo Electron Limited シリコン酸化膜の除去方法及び処理装置
JP4860219B2 (ja) * 2005-02-14 2012-01-25 東京エレクトロン株式会社 基板の処理方法、電子デバイスの製造方法及びプログラム
JP5046506B2 (ja) * 2005-10-19 2012-10-10 東京エレクトロン株式会社 基板処理装置，基板処理方法，プログラム，プログラムを記録した記録媒体

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003133284A (ja) * 2001-10-19 2003-05-09 Ulvac Japan Ltd バッチ式真空処理装置

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