KR101127777B1 - 반도체 웨이퍼를 도금하는 방법 및 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 235000012431 wafers Nutrition 0.000 title claims description 341
- 238000000034 method Methods 0.000 title claims description 60
- 238000007747 plating Methods 0.000 title abstract description 9
- 238000009713 electroplating Methods 0.000 claims abstract description 103
- 230000005499 meniscus Effects 0.000 claims abstract description 81
- 239000012530 fluid Substances 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 23
- 238000009826 distribution Methods 0.000 claims description 11
- 150000001768 cations Chemical class 0.000 claims description 7
- 238000004140 cleaning Methods 0.000 claims description 5
- 230000006870 function Effects 0.000 claims description 4
- 238000001035 drying Methods 0.000 claims 1
- 239000007787 solid Substances 0.000 description 21
- 230000008569 process Effects 0.000 description 11
- 230000003750 conditioning effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000003792 electrolyte Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
- C25D17/10—Electrodes, e.g. composition, counter electrode
- C25D17/14—Electrodes, e.g. composition, counter electrode for pad-plating
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- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
- C25D17/001—Apparatus specially adapted for electrolytic coating of wafers, e.g. semiconductors or solar cells
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- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
- C25D17/10—Electrodes, e.g. composition, counter electrode
- C25D17/12—Shape or form
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- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
- C25D5/04—Electroplating with moving electrodes
- C25D5/06—Brush or pad plating
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- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D7/00—Electroplating characterised by the article coated
- C25D7/12—Semiconductors
- C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
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- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Electrochemistry (AREA)
- Materials Engineering (AREA)
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- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Electroplating Methods And Accessories (AREA)
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Abstract
제 1 및 제 2 전극들은 개별적으로 웨이퍼 지지대의 주변 근처의 제 1 및 제 2 위치에 배치되고, 제 1 및 제 2 위치는 웨이퍼 지지대에 대해 실질적으로 서로 반대된다. 각각의 제 1 및 제 2 전극들은 웨이퍼 지지대에 의해 고정된 웨이퍼와 전기적으로 접속되거나 접속이 끊어지도록 이동될 수 있다. 애노드는 전기도금 용액의 매니스커스가 애노드와 웨이퍼 사이에 유지되도록 웨이퍼 위와 주변에 배치된다. 애노드가 제 1 위치에서부터 제 2 위치로 웨이퍼 상에서 이동할 때, 전류는 애노드와 웨이퍼 사이의 매니스커스를 통하여 인가된다. 또한, 애노드가 웨이퍼 상에서 이동할때, 제 1 및 제 2 전극들은 웨이퍼에 접속되도록 제어되는 반면, 애노드가 접속된 전극 위를 통과하지 않도록 보증한다.
반도체, 웨이퍼, 도금
Description
도 1a 는 본 발명의 일 실시형태에 따라, 반도체 웨이퍼를 전기도금하는 장치를 나타낸 도면.
도 1b 는 본 발명의 다른 실시형태에 따라, 반도체 웨이퍼를 전기도금하는 장치를 나타낸 도면.
도 2a 내지 2d 는 본 발명의 일 실시형태에 따라, 도 1a 에 관하여 먼저 설명되는 반도체 웨이퍼를 전기도금하는 장치의 구동을 도시하는 순차적인 도면들.
도 3a 는 이전에 도 2b에서 도시된 것과 같은 제 1 전극, 제 2 전극, 및 웨이퍼에 대응하는 애노드의 평면도.
도 3b 는 본 발명의 일 실시형태에 따라, 한 쌍의 전극들이 제 1 전극 및 제 2 전극 각각을 정의하는 데 사용되는, 도 3a 의 장치의 도면.
도 4a 는 본 발명의 일 실시형태에 따라 웨이퍼 위를 한 방향으로 가로지르는 고체의 애노드를 나타내는 도면.
도 4b 는 도 4a 에 관하여 상술한 고체 애노드의 평면도.
도 5a 는 본 발명의 일 실시형태에 대응하여 전에 언급한 것과 같은, 웨이퍼 위를 한 방향으로 가로지르는 가상 애노드 (109B) 를 나타내는 도면.
도 5b 는 본 발명의 일 실시형태에 따라 전에 언급한 것과 같은, 매니스커스 수용 표면들을 합체하는 도 5a 의 가상 애노드를 나타내는 도면.
도 6 은 본 발명의 일 실시형태에 따라 애노드가 웨이퍼 표면 위를 가로지를 때 애노드를 따르도록 구성된 웨이퍼 표면 조절 장치의 배열을 나타내는 도면.
도 7 은 본 발명의 일 실시형태에 따라 반도체 웨이퍼를 전기도금하는 방법의 흐름도.
*도면의 주요부분에 대한 부호의 설명*
101 : 웨이퍼 103 : 웨이퍼 지지대
107A : 제 1 전극 107B : 제 2 전극
109 : 애노드 111 : 매니스커스
401 : 전기도금 용액 405 : 홈통
407 : 오리피스 501 : 저항성 재료
503 : 벽 505 : 양이온 포함 전기도금 용액
507 : 매니스커스 수용 표면 601 : 제 1 통기구
603 : 벽 605 : 제 2 통기구
607 : 제 3 통기구 609 : 제 4 통기구
추가 이점들을 가지는 본 발명은 첨부되는 도면에 관련하여 취해지는 아래의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다.
집적 회로들, 메모리 셀들 등과 같은 반도체 장치들의 제조에서, 반도체 웨이퍼 상의 피쳐 (feature) 를 정의하기 위해 일련의 제조 단계가 수행된다. 반도체 웨이퍼는 실리콘 기판에 대해 정의된 멀티-레벨 (multi-level) 구조들의 형태의 집적 회로 장치를 포함한다. 기판 레벨에서, 확산 영역들을 가지는 트랜지스터 장치들이 형성된다. 다음 레벨들에서, 상호연결된 금속화 라인들 (line) 이 패터닝되어, 요구되는 집적 회로 장치를 정의하기 위하여 트랜지스터 소자들에 전기적으로 접속된다. 또한, 패턴닝되는 도전성 층은 유전성 물질에 의해 다른 도전성 층으로부터 절연된다.
반도체 웨이퍼 상의 피쳐를 정의하기 위한 일련의 제조 단계는 반도체 웨이퍼 표면에 물질을 첨가하는 전기도금 프로세스를 포함한다. 종래, 전기도금은 전체 웨이퍼가 전해질에 잠기는 전체 웨이퍼 전기도금 프로세서에서 실시된다. 종래의 전기도금 프로세스 동안에, 크기에 있어서 웨이퍼와 실질적으로 동일한 양으로 대전된 양극판에 관하여, 웨이퍼는 음의 전위로 유지된다. 또한, 양극판도 또한 전해질에 잠기고, 웨이퍼에 인접하고 그와 평행한 위치에서 유지된다.
도금 프로세스 동안에 웨이퍼는 캐소드로서 동작한다. 따라서, 웨이퍼는 여러 개의 전극들과 전기적으로 접속되는 것을 필요로 한다. 여러 개의 전극들은 웨이퍼의 주변에서 균일하게 분포되는 것이 요구되고, 웨이퍼를 가로질러 균일한 전류 분포를 얻기 위해 접촉 저항에 실질적으로 정합된다. 전체 웨이퍼 전기도금 프로세서에서, 웨이퍼를 가로지르는 불-균일한 전류 분포는 웨이퍼를 가로 지르는 불-균일한 도금 두께를 발생할 수 있다.
종래의 완전 웨이퍼 전기도금 프로세서는 웨이퍼의 표면상에 물질을 증착하는 것이 가능하지만, 반도체 웨이퍼의 제조 동안에 물질 증착에 적용할 수 있는 전기도금 기술에 대한 연구와 개발이 현재 계속적으로 요구된다.
일 실시형태에서, 반도체 웨이퍼를 전기도금하는 장치가 개시된다. 장치는 웨이퍼를 고정하도록 구성된 웨이퍼 지지대를 포함한다. 장치는 또한 웨이퍼의 주변 근처의 제 1 위치에 배치되는 제 1 전극을 포함한다. 제 1 전극은 웨이퍼 지지대에 의해 고정되는 웨이퍼와 전기적으로 접속되거나 접속이 끊어지도록 이동할 수 있다. 장치는 또한 웨이퍼 지지대의 주변 근처의 제 2 위치에 배치되는 제 2 전극을 포함한다. 제 2 위치는 웨이퍼 지지대에 대응하는 상기 제 1 위치와 실질적으로 반대에 있다. 제 2 전극은 웨이퍼 지지대에 의해 고정되는 상기 웨이퍼와 전기적으로 접속되거나 접속이 끊어지도록 이동할 수 있다. 장치는 또한 웨이퍼 지지대에 의해 고정되는 웨이퍼의 상부 표면 상에 위치하도록 구성되는 애노드를 포함한다. 애노드는 웨이퍼 상부 표면과 실질적으로 평행하고 상부 표면 근처로 정의되는 직사각형 표면 영역을 포함한다. 직사각형 표면 영역은 적어도 상기 웨이퍼의 직경과 동일한 긴 치수를 가진다. 직사각형 표면 영역은 웨이퍼의 직경보다 작은 제 2 치수로 더 정의된다. 추가적으로, 애노드 및 웨이퍼 지지대는, 웨이퍼가 웨이퍼 지지대에 의해 고정될 때 애노드가 웨이퍼의 상부 표면의 전체 위를 가로지를 수 있도록, 제 1 전극과 제 2 전극 사이에 연장되는 방향으로 서로에 대하여 이동하도록 구성된다.
다른 실시형태에서, 반도체 웨이퍼를 전기도금하는 장치는 개시된다. 장치는 웨이퍼를 고정하도록 구성된 웨이퍼 지지대를 포함한다. 또한, 장치는 웨이퍼 지지대의 주변 근처의 제 1 위치에 배치되는 제 1 전극으로서, 상기 제 1 위치는 상기 웨이퍼 지지대의 제 1 주변의 반쪽을 따라 위치하는 제 1 전극을 포함한다. 또한, 제 1 전극은 웨이퍼 지지대에 의해 고정되도록 상기 웨이퍼를 전기적으로 접촉하도록 이동하게 구성된다. 장치는 웨이퍼 지지대의 주변 근처의 제 2 위치에 배치되는 제 2 전극으로서, 제 2 위치는 웨이퍼 지지대의 제 2 주변의 반쪽을 따라 위치하는, 제 2 전극을 더 포함한다. 웨이퍼 지지대의 제 2 위치는 상기 웨이퍼 지지대의 상기 제 1 주변의 반쪽을 제외한다. 또한, 제 2 전극은 제 1 전극이 웨이퍼 지지대에 의해 고정되도록 웨이퍼를 전기적으로 접촉하도록 이동하게 구성된다. 추가적으로, 장치는 웨이퍼 지지대에 의해 고정되는 상기 웨이퍼의 상부 표면 상에 배치되도록 구성되는 애노드를 포함한다. 애노드는 웨이퍼의 상부 표면과 실질적으로 평행하고 그 근처로 정의되는 직사각형 표면 영역을 가진다. 직사각형 표면 영역은 적어도 웨이퍼의 직경과 동일한 긴 치수 및 웨이퍼의 직경보다 작은 제 2 치수를 가진다. 또한, 애노드와 웨이퍼 지지대는 웨이퍼가 상기 웨이퍼 지지대에 의해 고정된 때 애노드가 웨이퍼의 상부 표면의 전체 위를 가로지를 수 있도록, 제 1 전극과 상기 제 2 전극 사이에서 연장하는 방향으로 서로에 대해 이동하도록 구성된다.
다른 실시형태에서, 반도체 웨이퍼 전기도금 시스템이 개시된다. 시스템은 웨이퍼를 고정하도록 정의된 웨이퍼 지지대 구조를 포함한다. 또한, 시스템은 제 1 위치에서 제 2 위치로 상기 웨이퍼 지지대 구조 위를 가로지르도록 구성된 애노드를 포함한다. 제 1 위치와 상기 제 2 위치 각각은 상기 웨이퍼 지지대 구조의 주변 근처와 그 외부에 있다. 애노드는 상기 애노드의 수평인 표면과 웨이퍼 지지대 구조에 의해 고정되는 웨이퍼의 상부 표면 사이의 전기도금 용액의 매니스커스와 접촉하도록 추가적으로 구성된다. 애노드의 수평인 표면은 상기 웨이퍼 지지대 구조에 의해 고정되는 상기 웨이퍼를 교차로 정의되는 제 1 현을 따라 연장된 직사각형 영역을 가진다. 또한, 제 1 현은 실질적으로 제 1 위치로부터 제 2 위치로 연장되는 제 2 현과 수직이다. 시스템은 또한 제 1 위치에 실질적으로 가까운 제 1 접촉 위치에서 웨이퍼 지지대 구조에 의해 고정되는 웨이퍼에 전기적으로 접속되도록 이동가능하게 구성되는 제 1 전극을 포함한다. 또한, 시스템은 제 2 위치에 실질적으로 가까운 제 2 접촉 위치에서 웨이퍼 지지대 구조에 의해 고정되는 웨이퍼와 전기적으로 접속되도록 이동가능하게 구성된다.
다른 실시형태에서, 반도체 웨이퍼를 전기도금하는 방법이 개시된다. 방법은 제 1 위치에서 웨이퍼에 제 1 전극을 부착하는 단계를 포함한다. 또한, 방법은 제 2 위치로부터 상기 제 1 위치를 향해 웨이퍼의 상부 표면 위를 애노드가 가로지르는 단계를 포함한다. 제 2 위치는 상기 웨이퍼의 상부 표면을 가로질러 연장되는 중심선에 대하여 상기 제 1 위치에 반대에 있다. 애노드와 웨이퍼의 표면 사이에 전기도금 용액의 매니스커스를 형성하는 단계가 또한 실시된다. 매니스커스의 형성은 전류가 애노드와 제 1 전극 사이의 매니스커스를 통해 흐르도록 허용한다. 또한, 방법은 애노드가 제 2 위치로부터 충분한 거리에 웨이퍼의 상부 표면을 가로지른 때 제 2 위치에서 웨이퍼에 제 2 전극을 부착하는 단계를 포함한다. 웨이퍼에 제 2 전극을 부착하는 단계는 전류가 상기 애노드와 상기 제 2 전극 사이의 상기 매니스커스를 통해 흐르도록 허용한다. 제 2 전극을 부착한 후, 방법은 웨이퍼로부터 상기 제 1 전극을 제거하는 다른 단계를 포함한다. 방법은 애노드가 상기 웨이퍼의 상기 상부 표면 위를 가로지르는 것을 종료하는 단계를 계속한다.
본 발명의 다른 양태 및 이점은 본 발명의 예시에 따라 도시한 첨부된 도면과 관련된 아래의 상세한 설명으로부터 보다 명백해질 것이다.
아래의 설명에서, 많은 특정의 상세들이 본 발명의 전체적으로 이해되도록 설명된다. 다만, 본 발명이 이러한 특정한 상세의 일부 또는 전부 없이도 실시될 수 있다는 것은 당업자에게 자명할 것이다. 다른 예들에서, 잘 알려진 프로세스 공정들이 본 발명을 불필요하게 불명료하게 하지 않기 위해 상세하게 설명되지는 않았다.
도 1a 는 본 발명의 일 실시형태에 대응되는, 반도체 웨이퍼를 전기도금하는 장치를 나타내는 도면이다. 장치는 웨이퍼 (101) 를 안전하게 고정하도록 구성된 웨이퍼 지지대 (103) 를 포함한다. 또한 장치는 제 1 전극 (107A) 및 제 2 전극 (107B) 를 포함한다. 각각의 제 1 전극 (107A) 및 제 2 전극 (107B) 은 웨이퍼 지지대 (103) 의 주변 근처에 위치된다. 추가적으로, 제 2 전극 (107B) 은 웨이퍼 지지대 (103) 에 대해 제 1 전극 (107A) 에 실질적으로 반대인 위치에 배치된다. 일 실시형태에서, 제 1 전극 (107A) 은 웨이퍼 지지대 (103) 의 주변 근처의 제 1 위치에 위치하여서, 제 1 위치가 웨이퍼 지지대의 제 1 주변의 반쪽을 따라 위치한다. 또한, 동일한 실시형태에서, 제 2 전극 (107B) 은 웨이퍼 지지대 (103) 의 주변 근처의 제 2 위치에 위치하여서, 제 2 위치가 웨이퍼 지지대 (103) 의 제 1 주변의 반쪽을 제외한 웨이퍼 지지대의 제 2 주변의 반쪽을 따라 위치한다.
제 1 전극 (107A) 및 제 2 전극 (107B) 각각은 개별적으로 화살표들 (113A 및 113B) 에 의해 지시되는 것처럼, 웨이퍼 (101) 와 전기적으로 접속되거나 접속이 끊어지게 이동될 수 있도록 구성된다. 웨이퍼 (101) 와 전기적으로 접속되거나 접속이 끊어지도록 하는 전극들 (107A 및 107B) 의 이동은 본질적으로 무제한적인 개수의 방법들로 수행될 수 있다는 것이 이해되어야 한다. 예를 들어, 일 실시형태에서, 전극들 (107A 및 107B) 은 웨이퍼에 정렬된 평면에서 선형으로 이동될 수 있다. 다른 실시형태에서, 충분히 연장된 형태를 가지고 웨이퍼 (101) 와 공통평면의 배열로 배향되는 전극들 (107A 및 107B) 은 웨이퍼에 접속되도록 회전식으로 이동될 수 있다. 전극들 (107A 및 107B) 의 형태가 많은 다른 방식으로 정의될 수 있다는 것이 이해되어야 한다. 예를 들어, 일 실시형태에서, 전극들 (107A 및 107B) 은 형태상 실질적으로 직사각형일 수 있다. 다른 실시형태에서, 전극들 (107A 및 107B) 은 웨이퍼 주변의 굴곡을 따라 정의될 수 있는 웨이퍼 접속 에지 (edge) 를 제외하면 형태상 직사각형일 수 있다. 또 다른 실시 형태에서, 전극들 (107A 및 107B) 은 C-형태일 수 있다. 본 발명에서 웨이퍼와 전기적으로 접속하고 접속이 끊어지도록 독립적으로 조작될 수 있는 2 개 이상의 전극들이 필요하다는 것을 이해해야 한다.
도 1a 의 장치는 웨이퍼 (101) 의 상부 표면 상에 배치되도록 구성된 애노드 (109) 를 더 포함한다. 일 실시형태에서, 웨이퍼 (101) 에 면하는 애노드의 수평인 표면은 웨이퍼 (101) 와 상당히 평행한 실질적으로 직사각형인 표면 영역을 가지도록 정의된다. 직사각형 표면 영역은 적어도 웨이퍼의 직경과 동일한 제 1 치수를 가지도록 정의된다. 도 1a 에서 도시되는 시점에 대하여, 직사각형 표면 영역의 제 1 치수는 지면 뒤로 연장된다. 또한, 직사각형 표면 영역은 웨이퍼의 직경보다 작게 정의된 제 2 치수를 포함한다. 일 실시형태에서, 제 2 치수는 웨이퍼의 직경보다 실질적으로 작다. 도 1a 에서 도시되는 시점에 대하여, 직사각형 표면 영역의 제 2 치수는, 제 1 치수와 직각이고 웨이퍼 지지대 (103) 와 평행하게 연장된다. 애노드 (109) 가 웨이퍼 (101) 상에 배치될 때, 직사각형 표면 영역의 제 1 치수, 즉, 긴 치수는 웨이퍼 (101) 를 교차하여 정의되는 제 1 현 (chord) 을 따라 연장되어서, 애노드 (109) 는 제 1 현의 방향으로 웨이퍼를 완전히 교차하여 연장된다. 또한, 직사각형 표면 영역의 제 2 치수, 즉 짧은 치수는 웨이퍼 (101) 를 교차하여 정의되는 제 1 현와 수직인 제 2 현의 방향으로 연장된다. 웨이퍼 (101) 상에의 애노드 (109) 의 위치와 무관하게, 애노드 (109) 는 제 2 현의 방향으로 웨이퍼와 교차하여 끝까지 완전히 연장되지 않을 것이라는 것을 이해해야 한다.
애노드 (109) 는 화살표 (115) 에 의해 지시되는 것처럼, 제 2 전극 (107B) 와 제 1 전극 (107A) 사이에 연장되는 방향으로 웨이퍼 (101) 상에 이동되도록 구성된다. 또한, 애노드 (109) 는 상술한 것처럼 제 2 현의 방향으로 이동되도록 구성된다. 애노드 (109) 가 웨이퍼 (101) 상에서 이동될 때, 애노드 (109) 는 웨이퍼와 면하는 직사각형 표면 영역의 제 1 치수, 즉 긴 치수는 경로의 방향과 실질적으로 수직이 되도록 배향된다. 그러므로, 애노드 (109) 는 웨이퍼 (101) 의 상부 표면의 전체 위에 가로지를 수 있다. 또한, 애노드 (109) 가 웨이퍼 (101) 상에서 이동될 때, 애노드 (109) 의 직사각형 표면 영역은 웨이퍼 (101) 의 상부 표면 근처로 유지된다.
애노드 (109) 의 직사각형 표면 영역과 웨이퍼 (101) 사이의 거리는, 애노드 (109) 가 웨이퍼 (101) 위를 가로지를 때 전기도금 용액의 매니스커스 (111; meniscus) 가 애노드 (109) 와 웨이퍼의 상부 표면 (101) 사이에 유지되도록 허용하는데 충분하다. 또한, 매니스커스 (111) 는 애노드 (109) 바로 아래의 영역 (volume) 내에 수용될 수 있다. 매니스커스의 수용은 밑에서 언급할 다양한 방법으로 달성될 수 있다. 일 실시형태에서, 애노드 (109) 는 고체의 소모성 양극성 재료로서 나타내진다. 이 실시형태에서, 전기도금 용액의 매니스커스 (111) 는 애노드 (109) 주위에 전기도금 용액을 흘림으로써 애노드 (109) 바로 아래의 영역에 부착될 수 있다. 이 실시형태는 도 4a 및 4b 에 관련하여 아래에 더 설명된다. 다른 실시형태에서, 애노드 (109) 는 다공성인 저항성 재료로서 표현되는 가상 애노드로서 정의된다. 이 실시형태에서, 전기도금 용액의 매니 스커스 (111) 는 다공성 가상 애노드를 통하여 양이온 포함 전기도금 용액을 흘림으로써 가상 애노드 바로 아래의 영역에 부착될 수 있다. 이 실시형태는 도 5a 및 5b 에 관련하여 아래 더 설명된다.
도 1a 의 장치의 작동 도중에, 애노드 (109) 와 제 1 및 제 2 전극들 (107A/107B) 중의 적어도 하나의 전극은 전위가 그 사이에 존재하도록 전력 공급기에 전기적으로 접속된다. 또한, 전기도금 용액의 매니스커스 (111) 은 애노드 (109) 와 웨이퍼 (101) 사이에 있고, 제 1 전극 (107A) 또는 제 2 전극 (107B) 중 하나는 웨이퍼 (101) 에 전기적으로 접속될 때, 전류는 애노드 (109) 와 접속된 전극 사이에 흐를 것이다. 애노드 (109) 와 연결된 전극 (즉, 107A 및/또는 107B) 사이에 흐르는 전류는 전기도금 반응이 전기도금 용액의 매니스커스 (111) 에 노출되는 웨이퍼 (101) 의 상부 표면의 일부에서 발생할 수 있게 한다.
도 1a 의 장치는 또한 애노드 (109) 와 매니스커스 (111) 이 그 위를 가로지를 때 전기도금 용액의 매니스커스 (111) 에 노출되는 것으로부터 제 1 전극 (107A) 및 제 2 전극 (17B) 를 보호하도록 구성된 유체 실드들 (105A 및 105B) 를 포함한다. 일 실시형태에서, 애노드 (109) 와 전기도금 용액의 매니스커스 (111) 이 그 위를 가로지를 때, 제 1 및 제 2 전극들 (107A/107B) 각각은 웨이퍼 (101) 부터 멀어지고 그것의 개별적인 유체 실드 (105A/105B) 아래로 되돌아오도록 제어될 수 있다.
도 1b 는 본 발명의 다른 실시형태에 따라, 반도체 웨이퍼를 전기도금하는 장치를 나타내는 도면이다. 도 1b 의 장치는 , 웨이퍼 지지대 (103), 전극들 (107A/107B), 및 유체 실드들 (105A/105B) 이, 고정된 위치에서 유지되는 애노드 (109) 하에서, 화살표 (117) 에 의해 지시되는 선형 방향으로 함께 이동되도록 구성된다는 것만 제외하고는 도 1a 의 장치와 동일하다. 도 1b 의 장치의 동작 도중에, 애노드 (109) 는 도 1a 에 대하여 전에 언급한 것과 유사한 방향으로 배향되는 것이 이해되어야 한다. 또한, 전극들 (107A/107B) 은 도 1a 에 대하여 상술한 것처럼 애노드 (109) 위치 상에 기초를 둔 웨이퍼 (101) 와 전기적으로 접속되거나 접속이 끊어지도록 제어된다. 도 1b 의 장치는 웨이퍼 (101) 위에서 장비의 이동을 요구하지 않기 때문이라는 것을 이해할 것이므로, 도 1b 의 장치가 웨이퍼 (101) 의 상부 표면 상에 원치 않는 이질적인 입자 증착의 용이한 방지를 허용할 것이라고 생각할 수 있다.
도 2a 내지 도 2d 는 본 발명의 일 실시형태에 따라, 도 1a 에 대하여 상술한 것처럼, 반도체 웨이퍼를 전기도금하는 장치의 동작을 도시하는 순차적인 도면들이다. 도 2a 는 전기도금 프로세스의 시작 직후의 장치를 도시한다. 도 2a 에서, 애노드 (109) 는 웨이퍼 (101) 의 상부 표면 상에서 가로지르고 있다. 매니스커스 (111) 는 애노드 (109) 아래에 형성된다. 도 2a 에서 도시된 것처럼, 유체 실드 (105B) 는, 애노드 (109) 가 그 위를 가로지를 때, 전기도금 용액의 매니스커스 (111) 로부터 제 2 전극 (107B) 를 보호하는 기능을 한다. 또한, 제 2 전극 (107B) 는 애노드 (109) 와 매니스커스 (111) 이 그 위를 가로지를 때, 웨이퍼와 전기적으로 접속이 끊어지고 되돌아가는 위치에서 유지된다. 또한, 애노드 (109) 로부터 웨이퍼 상부 표면에 실질적으로 반대에 위치하는, 제 1 전극 (107) 은 웨이퍼 (101) 에 전기적으로 접속하도록 위치된다. 따라서, 전류는 매니스커스를 통하여 흐르고 애노드 (109) 와 제 1 전극 (107A) 사이에 웨이퍼 (101) 의 상부 표면을 가로지르게 유도된다. 도 2a 에서, 매니스커스 (111) 은 애노드 (109) 바로 아래의 영역에 실질적으로 수용되기 때문이다. 또한, 제 1 전극 (107A) 는 전기도금 용액에 노출되지 않도록 애노드 (109) 로부터 충분한 거리에 위치된다.
도 2b 는 애노드 (109) 가 도 2a 서술된 위치로부터 웨이퍼 (101) 위를 가로지르는 것을 계속하는, 장치를 도시한다. 제 1 전극 (107A) 은, 애노드 (109) 가 제 2 전극 (107B) 으로부터 제 1 전극 (107A) 을 향하여 떠나 가로지른 때, 웨이퍼 (101) 에 접속된 채로 남아있다. 일 실시형태에서, 제 2 전극 (107B) 은 애노드 (109) 와 매니스커스 (111) 이 제 2 전극 이 전기도금 용액에 노출되지 않는 것을 보증하기 위해 제 2 전극 (107B) 로부터 충분히 떨어질 때까지 되돌아가는 위치에 유지된다.
또한, 웨이퍼 (101) 에 제 1 전극 (107A) 과 제 2 전극 (107B) 의 접속은 매니스커스 (111) 과 접촉되는 웨이퍼 (101) 의 상부 표면의 위치에 존재하는 전류 분포를 최적화하도록 관리된다. 일 실시형태에서, 애노드 (109) 가 웨이퍼 (101) 위를 가로지를 때 매니스커스 (111) 와 웨이퍼 (101) 사이에 경계에서 실질적으로 균일한 전류 분포를 유지하는 것이 바람직하다. 애노드를 접속된 전극, 즉 캐소드로 부터 충분한 거리로 유지하는 것은 매니스커스 (111) 와 웨이퍼 (101) 사이의 경계에서 전류 분포가 보다 균일하게 분포되도록 허용하는 것임을 이해하여 야 한다. 따라서, 일 실시형태에서, 제 1 전극 (107A) 의 접속으로부터 제 2 전극 (107B) 의 접속으로 전이는 애노드 (109) 가 실질적으로, 애노드 (109) 의 가로지르는 방향에 수직으로 배향되는, 웨이퍼 (101) 의 상부 표면의 중심선 근처일 때 발생한다.
제 1 전극 (107A) 의 접속으로부터 제 2 전극 (107B) 의 접속으로 전이 도중, 웨이퍼 (101) 에 제 1 전극 (107A) 의 접속은 제 2 전극 (107B) 가 접속될 때까지 유지된다. 제 2 전극 (107B) 가 접속될 때, 제 1 전극은 웨이퍼 (101) 로부터 접속이 끊어진다. 적어도 하나의 전극이 웨이퍼 (101) 에 접속되도록 유지되는 것은 전기도금 프로세스에 의해 생산되는 재료 증착에서의 간격 (gap) 또는 편차 (deviation) 의 가능성을 줄이도록 기능한다.
도 2c 는 애노드 (109) 가 제 1 전극 (107A) 를 향해 웨이퍼 (101) 위를 가로지른 것을 계속할 때, 제 1 전극 (107A) 의 접속으로부터 제 2 전극 (107B) 의 접속으로 전이에 따른 장치를 도시한다. 제 2 전극 (107B) 은 웨이퍼 (101) 에 접속된 것으로 되시된다. 제 1 전극 (107A) 는 웨이퍼 (101)로 부터 접속이 끊어지고 전기도금 용액의 접근하는 매니스커스 (111) 로부터 보호되도록 유체 실드 (105A) 밑으로 되돌아가는 것으로 도시된다. 전류는 매니스커스 (111) 을 통해 애노드 (109) 와 제 2 전극 (107B) 사이의 웨이퍼 (101) 의 상부 표면을 가로질러 흐른다.
도 2d 는 애노드 (109) 가 제 1 전극 (107A) 근처에 웨이퍼 (101) 위를 가로지름의 완료로 다가갈 때의 장치를 도시한다. 유체 실드 (105A) 는 애노드 (109) 가 그 위를 가로지를 때 전기도금 용액의 매니스커스 (111) 로부터 제 1 전극 (107A) 를 보호하는 기능을 한다. 또한, 애노드 (109) 와 매니스커스 (111) 이 그 위를 가로지를 때, 제 1 전극 (107A) 는 웨이퍼 (101) 로부터 전기적으로 접속이 끊어지고 되돌아가는 위치에서 유지된다.
도 3a 는 도 2 에서 상술한 것처럼, 제 1 전극 (107A), 제 2 전극 (107B), 및 웨이퍼 (101) 에 관련된 애노드 (109) 의 평면도를 도시한다. 이미 언급된 것처럼, 애노드 (109) 는 웨이퍼의 긴 치수의 방향으로 웨이퍼 (101) 을 완전히 가로질러 연장된다. 따라서, 애노드 (109) 가 웨이퍼 (101) 위를 가로지를 때, 웨이퍼 (101) 의 전체 상부 표면은 애노드 (109) 밑에 존재하는 전기도금 용액의 매니스커스에 노출될 것이다. 또한, 도 3a 의 일 실시형태에서, 제 1 및 제 2 전극들 (107A/107B) 은 직사각형 막대들로서 도시된다. 다만, 상술한 것처럼, 제 1 및 제 2 전극들 (107A/107B) 는 전기도금 프로세스와 호환되는 임의의 적절한 형태를 가지도록 정의될 수 있다. 또한, 3 이상의 전극들이 상술한 것 같은 기능성을 달성하도록 장치에 사용될 수 있다.
도 3b 는 본 발명의 일 실시형태에 따라, 한 쌍의 전극들이 제 1 전극 (107A) 와 제 2 전극 (107B) 각각을 정의하는데 사용되는, 도 3a 의 장치를 도시하는 도면이다. 또한, 도 3b 에 도시된 전극들 각각은 대안적인 형태들을 가지도록 도시된다. 따라서, 본 발명은 다중 전극들이 웨이퍼 (101) 의 중심선에 대하여 실질적으로 반대되는 방식으로 위치되는 한, 변화되는 형태의 다중 전극들로 채워진다. 또한, 본 발명은, 웨이퍼 (101) 의 중심선의 각각의 반대 면 상의 전극들이 웨이퍼 (101) 와 접촉에 대해서 독립적으로 제어할 수 있는 것을 요구한다.
도 4a 는 본 발명의 일 실시형태에 따라, 웨이퍼 (101) 상에서 한 방향으로 (115) 가로지르는 고체 애노드 (109A) 를 도시하는 도면이다. 상술한 것처럼, 애노드 (109) 는 소모성의 양극성 재료로 정의되는 고체 애노드 (109A) 로서 정의될 수 있다. 이 실시형태에서, 전기도금 용액의 매니스커스 (111) 는 고체 애노드 (109A) 주위로 전기도금 용액을 흘림으로써 고체 애노드 (109A) 바로 밑의 영역에 가해질 수 있다. 보다 구체적으로, 전기도금 용액 (401) 은 고체 애노드 (109A) 의 상부 표면의 위치에 튜브를 통하여 가해진다. 따라서, 전기도금 용액 (401) 은 고체 애노드 (109A) 의 전면 모서리에 홈통 (405; trough) 를 통하여 흐르도록 유도된다. 고체 애노드 (109A) 의 전면 모서리에서, 전기도금 용액 (401) 은 매니스커스 (11) 를 형성하도록 콜아웃 (403; callout) 으로 지시되는 것처럼, 전면 모서리 위와 고체 애노드 (109A) 아래로 흐른다.
도 4b 는 도 4a 대하여 상술한 고체 애노드 (109A) 의 평면도를 도시하는 도면이다. 홈통 (405) 은, 웨이퍼 (101) 상을 가로지르는 방향 (115) 에 관련하여 고체 애노드 (109A) 의 리딩 에지 (leading edge) 로서 정의되는 고체 애노드 (109A) 의 전면을 향하여 전기도금 용액의 흐름을 지휘하도록 배향된다. 또한, 고체 애노드 (109A) 의 평면도는 고체 애노드 (109A) 의 말단에 위치되는 진공 오리피스들 (407; orifice) 를 도시한다. 진공 오리피스들 (407) 은 고체 애노드 (109A) 의 말단을 향하여 매니스커스 (111) 의 전기도금 용액 (401) 을 빼내는 기 능을 한다. 또한, 진공 오리피스들 (407) 은 매니스커스 (111) 영역 내부에 전기도금 용액 (401) 의 수용을 유지하는 동안 매니스커스 (111) 영역을 통하여 전기도금 용액 (401) 이 흐르는 것을 형성을 준비한다. 다만, 이 명세서에서 명시적으로 설명한 것 외에, 본 발명은 고체 애노드 (109A) 를 이용할 때 매니스커스 (111) 영역 내에 전기도금 용액 (401) 을 가하고 관리하는 다른 방법들을 꾀한다는 것을 이해하여야 한다. 본 발명의 원리는 매니스커스 (111) 영역 내에 전기도금 용액 (401) 을 가하고 관리하는 데 사용하는 특정한 방법과는 관계없이 동일하게 유지된다.
도 5a 는 본 발명의 일 실시형태에 따라 상술한, 웨이퍼 (101) 위를 한 방향으로 가로지르는 가상 애노드 (109B) 를 나타내는 도면이다. 가상 애노드 (109B) 는 양이온 포함 전기도금 용액 (505) 가 가상 애노드 (109B) 바로 아래의 영역에 매니스커스 (111) 를 형성하도록 통과하여 흐를 수 있는 다공성인 저항성 재료 (501) 을 포함한다. 하나 이상의 벽들 (503) 은 양이온 포함 전기도금 용액 (505) 를 다공성인 저항성 재료 (501) 의 상면에 접촉하는 영역 내에 수용하는데 사용될 수 있다. 일 실시형태에서, 다공성인 저항성 재료 (501) 는 Al2O3 와 같은 세라믹에 의해 정의될 수 있다. 다만, 다른 다공성인 저항성 재료들도 가상 애노드 (109B) 와 관련하여 사용될 수 있다.
도 5b 는 본 발명의 일 실시형태에 따른, 매니스커스 수용 표면들 (507) 과 합체하는 도 5a 의 가상 애노드 (109B) 를 나타내는 도면이다. 가상 애노드 (109B) 와 관련하여, 매니스커스 수용 표면들 (507) 은 다공성인 저항성 재료 밑에서 웨이퍼 (101) 를 향해 연장되는 하나 이상의 표면들을 나타낸다. 매니스커스 수용 표면들 (507) 은 가상 애노드 (109B) 아래의 영역에 매니스커스를 수용하는 것을 보조하도록 구성된다. 매니스커스 수용 표면들 (507) 은 상술한 고체 애노드로 동일하게 채워질 수 있다. 일 실시형태에서, 매니스커스 수용 표면들 (507) 은 고체 애노드의 통합부로 정의된다.
본 발명의 전기도금 장치 및 방법의 주요한 특징은 물리적으로 연결된 때 전극들 및 대응하는 웨이퍼 접촉 표면들을 건식 조건으로 유지하는 능력이다. 웨이퍼 표면 조절 장치는 웨이퍼 위를 가로지를 때 애노드를 따르도록 제공될 수 있어서, 전극 및 대응하는 웨이퍼 접촉 표면들은 적절하게 건식으로 유지되도록 보증한다.
도 6 은 본 발명의 일 실시형태에 따라, 웨이퍼 표면 위를 가로지른 때 애노드를 따르도록 구성된 웨이퍼 표면 조절 장치의 배열을 나타내는 도면이다. 예시적인 목적들로, 도 6 은 가상 애노드 구성을 연결한 웨이퍼 표면 조절 장치의 배열을 도시한다. 다만, 웨이퍼 조절 장치드의 배열은 상술한 고체 애노드에 연결하여 동일하게 사용될 수 있다는 것을 이해하여야 한다. 각각의 웨이퍼 표면 조절 장치는 웨이퍼 표면에 유체를 가하거나 제거하도록 구성된 통기구 (vent) 로서 나타내질 수 있다. 각각의 통기구는 애노드의 치수를 따라 연장되고 적절한 유체 흐름 영역을 제공하기 위해 충분히 넓게 구성된다.
도 6 에 관련하여, 제 1 통기구 (601) 는 애노드의 가로지름을 따르는 웨이 퍼의 표면으로부터 유체들을 제거하는 진공 상태 (vacuum) 을 제공한다. 제 2 통기구 (605) 는 벽 (603) 에 의해 제 1 통기구 (601) 로부터 분리된다. 제 2 통기구 (605) 는 웨이퍼의 표면으로 세정 유체를 제공한다. 일 실시형태에서, 세정 유체는 탈이온화 수 (deionized water) 이다. 다만, 다른 실시형태들에서, 웨이퍼 처리 용법들에서 사용하기에 적절한 임의의 세정 유체가 사용될 수 있다. 제 3 통기구 (609) 는 벽 (607) 에 의해 제 2 통기구 (605) 로부터 분리된다. 제 1 통기구 (601) 과 같이, 제 3 통기구 (609) 는 웨이퍼의 표면으로부터 유체들을 제거하는 진공 상태를 제공한다. 제 4 통기구 (613) 는 벽 (611) 에 의해 제 3 통기구 (609) 로부터 분리된다. 또한, 제 4 통기구 (613) 는 외부 벽 (615) 에 의해 수용된다. 제 4 통기구 (613) 는 이소프로필 알콜 (IPA)/니트로젠 혼합물을 웨이퍼 표면에 가하는데 사용될 수 있다. 본 발명은 도 6 과 관련하여 설명한 통기구부를 포함하는 웨이퍼 표면 조절 장치들을 사용하여, 실시될 수 있다는 것을 이해해야 한다. 또한, 본 발명은 이 명세서에서 명시적으로 설명하지 않은 다른 웨이퍼 표면 조절 장치들을 사용하여 실시될 수 있다.
전기도금 프로세스 도중, 증착된 재료의 균일성은 도금되 웨이퍼 영역, 즉 전기도금 용액의 매니스커스와 웨이퍼 사이에서, 전류 분포에 의해 관리된다. 다수의 요소들이 도금된 웨이퍼의 영역에서 전류 분포에 영향을 미칠 수 있다. 전류 분포에 영향을 미치는 3 개의 주된 요소들은 1) 웨이퍼와 접촉하는 위치 및 전극들의 수, 2) 웨이퍼의 상부 표면의 저항성, 및 3) 도금된 영역에 관련한 애노드의 위치 및 배치를 포함한다. 즉시 캐소드에 근처, 즉 도금되는 영역, 실제 애노드와 캐소드 사이에, 다공성인 저항성 재료와 같은 균일하게 분포된 저항성 경로를 도입함으로써, 유속은 균일하게 분포된 저항성 경로와 캐소드 사이에서 균일하게 분포된다. 또한, 충분히 큰 저항을 가지는 다공성인 저항성 재료를 선택함으로써, 특히 웨이퍼 에지에서의, 웨이퍼의 상부 표면의 저항성에 기안한 효과는 완화되고 감소될 수 있으며, 이로써 다음의 도금 프로세스의 균일성을 향상시킨다.
동시에 전체-웨이퍼 도금을 제공하도록 구성된 종래의 전기도금 시스템은 전에 웨이퍼에 부착되는 저-저항 매개막을 갖지 않고 웨이퍼 표면상에 고 저항성 장벽막들을 도금하지 못한다. 예를 들어, 고 저항성 장벽막 상에 Cu 도금하는 경우에, 종래의 시스템은 전체-웨이퍼 전기도금 프로세스 전에 부착되는 PVD Cu 시드층 (seed layer) 을 필요로한다. 이 시드층이 없다면, 웨이퍼를 교차하는 저항 드롭 (drop) 이 전체-웨이퍼 도금 도중에 양극성 (bipolar) 효과를 유도할 것이다. 양극성 효과는 웨이퍼에 접촉하는 전극에 인접한 영역에서 비-도금 및 에칭이 발생하게 한다. 또한, 종래의 전체-웨이퍼 전기도금 시스템은, 균일하게 분포된 전극들 각각에 대한 저항이 정합되는, 웨이퍼의 주변에 대하여 균일하게 분포된 전극들을 필요로 한다. 종래의 전체-웨이퍼 전기도금 시스템에서, 하나의 전극으로부터 다른 하나의 전극으로의 비대칭적 접촉 저항의 존재는 웨이퍼를 가로질러 비-균일 전류 분포을 유발할 것이고, 이로써 웨이퍼를 가로질러 비-균일 재료 증착을 발생할 것이다.
이 명세서에서 설명되는 본 발명의 전기도금 장치는 종래의 전체-웨이퍼 전기도금 시스템에 대하여 상술한 문제점들을 해결한다. 보다 구체적으로, 본 발 명의 장치는 전극이 웨이퍼에 접촉할 때 건조하게 유지되는 것을 가능하게 한다. 본 발명의 막대-형태의 애노드가 웨이퍼를 가로지를 때, 전극(들)은 애노드로부터 떨어진 웨이퍼 표면의 고 저항성인 부분에 접촉하도록 만들 수 있다. 따라서, 캐소드, 즉 애노드 아래에 도금되는 영역에 존재하는 전류는 균일하게 분포된다. 또한, 건식 전극 접촉 접근법은 필수적으로 양극성 효과들에 대한 전위를 제거한다.
도 7 은 본 발명의 일 실시형태에 따른, 반도체 웨이퍼를 전기도금하는 방법의 흐름도를 나타내는 도면이다. 본 방법은 제 1 전극이 제 1 위치에서 웨이퍼에 부착되는 단계 (701) 를 포함한다. 단계 (703) 에서, 제 2 전극은 제 2 위치에서 웨이퍼로부터 제거된다. 제 2 위치는 웨이퍼의 상부 표면을 교차하여 연장하는 중심선에 대하여 제 1 위치와 반대에 있다. 또한, 방법은 제 2 위치에서부터 제 1 위치로 웨이퍼의 상부 표면 위를 애노드가 가로지르는 단계를 포함한다. 일 실시형태에서, 애노드를 고정된 위치에서 고정하는 반면 웨이퍼를 이동함으로써 가로지름은 달성된다. 다른 실시형태에서, 가로지름은 웨이퍼를 고정된 위치에 고정시키는 반면 애노드를 이동함으로써 달성된다. 단계 (707) 에서, 전기도금 용액의 매니스커스는 애노드와 웨이퍼의 상부 표면 사이에서 형성되므로, 이로써 전류는 애노드와 제 1 전극 사이에서 매니스커스를 통과하여 흐른다. 매니스커스는 애노드가 웨이퍼의 상부 표면 위를 가로지를 때, 애노드와 웨이퍼의 상부 표면 사이에 수용된다.
상기한 방법은 애노드가 제 2 위치로부터 충분히 떨어진 웨이퍼의 상부 표면 을 가로지른 때 제 2 위치에서 웨이퍼에 제 2 전극을 부착하는 다른 단계 (709) 를 더 포함한다. 제 2 전극이 제 2 위치에 부착될 때, 전류는 애노드와 제 2 전극 사이의 매니스커스를 통과하여 흐른다. 일 실시형태에서, 제 2 위치로부터 충분한 거리는 매니스커스에서 적절한 전류 밀도 분포를 유지하도록 정의된다. 또한, 제 2 위치로부터 충분한 거리는 전기도금 용액과 관련하여 제 1 및 제 2 전극들 각가이 건조하게 유지되는 것을 보증하도록 정의된다. 상기 방법은 제 2 전극를 부착한 후 제 1 전극이 웨이퍼로부터 제거되는 단계 (711) 로 계속된다. 그 다음, 단계 (713) 에서, 웨이퍼의 상부 표면 위를 애노드가 가로지르는 것이 종료된다.
일 실시형태에서, 웨이퍼로부터 제 1 및 제 2 전극들 각각을 제거하는 단계는 유체 실드 하의 개별적인 전극들의 각각 위치를 포함한다. 유체 실드는 전기도금 용액의 매니스커스로부터 제 1 전극 및 제 2 전극들의 각각을 보호하는 기능을 한다. 또한, 다른 실시형태에서, 방법은 애노드에 의해서 즉시 가로질러지는 웨이퍼의 상부 표면의 일부를 세정하는 단계를 포함할 수 있다. 그 다음, 단계는 세정된 웨이퍼의 상부 표면의 일부를 건조하도록 실시될 수 있다.
본 발명은 몇몇의 실시형태에 기초하여 설명되는 반면에, 선행 명세서를 읽고 도면을 공부한 당업자는 다양한 그의 변형, 확장, 치환 및 등가물을 파악할 것이라는 것이 이해될 것이다. 그러므로, 본 발명이 본 발명의 실제 사상 및 범위를 벗어나지 않는 이러한 변형, 확장, 치환 및 등가물 모두를 포함한다는 것을 의도한다.
본 발명의 전기도금 장치 및 방법의 주요한 특징은 물리적으로 연결된 때 전극들 및 대응하는 웨이퍼 접촉 표면들을 건식 조건으로 유지하는 능력이다. 웨이퍼 표면 조절 장치는 웨이퍼 위를 가로지를 때 애노드를 따르도록 제공될 수 있어서, 전극 및 대응하는 웨이퍼 접촉 표면들은 적절하게 건식으로 유지되도록 보증한다.
Claims (33)
- 웨이퍼를 고정시키도록 구성된 웨이퍼 지지대;상기 웨이퍼의 주변 근처의 제 1 위치에 배치되고, 상기 웨이퍼 지지대에 의해 고정되는 상기 웨이퍼와 전기적으로 접속되거나 접속이 끊어지도록 이동할 수 있는 제 1 전극;상기 웨이퍼 지지대의 주변 근처의, 상기 웨이퍼 지지대에 대응해서 상기 제 1 위치와 실질적으로 반대에 있는, 제 2 위치에 배치되고, 상기 웨이퍼 지지대에 의해 고정되는 상기 웨이퍼와 전기적으로 접속되거나 접속이 끊어지도록 이동할 수 있는 제 2 전극; 및상기 웨이퍼 지지대에 의해 고정되는 상기 웨이퍼의 상부 표면 상에 배치되도록 구성되고, 상기 웨이퍼 상부 표면과 실질적으로 평행하고 상부 표면 근처로 정의되는 직사각형 표면 영역을 가지는 애노드로서, 상기 직사각형 표면 영역은 적어도 상기 웨이퍼의 직경과 동일한 긴 치수를 가지고 상기 웨이퍼의 직경보다 작은 제 2 치수로 더 정의되는 치수를 가지는, 애노드를 포함하고,상기 애노드 및 상기 웨이퍼 지지대는, 상기 웨이퍼가 상기 웨이퍼 지지대에 의해 고정될 때 상기 애노드가 상기 웨이퍼의 상기 상부 표면의 전체 위를 가로지를 수 있도록, 상기 제 1 전극과 상기 제 2 전극 사이에 연장되는 방향으로 서로에 대하여 이동하도록 구성되는, 반도체 웨이퍼를 전기도금하는 장치.
- 제 1 항에 있어서,상기 웨이퍼의 상부 표면에 대한 상기 애노드의 상기 직사각형 표면 영역의 거리는, 상기 애노드의 상기 직사각형 표면 영역이 웨이퍼의 상기 상부 표면에 가해지는 전기도금 용액의 매니스커스를 접촉하도록 허용하기에, 충분하도록 가까운, 반도체 웨이퍼를 전기도금하는 장치.
- 제 2 항에 있어서,상기 애노드의 상기 직사각형 표면 영역과 상기 매니스커스 사이의 접촉이 전류가 매니스커스를 통과하여 상기 웨이퍼에 전기적으로 접속하도록 이동되는 상기 제 1 전극 또는 상기 제 2 전극 중 하나에 흐르도록 허용하는, 반도체 웨이퍼를 전기도금하는 장치.
- 제 2 항에 있어서,상기 애노드가 상기 제 1 전극 상을 가로지름에 따라 상기 제 1 전극이 상기 웨이퍼로부터 전기적으로 접속이 끊어지도록 이동된 때, 전기도금 용액의 상기 매니스커스에 노출됨으로부터 상기 제 1 전극을 보호하도록 구성된 제 1 유체 실드; 및상기 애노드가 상기 제 2 전극 상을 가로지름에 따라 상기 제 2 전극이 상기 웨이퍼로부터 전기적으로 접속이 끊어지도록 이동된 때, 전기도금 용액의 상기 매니스커스에 노출됨으로부터 상기 제 2 전극을 보호하도록 구성된 제 2 유체 실드를 더 포함하는, 반도체 웨이퍼를 전기도금하는 장치.
- 제 2 항에 있어서,상기 애노드의 상기 직사각형 표면 영역은, 흘러서 통과하는 양이온 함유 전기도금 용액이 상기 웨이퍼의 상기 표면 상에 전기도금 용액의 상기 매니스커스를 형성하는 것을 허용하도록 구성된 다공성의 저항성 재료에 의하여 정의되는, 반도체 웨이퍼를 전기도금하는 장치.
- 제 1 항에 있어서,상기 애노드의 상기 직사각형 표면 영역은 소모성 애노드의 재료에 의해 정의되는, 반도체 웨이퍼를 전기도금하는 장치.
- 제 1 항에 있어서,상기 애노드는 고정된 위치에 유지되도록 구성되고 상기 웨이퍼 지지대는 상기 애노드에 대응하여 이동하도록 구성되는, 반도체 웨이퍼를 전기도금하는 장치.
- 제 1 항에 있어서,상기 웨이퍼 지지대는 고정된 위치에 유지되도록 구성되고 상기 애노드는 상기 웨이퍼 지지대에 대응하여 이동하도록 구성되는, 반도체 웨이퍼를 전기도금하는 장치.
- 웨이퍼를 고정하도록 구성된 웨이퍼 지지대;상기 웨이퍼 지지대의 주변 근처의 제 1 위치에 배치되는 제 1 전극으로서, 상기 제 1 위치는 상기 웨이퍼 지지대의 제 1 주변의 반쪽을 따라 위치하고, 상기 제 1 전극은 웨이퍼 지지대에 의해 고정되는 상기 웨이퍼를 전기적으로 접촉하도록 이동하게 구성되는, 제 1 전극;상기 웨이퍼 지지대의 주변 근처의 제 2 위치에 배치되는 제 2 전극으로서, 상기 제 2 위치는 상기 웨이퍼 지지대의 상기 제 1 주변의 반쪽을 제외하고 상기 웨이퍼 지지대의 제 2 주변의 반쪽을 따라 위치하고, 상기 제 2 전극은 웨이퍼 지지대에 의해 고정되는 상기 웨이퍼를 전기적으로 접촉하도록 이동하게 구성되는, 제 2 전극; 및상기 웨이퍼 지지대에 의해 고정되는 상기 웨이퍼의 상부 표면 상에 배치되도록 구성되는 애노드로서, 상기 애노드는 상기 웨이퍼의 상부 표면과 실질적으로 평행한 직사각형 표면 영역을 가지고, 상기 직사각형 표면 영역은 적어도 상기 웨이퍼의 직경과 동일한 긴 치수를 가지며, 상기 직사각형 표면 영역은 상기 웨이퍼의 직경보다 작은 제 2 치수에 의해 더 정의되는, 애노드를 포함하고,상기 애노드와 상기 웨이퍼 지지대는 상기 웨이퍼가 상기 웨이퍼 지지대에 의해 고정된 때 상기 애노드가 상기 웨이퍼의 상기 상부 표면의 전체 위를 가로지를 수 있도록, 상기 제 1 전극과 상기 제 2 전극 사이에서 연장하는 방향으로 서로에 대해 이동하도록 구성되는, 반도체 웨이퍼를 전기도금하는 장치.
- 제 9 항에 있어서,상기 웨이퍼의 상부 표면에 대한 상기 애노드의 상기 직사각형 표면 영역의 거리는, 상기 애노드의 상기 직사각형 표면 영역이 웨이퍼의 상기 상부 표면에 가해지는 전기도금 용액의 매니스커스를 접촉하도록 허용하기에, 충분하도록 가까운, 반도체 웨이퍼를 전기도금하는 장치.
- 제 10 항에 있어서,상기 애노드의 상기 직사각형 표면 영역과 상기 매니스커스 사이의 접촉이 전류가 매니스커스를 통과하여 상기 웨이퍼에 전기적으로 접속하도록 이동되는 상기 제 1 전극 또는 상기 제 2 전극 중 하나에 흐르도록 허용하는, 반도체 웨이퍼를 전기도금하는 장치.
- 제 10 항에 있어서,상기 애노드가 상기 제 1 전극 상을 가로지름에 따라 상기 제 1 전극이 상기 웨이퍼로부터 떨어질 때, 전기도금 용액의 상기 매니스커스에 노출됨으로부터 상기 제 1 전극을 보호하도록 구성된 제 1 유체 실드; 및상기 애노드가 상기 제 2 전극 상을 가로지름에 따라 상기 제 2 전극이 상기 웨이퍼로부터 떨어질 때, 전기도금 용액의 상기 매니스커스에 노출됨으로부터 상기 제 2 전극을 보호하도록 구성된 제 2 유체 실드를 더 포함하는, 반도체 웨이퍼를 전기도금하는 장치.
- 제 10 항에 있어서,상기 애노드의 상기 직사각형 표면 영역은, 흘러서 통과하는 양이온 함유 전기도금 용액이 상기 웨이퍼의 상기 표면 상에 전기도금 용액의 상기 매니스커스를 형성하는 것을 허용하도록 구성된 다공성의 저항성 재료에 의하여 정의되는, 반도체 웨이퍼를 전기도금하는 장치.
- 제 9 항에 있어서,상기 애노드의 상기 직사각형 표면 영역은 소모성 애노드의 재료에 의해 정의되는, 반도체 웨이퍼를 전기도금하는 장치.
- 제 9 항에 있어서,상기 애노드는 고정된 위치에 유지되도록 구성되고 상기 웨이퍼 지지대는 상기 애노드에 대응하여 이동하도록 구성되는, 반도체 웨이퍼를 전기도금하는 장치.
- 제 9 항에 있어서,상기 웨이퍼 지지대는 고정된 위치에 유지되도록 구성되고 상기 애노드는 상기 웨이퍼 지지대에 대응하여 이동하도록 구성되는, 반도체 웨이퍼를 전기도금하는 장치.
- 웨이퍼를 고정하도록 정의된 웨이퍼 지지대 구조;제 1 위치에서 제 2 위치로 상기 웨이퍼 지지대 구조 위를 가로지르도록 구성된 애노드로서, 상기 제 1 위치와 상기 제 2 위치 각각은 상기 웨이퍼 지지대 구조의 주변 근처와 그 외부에 있고, 상기 애노드는 상기 애노드의 수평인 표면과 상기 웨이퍼 지지대 구조에 의해 고정되는 상기 웨이퍼의 상부 표면 사이의 전기도금 용액의 매니스커스와 접촉하도록 추가적으로 구성되고, 상기 애노드의 상기 수평인 표면은 상기 웨이퍼 지지대 구조에 의해 고정되는 상기 웨이퍼를 교차로 정의되는 제 1 현을 따라 연장된 직사각형 영역을 가지고, 상기 제 1 현은 실질적으로 상기 제 1 위치로부터 상기 제 2 위치로 연장되는 제 2 현과 수직인, 애노드;상기 제 1 위치에 실질적으로 가까운 제 1 접촉 위치에서 상기 웨이퍼 지지대 구조에 의해 고정되는 상기 웨이퍼에 전기적으로 접속되도록 이동가능하게 구성되는 제 1 전극; 및상기 제 2 위치에 실질적으로 가까운 제 2 접촉 위치에서 상기 웨이퍼 지지대 구조에 의해 고정되는 상기 웨이퍼와 전기적으로 접속되도록 이동가능하게 구성되는 제 2 전극을 포함하는, 반도체 웨이퍼 전기도금 시스템.
- 제 17 항에 있어서,상기 전기도금 용액의 매니스커스는 상기 직사각형 영역을 가지는 상기 애노 드의 상기 수평인 표면과 상기 웨이퍼의 상기 상부 표면 사이의 영역에 수용되는, 반도체 웨이퍼 전기도금 시스템.
- 제 17 항에 있어서,상기 직사각형 영역은 적어도 상기 웨이퍼의 직경과 동일한 긴 치수에 의해 정의되고, 상기 웨이퍼의 상기 직경보다 작은 제 2 치수에 의해 추가로 정의되는, 반도체 웨이퍼 전기도금 시스템.
- 제 17 항에 있어서,상기 애노드와 상기 전기도금 용액의 매니스커스의 접촉이 전류가 상기 전기도금 용액의 매니스커스를 통해 상기 웨이퍼와 전기적으로 접속하도록 이동되는 상기 제 1 전극 또는 상기 제 2 전극 중 하나에 흐르는 것을 허용하는, 반도체 웨이퍼 전기도금 시스템.
- 제 17 항에 있어서,상기 애노드가 상기 제 1 전극 상을 가로지름에 따라 상기 제 1 전극이 상기 웨이퍼로부터 떨어질 때, 전기도금 용액의 상기 매니스커스에 노출됨으로부터 상기 제 1 전극을 보호하도록 구성된 제 1 유체 실드; 및상기 애노드가 상기 제 2 전극 상을 가로지름에 따라 상기 제 2 전극이 상기 웨이퍼로부터 떨어질 때, 전기도금 용액의 상기 매니스커스에 노출됨으로부터 상기 제 2 전극을 보호하도록 구성된 제 2 유체 실드를 더 포함하는, 반도체 웨이퍼 전기도금 시스템.
- 제 17 항에 있어서,상기 직사각형 영역을 가지는 상기 애노드의 상기 수평인 표면은, 흘러서 통과하는 양이온 함유 전기도금 용액이 상기 웨이퍼의 상기 표면 상에 전기도금 용액의 상기 매니스커스를 형성하는 것을 허용하도록 구성된 다공성의 저항성 재료에 의하여 정의되는, 반도체 웨이퍼 전기도금 시스템.
- 제 17 항에 있어서,직사각형 영역을 가지는 상기 애노드의 상기 수평인 표면은 소모성 애노드의 재료에 의해 정의되는, 반도체 웨이퍼 전기도금 시스템.
- 제 17 항에 있어서,상기 애노드는 고정된 위치에 유지되도록 구성되고 상기 웨이퍼 지지대 구조는 상기 애노드에 대응하여 이동하도록 구성되는, 반도체 웨이퍼 전기도금 시스템.
- 제 17 항에 있어서,상기 웨이퍼 지지대 구조는 고정된 위치에 유지되도록 구성되고 상기 애노드는 상기 웨이퍼 지지대 구조에 대응하여 이동하도록 구성되는, 반도체 웨이퍼 전기도금 시스템.
- 제 1 위치에서 웨이퍼에 제 1 전극을 부착하는 단계;제 2 위치로부터 상기 제 1 위치를 향해 웨이퍼의 상부 표면 위를 애노드가 가로지르는 단계로서, 상기 제 2 위치는 상기 웨이퍼의 상부 표면을 가로질러 연장되는 중심선에 대하여 상기 제 1 위치에 반대되는, 단계;상기 애노드와 상기 웨이퍼의 상부 표면 사이에 전기도금 용액의 매니스커스를 형성하는 단계로서, 이로써 전류가 상기 애노드와 상기 제 1 전극 사이의 상기 매니스커스를 통해 흐르는, 단계;상기 애노드가 상기 웨이퍼의 상기 상부 표면을 가로질러, 상기 웨이퍼의 상기 상부 표면을 가로질러 연장되는 상기 중심선에 도달할 때 상기 제 2 위치에서 상기 웨이퍼에 제 2 전극을 부착하는 단계로서, 이로써 전류가 상기 애노드와 상기 제 2 전극 사이의 상기 매니스커스를 통해 흐르는, 단계;상기 제 2 전극을 부착한 후 상기 웨이퍼로부터 상기 제 1 전극을 제거하는 단계; 및애노드가 상기 웨이퍼의 상기 상부 표면 위를 가로지르는 것을 종료하는 단계를 포함하는, 반도체 웨이퍼를 전기도금하는 방법.
- 제 26 항에 있어서,상기 애노드가 상기 제 2 위치 위를 가로지르기 전에 상기 웨이퍼로부터 상 기 제 2 전극을 제거하는 단계를 더 포함하는, 반도체 웨이퍼를 전기도금하는 방법.
- 제 27 항에 있어서,상기 웨이퍼로부터 상기 제 1 및 제 2 전극들의 각각을 제거하는 단계는 유체 실드 아래에 개별적인 전극들의 각각 위치를 포함하며, 상기 유체 실드는 상기 전기도금 용액의 매니스커스로부터 개별적인 전극들의 각각을 보호하도록 기능하는, 반도체 웨이퍼를 전기도금하는 방법.
- 제 26 항에 있어서,상기 제 2 위치에서 상기 웨이퍼에 상기 제 2 전극을 부착하는 단계 및 상기 웨이퍼로부터 상기 제 1 전극을 제거하는 단계는 상기 매니스커스에 균일한 전류 밀도 분포를 유지하고 상기 전기도금 용액의 매니스커스에 관련하여 상기 제 1 및 제 2 전극들의 각각이 건조하게 유지되는 것을 보증하도록 수행되는, 반도체 웨이퍼를 전기도금하는 방법.
- 제 26 항에 있어서,상기 가로지르는 단계는 상기 애노드를 고정된 위치로 유지하는 반면 상기 웨이퍼를 이동함으로써 성취되는, 반도체 웨이퍼를 전기도금하는 방법.
- 제 26 항에 있어서,상기 가로지르는 단계는 상기 웨이퍼를 고정된 위치로 유지하는 반면 상기 애노드를 이동함으로써 성취되는, 반도체 웨이퍼를 전기도금하는 방법.
- 제 26 항에 있어서,상기 애노드가 상기 웨이퍼의 상기 상부 표면 위를 가로지를 때 상기 애노드와 상기 웨이퍼의 상부 표면 사이에 상기 매니스커스를 수용하는 단계를 더 포함하는, 반도체 웨이퍼를 전기도금하는 방법.
- 제 26 항에 있어서,상기 애노드에 의해 즉시 가로질러지는 상기 웨이퍼의 상기 상부 표면의 일부를 세정하는 단계; 및세정된 상기 웨이퍼의 상기 상부 표면의 일부를 건조하는 단계를 더 포함하는, 반도체 웨이퍼를 전기도금하는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/879,263 | 2004-06-28 | ||
| US10/879,263 US7704367B2 (en) | 2004-06-28 | 2004-06-28 | Method and apparatus for plating semiconductor wafers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060048644A KR20060048644A (ko) | 2006-05-18 |
| KR101127777B1 true KR101127777B1 (ko) | 2012-03-26 |
Family
ID=35057012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050056627A KR101127777B1 (ko) | 2004-06-28 | 2005-06-28 | 반도체 웨이퍼를 도금하는 방법 및 장치 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US7704367B2 (ko) |
| EP (1) | EP1612855A3 (ko) |
| JP (1) | JP4815159B2 (ko) |
| KR (1) | KR101127777B1 (ko) |
| CN (1) | CN1737208B (ko) |
| MY (1) | MY147719A (ko) |
| SG (1) | SG118429A1 (ko) |
| TW (1) | TWI288450B (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7592259B2 (en) | 2006-12-18 | 2009-09-22 | Lam Research Corporation | Methods and systems for barrier layer surface passivation |
| US7566390B2 (en) * | 2004-12-15 | 2009-07-28 | Lam Research Corporation | Wafer support apparatus for electroplating process and method for using the same |
| JP4755573B2 (ja) * | 2006-11-30 | 2011-08-24 | 東京応化工業株式会社 | 処理装置および処理方法、ならびに表面処理治具 |
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- 2005-06-22 MY MYPI20052853A patent/MY147719A/en unknown
- 2005-06-24 EP EP05253927A patent/EP1612855A3/en not_active Withdrawn
- 2005-06-27 JP JP2005186277A patent/JP4815159B2/ja not_active Expired - Fee Related
- 2005-06-28 TW TW094121620A patent/TWI288450B/zh not_active IP Right Cessation
- 2005-06-28 SG SG200504752A patent/SG118429A1/en unknown
- 2005-06-28 KR KR1020050056627A patent/KR101127777B1/ko active IP Right Grant
- 2005-06-28 CN CN2005100913171A patent/CN1737208B/zh not_active Expired - Fee Related
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- 2010-03-15 US US12/724,379 patent/US8048283B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1737208A (zh) | 2006-02-22 |
| US8048283B2 (en) | 2011-11-01 |
| MY147719A (en) | 2013-01-15 |
| EP1612855A2 (en) | 2006-01-04 |
| US7704367B2 (en) | 2010-04-27 |
| TW200610084A (en) | 2006-03-16 |
| US20100170803A1 (en) | 2010-07-08 |
| TWI288450B (en) | 2007-10-11 |
| US20050284767A1 (en) | 2005-12-29 |
| SG118429A1 (en) | 2006-01-27 |
| CN1737208B (zh) | 2010-12-08 |
| KR20060048644A (ko) | 2006-05-18 |
| JP2006009153A (ja) | 2006-01-12 |
| JP4815159B2 (ja) | 2011-11-16 |
| EP1612855A3 (en) | 2010-12-01 |
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Legal Events
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
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| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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