KR101125493B1 - 이중 경로 전류 증폭기 - Google Patents

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Abstract

저속 고이득 경로 및 고속 저이득 경로를 갖는 이중 경로 전류 증폭기를 설명한다. 일 설계에서, 저속 고이득 경로는 포지티브 피드백 루프로 구현되고 1보다 큰 이득과 극점에 의해 결정된 대역폭을 갖는다. 고속 저이득 경로는 1의 이득과 광대역폭을 갖는다. 2개의 신호 경로들은 입력 전류를 수신하고 제 1 전류 및 제 2 전류를 제공한다. 합산기는 제 1 전류 및 제 2 전류를 합산하고 출력 전류를 이중 경로 전류 증폭기에 제공한다. 이중 경로 전류 증폭기는 제 1 전류 미러 및 제 2 전류 미러에 의해 구현될 수도 있다. 제 1 전류 미러는 고속 저이득 경로를 구현할 수도 있다. 제 1 전류 미러 및 제 2 전류 미러는 함께 커플링될 수도 있고 저속 고이득 경로를 구현한다. 제 1 전류 미러는 P-FET에 의해 구현될 수도 있다. 제 2 전류 미러는 N-FET, 연산 증폭기, 및 커패시터에 의해 구현될 수도 있다.

Description

이중 경로 전류 증폭기{DUAL-PATH CURRENT AMPLIFIER}
본 개시는 일반적으로 전자 회로에 관한 것이며, 보다 상세하게는 증폭기에 관한 것이다.
증폭기는 흔히 입력 신호를 증폭시켜 원하는 신호 레벨을 갖는 출력 신호를 얻는데 사용된다. 다양한 유형의 증폭기가 이용가능하며 전압 증폭기, 전류 증폭기 등을 포함한다. 전압 증폭기는 입력 전압 신호를 수신 및 증폭하고 출력 전압 신호를 제공한다. 전류 증폭기는 입력 전류 신호를 수신 및 증폭하고 출력 전류 신호를 제공한다. 전압 및 전류 증폭기들은 통상적으로 상이한 설계를 가지며 상이한 애플리케이션에서 사용된다.
증폭기는, 그 증폭기가 사용되는 애플리케이션에 의존할 수도 있는 특별한 전달 함수를 구현하도록 설계될 수도 있다. 전달 함수를 구현하기 위해서 다양한 회로 엘리먼트 (예를 들어, 트랜지스터, 저항기, 커패시터 등) 가 사용될 수도 있다. 비용, 크기, 전력 등을 최소화하면서 전달 함수를 획득하도록 증폭기를 설계하는 것이 바람직하다.
저속 고이득 경로 및 고속 저이득 경로를 갖는 이중 경로 전류 증폭기를 본원에 설명한다. 고속 저이득 경로는 저이득 및 광대역폭을 갖는 신호 경로이다. 저속 고이득 경로는 고속 저이득 경로에 비하여 고이득과 저 대역폭을 갖는 신호 경로이다. 저속 고이득 경로 및 고속 저이득 경로는 아래에 설명된 바와 같이 다양한 회로 구성으로 구현될 수도 있다. 이중 경로 전류 증폭기는 2개의 제어 경로를 갖는 위상 고정 루프 (PLL) 와 같은 다양한 애플리케이션용으로 사용되어 넓은 튜닝 범위와 양호한 PLL 루프 역학을 달성할 수도 있다.
이중 경로 전류 증폭기의 일 설계에서, 저속 고이득 경로는 1 보다 큰 이득과 저속 고이득 경로의 극점에 의해 결정된 대역폭을 갖는다. 저속 고이득 경로는 1 보다 작은 루프 이득을 갖는 포지티브 피드백 루프에 의해 구현된다. 고속 저이득 경로는 1의 이득과 고속 저이득 경로 내의 회로 엘리먼트의 기생성분에 의해 결정된 광대역폭을 갖는다. 저속 고이득 경로는 입력 전류를 수신하고 제 1 전류를 제공한다. 고속 저이득 경로 또한 입력 전류를 수신하고 제 2 전류를 제공한다. 합산기 (예를 들어, 전류 합산 노드) 는 제 1 전류 및 제 2 전류를 합산하고 이중 경로 전류 증폭기에 대한 출력 전류를 제공한다.
일 설계에서, 이중 경로 전류 증폭기는 제 1 및 제 2 전류 미러를 포함한다. 제 1 전류 미러는 고속 저이득 경로를 구현한다. 제 1 및 제 2 전류 미러들은 함께 커플링되고 저속 고이득 경로를 구현한다. 제 1 전류 미러는 병렬로 접속된 제 1, 제 2 및 제 3 P-FET (P-channel field effect transistors) 에 의해 구현될 수도 있다. 제 1 P-FET는 다이오드 구성으로 접속될 수도 있고 게이트 전압을 제 2 및 제 3 P-FET에 제공할 수도 있다. 제 2 전류 미러는 제 1 및 제 2 N-FET (N-channel field effect transistors), 연산 증폭기, 및 커패시터에 의해 구현될 수도 있다. 제 1 및 제 2 N-FET는 병렬로 접속될 수도 있고, 제 1 및 제 2 P-FET의 드레인들에 각각 접속된 드레인들을 갖는다. 연산 증폭기는 제 1 및 제 2 N-FET의 드레인들에 접속된 2개의 입력들과, 이러한 N-FET의 게이트들에 접속된 출력을 구비할 수도 있다. 커패시터는 N-FET의 게이트들과 회로 접지 사이에 접속될 수도 있다. 이 설계는 아래에 설명되는 바와 같이 특정한 이점을 제공할 수도 있다.
본 개시의 다양한 양태 및 특징을 아래에 더욱 상세하게 설명한다.
도 1은 이중 경로 PLL의 블록도를 도시한다.
도 2a 및 도 2b는 이중 경로 전류 증폭기의 일 설계에 대한 s-영역 모델과 전달 함수를 각각 도시한다.
도 3은 도 2a에 도시된 s-영역 모델을 구현하는 이중 경로 전류 증폭기의 개략도를 도시한다.
도 4a 및 도 4b는 이중 경로 전류 증폭기의 다른 설계에 대한 s-영역 모델과 전달 함수를 각각 도시한다.
도 5, 도 6, 및 도 7은 도 4에 도시된 s-영역 모델을 구현하는 이중 경로 전류 증폭기의 설계의 개략도를 도시한다.
도 8은 입력 전류를 처리하는 프로세스를 도시한다.
도 9는 무선 통신 장치의 블록도를 도시한다.
본원에 기재된 이중 경로 전류 증폭기는 다양한 애플리케인션에 사용될 수도 있다. PLL에서의 이중 경로 전류 증폭기의 사용을 아래에 설명한다.
도 1은 큰 VCO 이득을 효과적으로 다룰 수 있는 이중 경로 PLL (100) 의 설계의 블록도를 도시한다. PLL (100) 은 위상-주파수 검출기 (110), 차지 펌프 (120), 루프 필터 (130), 전압 제어 발진기 (VCO)(140), 및 분할기 (180) 를 포함한다. VCO (140) 는 전압-전류 변환기 (142), 이중 경로 전류 증폭기 (150), 및 전류 제어 발진기 (ICO)(170) 를 포함한다.
ICO (170) 는 전류 증폭기 (150) 로부터의 제어 전류 (ICTRL) 에 의해 결정되는 주파수를 갖는 발진기 신호를 생성한다. 분할기 (180) 는 발진기 신호를 주파수에서 인자 N으로 제산하며, 피드백 신호를 제공하고, N
Figure 112010028181308-pct00001
1 이다. 위상-주파수 검출기 (110) 는 기준 신호 및 피드백 신호를 수신하고, 2개의 신호들의 위상을 비교하고, 2개의 신호들 간의 위상 차/에러를 나타내는 검출기 신호를 제공한다. 차지 펌프 (120) 는 검출된 위상 에러에 비례하는 에러 신호를 생성한다. 루프 필터 (130) 는 에러 신호를 필터링하고 제어 전압을 VCO (140) 에 제공한다. 루프 필터 (130) 는, 피드백 신호의 위상 또는 주파수가 기준 신호의 위상 또는 주파수로 락 (lock) 되도록 제어 전압을 조정한다.
전압-전류 변환기 (142) 는 루프 필터 (130) 로부터 제어 전압을 수신하고 제 1 전류 (I1) 및 제 2 전류 (I2) 를 생성한다. 일반적으로, 제 1 전류 (I1) 는 제 2 전류 (I2) 와 같거나, 이보다 크거나, 또는 작을 수도 있다. 도 1에 도시된 설계에서, 전류 증폭기 (150) 는 저 대역폭 전류 증폭기 (152) 및 합산기 (154) 를 포함한다. 증폭기 (152) 는 제 1 전류 (I1) 를 증폭 및 필터링하고 제 3 전류 (I3) 를 제공한다. 합산기 (154) 는 제 2 전류 (I2) 에 제 3 전류 (I3) 를 합산하고 제어 전류 (ICTRL) 를 ICO (170) 에 제공한다.
VCO (140) 는 넓은 튜닝 범위를 가질 수도 있고, VCO 이득이 클 수도 있다. VCO 이득은 VCO에 대한 제어 전압 범위에 의해 분할된 VOO의 튜닝 범위와 거의 같다. VCO (140) 를 위한 큰 튜닝 범위는 이중 전류 증폭기 (150) 를 이용하여 효과적으로 다루어질 수도 있다. 전류 증폭기 (150) 는 2개의 신호 경로, 즉, 저속 고이득 경로 (160) 및 고속 저이득 경로 (162) 를 갖는다. 도 1에 도시된 설계에서, 저속 고이득 경로 (160) 는 1 보다 큰 이득과 저 대역폭 전류 증폭기 (154) 에 의해 결정된 주파수 응답을 갖는다. 고속 저이득 경로 (162) 는 1 의 이득과 평활 주파수 응답을 갖는다. 큰 VCO 이득은 2개의 경로로 나누어진다. 저속 고이득 경로 (160) 는 VCO (140) 의 중심 주파수를 천천히 조정하는 고 VCO 이득 경로 용으로 사용된다. 고속 저이득 경로 (162) 는 정상 동작 동안 VCO (140) 의 순간 주파수를 조정하는 작은 VCO 이득 경로 용으로 사용된다. 저속 고이득 경로 (160) 는 고속 저이득 경로 (162) 의 정상 동작을 동요시키는 것을 방지하도록 설계될 수도 있다. VCO 이득의 분할은 전압-전류 변환 후에 완료된다. 이것은, 전압-전류 변환기 (142) 및 전류 증폭기 (150) 를 효율적으로 구현시키고 다른 이점도 제공할 수도 있다.
도 2a는 도 1 의 이중 경로 전류 증폭기 (150) 의 설계에 대한 s-영역 모델 (200) 의 블록도를 도시한다. 모델 (200) 에서, 저속 고이득 경로 (160) 는 도 2a에 도시된 전달 함수를 갖는 블록 (210) 에 의해 구현된다. 저속 고이득 경로 (160) 는 m-1 의 이득과 ω0의 대역폭을 가지며, m > 1이고, ω0는 적절하게 선택된 주파수이다. 고속 저이득 경로 (162) 는 도 2a에 도시된 전달 함수를 갖는 블록 (212) 에 의해 구현된다. 고속 저이득 경로 (162) 는 1 의 이득과 ω1 의 대역폭을 가지며, ω1>>ω0이다. 합산기 (154) 는 합산기 (214) 에 의해 구현된다.
블록 (212) 은 도 1에 도시된 바와 같이 단락 또는 직접 연결로 대체될 수도 있고, ω1은 무한대와 같을 수도 있다. 이 경우, 모델 (200) 을 갖는 전류 증폭기 (150) 에 대한 전달 함수 H(s) 는 다음과 같이 표현될 수도 있다.
Figure 112010028181308-pct00002
도 2b는 식 (1) 의 전달 함수 H(s) 의 플롯을 도시한다. 도 2b에 도시된 바와 같이, 전달 함수 H(s) 는 ω0에서 하나의 극점과 m?ω0에서 하나의 영점을 갖는다. ω0 보다 작은 저 주파수에서 전류 이득은 m이다. m의 전류 이득은 ICO (170) 를 위한 평균 제어 전류를 생성하는데 사용될 수도 있다. 전류 이득은 m?ω0 보다 큰 고 주파수에서 1이다. 단위 전류는 락 상태 또는 거의 락 상태에서 사용될 수도 있고 지터를 감소시킬 수도 있고/있거나 PLL 루프 역학을 개선시킬 수도 있다.
전류 증폭기 (150) 는 극점-영점 더블렛 (doublet) 을 폐루프 피드백 시스템인 PLL (100) 로 도입시킨다. PLL 루프 안정성은, m?ω0를 PLL 루프 이득 대역폭보다 매우 작게 설계하고, 바람직하게는 루프 필터 (130) 의 제 1 영점보다 낮게 설계함으로써 보장될 수도 있다.
도 3은 도 2a의 s-영역 모델 (200) 을 구현하는 이중 경로 전류 증폭기 (150a) 의 개략도이며, 도 1의 이중 경로 전류 증폭기 (150) 의 일 설계이다. 이 설계에서, 전류 증폭기 (150a) 는 3개의 전류 미러들, 즉, 입력 전류 미러 (310), 저속 고이득 전류 미러 (320), 및 고속 저이득 전류 미러 (330) 를 포함한다. 전류 미러는 병렬로 접속된 복수의 트랜지스터를 갖는 회로를 포함하며, 트랜지스터의 게이트가 서로 접속되고, 트랜지스터의 소스들이 동일한 전압에 접속되어, 일 트랜지스터를 통해 흐르는 전류는 다른 트랜지스터를 통해 흐르는 전류를 미러링한다. 도 3에서, 전류 증폭기 (150a) 는 N-FET 및 P-FET 둘 모두를 갖는 상보성 금속 산화막 반도체 (CMOS) 에서 구현된다.
입력 전류 미러 (310) 는 N-FET (312, 314 및 316) 를 포함하며, 이들은 병렬로 접속되고, 게이트가 함께 접속되고, 소스가 회로 접지에 접속된다. N-FET (312) 는 다이오드 구성으로 접속되며, 이는 N-FET (312) 의 게이트 및 드레인이 서로 접속되어 있는 것을 의미한다. N-FET (314, 316) 의 드레인 전류는 N-FET (312) 의 드레인 전류에 의해 (그리고 드레인 전류를 미러링함으로써) 결정된다. 전원 (302) 은 입력 전류 (Iin) 를 제공하며, 이는 도 1의 I1에 대응할 수도 있다.
저속 고이득 전류 미러 (320) 는 P-FET (322, 324) 를 포함하며, 이들은 병렬로 접속되고, 게이트가 함께 접속되고, 소스는 전력 공급 전압 (VDD) 에 접속된다. P-FET (322) 는 다이오드 구성으로 접속되며 드레인이 게이트에 접속되고 전류 미러 (310) 내의 N-FET의 드레인에 더 접속된다. P-FET (324) 는 전류 합산 노드에 접속된 드레인을 갖는다. P-FET (324) 의 드레인 전류는 P-FET (322, 324) 의 치수 및 P-FET (322) 의 드레인 전류에 의해 결정된다. 커패시터 (326) 의 일 단은 P-FET (322, 324) 의 게이트 접속되고 다른 단은 공급 전압에 접속된다. 공급 전압 및 회로 접지 둘 모두는 교류 (AC) 접지로 고려된다.
고속 저이득 전류 미러 (330) 는 P-FET (332, 334) 를 포함하고, 이들은 병렬로 접속되고, 게이트가 함께 접속되고, 소스가 공급 전압에 접속된다. P-FET (332) 는 다이오드 구성으로 접속되며 드레인이 게이트에 접속되고 전류 미러 (310) 내의 N-FET (316) 의 드레인에 더 접속된다. P-FET (334) 는 전류 합산 노드에 접속된 드레인을 갖는다. P-FET (334) 의 드레인 전류는 P-FET (332) 의 드레인 전류에 의해 (그리고 드레인 전류를 미러링함으로써) 결정된다. 전류 합산 노드는 도 1의 ICTRL에 대응할 수도 있는 출력 전류 (Iout) 를 제공한다.
전류 미러 (310) 에서, N-FET (312) 는 입력 전류 (Iin) 를 수신하고 게이트 전압 (Vg) 을 N-FET (314, 316) 에 제공한다. 이와 같이, N-FET (312, 314 및 316) 는 동일한 게이트-소스 전압 (Vgs) 을 갖는다. 도 3에 도시된 바와 같이, N-FET (312, 314 및 316) 가 동일한 폭/길이 (W/L) 치수를 갖는다면, N-FET (314) 는 드레인에서 I1=Iin를 제공하고, N-FET (316) 는 드레인에서 I2=Iin을 제공한다.
전류 미러 (320) 에서, P-FET (322) 의 드레인 전류는 N-FET (314) 의 드레인 전류와 동일하다. P-FET (322, 324) 둘 모두는 동일한 Vgs 전압을 갖지만 P-FET (324) 는 (m-1)?X의 치수를 갖는 반면 P-FET (322) 는 1X의 치수를 갖기 때문에, P-FET (324) 의 드레인 전류는 P-FET (322) 의 드레인 전류의 m-1 배이다. P-FET (324) 는 I3=(m-1)?Iin의 드레인 전류를 전류 합산 노드에 제공한다. 전류 미러 (320) 는 P-FET (322, 324) 의 게이트 전압으로의 빠른 변경을 방지하는 커패시터 (326) 를 포함한다. 이와 같이, 드레인 전류 (I3) 는 커패시터 (326) 의 사이즈 및 다른 인자에 의해 결정된 저속 속도로 변한다.
전류 미러 (330) 에서, P-FET (332) 의 드레인 전류는 N-FET (316) 의 드레인 전류와 동일하다. P-FET (332, 334) 가 동일한 Vgs 전압을 갖고 또한 동일한 치수를 갖기 때문에, P-FET (334) 의 드레인 전류는 P-FET (332) 의 드레인 전류와 동일하다. 그러므로, P-FET (334) 는 Iin의 드레인 전류를 전류 합산 노드에 제공한다. 전류 미러 (330) 는 (기생 성분 이외에) 임의의 리액티브 엘리먼트를 포함하지 않으므로, 빠르다.
입력 전류 (Iin) 가 변하는 경우, 전류 미러 (330) 는 변화에 빠르게 응답하는 반면, 전류 미러 (320) 는, P-FET (322, 324) 의 게이트 전압이 커패시터 (326) 로 인해 빠르게 변할 수 없기 때문에 응답하는데 약간의 시간이 걸린다. 전류 미러 (320) 의 대역폭 ω0, 및 이후 전류 증폭기 (150a) 의 대역폭을 다음과 같이 표현할 수도 있다.
Figure 112010028181308-pct00003
gmp는 P-FET (322) 의 트랜스컨덕턴스이고,
C는 커패시터 (326) 의 커패시턴스이다.
트랜스컨덕턴스 (gmp) 는 입력 전류 (Iin) 및 P-FET (322) 의 치수 또는 W/L 비에 의해 결정되고 따라서 제한된다. 원하는 대역폭 ω0를 달성하기 위해서 적절한 커패시턴스 값 (C) 을 선택할 수도 있다. 저 대역폭을 획득하기 위해서 큰 커패시터를 사용할 수도 있고, 그 역의 경우도 마찬가지이다.
전류 미러 (320) 에 대한 이득 (m-1) 은 원하는 성능, 회로 구현 등과 같은 다양한 인자에 기초하여 선택될 수도 있다. m-1이 매우 작다면, 이중 경로 VCO 이득의 혜택은 아주 작을 수도 있다. 역으로, m-1이 매우 크다면, m?ω0에서의 영점의 위치가 매우 높을 수도 있으며, 이는 PLL 루프 안정성에 영향을 줄 수도 있다. 일 설계에서, m-1은 7과 같다. 또한, m-1에 대해 다른 값들이 사용될 수도 있다.
도 3은 적은 수의 FET 및 하나의 커패시터를 이용한 이중 경로 전류 증폭기 (150a) 의 효율적인 구현을 도시한다. 저속 고이득 경로 (160) 는 2개의 P-FET (322, 324) 및 하나의 커패시터 (326) 로 구성된 전류 미러 (320) 로 구현된다. 고속 저이득 경로 (162) 는 2개의 P-FET (332, 334) 로 구성된 전류 미러 (330) 로 구현된다. 전류 미러 (320) 는 m-1 의 고정 이득과 승산한 전류를 제공한다. 전류 합산 노드는 P-FET (324, 334) 의 드레인 전류를 용이하게 합산하여 출력 전류를 제공한다.
도 4a는 도 1의 이중 경로 전류 증폭기 (150) 의 다른 설계에 대한 s-영역 모델 (400) 의 블록도를 도시한다. 모델 (400) 에서 저속 고이득 경로 (160) 는 합산기 (410) 및 도 4a에 도시된 전달 함수를 갖는 블록 (412) 에 의해 구현된다. 합산기 (410) 는 입력 전류 (Iin) 에 블록 (412) 으로부터의 중간 전류 (Ix) 를 합산하고 합산된 전류 (Iy) 를 블록 (412) 에 제공한다. 이와같이, 저속 고이득 경로 (160) 는 포지티브 피드백 루프로 구현된다. 블록 (412) 의 이득은 (m-1)/m이며, 이는 모든 주파수에 대해 1 보다 더 작다. 그러므로, 포지티브 피드백 루프는 무조건적으로 안정하다. 고속 저이득 경로 (162) 는 단위 이득과 무한한 대역폭을 갖는 라인 (414) 에 의해 구현된다. 합산기 (154) 는 합산기 (416) 에 의해 구현된다.
모델 (400) 을 이용하는 전류 증폭기 (150) 에 대한 전달 함수 G(s) 는 다음과 같이 표현된다:
Figure 112010028181308-pct00004
도 4b는 식 (3) 의 전달 함수 G(s) 의 플롯을 도시한다. 도 4b에 도시된 바와 같이, 전달 함수 G(s) 는 ω0/m에서 하나의 극점과 ω0에서 하나의 영점을 갖는다. 전류 이득은 ω0/m 보다 작은 저 주파수에서 m이고 ω0 보다 큰 고주파수에서는 1이다.
도 2b 및 도 4b에 도시된 바와 같이, 전달 함수 G(s) 및 H(s) 각각은 하나의 극점과 하나의 영점을 갖는다. 그러나, 전달 함수 G(s) 의 극점은 ω0/m에 위치되는 반면, 전달 함수 H(s) 의 극점은 ω0에 위치된다. 전달 함수 G(s) 의 영점은 ω0에 위치되는 반면, 전달 함수 H(s) 의 영점은 ω0?m에 위치된다. 그러므로, 주어진 극점 주파수에 있어서, 전달 함수 G(s) 의 ω0는 전달 함수 H(s) 의 ω0보다 m 배 더 높을 수도 있다. 이것은, 전달 함수 G(s) 가, 전달 함수 H(s) 를 구현하기 위해서 사용된 커패시터보다 m배 더 작은 커패시터로 구현될 수도 있다는 것을 의미한다. 집적 회로 (IC) 상에 구현된다면 더 작은 커패시터는 보다 작은 다이 영역을 점유하므로, 매우 바람직하다.
도 5는 도 4a의 모델 (400) 을 구현하는 이중 경로 전류 증폭기 (150b) 의 개략도를 도시하며 도 1의 이중 경로 전류 증폭기 (150) 의 다른 설계이다. 이 설계에서, 전류 증폭기 (150b) 는 NMOS 전류 미러 (510) 및 PMOS 전류 미러 (520) 를 포함한다. 전원 (502) 은 도 1의 I1에 대응할 수도 있는 입력 전류 (Iin) 을 제공하고 노드 A에 접속된다.
NMOS 전류 미러 (510) 는 N-FET (512, 514), 커패시터 (516), 및 연산 트랜스컨덕턴스 회로 (OTA)(518) 를 포함한다. N-FET (512, 514) 는 병렬로 접속되고, 게이트가 서로 접속되고, 소스가 회로 접지에 접속된다. 커패시터 (516) 는 일 단이 N-FET (512, 514) 의 게이트에 접속되고 다른 단이 회로 접지에 접속된다. OTA (518) 는 (노드 A 인) N-FET (512) 의 드레인에 접속된 반전 입력과, (노드 B 인) N-FET (514) 의 드레인에 접속된 비반전 입력, 및 N-FET (512, 514) 의 게이트에 접속된 출력을 포함한다. N-FET (512, 514) 각각은 (m-1)?X의 치수를 갖는다.
OTA (518) 는 포지티브 피드백 루프 및 네가티브 피드백 루프를 구현한다. 포지티브 피드백 루프는 대략 N-FET (512) 이고, 네가티브 피드백 루프는 대략 N-FET (514) 이다. 네가티브 피드백 루프는 포지티브 피드백 루프의 이득 보다 더 높은 루프 이득을 가지므로, 포지티브 피드백 루프가 우세하다. 그 결과, 노드 A에서의 전압은 노드 B에서의 전압과 동일하다. 이것은 NMOS 전류 미러 (510) 내에서 그리고 (P-FET들 (522, 524) 사이의) PMOS 전류 미러 (520) 내에서도 전류 매칭을 개선한다. OTA (518) 는 노드 A와 노드 B 사이의 전압차를 검출하고, 노드 A에서의 전압이 노드 B에서의 전압과 같도록 커패시터 (516) 를 차지 또는 디스차지한다. OTA (518) 는, N-FET (512) 의 드레인-소스 전압 (Vds) 이 N-FET (514) 의 Vds와 근접하게 매칭하도록 보장한다. 그러므로, 이러한 N-FET는 동일한 Vgs 및 Vds를 갖기 때문에 N-FET (512) 의 동작 포인트는 N-FET (514) 의 동작 포인트에 근접하게 매칭한다. OTA (518) 를 갖는 네가티브 피드백 루프는 N-FET (512) 의 드레인 전류가 N-FET (514) 의 드레인 전류에 정확하게 매칭하게 한다. N-FET (512) 의 드레인 전류는 도 4a의 블록 (412) 으로부터의 중간 전류 (Ix) 에 대응한다. 또한, OTA (518) 는 P-FET (522) 의 드레인 전류로 하여금 P-FET (514) 의 드레인 전류에 정확하게 전류가 미러링되게 한다.
PMOS 전류 미러 (520) 는, 병렬로 커플링되고 게이트가 함께 커플링되고 소스가 공급 전압에 커플링되는 P-FET (522, 524, 및 526) 를 포함한다. P-FET (522) 는 다이오드 구성으로 커플링되고, P-FET (522) 의 드레인은 그 게이트에 커플링되고, NMOS 전류 미러 (510) 내의 N-FET (512) 의 드레인에 더 커플링된다. P-FET (524) 는 N-FET (514) 의 드레인에 커플링된 드레인을 갖는다. P-FET (526) 의 드레인은 도 1의 ICTRL에 대응할 수도 있는 출력 전류 (Iout) 를 제공한다. P-FET (522, 526) 각각은 m?X의 치수를 갖고, P-FET (524) 는 (m-1)?X의 치수를 갖는다. P-FET (522) 의 드레인 전류는 Iy=Iin+Ix와 같다. P-FET (524, 526) 의 드레인 전류는 P-FET (522) 의 드레인 전류에 의해 결정된다.
전류 증폭기 (150b) 에서, 고속 저이득 경로 (162) 는 PMOS 전류 미러 (520) 내의 P-FET (522, 526) 에 의해 구현된다. P-FET (522) 의 드레인 전류는 입력 전류 (Iin) 및 중간 전류 (Ix) 를 포함한다. 그러나, Ix는 천천히 변할 수도 있고 고속 저이득 경로 (162) 를 위한 고정 전류로 여겨질 수도 있다. 입력 전류 (Iin) 가 변할 때, P-FET (522) 의 드레인 전류는 입력 전류의 변경에 따라 빠르게 변한다. P-FET (526) 의 드레인 전류는 전류 미러 구성 때문에 P-FET (522) 의 드레인 전류와 같다. 따라서, 입력 전류 (Iin) 의 변화는 출력 전류 (Iout) 에 빠르게 반영된다. P-FET (522, 526) 는 m?X의 동일한 치수, 또는 m/m의 비를 가지며, 이는 고속 저이득 경로 (162) 에 있어서 1 의 이득을 발생시킨다.
저속 고이득 경로 (160) 는 P-FET (522, 524) 로 구성된 제 1 전류 미러 및 N-FET (512, 514) 로 구성된 제 2 전류 미러로 구현된다. 노드 A는 도 4a의 합산기 (410) 를 구현하는 전류 합산 노드이다. 입력 전류 (Iin) 는 노드 A에서 중간 전류 (Ix) 에 합산되고, 합산된 전류 Iy = Iin + Ix는 P-FET (522) 를 통해 제공된다. P-FET (524) 의 드레인 전류는 Iz = ((m-1)/m)?Iy와 같고, 이는 P-FET (522) 가 m?X의 치수를 갖는 반면 P-FET (524) 는 (m-1)?X의 치수를 갖기 때문에 P-FET (522) 의 드레인 전류의 (m-1)/m 배이다. N-FET (514) 의 드레인 전류는 커패시터 (516) 로 인해 천천히 변하며, 이것은 이후에 P-FET (524) 의 드레인 전류가 Iin의 변화에 따라 빠르게 변하는 것을 방지한다. P-FET (524) 는 Iin이 변할 때마다 노드 B에서의 전압을 변경시키고, 노드 B에서의 전압의 변화는 N-FET (514) 의 Vgs 전압으로 하여금 커패시터 (516) 및 OTA (518) 에 의해 결정된 지연 이후에 변하게 한다. 일단 N-FET (514) 의 Vgs 전압이 세틀링되면 N-FET (514) 의 드레인 전류는 Iz와 같다. N-FET (512) 의 드레인 전류는 전류 미러 구성 때문에 N-FET (514) 의 드레인 전류와 같다. 이와같이, N-FET (512, 514) 및 P-FET (522, 524) 는 도 4a의 블록 (412) 을 구현한다. 저 주파수에서, 포지티브 피드백으로 인한 Ix=(m-1)?Iin, 및 m-1 의 이득이 저속 고이득 경로 (160) 에 대하여 달성된다. 저속 고이득 경로 (160) 에 대한 원하는 이득은 N-FET (512, 514) 및 P-FET (522, 524) 를 적절한 사이즈로 치수를 정함으로써 달성될 수도 있다.
NMOS 전류 미러 (510) 내의 네거티브 피드백 루프의 대역폭을 다음과 같이 표현할 수도 있다:
Figure 112010028181308-pct00005
gm은 OTA (518) 의 트랜스컨덕턴스이고,
gmn은 N-FET (514) 의 트랜스컨덕턴스이고,
gon은 N-FET (514) 의 출력 컨덕턴스이고,
gop는 P-FET (524) 의 출력 컨덕턴스이고,
C는 커패시터 (516) 의 커패시턴스이다.
트랜스컨덕턴스 (gm, gmn, gon, 및 gop) 는 OTA (518), N-FET (514), 및 P-FET (524) 의 설계에 의해 결정된다. 적절한 커패시턴스 값 C는 커패시터 (516) 에 대하여 선택되어 원하는 대역폭 (ω0) 를 달성할 수도 있다. N-FET (514) 의 이득, G=gmn/(gon+gop) 으로 인해, C는 다이오드 접속된 N-FET (514) 와 동일한 ω0를 달성하기 위해서 G배 더 클 수도 있다.
도 6은 도 4a의 s-영역 모델 (400) 을 또한 구현하는 이중 경로 전류 증폭기 (150c) 의 개략도를 도시하며, 도 1의 이중 경로 전류 증폭기 (150) 의 또 다른 설계이다. 전류 증폭기 (150c) 는, 도 5의 전류 증폭기 (150b) 의 회로 엘리먼트 모두를 포함하며, OTA (518) 는 구체적 설계에 의해 구현된다.
도 6에 도시된 설계에서, OTA (518) 는 N-FET (532, 534) 로 구성된 차동 증폭기 (530), P-FET (536, 538) 로 구성된 능동형 부하, 및 바이어스 N-FET (540) 를 포함한다. N-FET (532, 534) 는, 소스가 서로 접속되고 게이트는 노드 (A, B) 에 각각 접속된다. N-FET (540) 는, N-FET (532, 534) 의 소스에 접속된 드레인, N-FET (512, 514) 의 게이트에 접속된 게이트, 및 회로 접지에 접속된 소스를 갖는다. P-FET (536, 538) 는, 공급 전압에 접속된 소스, 함께 접속된 게이트, 및 N-FET (532, 534) 의 드레인에 각각 접속된 드레인을 갖는다. P-FET (536) 의 드레인은 N-FET (512, 514) 의 게이트에 더 접속된다. P-FET (538) 의 드레인은 P-FET (538) 의 게이트에 더 접속된다.
N-FET (540) 는 Ix에 비례하는 바이어스 전류 (Ib) 를 N-FET (532, 534) 둘 모두에 제공한다. P-FET (536, 538) 는 전류 미러로서 접속되고, 각각의 P-FET는, 노드 A에서의 전압이 노드 B에서의 전압과 동일한 정상 상태 하에서 대략적으로 Ib/2의 전류를 제공한다. 노드 (B) 에서의 전압은 입력 전류 (Iin) 가 증가할 때 증가하고 PMOS 전류 미러 (520) 의 P-FET (524) 를 통해 보다 적은 전류가 흐르게 강제한다. 이 경우, 노드 (A) 에서의 전압은 노드 (B) 에서의 전압 보다 더 낮고, N-FET (532) 는 보다 덜 하드하게 턴 온되고 보다 적은 전류를 드로잉하고, P-FET (536) 는 전류를 커패시터 (516) 로 소싱한다. 이후, N-FET (512, 514) 의 Vgs가 상승하는데, 이는 N-FET (514) 로 하여금 P-FET (524) 로부터 보다 많은 전류를 드로잉하게 한다. 역으로, 입력 전류 (Iin) 이 감소할 때 노드 (B) 에서의 전압이 떨어지고 보다 많은 전류가 P-FET (524) 를 통해 흐르게 한다. 이 경우, 노드 (A) 에서의 전압은 노드 (B) 에서의 전압보다 더 높고, N-FET (532) 는 더 하드하게 턴 온되고 커패시터 (516) 로부터 전류를 싱킹한다. 이후, N-FET (512, 514) 의 Vgs가 떨어져, N-FET (514) 에서 P-FET (524) 로부터 보다 적은 전류를 드로잉한다.
도 6의 OTA 설계는 여러 이점을 가질 수도 있다. 첫째, 이 설계는 상대적으로 단순하고, OTA (518) 는 5개의 트랜지스터로 구현된다. 둘째, N-FET (532, 534) 에 대한 바이어스 전류 (Ib) 가 NMOS 전류 미러 (510) 의 중간 전류 (Ix) 의 복제로부터 얻어질 수도 있기 때문에, OTA (518) 는 셀프-바이어싱된다.
도 7은 도 4a의 모델 (400) 을 또한 구현하는 이중 경로 전류 증폭기 (150d) 의 개략도를 도시하며, 도 1의 이중 경로 전류 증폭기 (150) 의 또 다른 설계이다. 전류 증폭기 (150d) 는 OTA (518) 를 제외하고 도 5의 전류 증폭기 (150b) 의 회로 엘리먼트 전체를 포함한다. 이 설계에서, N-FET (514) 는 다이오드 구성으로 접속되고 그 드레인은 그 게이트에 접속된다. N-FET (512) 의 드레인 전류를 N-FET (514) 의 드레인 전류에 매칭하는 것은 OTA (518) 를 이용하지 않으면 보다 덜 정확할 수도 있다. 그러나, 정확한 전류 매칭은 특정한 애플리케이션에서는 요구되지 않을 수도 있고, OTA (518) 의 생략은 이러한 애플리케이션들에 대한 전류 미러 (510) 의 설계를 단순화할 수도 있다. 루프 대역폭은
Figure 112010028181308-pct00006
이고, gmn은 N-FET (514) 의 트랜스컨덕턴스이다. 이것은, 보다 작은 커패시터의 사용으로 식 (4) 와 동일한 ω0를 달성하게 한다.
도 5, 도 6 및 도 7의 이중 경로 전류 증폭기 (150) 의 설계는 여러가지 이점을 가질 수도 있다. 첫째, 저속 고이득 경로의 포지티브 피드백 루프로 인해 보다 작은 커패시터 (516) 가 전류 증폭기 (150) 에 대한 원하는 극점 주파수를 달성하는데 사용될 수도 있다. 보다 작은 커패시터는 다이 영역과 비용을 감소시킬 수도 있고, 이것이 바람직하다. 둘째, NMOS 전류 미러 (510) 및 PMOS 전류 미러 (520) 의 결합은 전류 증폭기 (150) 를 구현하는데 사용된 트랜지스터의 수를 감소시킬 수도 있다.
도 8은 입력 전류를 처리하기 위한 프로세스 (800) 의 설계를 도시한다. 입력 전류는 포지티브 피드백 루프를 갖는 저속 고이득 경로로 처리되어 제 1 전류를 획득할 수도 있다 (블록 812). 입력 전류는 또한 고속 저이득 경로로 처리되어 제 2 전류를 획득할 수도 있다 (블록 814). 제 1 전류 및 제 2 전류를 (예를 들어, 전류 합산 노드에 의해) 합산하여 출력 전류를 획득할 수도 있다 (블록 816).
블록 812에 있어서, 입력 전류 및 제 1 전류를 합산하여 제 3 전류를 획득할 수도 있다. 이후, 제 3 전류는 1 보다 작은 이득과 특정 주파수에서 극점을 갖는 전달 함수에 따라서 처리되어 제 1 전류를 획득할 수도 잇다. 저속 고이득 경로는 포지티브 피드백으로 인해 1 보다 큰 이득과 저속 고이득 경로의 극점에 의해 결정된 대역폭을 가질 수도 있다.
블록 814에 있어서, 입력 전류는 전류 미러에 의해 미러링되어 제 2 전류를 획득할 수도 있다. 고속 저이득 경로는 단위 이득과 고속 저이득 경로의 회로 엘리먼트의 기생성분에 의해 결정된 광대역폭을 가질 수도 있다.
본원에 기재된 이중 경로 전류 증폭기는, 예를 들어, 도 1에 도시된 바와 같이 넓은 튜닝 범위와 큰 VCO 이득을 갖는 PLL용으로 사용될 수도 있다. 큰 VCO 이득은 저속 고이득 경로와 고속 저이득 경로로 분리될 수도 있고, 이 둘 모두는 이중 경로 전류 증폭기에 의해 구현될 수도 있다. 저속 고이득 경로는 평균 제어 전류를 VCO에 제공하여 넓은 튜닝 범위를 지원할 수도 있다. 고속 저이득 경로는 순간적인 제어 전류를 VCO에 제공하여 락 상태 동안 보다 작은 VCO 이득을 지원할 수도 있다. 보다 작은 VCO 이득은 PLL 루프 안정성을 개선시켜, 보다 작은 지터를 발생시킬 수도 있다.
이중 경로 전류 증폭기는 저 전압 애플리케이션에 특히 유용하다. 저 전력 공급 전압은 흔히 휴대용 디바이스용으로 사용되어 전력 소모를 감소시킨다. 그러나, 낮은 공급 전압은 제어 전압 범위를 제한하고, 이는 큰 VCO 이득 문제를 더욱 현저하게 나타낸다. 이중 경로 전류 증폭기는 큰 VCO 이득을 지원할 수 있고, 이는 저속 전압 애플리케이션에서 더욱 엄격할 수도 있다.
이중 경로 전류 증폭기는 다양한 전자식 디바이스 및 회로용으로 사용될 수도 있다. 무선 통신 장치에서의 이중 경로 전류 증폭기의 사용을 아래에 설명한다.
도 9는 무선 통신 시스템의 무선 디바이스 (900) 의 설계의 블록도를 도시한다. 무선 디바이스 (900) 는 셀룰러 폰, 단말기, 개인 디지털 보조기 (PDA), 핸드셋, 또는 다른 디바이스 또는 설계일 수도 있다. 무선 통신 시스템은 코드 분할 다중 접속 (CDMA) 시스템, 시분할 다중 접속 (TDMA) 시스템, 이동통신 세계화 (GSM) 시스템, 주파수 분할 다중 접속 (FDMA) 시스템, 직교 FDMA (OFDMA) 시스템 등일 수도 있다.
무선 디바이스 (900) 는 양방향 통신을 지원하는 디지털 프로세서 (910) 및 트랜시버 (930) 를 포함한다. 디지털 프로세서 (910) 는 하나 이상의 주문형 반도체 (ASIC) 로 구현될 수도 있고, 트랜시버 (930) 는 하나 이상의 무선 주파수 (RF) 집적 회로 (RFIC) 로 구현될 수도 있다.
디지털 프로세서 (910) 내에서, 인코더 (912) 는 송신될 데이터를 처리 (예를 들어, 포맷, 인코딩, 및 인터리빙) 하고, 변조기 (Mod; 914) 는 코딩된 데이터를 더 프로세싱 (예를 들어, 변조 및 스크램블) 하여 출력 칩을 생성한다. 트랜시버 (930) 내에서, 송신 (TX) 기저대역 유닛 (932) 은 출력 칩 상에서 디지털-아날로그 변환, 필터링, 증폭 등과 같은 기저대역 처리를 수행하고 기저대역 신호를 제공한다. 믹서 (934) 는 기저대역 신호를 RF 로 상향변환한다. TX RF 유닛 (936) 은 필터링 및 전력 증폭과 같은 신호 컨디셔닝을 수행하고 안테나 (940) 를 통해 송신되는 RF 변조 신호를 생성한다. 데이터 수신에 있어서, 수신 (RX) RF 유닛 (942) 은 입력 RF 신호를 안테나 (940) 로부터 수신하고 저잡음 증폭 및 필터링과 같은 신호 컨디셔닝을 수행한다. 믹서 (944) 는 컨디셔닝된 RF 신호를 RF로부터 기저대역으로 하향변환한다. RX 기저대역 유닛 (946) 은 필터링, 증폭, 아날로그-디지털 변환 등과 같은 기저대역 처리를 수행하고 샘플들을 제공한다. 복조기 (Demod; 916) 는 샘플들을 처리 (예를 들어, 디스크램블 및 복조) 하고 심볼 추정치를 제공한다. 디코더 (918) 는 심볼 추정치를 처리 (예를 들어, 디인터리빙 및 디코딩) 하고 디코딩된 데이터를 제공한다. 일반적으로, 데이터 프로세서 (910) 및 트랜시버 (930) 에 의한 처리는 무선 시스템에 의해 사용된 무선 기술에 의존한다.
프로세서 (920) 는 비디오, 오디오, 그래픽 등과 같은 다양한 애플리케이션을 지원할 수도 있다. 제어기/프로세서 (960) 는 무선 디바이스 (900) 내에서 다양한 처리 유닛의 동작을 지시할 수도 있다. 메모리 (962) 는 무선 디바이스 (900) 를 위한 프로그램 코드 및 데이터를 저장할 수도 있다.
VCO/PLL (922) 은 디지털 프로세서 (910) 내에서 처리 유닛을 위한 클록 신호를 생성한다. VCO/PLL (950) 은 주파수 상향변환을 위해 믹서 (934) 에 의해 사용된 송신 LO 신호 및 주파수 하향변환을 위해 믹서 (944) 에 의해 사용된 수신 LO 신호를 생성한다. VCO (922) 및/또는 VCO (950) 는 큰 VCO 이득을 가질 수도 있고 본원에 기재된 이중 경로 전류 증폭기를 사용할 수도 있다. 이중 경로 전류 증폭기는 도 9의 다른 블록에서도 사용될 수도 있다. 기준 발진기 (964) 는 VCO/PLL (922) 및/또는 VCO/PLL (950) 을 위한 기준 신호를 생성한다. 기준 발진기 (964) 는 수정 발진기 (XO), 전압 제어 XO (VCXO), 온도 보상 XO (TCXO), 또는 몇몇 다른 유형의 발진기일 수도 있다.
본원에 기재된 이중 경로 전류 증폭기는 아날로그 IC, RFIC, ASIC, 디지털 신호 프로세서 (DSP), 디지털 신호 프로세싱 디바이스 (DSPD), 프로그래머블 로직 디바이스 (PLD), 필드 프로그래머블 게이트 어레이 (FPGA), 프로세서, 제어기, 마이크로-제어기, 마이크로프로세서, 및 다른 전자식 유닛에서 구현될 수도 있다. 이중 경로 전류 증폭기는 N-MOS, P-MOS, CMOS, BJT, GaAs 등과 같은 다양한 IC 프로세스 기술로 구현될 수도 있다. 이중 경로 전류 증폭기는 또한 별개의 컴포넌트로 구현될 수도 있다.
본 개시의 앞의 설명은 당업자가 본 개시물을 제작 또는 이용할 수 있게 제공된다. 본 개시에 대한 다양한 수정들은 당업자에게 자명할 것이고, 본원에 정의된 일반적인 원리는 본 개시의 정신 및 범위에서 벗어나지 않고 다른 변경에 적용될 수도 있다. 이와같이, 본 개시는 본원에 기재된 실시예 및 설계로 제한되는 것을 의도하지 않으며, 본원에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위를 따른다.

Claims (28)

  1. 포지티브 피드백 루프를 구비하고, 입력 전류를 수신하고 제 1 전류를 제공하도록 구성된 저속 고이득 경로;
    상기 입력 전류를 수신하고 제 2 전류를 제공하도록 구성된 고속 저이득 경로; 및
    상기 제 1 전류와 상기 제 2 전류를 합산하여 출력 전류를 제공하도록 구성된 합산기를 포함하고,
    상기 저속 고이득 경로는 상기 제 1 전류를 상기 포지티브 피드백 루프의 피드백 입력으로서 사용하는, 장치.
  2. 제 1 항에 있어서,
    상기 고속 저이득 경로는 1의 이득과, 상기 고속 저이득 경로 내의 회로 엘리먼트들의 기생성분 (parasitics) 에 의해 결정된 광대역폭을 갖는, 장치.
  3. 제 1 항에 있어서,
    상기 저속 고이득 경로는 1 보다 큰 이득과, 상기 저속 고이득 경로 내의 극점 (pole) 에 의해 결정된 대역폭을 갖는, 장치.
  4. 제 1 항에 있어서,
    상기 저속 고이득 경로는,
    상기 입력 전류와 상기 제 1 전류를 합산하여 제 3 전류를 제공하도록 구성된 가산기, 및
    상기 제 3 전류를 수신하고 상기 제 1 전류를 제공하도록 구성된 회로로서, 상기 가산기 및 상기 회로는 상기 포지티브 피드백 루프를 구현하는, 상기 회로를 포함하는, 장치.
  5. 제 4 항에 있어서,
    상기 회로는 1 보다 작은 이득을 갖고 미리결정된 주파수에서 극점을 갖는, 장치.
  6. 제 1 전류를 획득하기 위해, 포지티브 피드백 루프를 갖는 저속 고이득 경로를 이용하여 입력 전류를 처리하는 단계;
    제 2 전류를 획득하기 위해, 고속 저이득 경로를 이용하여 상기 입력 전류를 처리하는 단계; 및
    출력 전류를 획득하기 위해, 상기 제 1 전류와 상기 제 2 전류를 합산하는 단계를 포함하고.
    상기 저속 고이득 경로를 이용하여 입력 전류를 처리하는 단계는, 상기 제 1 전류를 상기 포지티브 피드백 루프의 피드백 입력으로서 사용하는 단계를 더 포함하는, 방법.
  7. 제 6 항에 있어서,
    상기 저속 고이득 경로를 이용하여 상기 입력 전류를 처리하는 단계는,
    제 3 전류를 획득하기 위해, 상기 입력 전류와 상기 제 1 전류를 합산하는 단계, 및
    상기 제 1 전류를 획득하기 위해, 1 보다 작은 이득 및 특정 주파수에서의 극점을 갖는 전달 함수에 따라서 상기 제 3 전류를 처리하는 단계를 포함하는, 방법.
  8. 제 6 항에 있어서,
    상기 고속 저이득 경로를 이용하여 상기 입력 전류를 처리하는 단계는 상기 제 2 전류를 획득하기 위해 상기 입력 전류를 미러링하는 단계를 포함하는, 방법.
  9. 제 1 전류를 획득하기 위해, 포지티브 피드백 루프를 갖는 저속 고이득 경로를 이용하여 입력 전류를 처리하는 수단;
    제 2 전류를 획득하기 위해, 고속 저이득 경로를 이용하여 상기 입력 전류를 처리하는 수단; 및
    출력 전류를 획득하기 위해, 상기 제 1 전류와 상기 제 2 전류를 합산하는 수단을 포함하고,
    상기 저속 고이득 경로를 이용하여 입력 전류를 처리하는 수단은, 상기 제 1 전류를 상기 포지티브 피드백 루프의 피드백 입력으로서 사용하기 위한 수단을 더 포함하는, 장치.
  10. 제 9 항에 있어서,
    상기 저속 고이득 경로를 이용하여 상기 입력 전류를 처리하기 위한 수단은,
    제 3 전류를 획득하기 위해, 상기 입력 전류와 상기 제 1 전류를 합산하는 수단, 및
    상기 제 1 전류를 획득하기 위해, 1 보다 작은 이득 및 특정 주파수에서의 극점을 갖는 전달 함수에 따라서 상기 제 3 전류를 처리하는 수단을 포함하는, 장치.
  11. 제 9 항에 있어서,
    상기 고속 저이득 경로를 이용하여 상기 입력 전류를 처리하는 수단은 상기 제 2 전류를 획득하기 위해 상기 입력 전류를 미러링하는 수단을 포함하는, 장치.
  12. 이중 경로 전류 증폭기를 위한 고속 저이득 경로를 구현하도록 구성된 제 1 전류 미러; 및
    상기 제 1 전류 미러에 커플링된 제 2 전류 미러로서, 상기 제 1 전류 미러 및 상기 제 2 전류 미러는 상기 이중 경로 전류 증폭기를 위한 저속 고이득 경로를 구현하도록 구성되는, 상기 제 2 전류 미러를 포함하는, 집적 회로.
  13. 제 12 항에 있어서,
    상기 제 1 전류 미러는,
    다이오드 구성으로 커플링되고, 입력 전류를 수신하도록 구성된 제 1 트랜지스터, 및
    상기 제 1 트랜지스트와 병렬로 커플링되고 상기 입력 전류를 미러링하는 출력 전류를 제공하는 제 2 트랜지스터를 포함하는, 집적 회로.
  14. 제 13 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 동일한 치수를 갖고, 상기 고속 저이득 경로는 1 의 이득을 갖는, 집적 회로.
  15. 제 12 항에 있어서,
    상기 제 1 전류 미러는 병렬로 커플링된 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 다이오드 구성으로 커플링되고, 상기 제 2 전류 미러는, 병렬로 커플링되고 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터에 각각 더 커플링되는 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는, 집적 회로.
  16. 제 15 항에 있어서,
    상기 제 1 트랜지스터는 상기 제 2 트랜지스터보다 더 큰 치수를 갖고, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 동일한 치수를 갖고, 상기 저속 고이득 경로는 1 보다 더 큰 이득을 갖는, 집적 회로.
  17. 제 15 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 P-FET (P-channel field effect transistors) 이고, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 N-FET (N-channel field effect transistors) 인, 집적 회로.
  18. 제 15 항에 있어서,
    상기 제 2 전류 미러는, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터의 드레인들에 각각 커플링된 제 1 입력 및 제 2 입력을 갖고 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터의 게이트들에 커플링된 출력을 더 갖는 연산 증폭기를 더 포함하는, 집적 회로.
  19. 제 18 항에 있어서,
    상기 연산 증폭기는, 상기 제 1 입력과 상기 제 2 입력 사이의 전압차를 검출하고 상기 검출된 전압차에 기초하여 전류를 제공하도록 구성된 연산 트랜스컨덕턴스 증폭기 (OTA) 인, 집적 회로.
  20. 제 18 항에 있어서,
    상기 연산 증폭기는,
    상기 연산 증폭기의 상기 제 1 입력과 상기 제 2 입력을 형성하는 차동 증폭기, 및
    상기 차동 증폭기에 커플링되고 상기 연산 증폭기의 상기 출력을 제공하는 능동형 부하를 포함하는, 집적 회로.
  21. 제 20 항에 있어서,
    상기 연산 증폭기는 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터의 게이트들에 커플링된 게이트 및 상기 차동 증폭기에 커플링된 드레인을 갖는 바이어스 트랜지스터를 더 포함하는, 집적 회로.
  22. 제 18 항에 있어서,
    상기 연산 증폭기의 바이어스 전류는 상기 제 4 트랜지스터에 흐르는 전류에 기초하여 결정되는, 집적 회로.
  23. 제 15 항에 있어서,
    상기 제 2 전류 미러는 상기 제 3 트랜지스터 및 제 4 트랜지스터의 게이트들과 회로 접지 사이에 커플링된 커패시터를 더 포함하는, 집적 회로.
  24. 제 15 항에 있어서,
    상기 제 4 트랜지스터는 다이오드 구성으로 커플링되고 함께 커플링된 게이트 및 드레인을 갖는, 집적 회로.
  25. 이중 경로 전류 증폭기를 위한 저속 고이득 경로를 구현하도록 구성된 제 1 전류 미러; 및
    상기 이중 경로 전류 증폭기를 위한 고속 저이득 경로를 구현하도록 구성된 제 2 전류 미러를 포함하는, 집적 회로.
  26. 제 25 항에 있어서,
    상기 이중 경로 전류 증폭기를 위한 입력 전류를 수신하고 제 1 입력 전류 및 제 2 입력 전류를 상기 제 1 전류 미러 및 상기 제 2 전류 미러에 각각 제공하도록 구성된 제 3 전류 미러를 더 포함하는, 집적 회로.
  27. 제 25 항에 있어서,
    제 1 출력 전류 및 제 2 출력 전류를 상기 제 1 전류 미러 및 상기 제 2 전류 미러로부터 각각 수신하여 합산하고, 상기 이중 경로 전류 증폭기에 대한 출력 전류를 제공하도록 구성된 전류 합산 노드를 더 포함하는, 집적 회로.
  28. 제 25 항에 있어서,
    상기 제 1 전류 미러는 제 1 트랜지스터 및 제 2 트랜지스터와 커패시터를 포함하고, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 병렬로 커플링되고, 상기 제 1 트랜지스터는 다이오드 구성으로 커플링되고, 그리고 상기 커패시터는 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트들과 AC 접지 사이에 커플링되고, 상기 제 2 전류 미러는 병렬로 커플링된 제 3 트랜지스터 및 제 4 트랜지스터를 포함하고, 상기 제 3 트랜지스터는 다이오드 구성으로 커플링되는, 집적 회로.
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