JP5080651B2 - デュアルパス電流増幅器 - Google Patents

Description

本開示は一般に電子回路に関し、より詳細には、増幅器に関する。

増幅器は、一般的に、入力信号を増幅し所望の信号レベルを有する出力信号を得るために用いられる。種々の形式の増幅器が利用可能であり、これらの増幅器は電圧増幅器、電流増幅器等を含む。電圧増幅器は入力電圧信号を入力し増幅し出力電圧信号を生成する。電流増幅器は入力電流信号を入力し、増幅し、出力電流信号を生成する。電圧および電流増幅器は通常異なる設計であり異なる用途に用いられる。

増幅器は、その増幅器が用いられる用途に依存する特定の伝達関数を実施するように設計される。種々の回路素子（例えば、トランジスタ、抵抗、コンデンサ等）がこの伝達関数を実施するために用いられる。コスト、大きさ、電力等を最小にしながらこの伝達関数を得るように増幅器を設計することが望ましい。

低速高利得パスおよび高速低利得パスを有するデュアルパス電流増幅器をここに説明する。高速低利得パスは低利得かつ広い帯域幅を有する信号パスである。低速高利得パスは高速低利得パスに比べて高利得かつ狭い帯域幅を有する信号パスである。以下に説明するように、低速高利得パスおよび高速低利得パスは種々の回路設計を用いて実施される。デュアルパス電流増幅器は、広い同調範囲および優れた位相同期ループ（ＰＬＬ）ダイナミクスを得るための２つの制御パスを有するＰＬＬのような種々の用途に用いるこができる。

デュアルパス電流増幅器の一設計において、低速高利得パスは１より大きい利得、および低速高利得パスの１つの極によって決定される帯域幅を有する。低速高利得パスは１より小さいループ利得を有する正帰還ループで実施される。高速低利得パスは単位利得、および高速低利得パス内の回路素子の寄生素子によって決定される広い帯域幅を有する。低速高利得パスは入力電流を入力し第１の電流を出力する。高速低利得パスも入力電流を入力し第２の電流を出力する。加算器（例えば、電流加算ノード）は、第１と第２の電流を加算しデュアルパス電流増幅器の出力電流を生成する。

一設計において、デュアルパス電流増幅器は第１および第２の電流ミラーを含む。第１の電流ミラーは高速低利得パスを実施する。第１および第２の電流ミラーは連結され、低速高利得パスを実施する。第１の電流ミラーは並列に接続された第１、第２、および第３のＰ−チャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）を用いて実施されることができる。第１のＰ−ＦＥＴはダイオード構成になるように接続され、第２および第３のＰ−ＦＥＴにゲート電圧を与える。第２の電流ミラーは第１および第２のＮ−チャンネル電界効果トランジスタ（Ｎ−ＦＥＴ）、演算増幅器並びにコンデンサを用いて実施されることができる。第１および第２のＮ−ＦＥＴは並列に接続され、それらのドレインは第１および第２のＰ−ＦＥＴのドレインにそれぞれ接続される。前記演算増幅器は、第１および第２のＮ−ＦＥＴのドレインに接続された２つの入力と、これらのＮ−ＦＥＴのゲートに接続された１つの出力を有する。前記コンデンサはＮ−ＦＥＴのゲートと回路のアース間に接続される。以下に説明するように、この設計は一定の利益を提供する。

デュアルパスＰＬＬのブロック図。 本発明の、デュアルパス電流増幅器の一設計のｓ−領域モデルを示す図。 本発明の、デュアルパス電流増幅器の一設計の伝達関数を示す図。 本発明の、図２Ａに示すｓ−領域モデルを実施するデュアルパス電流増幅器の回路図。 本発明の、デュアルパス電流増幅器の別の設計のｓ−領域モデルを示す図。 デュアルパス電流増幅器の別の設計の伝達関数を示す図。 本発明の、図４Ａに示すｓ−領域モデルを実施するデュアルパス電流増幅器の一設計の回路図。 本発明の、図４Ａに示すｓ−領域モデルを実施するデュアルパス電流増幅器の別の設計の回路図。 本発明の、図４Ａに示すｓ−領域モデルを実施するデュアルパス電流増幅器のさらに別の回路図。 本発明の、入力電流を処理するためのプロセスを示す図。 無線通信機器のブロック図。

発明の詳細な説明

以下に本開示の種々の態様および特徴をさらに詳細に説明する。

ここに説明するデュアルパス電流増幅器は種々の用途に用いられる。ＰＬＬにおけるデュアルパス電流増幅器の使用を以下に説明する。

図１に大きいＶＣＯ利得を効果的に扱うことができるデュアルパスＰＬＬ１００の一設計のブロック図を示す。ＰＬＬ１００は位相−周波数検出器１１０、電荷ポンプ１２０、ループフィルタ１３０、電圧制御発振器（ＶＣＯ）１４０、および分周器１８０を含む。ＶＣＯ１４０は電圧−電流変換器１４２、デュアルパス電流増幅器１５０、および電流制御発振器（ＩＣＯ）１７０を含む。

ＩＣＯ１７０は電流増幅器１５０からの制御電流Ｉ_ＣＴＲＬによって決定される周波数を有する発振器信号を生成する。分周器１８０は、Ｎ≧１として、発振器信号を周波数の１／Ｎに分周しフィードバック信号を出力する。位相−周波数検出器１１０は基準信号およびフィードバック信号を入力し、この２つの信号の位相を比較し、この２つの信号間の位相の差／誤差を示す検出器信号を出力する。電荷ポンプ１２０は検出された位相誤差に比例する誤差信号を生成する。ループフィルタ１３０はこの誤差信号をフィルタリングし、ＶＣＯ１４０に制御電圧を出力する。ループフィルタ１３０は、フィードバック信号の位相または周波数が基準信号の位相または周波数に同期するように、制御電圧を調整する。

電圧−電流変換器１４２はループフィルタ１３０から制御電圧を入力し、第１の電流Ｉ_１および第２の電流Ｉ_２を生成する。一般に、第１の電流Ｉ_１は第２の電流Ｉ_２と等しいか、より大きいか、またはより小さい。図１に示す設計において、電流増幅器１５０は狭帯域電流増幅器１５２および加算器１５４を含む。増幅器１５２は第１の電流Ｉ_１を増幅し、フィルタリングし、第３の電流Ｉ_３を出力する。加算器１５４は第３の電流Ｉ_３と第２の電流Ｉ_２を加算し、ＩＣＯ１７０に制御電流Ｉ_ＣＴＲＬを供給する。

ＶＣＯ１４０は広い同調範囲を有しており、また、ＶＣＯ利得は大きい。ＶＣＯ利得は、ＶＣＯの同調範囲をそのＶＣＯの制御電圧範囲で除算した値におおよそ等しい。ＶＣＯ１４０の広い同調範囲はデュアルパス電流増幅器１５０によって効果的に扱われる。電流増幅器１５０は、２つの信号パス、すなわち低速高利得パス１６０および高速低利得パス１６２を有する。図１に示す設計において、低速高利得パス１６０は１より大きい利得、および狭帯域電流増幅器１５２によって決定される周波数応答を有する。高速低利得パス１６２は１の利得、および平坦な周波数応答を有する。大きいＶＣＯ利得は２つのパスに分割される。低速高利得パス１６０はＶＣＯ１４０の中心周波数を低速に調整する高ＶＣＯ利得パスに用いられる。高速低利得パス１６２は標準的動作中にＶＣＯ１４０の瞬時周波数を調整する小さいＶＣＯ利得パスに用いられる。低速高利得パス１６０は高速低利得パス１６２の標準動作への擾乱を避けるように設計される。ＶＣＯ利得の分割は電圧−電流変換の後に実行される。これにより、電圧−電流変換器１４２および電流増幅器１５０の効率的実施が可能となり、また他の利益も提供する。

図２Ａに図１のデュアルパス電流増幅器１５０の設計のためのｓ−領域モデル２００のブロック図を示す。モデル２００において、低速高利得パス１６０は図２Ａに示す伝達関数を有するブロック２１０によって実施される。低速高利得パス１６０は、ｍ−１の利得およびω_０の帯域幅を有する。ここでｍ＞１、ω_０は適切に選択した周波数である。高速低利得パス１６２は図２Ａに示す伝達関数を有するブロック２１２によって実施される。高速低利得パス１６２は単位利得およびω_１の帯域幅を有する。ここでω_１＞＞ω_０である。加算器１５４は加算器２１４によって実施される。

ブロック２１２は図１に示すように短いまたは直接の接続で置き換えてもよい。従ってω_１は無限大に等しい。この場合、モデル２００を有する電流増幅器１５０の伝達関数Ｈ（ｓ）は以下のように表される。

式（１）
図２Ｂに式（１）の伝達関数Ｈ（ｓ）のプロットを示す。図２Ｂに示すように、伝達関数Ｈ（ｓ）はω_０に１つの極を、ｍ・ω_０に１つの零点を有する。ω_０より低い周波数において電流利得はｍである。電流利得ｍはＩＣＯ１７０の平均制御電流を生成するために用いられる。ｍ・ω_０より高い周波数において電流利得は１である。単位電流利得は、同期または準同期状態で用いられ、ジッタを抑圧および／またはＰＬＬループダイナミクスを改善する。

電流増幅器１５０は閉ループフィードバックシステムであるＰＬＬ１００に極−零対を導入する。ＰＬＬのループ安定性はｍ・ω_０をＰＬＬループ利得帯域幅よりも十分小さく、好ましくはループフィルタ１３０の第１零点より低く設計することによって確実にされる。

図３にデュアルパス電流増幅器１５０ａの回路図を示す。これは図２Ａのｓ−領域モデル２００を実施し、図１のデュアルパス電流増幅器１５０の一設計である。この設計において、電流増幅器１５０ａは３個の電流ミラー、すなわち入力電流ミラー３１０、低速高利得電流ミラー３２０、および高速低利得電流ミラー３３０を含む。電流ミラーは並列に接続した複数のトランジスタを有する回路であって、それらのゲートが互いに接続され、またそれらのソースが同じ電圧に接続されており、その結果一方のトランジスタを通じて流れる電流はもう一方のトランジスタを通じて流れる電流をミラーリングする。図３において、電流増幅器１５０ａはＮ−ＦＥＴおよびＰ−ＦＥＴの双方を用いて相補型金属酸化膜半導体（ＣＭＯＳ）で実施される。

入力電流ミラー３１０はＮ−ＦＥＴ３１２、３１４、および３１６を含む。それらは並列に接続され、それらのゲートが互いに接続され、それらのソースが回路のアースに接続されている。Ｎ−ＦＥＴ３１２はダイオード構成になるように接続される。すなわち、Ｎ−ＦＥＴ３１２のゲートとドレインが互いに接続される。Ｎ−ＦＥＴ３１４および３１６のドレイン電流はＮ−ＦＥＴ３１２ドレイン電流によって決定される（かつミラーとなる）。電流源３０２は、図１のＩ_１に相当する入力電流Ｉ_ｉｎを供給する。

低速高利得電流ミラー３２０はＰ−ＦＥＴ３２２および３２４を含む。それらは並列に接続され、それらのゲートが互いに接続され、それらのソースが電源電圧Ｖ_ＤＤに接続されている。Ｐ−ＦＥＴ３２２はダイオード構成になるように接続され、そのドレインがそのゲートおよびさらに電流ミラー３１０のＮ−ＦＥＴ３１４のドレインに接続されている。Ｐ−ＦＥＴ３２４は、そのドレインが電流加算ノードに接続されている。Ｐ−ＦＥＴ３２４のドレイン電流はＰ−ＦＥＴ３２２および３２４の寸法とＰ−ＦＥＴ３２２のドレイン電流によって決定される。コンデンサ３２６は一端がＰ−ＦＥＴ３２２および３２４のゲートに接続され、他端が電源電圧に接続されている。電源電圧および回路アースはいずれも交流（ＡＣ）的にはアースとみなされる。

高速低利得電流ミラー３３０はＰ−ＦＥＴ３３２および３３４を含む。それらは並列に接続され、それらのゲートが互いに接続され、それらのソースが電源電圧に接続されている。Ｐ−ＦＥＴ３３２はダイオード構成になるように接続され、そのドレインがそのゲートおよびさらに電流ミラー３１０のＮ−ＦＥＴ３１６のドレインに接続されている。Ｐ−ＦＥＴ３３４は、そのドレインが電流加算ノードに接続されている。Ｐ−ＦＥＴ３３４のドレイン電流はＰ−ＦＥＴ３３２のドレイン電流によって決定される（かつそれのミラーとなる）。電流加算ノードは、図１のＩ_ＣＴＲＬに相当する出力電流Ｉ_ｏｕｔを出力する。

電流ミラー３１０において、Ｎ−ＦＥＴ３１２はＩ_ｉｎを入力し、Ｎ−ＦＥＴ３１４および３１６にゲート電圧Ｖ_ｇを与える。したがってＮ−ＦＥＴ３１２、３１４、および３１６は、同一のゲート−ソース間電圧Ｖ_ｇｓを有する。Ｎ−ＦＥＴ３１２、３１４、および３１６が同じ幅／長さ（Ｗ／Ｌ）形状を有する場合、図３に示すように、Ｎ−ＦＥＴ３１４はそのドレインにおいてＩ_１＝Ｉ_ｉｎを供給し、Ｎ−ＦＥＴ３１６はそのドレインにおいてＩ_２＝Ｉ_ｉｎを供給する。

電流ミラー３２０において、Ｐ−ＦＥＴ３２２のドレイン電流はＮ−ＦＥＴ３１４のドレイン電流に等しい。Ｐ−ＦＥＴ３２４のドレイン電流はＰ−ＦＥＴ３２２のドレイン電流のｍ−１倍である。それは、双方のＰ−ＦＥＴは同じＶ_ｇｓ電圧を有するがＰ−ＦＥＴ３２４は（ｍ−１）・Ｘの寸法を有し、一方Ｐ−ＦＥＴ３２２は１Ｘの寸法を有するからである。Ｐ−ＦＥＴ３２４はＩ_３＝（ｍ−１）・Ｉ_ｉｎのドレイン電流を電流加算ノードに供給する。電流ミラー３２０はＰ−ＦＥＴ３２２および３２４のゲート電圧への高速な変化を防ぐコンデンサ３２６を含む。したがって、ドレイン電流Ｉ_３はコンデンサ３２６のサイズおよび他の要素によって決定される低い速度で変化する。

電流ミラー３３０において、Ｐ−ＦＥＴ３３２のドレイン電流はＮ−ＦＥＴ３１６のドレイン電流に等しい。Ｐ−ＦＥＴ３３４のドレイン電流はＰ−ＦＥＴ３３２のドレイン電流に等しい。それは、Ｐ−ＦＥＴ３３２および３３４は同じＶ_ｇｓ電圧を有し同じ寸法を有するからである。したがって、Ｐ−ＦＥＴ３３４はドレイン電流Ｉ_ｉｎを電流加算ノードに供給する。電流ミラー３３０は、（寄生素子以外には）いかなるリアクタンス素子も含まず、したがって、高速である。

入力電流Ｉ_ｉｎが変化すると、電流ミラー３３０はその変化にすばやく応答する。一方電流ミラー３２０は、コンデンサ３２６のためにＰ−ＦＥＴ３２２および３２４のゲート電圧は急速に変化できないため、応答にいくらか時間がかかる。電流ミラー３２０の帯域幅ω_０、したがって電流増幅器１５０ａの帯域幅は以下のように表される。

ω_０ ＝ ｇ_ｍｐ ／ Ｃ 式（２）
ここでｇ_ｍｐはＰ−ＦＥＴ３２２の相互コンダクタンス、Ｃはコンデンサ３２６の静電容量である。

相互コンダクタンスｇ_ｍｐは入力電流Ｉ_ｉｎおよびＰ−ＦＥＴ３２２の寸法またはＷ／Ｌ比で決定され、したがって制限されている。所望の帯域幅ω_０を得るために適切な静電容量値Ｃが選択される。狭帯域幅を得るためには大きいコンデンサが用いられる。逆も同様である。

電流ミラー３２０の利得ｍ−１は所望特性、回路の実施等のような種々の要素に基づいて選択される。ｍ−１が小さすぎる場合、デュアルパスＶＣＯ利得の利点は最小限になる。逆に、ｍ−１が大きすぎる場合、零点ｍ・ω_０の位置が高くなりすぎ、ＰＬＬのループ安定性に影響を与える。一設計において、ｍ−１は７に等しい。他の値がｍ−１に用いられても良い。

図３は少数のＦＥＴと１個のコンデンサを用いたデュアルパス電流増幅器１５０ａの効率的実施を示している。低速高利得パス１６０は２つのＰ−ＦＥＴ３２２および３２４、並びに１つのコンデンサ３２６で構成された電流ミラー３２０を用いて実施される。高速低利得パス１６２は２つのＰ−ＦＥＴ３３２および３３４で構成された電流ミラー３３０を用いて実施される。電流ミラー３２０はｍ−１の固定利得を乗算した電流を出力する。電流加算ノードはＰ−ＦＥＴ３２４および３３４のドレイン電流を都合良く（ｃｏｖｅｎｉｅｎｔｌｙ）加算し、出力電流を出力する。

図４Ａに図１のデュアルパス電流増幅器１５０の別の設計のためのｓ−領域モデル４００のブロック図を示す。モデル４００において、低速高利得パス１６０は加算器４１０および図４Ａに示される伝達関数を有するブロック４１２によって実施される。加算器４１０は入力電流Ｉ_ｉｎとブロック４１２からの中間電流Ｉ_ｘを加算し、加算された電流Ｉ_ｙをブロック４１２へ出力する。このように低速高利得パス１６０は正帰還ループを用いて実施される。ブロック４１２の利得は（ｍ−１）／ｍであり、すべての周波数に対して１より小さい。したがって、正帰還ループは無条件安定である。高速低利得パス１６２は単位利得および無限帯域幅を有する線路４１４によって実施される。加算器１５４は加算器４１６によって実施される。

モデル４００を有する電流増幅器１５０の伝達関数Ｇ（ｓ）は以下のように表される。

式（３）
図４Ｂに式（３）の伝達関数Ｇ（ｓ）のプロットを示す。図４Ｂに示すように、伝達関数Ｇ（ｓ）はω_０／ｍに１つの極、およびω_０に１つの零点を有する。電流利得はω_０／ｍより低い周波数においてｍであり、ω_０より高い周波数において１である。

図２Ｂおよび図４Ｂに示すように、伝達関数Ｇ（ｓ）およびＨ（ｓ）は各々１つの極および１つの零点を有する。しかし、伝達関数Ｇ（ｓ）の極はω_０／ｍに位置し、一方伝達関数Ｈ（ｓ）の極はω_０に位置する。伝達関数Ｇ（ｓ）の零点はω_０に位置し、一方伝達関数Ｈ（ｓ）の零点はｍ・ω_０に位置する。したがって、極の周波数が与えられると、伝達関数Ｇ（ｓ）のω_０は伝達関数Ｈ（ｓ）のω_０よりｍ倍高い。これは、伝達関数Ｇ（ｓ）は、伝達関数Ｈ（ｓ）を実施するために用いるコンデンサの１／ｍの小さいコンデンサを用いて実施されることを意味する。より小さいコンデンサは、集積回路（ＩＣ）上で実施される場合、より小さいダイ面積を占める。

図５にデュアルパス電流増幅器１５０ｂの回路図を示す。この回路は図４Ａのモデル４００を実施し、図１のデュアルパス電流増幅器１５０の別の設計である。この設計において、電流増幅器１５０ｂはＮＭＯＳ電流ミラー５１０およびＰＭＯＳ電流ミラー５２０を含む。電流源５０２は図１に示すＩ_１に相当する入力電流Ｉ_ｉｎを供給し、ノードＡに接続される。

ＮＭＯＳ電流ミラー５１０はＮ−ＦＥＴ５１２および５１４、コンデンサ５１６、および演算相互コンダクタンス増幅器（ＯＴＡ）５１８を含む。Ｎ−ＦＥＴ５１２および５１４は並列に接続され、それらのゲートが互いに接続され、それらのソースが回路のアースに接続されている。コンデンサ５１６は一端がＮ−ＦＥＴ５１２および５１４のゲートに接続され、他端が回路のアースに接続される。ＯＴＡ５１８はＮ−ＦＥＴ５１２のドレインに接続された反転入力（ノードＡ）、Ｎ−ＦＥＴ５１４のドレインに接続された非反転入力（ノードＢ）、およびＮ−ＦＥＴ５１２および５１４のゲートに接続された出力を有する。Ｎ−ＦＥＴ５１２および５１４はそれぞれ（ｍ−１）・Ｘの寸法を有する。

ＯＴＡ５１８は正帰還ループおよび負帰還ループを実施する。正帰還ループはＮ−ＦＥＴ５１２を回り、負帰還ループはＮ−ＦＥＴ５１４を回る。負帰還ループは正帰還ループより高いループ利得を有し、したがって正帰還ループに対し支配的である。その結果、ノードＡの電圧はノードＢの電圧に等しくなる。このことは、ＮＭＯＳ電流ミラー５１０内部の電流整合を改善し、またＰＭＯＳ電流ミラー５２０内部の（Ｐ−ＦＥＴ５２２と５２４の間の）電流整合も改善する。ＯＴＡ５１８はノードＡとＢとの電圧間の差を検出し、ノードＡの電圧とノードＢの電圧が等しくなるようにコンデンサ５１６を充電または放電する。ＯＴＡ５１８は、Ｎ−ＦＥＴ５１２のドレイン−ソース電圧Ｖ_ｄｓがＮ−ＦＥＴ５１４のＶ_ｄｓにほぼ一致することを確実にする。したがって、これらのＮ−ＦＥＴは同じＶ_ｇｓおよびＶ_ｄｓを有するため、Ｎ−ＦＥＴ５１２の動作点はＮ−ＦＥＴ５１４の動作点にほぼ一致する。ＯＴＡ５１８を含む負帰還ループにより、Ｎ−ＦＥＴ５１２のドレイン電流がＮ−ＦＥＴ５１４のドレイン電流と高精度に一致することが可能となる。Ｎ−ＦＥＴ５１２のドレイン電流は図４Ａのブロック４１２からの中間電流Ｉ_ｘに相当する。また、ＯＴＡ５１８により、Ｐ−ＦＥＴ５２２のドレイン電流がＰ−ＦＥＴ５２４のドレイン電流と高精度に電流ミラーリングすることが可能となる。

ＰＭＯＳ電流ミラー５２０は、Ｐ−ＦＥＴ５２２、５２４、および５２６を含む。これらは並列に接続され、それらのゲートが互いに接続されており、それらのソースが電源電圧に接続されている。Ｐ−ＦＥＴ５２２はダイオード構成になるように接続され、そのドレインがそのゲートおよびさらに電流ミラー５１０のＮ−ＦＥＴ５１２のドレインに接続されている。Ｐ−ＦＥＴ５２４はそのドレインがＮ−ＦＥＴ５１４のドレインに接続されている。Ｐ−ＦＥＴ５２６のドレインは出力電流Ｉ_ｏｕｔを出力する。これは図１のＩ_ＣＴＲＬに相当する。Ｐ−ＦＥＴ５２２および５２６は、それぞれｍ・Ｘの寸法を有し、Ｐ−ＦＥＴ５２４は（ｍ−１）・Ｘの寸法を有する。Ｐ−ＦＥＴ５２２のドレイン電流はＩ_ｙ＝Ｉ_ｉｎ＋Ｉ_ｘに等しい。Ｐ−ＦＥＴ５２４および５２６のドレイン電流はＰ−ＦＥＴ５２２のドレイン電流によって決定される。

電流増幅器１５０ｂにおいて、高速低利得パス１６２はＰＭＯＳ電流ミラー５２０のＰ−ＦＥＴ５２２および５２６によって実施される。Ｐ−ＦＥＴ５２２のドレイン電流は入力電流Ｉ_ｉｎおよび中間電流Ｉ_ｘを含む。しかし、Ｉ_ｘは低速に変化し、高速低利得パス１６２に対しては静的電流とみなされる。入力電流Ｉ_ｉｎが変化すると、Ｐ−ＦＥＴ５２２のドレイン電流は入力電流の変化と共に急速に変化する。Ｐ−ＦＥＴ５２６のドレイン電流は、電流ミラー構成のためＰ−ＦＥＴ５２２のドレイン電流に等しい。したがって、入力電流Ｉ_ｉｎの変化は出力電流Ｉ_ｏｕｔに高速に反映される。Ｐ−ＦＥＴ５２２および５２６は、同一寸法のｍ・Ｘまたはｍ／ｍの比を有する。これは、高速低利得パス１６２に対して１の利得をもたらす。

低速高利得パス１６０は、Ｐ−ＦＥＴ５２２および５２４で構成される第１の電流ミラー、並びにＮ−ＦＥＴ５１２および５１４で構成される第２の電流ミラーを用いて実施される。ノードＡは図４Ａの加算器４１０を実施する電流加算ノードである。ノードＡにおいて入力電流Ｉ_ｉｎは中間電流Ｉ_ｘと加算され、加算された電流Ｉ_ｙ＝Ｉ_ｉｎ＋Ｉ_ｘはＰ−ＦＥＴ５２２を介して供給される。Ｐ−ＦＥＴ５２４のドレイン電流はＩ_ｚ＝（（ｍ−１）／ｍ）・Ｉ_ｙに等しい。Ｐ−ＦＥＴ５２２はｍ・Ｘの寸法を有し、一方Ｐ−ＦＥＴ５２４は（ｍ−１）・Ｘの寸法を有するため、上記Ｉ_ｚはＰ−ＦＥＴ５２２のドレイン電流の（ｍ−１）／ｍ倍である。Ｎ−ＦＥＴ５１４のドレイン電流はコンデンサ５１６のため低速に変化する。コンデンサはＰ−ＦＥＴ５２４のドレイン電流がＩ_ｉｎの変化とともに急速に変化することを防止する。Ｉ_ｉｎが変化するときはいつでも、Ｐ−ＦＥＴ５２４はノードＢの電圧を変化させる。ノードＢにおけるこの電圧変化はＮ−ＦＥＴ５１４のＶ_ｇｓ電圧をコンデンサ５１６およびＯＴＡ５１８によって決定される遅延後に変化させる。Ｎ−ＦＥＴ５１４のドレイン電流は、Ｎ−ＦＥＴ５１４のＶ_ｇｓ電圧がいったん定まるとＩ_ｚに等しい。電流ミラー構成のためＮ−ＦＥＴ５１２のドレイン電流はＮ−ＦＥＴ５１４のドレイン電流に等しい。このように、Ｎ−ＦＥＴ５１２および５１４、並びにＰ−ＦＥＴ５２２および５２４は図４Ａのブロック４１２を実施する。低い周波数において、正帰還によりＩ_ｘ＝（ｍ−１）・Ｉ_ｉｎであり、低速高利得パス１６０に対してｍ−１の利得が得られる。低速高利得パス１６０に対する所望の利得は、Ｎ−ＦＥＴ５１２および５１４並びにＰ−ＦＥＴ５２２および５２４を適切なサイズに定めることによって得られる。

ＮＭＯＳ電流ミラー５１０の内部の負帰還ループの帯域幅は以下のように表される。

式（４）
ここで、ｇ_ｍはＯＴＡ５１８の相互コンダクタンス、
ｇ_ｍｎはＮ−ＦＥＴ５１４の相互コンダクタンス、
ｇ_ｏｎはＮ−ＦＥＴ５１４の出力コンダクタンス、
ｇ_ｏｐはＰ−ＦＥＴ５２４の出力コンダクタンス、
Ｃはコンデンサ５１６の静電容量である。

相互コンダクタンススｇ_ｍ、ｇ_ｍｎ、ｇ_ｏｎ、およびｇ_ｏｐはＯＴＡ５１８、Ｎ−ＦＥＴ５１４、およびＰ−ＦＥＴ５２４の設計によって決定される。所望の帯域幅を得るために、コンデンサ５１６の適切な静電容量値Ｃが選択される。Ｎ−ＦＥＴ５１４の利得Ｇ＝ｇ_ｍｎ／（ｇ_ｏｎ＋ｇ_ｏｐ）により、ダイオード接続されたＮ−ＦＥＴ５１４と同じω_０を得るためにはＣはＧ倍大きくなる。

図６にデュアルパス電流増幅器１５０ｃの回路図を示す。これは図４Ａのｓ−領域モデル４００を実施し、また図１のデュアルパス電流増幅器１５０のさらに別の設計である。電流増幅器１５０ｃは、特定の設計で実施されるＯＴＡ５１８を備え、図５の電流増幅器１５０ｂの回路素子のすべてを含む。

図６に示す設計において、ＯＴＡ５１８はＮ−ＦＥＴ５３２および５３４で構成される差動増幅器５３０、Ｐ−ＦＥＴ５３６および５３８で構成される能動負荷、並びにバイアスＮ−ＦＥＴ５４０を含む。Ｎ−ＦＥＴ５３２および５３４はそれらのソースが互いに接続され、それらのゲートがそれぞれノードＡおよびＢに接続されている。Ｎ−ＦＥＴ５４０はそのドレインがＮ−ＦＥＴ５３２および５３４のソースに接続され、そのゲートはＮ−ＦＥＴ５１２および５１４のゲートに接続され、そのソースは回路のアースに接続されている。Ｐ−ＦＥＴ５３６および５３８はそれらのソースが電源電圧に接続され、それらのゲートが互いに接続され、それらのドレインがそれぞれＮ−ＦＥＴ５３２および５３４のドレインに接続されている。Ｐ−ＦＥＴ５３６のドレインはさらにＮ−ＦＥＴ５１２および５１４のゲートに接続されている。Ｐ−ＦＥＴ５３８のドレインはさらにＰ−ＦＥＴ５３８のゲートに接続されている。

Ｎ−ＦＥＴ５４０はＮ−ＦＥＴ５３２および５３４の双方にＩ_ｘに比例したバイアス電流Ｉ_ｂを供給する。Ｐ−ＦＥＴ５３６および５３８は電流ミラーとして接続され、ノードＡの電圧がノードＢの電圧に等しいという定常状態条件のもとで、各Ｐ−ＦＥＴは約Ｉ_ｂ／２の電流を供給する。入力電流Ｉ_ｉｎが増加すると、ノードＢの電圧が上昇し、ＰＭＯＳ電流ミラー５２０内のＰ−ＦＥＴ５２４を通じて流れる電流を強制的に小さくする。この場合、ノードＡの電圧はノードＢの電圧より低く、Ｎ−ＦＥＴ５３２はそれほど強くオン状態にならず、ほとんど電流を引き込まず、Ｐ−ＦＥＴ５３６はコンデンサ５１６に電流を供給する。したがって、Ｎ−ＦＥＴ５１２および５１４のＶ_ｇｓは上昇し、これによりＮ−ＦＥＴ５１４がＰ−ＦＥＴ５２４からより多くの電流を引き込むことができる。これとは逆に、入力電流Ｉ_ｉｎが減少すると、ノードＢの電圧は降下しより多くの電流をＰ−ＦＥＴ５２４を通じて流れさせる。この場合、ノードＡの電圧はノードＢの電圧より高く、Ｎ−ＦＥＴ５３２はより強くオン状態になり、コンデンサ５１６から電流を吸い込む。したがって、Ｎ−ＦＥＴ５１２および５１４のＶ_ｇｓは降下し、その結果、Ｎ−ＦＥＴ５１４はＰ−ＦＥＴ５２４から、電流をほとんど引き込まなくなる。

図６のＯＴＡ設計はいくつかの利点を有する。第１に、設計は比較的簡単であり、ＯＴＡ５１８は５個のトランジスタで実施される。第２に、Ｎ−ＦＥＴ５３２および５３４のためのバイアス電流Ｉ_ｂがＮＭＯＳ電流ミラー５１０の中間電流Ｉ_ｘのレプリカから得られるため、ＯＴＡ５１８は自己バイアスされる。

図７にデュアルパス電流増幅器１５０ｄの回路図を示す。これは図４Ａのｓ−領域モデル４００を実施し、また図１のデュアルパス電流増幅器１５０のさらに別の設計である。電流増幅器１５０ｄは、ＯＴＡ５１８以外は図５の電流増幅器１５０ｂの回路素子のすべてを含む。この設計において、Ｎ−ＦＥＴ５１４はダイオード構成になるよう接続され、ドレインがゲートに接続されている。Ｎ−ＦＥＴ５１２のドレイン電流の、Ｎ−ＦＥＴ５１４のドレイン電流との整合は、ＯＴＡ５１８用いず、精度はより低いかもしれない。しかし、ある種の用途においては高精度な電流整合は必要ではなく、これらの用途に対してはＯＴＡ５１８の省略は電流ミラー１５０の設計を簡略化する。ループ帯域幅は、ω_０＝ｇ_ｍｎ／Ｃである。ここで、ｇ_ｍｎはＮ−ＦＥＴ５１４の相互コンダクタンスである。これにより、（４）式と同じω_０を得るためにより小さいコンデンサを使用することが可能となる。

図５、図６、および図７のデュアルパス電流増幅器１５０の設計はいくつかの利点がある。第１に、低速高利得パスの正帰還ループに起因して、電流増幅器１５０に対して所望の極周波数を得るために、より小さいコンデンサ５１６が用いられる。より小さいコンデンサはダイ面積およびコストを削減する。これは望ましいことである。第２に、ＮＭＯＳ電流ミラー５１０とＰＭＯＳ電流ミラー５２０の組合せは電流増幅器１５０を実施するために用いるトランジスタの数を削減する。

図８に入力電流を処理するためのプロセス８００の一設計を示す。入力電流は第１の電流を得るために正帰還ループを有する低速高利得パスを用いて処理される（ブロック８１２）。入力電流は第２の電流を得るために高速低利得パスも用いて処理される（ブロック８１４）。出力電流を得るために、第１の電流と第２の電流が（例えば電流加算器によって）加算される（ブロック８１６）。

ブロック８１２において、第３の電流を得るために入力電流と第１の電流が加算される。次に、第１の電流を得るために、１より小さい利得を有し特定の周波数で１つの極を有する伝達関数に従って第３の電流が処理される。低速高利得パスは正帰還による１より大きい利得、および低速高利得パスの極によって決定される帯域幅を有する。

ブロック８１４において、第２の電流を得るために入力電流は電流ミラーによってミラーリングされる。高速低利得パスは単位利得、および高速低利得パス内の回路素子の寄生素子によって決定される広い帯域幅を有する。

ここに説明したデュアルパス電流増幅器は、例えば、図１に示すような広い同調範囲および大きいＶＣＯ利得を有するＰＬＬのために用いることができる。大きいＶＣＯ利得は低速高利得パスおよび高速低利得パスに分割される。双方ともデュアルパス電流増幅器によって実施される。低速高利得パスは、広い同調範囲をサポートするために、ＶＣＯに平均制御電流を供給する。高速低利得パスは、同期状態期間中に、より小さいＶＣＯ利得をサポートするために、ＶＣＯに瞬時制御電流を供給する。より小さいＶＣＯ利得は、ＰＬＬのループ安定性を改善し、その結果、より少ないジッタとなる。

デュアルパス電流増幅器は低電圧用途に特に有利である。携帯機器には電力消費量を抑圧するために低電源電圧が一般的に用いられる。しかし、低電源電圧はまた、制御電圧範囲を制限し、これにより、大きいＶＣＯ利得の課題を顕著にする。デュアルパス電流増幅器は、低電圧用途においてより厳しいであろう大きいＶＣＯ利得をサポートすることができる。

デュアルパス電流増幅器は種々の電子機器および回路に用いられる。無線通信装置におけるデュアルパス電流増幅器の使用について以下に説明する。

図９に無線通信システムにおける無線機器９００の一設計のブロック図を示す。無線機器９００は、携帯電話、端末、携帯情報端末（ＰＤＡ）、ハンドセット、または他の機器もしくは設計である。無線通信システムは符号分割多重接続（ＣＤＭＡ）システム、時分割多重接続（ＴＤＭＡ）システム、広域移動通信（ＧＳＭ）システム、周波数分割多重接続（ＦＤＭＡ）システム、直交ＦＤＭＡ（ＯＦＤＭＡ）システム等である。

無線機器９００はディジタルプロセッサ９１０および双方向通信をサポートする送受信機９３０を含む。ディジタルプロセッサ９１０は１つ以上の特定用途向け集積回路（ＡＳＩＣ）で実施され、送受信機９３０は１つ以上の無線周波数（ＲＦ）集積回路（ＲＦＩＣ）で実施され得る。

ディジタルプロセッサ９１０内で、符号器９１２は送信されるデータを処理（例えばフォーマッティング、符号化、およびインタリービング）し、変調器（Ｍｏｄ）９１４は出力チップを生成するために、符号化されたデータを処理（例えば変調、およびスクランブル）する。送受信機９３０内で、送信（ＴＸ）ベースバンドユニット９３２は出力チップにディジタル−アナログ変換、フィルタリング、増幅等のようなベースバンド処理を実行し、ベースバンド信号を出力する。ミクサ９３４はベースバンド信号をＲＦへアップコンバージョンする。ＴＸ ＲＦユニット９３６はフィルタリングおよび電力増幅等のような信号調整を実行し、アンテナ９４０を介して送信されるＲＦ変調された信号を生成する。データ受信において、受信（ＲＸ）ＲＦユニット９４２はアンテナ９４０から入力ＲＦ信号を受信し、低雑音増幅およびフィルタリングのような信号調整を実行する。ミクサ９４４は調整されたＲＦ信号をＲＦからベースバンドへダウンコンバージョンする。ＲＸベースバンドユニット９４６は、フィルタリング、増幅、アナログ−ディジタル変換等のようなベースバンド処理を実行し、サンプルを出力する。復調器（Ｄｅｍｏｄ）９１６は前記サンプルを処理（例えば、デスクランブルおよび復調）し、シンボル推定値を出力する。復号器９１８は前記シンボル推定値を処理（例えばデインタリービングおよび復号）し、復号されたデータを出力する。一般に、プロセッサ９１０および送受信機９３０による処理は無線システムが利用する無線技術に依存する。

プロセッサ９２０はビデオ、オーディオ、グラフィックス等のような種々の用途をサポートする。制御器／プロセッサ９６０は無線機器９００内の種々の処理ユニットの動作を指示する。メモリー９６２は無線機器９００のためのプログラムコードおよびデータを格納する。

ＶＣＯ／ＰＬＬ９２２はディジタルプロセッサ９１０内の処理ユニットに対するクロック信号を生成する。ＶＣＯ／ＰＬＬ９５０は周波数アップコンバージョンのためのミクサ９３４によって用いられる送信ＬＯ信号、および周波数ダウンコンバージョンのためのミクサ９４４によって用いられる受信ＬＯ信号を生成する。ＶＣＯ９２２および／またはＶＣＯ９５０は大きなＶＣＯ利得を有し、ここに説明したデュアルパス電流増幅器を利用することができる。また、デュアルパス電流増幅器は図９の他のブロックで用いられることができる。基準発振器９６４はＶＣＯ／ＰＬＬ９２２および／またはＶＣＯ／ＰＬＬ９５０のための基準信号を生成する。基準発振器９６４は水晶発振器（ＸＯ）、電圧制御ＸＯ（ＶＣＸＯ）、温度補償ＸＯ（ＴＣＸＯ）、または他の形式の発振器であっても良い。

ここに説明したデュアルパス電流増幅器はアナログＩＣ、ＲＦＩＣ、ＡＳＩＣ、ディジタル信号プロセッサ（ＤＳＰ）、ディジタル信号処理機器（ＤＳＰＤ）、プログラマブル論理機器（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、制御器、マイクロ制御器、マイクロプロセッサ、および他の電子ユニットで実施され得る。本デュアルパス電流増幅器はＮ−ＭＯＳ、Ｐ−ＭＯＳ、ＣＭＯＳ、ＢＪＴ、ＧａＡｓ等のような種々のＩＣプロセス技術で実施され得る。本デュアルパス電流増幅器は個別部品を用いても実施されることができる。

本開示のこれまでの説明はいかなる当業者も本開示を製造しまたは使用することを可能にするように提供されている。本開示への種々の変形は当業者に容易に明らかになるだろう。また、ここに定義した一般的原理は本開示の精神または範囲から逸脱することなく他の変形例に適用されるかもしれない。したがって、本開示はここに示した例および設計に限定されることを意図されておらず、ここに開示した原理および新規な特徴に矛盾しない最も広い範囲と一致されるべきである。

Claims (23)

1. 正帰還ループを有し、入力電流を入力して第１の電流を出力するように構成された低速高利得パスと；
   前記入力電流を入力して第２の電流を出力するように構成された高速低利得パスと；
   前記第１の電流および前記第２の電流を加算して出力電流を生成するように構成された加算器と；
   を備え、前記低速高利得パスは、
   前記入力電流と前記第１の電流とを加算して第３の電流を生成するように構成された加算器と；
   前記第３の電流を入力して前記第１の電流を生成するように構成された回路と、なお、前記第３の電流を生成するように構成された前記加算器及び前記回路は正帰還ループを実施し、前記回路は、１より小さい利得、および予め定められた周波数において極を有する；
   を備えた、
   装置。
2. 前記高速低利得パスは、単位利得、および前記高速低利得パス内の回路素子の寄生素子によって決定される広い帯域幅を有する、請求項１に記載の装置。
3. 前記低速高利得パスは、１より大きい利得、および前記低速高利得パスの極によって決定される帯域幅を有する、請求項１に記載の装置。
4. 第１の電流を得るために正帰還ループを有する低速高利得パスを用いて入力電流を処理することと；
   第２の電流を得るために高速低利得パスを用いて前記入力電流を処理することと；
   出力電流を得るために前記第１の電流および前記第２の電流を加算することと；
   を備え、前記低速高利得パスを用いて入力電流を処理することとは、
   第３の電流を生成するために前記入力電流と前記第１の電流とを加算することと；
   前記第１の電流を得るために、１より小さい利得、および予め定められた周波数において極を有する伝達関数に従って前記第３の電流を処理することと；
   を備えた、
   方法。
5. 前記高速低利得パスを用いて前記入力電流を処理することは、前記第２の電流を得るために前記入力電流をミラーリングすることを備える、請求項４に記載の方法。
6. 第１の電流を得るために正帰還ループを有する低速高利得パスを用いて入力電流を処理するための手段と；
   第２の電流を得るために高速低利得パスを用いて前記入力電流を処理するための手段と；
   出力電流を得るために前記第１の電流および前記第２の電流を加算するための手段と；
   を備え、前記低速高利得パスを用いて入力電流を処理する前記手段は、
   第３の電流を生成するために前記入力電流と前記第１の電流とを加算するための手段と；
   前記第１の電流を得るために、１より小さい利得、および予め定められた周波数において極を有する伝達関数に従って前記第３の電流を処理するための手段と；
   を備えた、
   装置。
7. 前記高速低利得パスを用いて前記入力電流を処理するための手段は、前記第２の電流を得るために前記入力電流をミラーリングするための手段を備える、請求項６に記載の装置。
8. デュアルパス電流増幅器のための高速低利得パスを実施するように構成された第１の電流ミラーと；
   入力電流が供給される入力ノードと、少なくとも１つの追加ノードとを介して前記第１の電流ミラーに連結された第２の電流ミラーと；
   を備え、
   前記第１および第２の電流ミラーは前記デュアルパス電流増幅器のための低速高利得パスを実施するように構成された、
   集積回路。
9. 前記第１の電流ミラーは、
   ダイオード構成になるように接続され、入力電流を入力するように構成された第１のトランジスタと；
   前記第１のトランジスタと並列に接続され、前記入力電流をミラーリングする出力電流を生成する第２のトランジスタと；
   を備える、請求項８に記載の集積回路。
10. デュアルパス電流増幅器のための高速低利得パスを実施するように構成された第１の電流ミラーと；
    入力電流が供給される入力ノードと、少なくとも１つの追加ノードとを介して前記第１の電流ミラーに連結された第２の電流ミラーと；
    を備え、
    前記第１および第２の電流ミラーは前記デュアルパス電流増幅器のための低速高利得パスを実施するように構成され、
    前記第１の電流ミラーは、
    ダイオード構成になるように接続され、入力電流を入力するように構成された第１のトランジスタと；
    前記第１のトランジスタと並列に接続され、前記入力電流をミラーリングする出力電流を生成する第２のトランジスタと；
    を備え、
    前記第１および第２のトランジスタは等しい寸法を有し、かつ、前記高速低利得パスは１の利得を有する、
    集積回路。
11. 前記第１の電流ミラーは、並列に接続された第１および第２のトランジスタを備え、前記第１のトランジスタはダイオード構成になるように接続されており、前記第２の電流ミラーは、並列に接続され、およびさらにそれぞれが第１および第２のトランジスタに接続された、第３および第４のトランジスタを備える、請求項８に記載の集積回路。
12. デュアルパス電流増幅器のための高速低利得パスを実施するように構成された第１の電流ミラーと、なお、前記第１の電流ミラーは、並列に接続された第１及び第２のトランジスタを備え、前記第１のトランジスタはダイオード構成になるように接続される；
    入力電流が供給される入力ノードと少なくとも１つの追加ノードとを介して前記第１の電流ミラーに連結された第２の電流ミラーと、なお、前記第１および第２の電流ミラーは前記デュアルパス電流増幅器のための低速高利得パスを実施するように構成される；
    を備え、
    前記第２の電流ミラーは、並列に接続され、さらに、前記第１及び第２のトランジスタにそれぞれ接続された第３及び第４のトランジスタを備え、
    前記第１のトランジスタは、前記第２のトランジスタより大きい寸法を有し、前記第３および第４のトランジスタは等しい寸法を有し、かつ、前記低速高利得パスは１より大きい利得を有する、
    集積回路。
13. デュアルパス電流増幅器のための高速低利得パスを実施するように構成された第１の電流ミラーと、なお、前記第１の電流ミラーは並列に接続された第１及び第２のトランジスタを備え、前記第１のトランジスタはダイオード構成になるように接続される；
    入力電流が供給される入力ノードと少なくとも１つの追加ノードとを介して前記第１の電流ミラーに連結された第２の電流ミラーと、なお、前記第１および第２の電流ミラーは前記デュアルパス電流増幅器のための低速高利得パスを実施するように構成される；
    を備え、
    前記第２の電流ミラーは第３及び第４のトランジスタを備え、前記第３及び第４のトランジスタは並列に接続され、さらに、前記第１及び第２のトランジスタにそれぞれ接続され、
    前記第１および第２のトランジスタはＰ−チャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）であり、前記第３および第４のトランジスタはＮ−チャンネル電界効果トランジスタ（Ｎ−ＦＥＴ）である、
    集積回路。
14. デュアルパス電流増幅器のための高速低利得パスを実施するように構成された第１の電流ミラーと、なお、前記第１の電流ミラーは、並列に接続された第１及び第２のトランジスタを備え、前記第１のトランジスタはダイオード構成になるように接続される；
    入力電流が供給される入力ノードと少なくとも１つの追加ノードとを介して前記第１の電流ミラーに連結された第２の電流ミラーと、なお、前記第１および第２の電流ミラーは前記デュアルパス電流増幅器のための低速高利得パスを実施するように構成される；
    を備え、
    前記第２の電流ミラーは第３及び第４のトランジスタを備え、前記第３及び第４のトランジスタは並列に接続され、さらに、前記第１及び第２のトランジスタにそれぞれ接続され、
    前記第２の電流ミラーは、第１および第２の入力がそれぞれ前記第３および第４のトランジスタのドレインに接続されており、出力が前記第３および第４のトランジスタのゲートに接続されている演算増幅器をさらに備える、
    集積回路。
15. 前記演算増幅器は、前記第１と第２の入力間の電圧差を検出するように、および前記検出された電圧差に基づいて電流を供給するように構成された演算相互コンダクタンス増幅器（ＯＴＡ）である、請求項１４に記載の集積回路。
16. 前記演算増幅器は、
    前記演算増幅器の前記第１の入力および前記第２の入力を形成する差動増幅器と；
    前記差動増幅器に連結され、前記演算増幅器の前記出力を生成する能動負荷と；
    を備える、請求項１４に記載の集積回路。
17. 前記演算増幅器は、ゲートが前記第３および第４のトランジスタのゲートに接続されており、ドレインが前記差動増幅器に接続されているバイアストランジスタをさらに備える、請求項１６に記載の集積回路。
18. 前記演算増幅器のバイアス電流は、前記第４のトランジスタを通して流れる電流に基づいて決定される、請求項１４に記載の集積回路。
19. デュアルパス電流増幅器のための高速低利得パスを実施するように構成された第１の電流ミラーと、なお、前記第１の電流ミラーは、並列に接続された第１及び第２のトランジスタを備え、前記第１のトランジスタはダイオード構成になるように接続される；
    入力電流が供給される入力ノードと少なくとも１つの追加ノードとを介して前記第１の電流ミラーに連結された第２の電流ミラーと、なお、前記第１および第２の電流ミラーは前記デュアルパス電流増幅器のための低速高利得パスを実施するように構成される；
    を備え、
    前記第２の電流ミラーは第３及び第４のトランジスタを備え、前記第３及び第４のトランジスタは並列に接続され、さらに、前記第１及び第２のトランジスタにそれぞれ接続され、
    前記第２の電流ミラーは、前記第３および第４のトランジスタのゲートと回路のアースとの間に接続されたコンデンサをさらに備える、
    集積回路。
20. 前記第４のトランジスタは、ダイオード構成になるように接続され、かつ、ゲートとドレインが互いに接続されている、請求項１９に記載の集積回路。
21. 前記第１の電流ミラーは第５のトランジスタを備え、前記第５のトランジスタは前記第１及び第２のトランジスタに並列に接続され、かつ出力電流を生成するように構成される、請求項１１に記載の集積回路。
22. 前記第１、第２、第３及び第４のトランジスタは、正帰還ループにおいて動作する、請求項１１に記載の集積回路。
23. 前記第１、第２、第３及び第４のトランジスタは、前記正帰還ループの安定性を確実にするために、１よりも小さいループ利得を有する、請求項２２に記載の集積回路。

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