KR101122985B1 - 전송 시스템의 적응형 전치 왜곡법 - Google Patents

Abstract

본 발명은 전치 왜곡 서브시스템에서 사용되는 신호에 대해서 이득(gain), 위상(phase) 및 지연(delay)을 조정하는 시스템 및 방법을 제공한다. 입력 신호의 일부는 전치 왜곡 시스템에서 수신되기 전에 지연 소자(delay element)에 의해서 지연된다. 이 지연된 입력 신호부는 피드백 신호 처리 서브시스템에서 수신되고, 이곳에서 상기 지연 입력 신호부에 의거하여 피드백 신호의 이득과 위상이 조정된다. 이렇게 조정된 피드백 신호는, 입력 신호의 지연부와 함께, 입력 신호에 적용되는 적절한 전치 왜곡 수정(량)을 결정한다.

전치 왜곡, 적응, 서브시스템, 지연, 피드백

Description

전송 시스템의 적응형 전치 왜곡법{ADAPTIVE PREDISTORTION FOR A TRANSMIT SYSTEM}

기술분야

본 발명은 대략적으로 전력 증폭 시스템에 관한 것이며, 더욱 상세하게는 Chireix 아키텍처를 사용하는 전력 증폭 시스템에 적용될 수 있지만 이에 제한되지 않는 전력 증폭 시스템에 관한 것이다.

배경기술

통신 분야에서의 최근의 혁명은 무선 기술 기반의 제품에 초점을 맞추어 새롭게 시작되고 있다. 이동형 전화기, 휴대용 컴퓨터, 및 다른 장치들은 이제 무선 기술을 사용하여 끊김 없이 소통되고 있다. 이와 같은 기술의 핵심을 이루는 한 가지 구성 요소는 증폭기(amplifier)이다. 무선 장치들은 무선 전달의 유효 범위를 연장하는 것뿐만 아니라 이와 같은 장치들이 가지고 있는 제한된 배터리(battery) 용량을 유지하기 위해서라도 고효율의 증폭기를 필요로 하고 있다.

이와 같은 전력 증폭기로 사용될 수 있는 한 가지 가능한 아키텍처로는 Chireix 아키텍처가 있다. 1930 년대에 이와 같은 아키텍처를 처음으로 제안한 헨리 시레이스(Henry Chireix)의 이름을 본 딴, Chireix 아키텍처는 외관상의 내재적 한계 때문에 선호되지 않았다. 그러나 최근에 들어와서 다른 아키텍처가 제공하지 못하는 몇 가지 장점을 제공하고 있기 때문에 다시 주목받고 있다.

이 Chireix 아키텍처가 몇 가지 장점을 제공하기는 하지만, 입력 신호가 처리되는 방식에서 몇 가지 문제를 야기하고 있다. 구체적으로, Chireix 기반의 증폭기/변조기 시스템에서는 소자(component)에 의해서 왜곡(distortion)이 신호에 유입되고 있다. 또한 이들 왜곡은 시간이 지남에 따라서 변화되고, 따라서 신호의 신간 변이 "드리프트(drift)" 또는 변화로 귀결되고 있다. 이와 같은 시간 변이 또는 시간 변이가 아닌 왜곡은 귀찮기도 하지만 비용적인 문제도 초래하고 있다.

따라서, 이상의 문제점을 고려하여 Chireix 기반의 증폭기의 장점을 제공하면서도 Chireix 기반의 증폭기가 야기하는 왜곡을 보상하거나 이를 회피하는 증폭기 시스템을 제공할 필요가 있다. 이와 같은 증폭기 시스템은 서로 다른 조건에 대해서 조정되어야 하며, 특히 사용자의 간섭을 적게 하거나 없도록 하는 것이 바람직하다. 따라서 본 발명의 목적은 종래 기술의 단점을 극복할 수 없다면 이를 완화시킬 수 있는 대체안을 제공하는 것이다.

발명의 개시

본 발명은 전치 왜곡 서브시스템에서 사용되는 신호에 대해서 이득(gain), 위상(phase) 및 지연(delay)을 조정하는 시스템 및 방법을 제공한다. 입력 신호의 일부는 전치 왜곡 시스템에서 수신되기 전에 지연 소자(delay element)에 의해서 지연된다. 이 지연된 입력 신호부는 피드백 신호 처리 서브시스템에서 수신되고, 이곳에서 상기 지연 입력 신호부에 의거하여 피드백 신호의 이득과 위상이 조정된다. 이렇게 조정된 피드백 신호는, 입력 신호의 지연부와 함께, 입력 신호에 적용되는 적절한 전치 왜곡 수정(량)을 결정한다.

제 1 형태에서, 본 발명은 입력 신호를 처리하기 위한 시스템을 제공하며, 이 시스템은,

상기 입력 신호를 수신하고, 상기 입력 신호에 의도된 전치 왜곡(deliberate predistortion)을 인가함으로써 전치 왜곡 신호를 생성하는 전치 왜곡 서브시스템; 및

상기 전치 왜곡 신호를 수신하고 처리하여 시스템 출력 신호를 생성하는 신호 처리 서브시스템을 포함하고,

상기 전치 왜곡 서브시스템은 상기 입력 신호를 왜곡시켜 상기 시스템 출력 신호의 왜곡을 보상하며,

상기 신호 처리 서브시스템은 상기 전치 왜곡 신호를 분리된 성분으로 분해하고, 상기 분리된 성분 각각은 분리해서 처리되며,

상기 신호 처리 서브시스템은 상기 시스템 출력 신호를 생성하는 처리 후에 상기 성분들을 결합하는 것을 특징으로 한다.

제 2 형태에서, 본 발명은 시스템 출력 신호를 생성하도록 입력 신호를 처리하는 방법을 제공하며, 상기 방법은

a) 상기 입력 신호를 수신하는 단계;

b) 상기 입력 신호에 의도된 전치 왜곡을 인가하여 전치 왜곡 신호를 생성하는 단계;

c) 상기 전치 왜곡 신호를 적어도 2 개의 성분 신호로 분해하는 단계; 및

d) 상기 적어도 2 개의 성분 신호를 결합하여 상기 시스템 출력 신호를 생성 하는 단계를 포함하는 것을 특징으로 한다.

제 3 형태에서, 본 발명은 시스템 출력 신호를 생성하는 신호 처리 시스템을 사용하는 적응형 전치 왜곡 서브시스템을 제공하며, 상기 전치 왜곡 서브시스템은

입력 신호에 인가될 의도된 전치 왜곡을 결정하는 결정 수단;

상기 입력 신호에 상기 의도된 전치 왜곡을 인가하는 조정 수단; 및

상기 시스템 출력 신호의 특성에 기초하여 상기 결정 수단을 주기적으로 갱신하는 갱신 수단을 포함하는 것을 특징으로 한다.

제 4 형태에서, 본 발명은 신호 처리 시스템의 의도된 전치 왜곡을 결정하는데 사용될 피드백 신호에 인가될 위상 정정을 초기화하는 방법을 제공하며, 상기 방법은,

a) 개략적인 지연 검색을 개시하는 단계;

b) 샘플들 간의 δ의 미리 정해진 샘플 지연 증분을 갖는 입력 신호 및 상기 피드백 신호의 W 샘플들의 시간 창을 선택하는 단계;

c) 상기 시간 창 내의 W 샘플들에 대한 복소 곱 및 누적 처리를 수행하여 내적 P_δ을 연산하는 단계;

d) 구해진 최대 ｜P_δ｜을 저장하는 단계;

e) 다음의 시간 창을 위해 단계 c) 및 d)를 반복하여 각 시간 창마다 미리 정해진 양만큼 δ를 증분시키는 단계; 및

f) 부분 샘플 증분을 사용한 정밀한(fine) 지연 검색을 위해 단계 b)-e)를 반복하여, 상기 개략적인 지연 검색 중에 구해진 최대 지연 증분 δ_max을 중심으로 하는 미리 정해진 지연 범위를 담당하는 단계를 포함하는 것을 특징으로 한다.

도면의 간단한 설명

첨부한 도면을 참조하면서 이하의 발명의 상세한 설명을 고려하면 본 발명을 더욱 잘 이해할 수 있다.

도 1은 Chireix 아키텍처를 채택한 증폭기 서브시스템의 블록도.

도 2는 도 1의 서브시스템을 사용하는 증폭기 시스템 및 전치 왜곡 서브시스템의 블록 다이아그램.

도 3은 전치 왜곡 서브시스템의 내부 구성 요소를 상세히 도시한 블록도.

도 4는 도 2의 증폭기 시스템을 나타낸 도면으로, 도 3의 전치 왜곡 서브시스템에서 사용되는 피드백 신호를 구현한 도면.

도 5는 도 4의 시스템에서 사용될 수 있는 지연 라인 회로(delay line circuit)의 블록도.

도 6은 이하 설명하는 진폭 조정 방법을 구현하는데 사용될 수 있는 회로.

도 7은 Chireix 증폭기 서브시스템의 일 실시예의 상세 블록도.

도 8은 본 발명의 다른 실시예에 따른 신호 처리 시스템의 블록도.

도 9는 도 3, 도 4 및 도 8에 나타낸 특징을 구현한 시스템의 상세 블록도.

발명의 상세한 설명

명확하기 하기 위해서, 다음과 같은 정의에 따라서 이하의 용어를 사용하기 로 한다.

AM(amplitude modulation)은 RF(radio frequency) 신호의 AM을 가리키며, RF 신호의 복소계 밴드의 등가 진폭과 동일하다.

PM(phase modulation)은 RF 신호의 PM을 가리키며, RF 신호의 복소 베이스 밴드의 등가 위상과 동일하다.

도 1을 참조하면, Chireix 아키텍처 증폭기 서브시스템(10)의 블록도가 도시되어 있다. 신호 분해기(signal decomposer)(20)는 입력된 복소 베이스 밴드 신호(30)를 수신한다. 위상 변조된 신호(80A, 80B)는 분해기(20)의 분해된 출력이 위상 변조 회로 소자(85A, 85B)에 의해서 위상 변조된 이후에 생성된다. 이들 위상 변조된 신호(80A, 80B)는 전력 증폭기(90A, 90B)에 의해서 수신된다. 따라서 위상 변조된 신호는 전력 증폭기(90A, 90B)에서 증폭되고, 또한 신호 결합기(signal combiner)(100)에 의해서 수신된다. 시스템의 출력 신호(110)(입력된 베이스 밴드 신호(30)에 대응하는 RF 신호)는 결합기(100)로부터 출력되고, 또한 입력 신호(30)의 증폭되고 변조된 형태가 된다. 위상 변조된 신호(80A, 80B)의 위상 변조는 신호 분해기(20)에 의해서 실행된다. 입력된 신호(30)는 적어도 두 개의 성분으로 분리되며, 이들 적어도 두 개의 성분은 위상 변조된 이후에 신호(80A, 80B)가 된다.

상술한 바와 같이, Chireix 아키텍쳐 증폭기 서브시스템(10)은 시스템의 출력 신호(110)에 왜곡을 야기한다고 알려져 있다. 이와 같은 왜곡을 보상(compensate)하기 위해서, 전치 왜곡 서브시스템(120)을 설치한다. 도 2를 참조하면, 전치 왜곡 서브시스템(120)은 입력된 신호(30)를 수신하고, 전치 왜곡된 신호 (130)를 생성한다. 전치 왜곡된 신호(130)는 증폭기 서브시스템(10)에 의해서 수신된다. 증폭기 서브시스템(10)은 이후에 시스템의 출력 신호(110)를 생성한다.

상기 전치 왜곡 서브시스템이 보상하고자 하는 왜곡은 위상 왜곡(phase distortion), 크기 왜곡(magnitude distortion) 또는 이들 양자를 조합하여 나타날 수 있다. 전치 왜곡이 없는 경우에 시스템의 출력 신호(110)는 원하고 희망한 AM과는 일치하지 않는 크기 변조(AM)로 된다는 것은 알려져 있는 사실이다. 또한 시스템의 출력 신호(110)의 위상 변조(PM)는 전치 왜곡이 존재하지 않는 경우에 원하고 희망한 PM으로부터 어긋나게 된다. 실험에 따르면 (크기 변조시) AM 왜곡 또는 오차는 입력된 신호의 AM에 의존한다는 것을 알 수 있었다. 또한 PM 왜곡(또는 위상 왜곡)은 입력된 신호의 AM에 의존한다는 것도 알 수 있었다.

상술한 바와 같이, 상술한 문제점들에 대한 한 가지 해결책은 도 2에서 상세하게 나타낸 바와 같이 입력된 신호를 전치 왜곡하는 것이다. 이와 같은 접근 방법에 대한 더 상세한 내용은, 그 전체 내용이 참조에 의해서 본원에 합체되며, 동시 계류 중으로 미국 특허 및 상표청(US Patent and Trademark Office)에 Predistortion Circuit for Chireix Power Amplifier Transmit System의 제목으로 찾아볼 수 있다. 전치 왜곡이라는 해결책이 효과가 있지만, 이는 원하는 정도로 견고(robust)하지 않고 또한 결함 허용(fault tolerant)도 되지 않는다. 도 3에서 나타낸 바와 같이, 적응형 전치 왜곡 서브시스템(200)은 변화하는 상태를 보상하며, 또한 시스템의 출력 신호에 담겨 있을 수 있는 다른 왜곡에 대해서 보상할 수 있다.

도 3을 참조하면, 상기 적응형 전치 왜곡 서브시스템의 블록도가 도시된다. 도 3의 적응형 전치 왜곡 서브시스템(200)은 도 2의 전치 왜곡 서브시스템(120) 대신 사용될 수 있다.

상기 서브시스템(200)의 아날로그 실행이 가능하지만, 디지털 실행이 더 쉽게 달성되었다는 것을 알았다. 상기와 같이, 하기의 설명에서는, 입력 신호(30)가 소망의 출력 RF 신호의 소망의 AM 및 PM 디지털 표현을 갖는 디지털 신호라고 가정한다. 디지털 AM/AM 전치 왜곡은 RF 출력 신호가 왜곡되더라도 소망의 AM을 갖도록 복소 디지털 입력 신호의 크기를 변경한다. 디지털 AM/PM 전치 왜곡은 RF 출력 신호가 왜곡되더라도 소망의 PM을 갖도록 합성 디지털 입력 신호의 위상을 변경한다.

도 3에 나타나 있는 바와 같이, 상기 적응형 전치 왜곡 서브시스템(200)에는, 직교-극(Cartesian to polar) 변환 유닛(210), 크기 값 룩업 테이블(LUT) 블록(220), 크기 갱신 블록(230), 크기 지연 블록(240), 위상값 룩업 테이블(LUT) 블록(250), 위상값 갱신 블록(260), 위상 지연 블록(270), 및 가산기(280) 등의 다수의 구성요소가 포함된다. 디지털 입력 신호(30)는 변환 유닛(210)에 의해 직교 좌표(Cartesian coordinates)에서 극 좌표(polar coordinates)로 변환된다. 이후, 변환된 신호의 크기가 룩업 테이블 블록(220, 250)에 의해 수신 및 사용되어, 인가되어야 할 적절한 전치 왜곡량을 결정한다. 위상 룩업 테이블(250)은 가산기(280)에 의해 위상 왜곡을 상기 변환된 신호에 가산한다. 이후, 전치 왜곡된 신호는 증폭기 서브시스템(10)을 통과한다.

적어도 입력 신호의 크기 또는 위상을 변화시키기 위해 입력 신호에 도입되는 임의의 의도된 왜곡으로서 한정되는 전치 왜곡 변형은 다수의 형태를 취할 수 있다는 점에 유의해야 한다. 단순히 도시 목적상 제공되는, 도 3은 2가지 형태의 전치 왜곡, 즉 위상 전치 왜곡 및 크기 전치 왜곡을 도시한다. 이들 2가지 형태는, 개별적으로 또는 함께, 전치 왜곡 변형을 구성할 수 있다. 어떤 경우에는 크기 타입 전치 왜곡 변형만이 필요하지만, 다른 경우에는 위상 타입 전치 왜곡 변형만이 필요하다. 본 명세서에서 설명하는 실시예에서는, 2가지 타입의 전치 왜곡이 함께 전치 왜곡 변형을 포함한다.

변화 조건을 설명하고 적당한 LUT 엔트리(entry)를 얻기 위해, 피드백 메커니즘이 사용되어 룩업 테이블 블록(220, 250)에서의 룩업 테이블 엔트리를 조정 또는 적응시킨다. 지연 블록(240, 270)은 룩업 테이블 블록(220, 250)에서의 룩업 테이블 엔트리를 처리 및 갱신할 때 피드백 샘플이 입력 신호 파형의 적당한 값에 일치하도록 한다.

변환 유닛(210)은 구성요소로서 포함되어 있기는 하지만, 필수적인 것이 아니라 단지 전치 왜곡을 보다 쉽고 편리하게 달성하도록 하기 위한 것이다. 잘 알려져 있는 바와 같이, 직교 좌표를 사용하는 신호 표현은 z=x+ jy의 형태를 취하고, 여기서 x 및 y는 실수부 및 허수부이다. 극 좌표는 z= Ae ^{j φ} 의 형태를 취하고, 여기서 신호의 크기는 A이며 그 위상은 φ이다. 신호의 크기 및 위상은 전치 왜곡 서브시스템에 의해 변형되기 때문에, 신호가 극 좌표인 경우에 더 편리하게 달성된 다. 또한, 잘 알려져 있는 바와 같이, φ=tan ^-1 (y/x)일 때 A=(x ² + y ² ) ^1/2 이다. 신호가 극 좌표로 변환되면, 크기의 조정은 디지털 표현 A를 다른 수로 대체하는 것 정도로 간단하다. 유사하게, 위상은 신호의 위상에 위상 수정을 가함으로써 조정될 수 있다.

디지털 입력 신호가 수신되어 변환 유닛(210)에 의해 변환된 후에, 상기 신호는 2가지 값, 즉 크기 값(290) 및 위상값(300)으로 표현된다. 도 3은 이들 값에 이어지는 상이한 신호 경로, 즉 크기 값(290)을 위한 제1 경로 및 위상값(300)을 위한 제2 경로를 도시한다.

상기로부터 알 수 있듯이, 크기 값(290)은 전치 왜곡된 크기 값으로 용이하게 대체될 수 있다. 이는 크기 룩업 테이블 블록(220)에 의해 행해진다. 크기 룩업 테이블 블록(220) 내의 룩업 테이블은, 입력이 왜곡되지 않은 크기이고 출력이 전치 왜곡된 신호 크기인, 입력/출력 관계를 나타낸다. 따라서, 크기 LUT 블록(220)이 0.5의 입력값 및 0.4의 출력값을 갖는 테이블 엔트리를 가지면, 크기 LUT 블록(220)에 수신된 왜곡되지 않은 크기 값이 0.5인 경우에는, 이 값은 크기 LUT 블록(220)의 출력으로서 0.4로 대체된다. 그러므로, LUT(룩업 테이블) 엔트리에 의거하여, 왜곡되지 않은 신호의 크기가 소망의 전치 왜곡된 크기로 대체된다.

상기와 유사하게, 변환된 입력 신호의 위상값도 마찬가지로 조정된다. 도 3에 잘 나타나 있는 바와 같이, 크기 값(290)은 또한 위상 룩업 테이블 블록(250)에 수신된다. 크기 값에 의거하여, 위상 룩업 테이블 블록(250)은 적당한 위상 조정 량을 결정하고, 이 위상 조정을 가산기(280)에 의해 위상값(300)에 가산한다. 또한, 위상 룩업 테이블 블록(250)은 주어진 크기 값의 적당한 위상 조정을 설명하는 위상 LUT 블록(250) 내에 있는 룩업 테이블을 갖는다.

상술한 크기 LUT가 수신된 크기를 소망의 값으로 대체하지만, 다른 실행도 가능하다. 직접적인 값의 대체 대신에, 크기 LUT는 상기 수신된 크기에 수정값을 제공할 수 있다. 상기 실행에 의존하는 이러한 수정값은 가산 또는 승산 수정값일 수 있다.

도 3의 적응형 전치 왜곡 서브시스템(200)은 조건을 변경하거나 적절한 LUT 엔트리를 획득하기 위한 계산 시간에 걸쳐 룩업 테이블(LUT) 블록(220, 250)에서의 룩업 테이블 엔트리값의 변경시킨다. 이러한 적응성은 시스템 출력 신호(110)로부터 선택된 피드백 신호에 의해 실행된다. 도 3 및 도 4를 참조하면, 2가지의 피드백 신호, 즉 크기 피드백 신호(310) 및 위상 피드백 신호(320)는 각각 크기 값 갱신 블록(230) 및 위상값 갱신 블록(260)에 의해 수신된다. 이들 2가지 피드백 신호는 아날로그/디지털(A/D) 변환기(330), 직교-극 변환 유닛(340), 복조 모듈(335) 및 필터링 모듈(337)에 의한 시스템 출력 신호(110)의 처리에 기인한다. 도 4로부터 알 수 있는 바와 같이, 시스템 출력 신호(아날로그 신호)가 선택되고, 이 선택 신호(345)는, 아날로그 신호에서 디지털 신호로의 변환을 위해 A/D 변환기(330)에 수신된다.

디지털 신호로의 변환 이후에, 변환 유닛(340)에 의해 피드백 신호는 직교 좌표에서 극 좌표로 변환된다. 따라서, 상기 선택 신호(345)는 2가지의 피드백 신 호, 즉 크기 피드백 신호(310) 및 위상 피드백 신호(320)로 표현된다. 상술한 바와 같이, 이들 피드백 신호는 모두 그 각각의 갱신 블록(230, 260)에 수신된다.

2가지의 디지털 피드백 신호가 수신되면, 이들 신호는 지연 블록(240, 270)으로부터의 지연 입력 신호와 비교된다. 그후, LUT 엔트리의 갱신값이 계산되어 각각의 룩업 테이블에 기입된다. 상기 비교는 지연 입력 신호로부터 피드백 신호를 차감함으로써 행해질 수 있다는 점에 유의해야 한다.

상기 처리를 더 정확히 하기 위해, 갱신 처리는 상기 선택된 시스템 출력 신호(345)와 입력 신호(30) 사이의 차이에 의존한다. 물론, 이러한 차이는 두 신호가 극 좌표로 된 후에 취해진다. 크기 및 위상 에러는 하기의 식 1에 의해 정의된다.

e _m(k) =│z(k)│-│x(k)│

e _φ(k) = (∠z(k) - ∠x(k))

여기서,

e _m (k) = 크기 에러

e _φ(k) = 위상 에러

z(k) = 피드백 신호(신호 310)의 크기

x(k) = 입력 신호(신호 290)의 크기

∠z(k) = 피드백 신호(신호 320)의 위상각

∠x(k) = 입력 신호(신호 300)의 위상각

크기 LUT 블록(220)에서의 크기 LUT 엔트리에 대하여, 상기 처리에서는 2개의 변수가 정의되어 사용된다.

δ_F = -μ_F?e_m(k)

여기서,

δ_F = 입력 신호의 크기와 피드백 신호의 크기 사이의 차이에 의존하는 갱신량

μ_F = 갱신 속도 파라미터 μ(사용자에 의해 선택), 통상적으로 μ_F>0

크기 LUT가 LUT 엔트리를 갖기 때문에, 각각의 엔트리는 0≤n≤N-1 조건의 n의 엔트리 어드레스에 주어지고, 여기서 N은 크기 LUT 블록(220)에 있는 내부 크기 LUT에서의 최대 엔트리 수이다.

보간 거리(interpolation distance) s는 s=αM-n으로서 정의되고, 여기서 n=｜αM｜(또는 αM 이하의 최대 정수값), M=｜x(k)｜, 및 α는 크기 범위(예를 들어, 0≤M<1)가 테이블 색인 범위인 0≤n≤(N-1)로 선택되도록 인가된 척도값이다. 따라서, 상기 테이블 엔트리는 하기의 공식(n은 하나의 테이블 어드레스이고, n+1은 다른 테이블 어드레스임)을 이용하여 갱신된다.

F_n(k+1) = F_n(k) + (1-s)?δ_F iff 0≤n≤(N-1)

F_{n +1}(k+1) = F_{n +1}(k) + (s)?δ_F iff 0≤n+1≤(N-1)

여기서,

F_n(k) = 시간 샘플 k에 대한 테이블 엔트리 n

F_n(k+1) = 시간 샘플 k+1에 대한 테이블 엔트리 n

F_{n +1}(k) = 시간 샘플 k에 대한 테이블 엔트리 n+1

F_{n +1}(k+1) = 시간 샘플 k+1에 대한 테이블 엔트리 n+1

상기 방정식에서, 내부 크기 LUT에서는 αM의 값에 의존하여 갱신되는 엔트리는 하나 또는 둘이거나, 없다. 따라서, 이러한 실행을 위해서, αM의 값에 의존하여, F_n 및 F_{n +1} 중 하나가 갱신되거나, 둘 모두가 갱신되거나, 또는 갱신되는 것이 없다. 특정한 적용에서의 환경 및 필요에 의존하여, 다른 실행이 다른 수의 엔트리를 갱신할 수 있다.

위상 LUT 엔트리에 대하여, 위상 갱신 블록(260)에서는 아날로그식 처리가 사용된다. 갱신량은 다음 식으로 정의된다.

δ_G = -μ_G?e_φ(k)

여기서,

δ_G = 입력 신호의 위상각과 시스템 출력 신호의 위상각 사이의 차이에 의존하는 갱신량

μ_G = 갱신 속도 파라미터(사용자에 의해 선택), 통상적으로 0≤μ_G<1

위에 정의된 바와 같은 파라미터를 크기 LUT에 사용하면, 위상 LUT 엔트리는 아래의 공식을 이용하여 갱신될 수 있다.

G_n(k+1) = G_n(k) + (1-s)?δ_G iff 1≤n≤(N-1)

G_{n +1}(k+1) = G_{n +1}(k+1) + (s)?δ_G iff 1≤n≤N

다시, 크기 LUT 엔트리 갱신 처리와 유사하게, 위상(phase) 엔트리에 대한 갱신 처리는 αM의 값에 따라 위상 LUT 엔트리의 하나, 둘이 갱신되거나, 또는 아무것도 갱신되지 않는다.

LUT 적응은 몇몇 적용된 가중치와 함께 2개 이상의 엔트리의 갱신을 포함할 수도 있다는 점에 유의해야 한다. 예를 들어, 가중치는 갱신 지점으로부터 LUT 엔트리의 거리에 의존할 수 있다. 여기서 논의하고자 하는 것은 2개의 엔트리의 사용과 해석 거리(interpretation distance)의 사용에 의거한다.

상기 처리의 일례로써, 위상 엔트리 갱신을 설명한다. 본 예에서, 다음의 값을 가정한다.

N = 6

M ≤ 1

α = 5

x(k) = 0.35 exp(j?2?7)

z(k) = 0.2 exp(j?3?1)

μ_G = 0.1

그러므로, M=0.35, αM=1.75이다. 그러므로, n=1(최저 정수 값은 1.75=1과 같거나 미만이기 때문)이고 n+1=2이다. 이들 값들로부터, s=1.75-1=0.75이다. 주 어지 z(k)=0.2exp(j?2.3)으로 주어지면, e_φ(k)=-0.4가 된다. 그러므로, δ_G=-(0.1)(-0.4)=+0.04이다. 그러므로, G₁에 대한 필요한 보정은 (1-s)δ_G=(1-0.75)(+0.04)=0.25?(+0.04)=0.01이 된다. G₂에 있어서, 보정은 s?δ_G=(0.75)(0.04)=0.03으로 된다. 그러므로 새로운 값들은:

G₁(k+1) = G₁(k) + 0.01

G₂(k+1) = G₂(k) + 0.03

이러한 갱신은 다음의 표에 값으로 설명된다:

어드레스(n)	갱신 전 LUT 내용	보정	갱신 후 LUT 내용
0	-1	0	-1
1	2	0.01	2.01
2	-0.5	0.03	-0.47
3	-0.5	0	-0.5
4	0.5	0	0.5
6	2	0	2

상기 처리는 또한 내부 룩업 테이블에서 발견되지 않는 값들에 대한 룩업(lookup)을 고려하여야 한다. s=αM-n을 사용하는 선형 보간법은 룩업 테이블 엔트리에서 발견될 수 없는 크기 값들에 대해 사용된다. 일례로써, 테이블 엔트리는 0.3과 0.4이지만 크기가 0.35로 주어진 경우, 선형 보간법이 사용된다.

다음의 공식은 룩업 테이블에서 발견되지 않은 미소 값에 사용된다.

F(M) = (1-s)?F_n + s - F_{n +1}

여기서,

F_n = 테이블 값 A

F_{n +1} = 테이블 갑 A와 B 사이에 존재하는 소망의 값을 갖는 테이블 값 B

s = αM-n

α = 상술한 바와 같은 척도값

상기 논의로부터, 대부분의 계산을 근거하는 2개의 값은 에러의 크기와 위상인 e _m (k)와 e _φ(k)임이 아주 분명해진다. 이들 2개의 값에 대한 상기 방정식은 받아들일 만한 해답을 제공하는 동시에, 피드백 신호(즉, 탭 시스템(tapped system) 출력 신호(345))의 위상, 크기, 지연 효과를 고려함으로써 더 나은 결과를 얻을 수 있다. 그러나, 이렇게 할 수 있으려면, 입력 신호는 보간된 입력 파형으로부터 샘플링되도록 적절히 지연되어야 하고, 지연된 입력 신호 샘플로부터 얻어지면 관련된 시스템 출력 신호 샘플과 결합시킨다. 그러므로 그러한 적절한 지연은 처리 산출물과 관련된 시간 지연, 시스템 출력 신호의 피드백(왕복 지연(round trip delay)) 모두는 아니더라도 대부분을 고려해야만 한다. 이 왕복 지연은 τ(초)로서 표시되고, LUT 갱신이 시작되기 전에, 지연 블록(240, 270)은 상기 지연을 얻고 입력 신호 샘플이 들어오는 피드백 신호와 시간 정렬되도록 입력 신호를 지연시킨다.

이러한 지연을 실행하기 위해, 지연 라인은 K 단계를 갖는 것이 사용되고, 이는 입력 신호의 K개의 샘플이 지연 라인에 저장될 수 있음을 의미한다. 명확한 바와 같이, K개의 샘플 각각은 시간의 다른 인스턴스(instance)에서 샘플링되었다. K의 값은 미리 결정되고 입력 신호와 피드백 신호 사이에 최대 가능한 경로 지연을 허용하도록 충분해야 한다. 이들 지연은 디지털 파이프라인, 아날로그/디지털 필터 그룹 지연, 아날로그 전파 지연, 시스템과 실행에 따른 지연의 임의의 조합으로 인한 것이다.

이러한 지연 때문에, 입력 신호의 시간 지연된 버전인 x_δ(k)가 정의되고 이것은 원칙적으로는

x_δ(k) = x(k-δ)

여기서,

δ=τ?F_s

F_s = 신호 샘플링 속도

τ = 지연(입력과 시스템 출력 신호 피드백 사이의 정상 지연(normal trip delay)

x_δ(k)에 대한 좀더 나은 결과를 얻기 위해서, δ의 분수 값을 허용하도록 선형 보간법이 사용된다. 그러므로, 지연은 샘플의 정수 부분인 к(샘플 속도 F_s에서 분산 샘플 지연을 나타냄)와, 지연의 분수 샘플인 ν의 두 부분으로 나누어진다.

이러한 표기를 사용하여, 입력 신호의 지연된 부분을 표현할 수 있다.

x_δ(k) = (1-ν)?x(k-κ) + ν?x(k-κ+1)

여기서,

δ = τ?F _S

ν = δ-κ

보이는 바와 같이, 정수에 대해서는, x_δ(k) = x(k-δ)이다.

상기 직교 방정식은 │x(k)│와 ∠x(k) 수열을 사용하여 크기(│x _δ(k)│)와 위상(∠x _δ(k))에 대한 지연 라인을 분리하여 극 표현으로 적용될 수 있다. 다음과 같이 주어진다:

∠x _δ(k) = (1-ν)?∠x(k-κ) + ν∠x(k-κ+1)

│x _δ(k)│= (1-ν)?│x(k-κ)│+ ν?│x(k-κ+1)│

x _δ(k)는 시간 k, k-1, k-2, ..., k-к에서 취하여진 입력 신호의 샘플 x(k), x(k-1), x(k-2), ..., x(k-к)로부터 계산된다.

∠x _δ(k)에 대한 상기 방정식은 각도 값이 작용하는 방식으로 인한 특이성을 갖는다. ∠x(k-к)와 ∠x(k-к+1)는 모듈로 2π라디안(360 도)으로 표현되고, -π∠x(k)≤π이기 때문에, 오차는 쉽게 발생할 수 있다.

그러므로, 만약 -π∠x(k)≤π이고, │∠x(k-к+1)-∠x(k-к)│≥π일 경우,

∠x _δ(k) = (1-ν)?∠x(k-κ) + ν?(∠x(k-κ+1)+2π) if ∠x(k-κ+1)≤∠ x(k-κ)

∠x _δ(k) = (1-ν)?∠x(k-κ) + ν?(∠x(k-κ+1)-2π) if ∠x(k-κ+1)＞∠x(k-κ)

상술한 지연은 종속(cascade) 지연 요소 및 연관 샘플 저장에 의해 실행될 수 있다. 도 5는 지연 블록(240, 270)으로써 사용될 수 있는 지연 서브시스템 등을 나타낸다. 보이는 바와 같이, 지연 요소(242A, 242B, 242C, 242D, 242E)는 종속되고 입력 신호 샘플(244A, 244B, 244C, 244D, 244E)에 대한 지연과 저장을 제공한다. 스위치(245A, 245B, 245C, 245D, 245E)는 사용될 수 있도록 신호 샘플(244A-244E) 중 임의의 하나로 스위치를 돌리도록 한다. 이들 샘플(244A-244E)은 프로그램 가능한 가중치 블록(246A, 246B, 246C, 246D, 246E)에 의해 가중될 수 있다. 가중된 샘플은 그 후에 가산기(248)에 의해 합산되어 시스템에 의해 사용되도록 지연된 신호(249)를 생성한다. 스위치(245A-245E)와 가중치 블록(246A-246E)에서의 값은 가중된 샘플의 임의의 조합이 생성될 수 있도록 사용자/시스템 제어가능할 수 있다.

일례로써, 만일 τ?F _s = 2.4 샘플이 요구될 경우, 0.6 값이 가중치 블록(246C)에 사용되고 0.4 값이 가중치 블록(245D)에 의해 사용된다. 그 후에, 스위치(245C, 245D)를 닫음으로써, 샘플 x(k-2,4)가 얻어진다.

시스템 출력 신호의 피드백 부분에 필요한 위상 보정은 또한 지연된 신호 x_δ(k)에 의존한다. γ에 의해 표시되는, 지연된 신호 x_δ(k)와 시스템 출력 신호 z(k) 사이의 복소 위상 차이는 왕복 지연과 다른 인자에 인한 것이다. 위상 보정과 지연은 다음의 처리를 실행함으로써 찾을 수 있다.

1. 가동 최대 레지스터를 리셋: P _max = 0으로 설정

2. 위상 보정을 리셋: γ = 0으로 설정

3. 보간 지연 라인 변수를 리셋(상술한 지연 서브시스템과 동일):δ=δ ₀(즉, к=к₀와 ν=ν₀)로 설정

4. 대충(coarse) 검색 실행: δ의 정수 샘플-지연 증분의 보간 지연 라인만 선택(ν=ν₀ 유지, κ만 증가): 대충 및 미세 지연 증분을 Δκ=1과 Δν=0으로 설정

5. 제 1 상관 윈도(correlation window) n=0으로 시작. 시간 인스턴스 k=0는 검색의 개시를 나타낸다.

6. "적분": 내적을 계산한다.

이는 현재 샘플인 W의 시간 윈도를 변환하는 복소 곱-누적(multiply-an-accumulate, MAC)이다. 상기 표기는 엄밀히 상관 윈도(n=0,1,2...)가 인접하고, 아직 이것은 조작 요구가 아님을 직접적으로 의미하는 것에 유의한다. 윈도 사이의 간격은 검색을 연장시키는 것으로 해석된다.

7. "덤프"(dump): 복소 크기│P_δ│를 P_max 값과 비교하고, │P_δ│>P_max, │P_δ │>P_max 이면

(a) 최대값을 갱신: P_max = │P_δ│로 설정

(b) 지연을 갱신: δ의 대응하는 값을 검색하여 δ _max 로써 저장하고

(c) 각도를 갱신: 미세 검색일 경우 각도 γ=∠P_δ를 저장

8. 다음 윈도로 진행: n=n+1로, 증분 δ를 Δk+Δν로 설정

9. 보간 지연 라인의 전체 정수(대충) 지연 범위 k=κ₀..K_v가 고갈될 때까지 단계 4로부터 반복(K_v는 최대 가변 지연, κ₀는 검색을 위한 초기 대충 지연 값).

10. δ₁로서 δ_max를 저장.

11. 프로그램된 미세 검색 스텝 크기 Δv를 판독.

12. 상기 미세 검색에 대하여 단계 1 및 단계 4 내지 8을 반복: Δv의 분수-샘플 증분(fractional-sample increment)을 채용하며, 지연은 δ₁-1≤δ≤δ₁+1의 범위 내에 있지만 0≤δ≤K _v를 벗어나지 않음.

13. δ₂로서 δ_max를 저장.

14. 보간 지연 라인 지연(interpolating delay line delay)을 δ₂로 설정 및 고정.

15. 위상 보상 γ를 적용.

일단 전체 범위에 대하여 처리가 이루어지면, 저장된 δ값인 δmax가 미세 검색을 위한 개시점으로서 사용된다. Δκ=0이고, Δv는 지연 δ₁-1≤δ≤δ₁+1을 검색하도록 조금씩 증가한다. 일단 검색되면(대충 검색(coarse)에 사용되는 아날로그 루프를 사용), 위상 보상 γ는 적절한 지연 값을 따라 검색된다. γ=∠P_δ임이 명백해야 한다.

위상 LUT의 갱신은 상기 피드백의 위상 동기 이후에만 완료된다. 위상 LUT 갱신의 동결은 μF=0와 μG=0를 설정함으로써 이루어질 수 있다.

위상 보상이 행해진 후에, 피드백 신호 z(k)의 크기가 또한 조정되어야 한다. 이 조정은 입력 신호에 대한 시스템 출력 신호의 임의의 이득에 대한 보상을 요구한다. 크기 조정은 팩터 A_sx(k)를 피드백 신호 z(k)와 직접 곱함으로써 성취된다.

k_A≤k≤k_A+W_A-1일 때

A _sx (k+1) = A _sx (k) + μ _A ?(│x _δ(k)│- A _sx (k)?│z(k)│)

여기서,

k_A= 크기 조정을 위한 개시 시간(가능한 빠른 것이 바람직함)

W_A= 조정이 수행되는 샘플의 수

μ_A= 갱식 스텝 사이즈이고 0 ≤ μ_A ≤ 1의 범위 내에 있음

A_sx(k_A), μ_A 및 W_A는 프로그래밍이 가능하다.

도 6을 참조하여, 크기 조정(magnitude adjustment)을 구현하는 회로를 설명한다. 도시된 바와 같이, 시스템 출력 신호의 부분 크기(400)가 승산기(410)에 의해서 팩터 Asx(k)와 승산된다. 그 결과는 소망하는 전치 왜곡 수정을 계산하는데 사용된다. 또한, 이 결과는 가산기(420)에 의해서 지연 신호의 크기(｜x_δ(k)｜)로부터 감산된다. 그 감산 결과는 승산기(430)에 의해서 갱신 스텝 사이즈 μ_A와 승산되고 가산기(440)에 의해서 팩터 Ask(k)에 가산되어 이 팩터에 대한 연속하는 다음 값이 생성된다. 지연 요소(450)는 사용 준비 완료될 때까지 그 결과값을 지연시킨다.

일단 지연, 크기 및 위상 조정이 이루어지면, 에러 신호에 대한 새로운 등식이 사용될 수 있다.

E_m(k) = A_sx?│z(k)│-│x_δ(k)│

E_φ(k) = (γ+∠z(k)-∠x_δ(k))

따라서 이들 두 개의 에러 신호가 이전 것 대신에 사용될 수 있고 이들은 시스템 출력 신호와 입력 신호 사이의 지연, 크기 및 위상 차의 효과를 고려한 것이다.

상기 실시예에서는 상기 입력 신호와 상기 시스템 출력 신호 사이의 차에 기초하여 조정되는 LUT 엔트리가 이용되었지만, LUT 엔트리를 조정시 필요에 따라 상기 시스템 출력 신호만이 사용될 수도 있다. 이 대안은 상기 시스템 출력 신호의 수정과 상기 입력 신호와 유사한 신호의 재생이 요구된다. 만일 복조가 에러 없이 발생할 수 있도록 왜곡 량이 제한된다면 성공적인 회복이 가능하다. 이 접근 방법은 만일 상기 입력 신호가 상기 조정의 파라미터를 결정하는데 용이하게 사용될 수 있다면 바람직하지 않다. 다른 대안은 대역외 에너지(out-of-band energy)의 량을 측정함으로써 상기 왜곡을 측정하는 것을 포함한다. 그 다음에 대역외 에너지의 량을 최소화하도록 조정이 이루어져 결과적으로 왜곡이 최소화된다.

증폭기 시스템(10)과 관련하여, 이 시스템의 일 실시예가 도 7에 나타나 있다. 도 7에서는, 도 1의 신호 분해기(signal decomposer)는 위상 변조 유닛(60A, 60B)을 따라 페이저 분할 엔진(phasor fragmentation engine)(20A)을 포함한다. 상기 분할 엔진(20A)은 전치 왜곡된 신호를 나타내는 크기(M) 및 위상(φ)을 수신한다. 상기 분할 엔진(20A)은 소정의 변조 파형(상기 왜곡된 신호)을 동일하고 일정한 크기를 갖는 신호 성분으로 분해한다. 상기 페이저 분할 엔진과 관련한 또 다른 정보는 "COMPUTATIONAL CIRCUITS AND METHODS FOR PROCESSING MODULATED SIGNALS HAVING NON CONSTANT ENVELOPES"라는 제목으로 출원되어 공동 계류 중인 본 발명에 참조 문헌으로 포함된 미국 특허 출원 번호 10/205,743호에서 알 수 있다. 도 7에서 이들 신호 성분은 각도 α와 β로 지정된다. 이들 성분은 RF 변조 및 필터링 블록(60A, 60B)에 의해서 각각 수신되고, 상기 블록은 이들 성분의 RF 변조 및 필터링된 버전을 생성하도록 이들 성분을 처리한다. 신호 성분(70A)은 위상 α를 가진 RF 신호이지만, 신호 성분(70B)은 위상 β를 가진 RF 신호이다. 그 다음, 이들 신호 성분은 증폭기(90A, 90B)에 의해서 증폭된다. 그 다음, 상기 증폭된 성분은 결합기(100)를 사용하여 재결합된다. 캐리어 변조로서 알려진 위상 변조가 일부 소망하지 않는 진폭 변조를 유도할 수도 있음을 알 수 있다. 상술한 페이저 분할과 다른 신호 분해 방법이 신호 분해기(20)에 의해서 사용될 수도 있다.

Chireix 구성 증폭기 서브시스템(10)과 관련하여, 높은 증폭 효율을 위하여, 스위치 모드 증폭기가 상기 증폭기(90A, 90B)에 더 바람직하다는 것을 알 수 있다. 이러한 스위치 모드 증폭기, 구체적으로 Class D와 Class F 전력 증폭기는 임피던스 출력이 낮아 증폭 효율을 높게 할 수 있다. "CHIREIX ARCHITECTURE USING LOW IMPEDANCE AMPLIFIERS"라는 제목으로 2002년 10월 16일자로 출원되어 공동 계류 중인 미국 출원 번호 10/272,725호에는 바람직한 성분에 대한 또 다른 정보가 개시되어 있으며 본 명세서에 참조 문헌으로 포함되어 있다. 이러한 형태의 증폭기는 기능상 본 발명에 요구되지 않지만 이들은 바람직한 레벨에서는 성능을 발휘할 수 있음을 알 수 있다.

또한, 이들은 도 1 및 7에서는 단지 두 개의 병렬 증폭기(90A, 90B)이며, 이들 다중 병렬 증폭기는, 분해기(20)가, 각 성분이 다른 성분에 대하여 별도로 증폭되어 위상 변조되기에 충분한 성분으로 상기 전치 왜곡된 신호(130)를 분해하는 한, 사용될 수 있음을 알 수 있다.

상술한 전치 왜곡 시스템(10)은 이 분야에서 잘 알려진 전력 증폭기를 선형화하지 않고 있음을 알 수 있다. 대신에, 상기 전치 왜곡 시스템은 전체 전력 증폭기 시스템을 선형화한다 - 상기 전체 증폭기 시스템의 출력이 선형화되지만 신호 증폭기의 출력을 단순화하는 것은 아니다 -. 또한, 현재 공지된 전력 증폭기용 선 형화 시스템과는 달리, 본 명세서에 개시된 증폭기 시스템은 중간 신호 진폭에서 대부분 발생하는 왜곡을 보상한다. 전류 신호 증폭기 선형화 시스템은 신호 진폭이 큰 경우에 발생하는 왜곡을 선형화한다.

또한, 본 발명은 신호를 성분으로 분해하고 이들을 다시 재결합하는 임의의 신호 처리 시스템에 적용될 수 있음을 알 수 있다. 신호 결합기(도 1에서 블록(100))는 반드시 왜곡을 일으킨다. 상기 성분을 재결합하기 위해 가산을 사용하며, 정현 성분을 재결합할 때와 같은 부적절한 신호 가산은 시스템 출력 신호의 왜곡의 한가지 요인이다. 상기 실시예에서, 페이저 분할 엔진은 입력되는 신호를 벡터로 분해하고, 결합기(100)에 의한 이들 벡터의 부적절한 덧셈으로 인해 출력 신호가 왜곡된다.

상기 실시예가 입력 신호를 각 성분에 대하여 별도로 증폭하기는 하지만, 이는 입력 신호가 분해된 후에 완료되는 유일한 신호 처리일 필요는 없다. 도 8을 참조하여, 이러한 개괄적 시스템(보다 큰 신호 전송 시스템의 부분이 될 수 있음)을 설명한다. 전치 왜곡 서브시스템(120)은 입력 신호(30)를 전치 왜곡하여 입력 신호 성분의 부적절한 또는 미완성의 재결합에 의해 시스템 출력 신호(110)에 유도되는 왜곡을 보상한다. 이들 성분은 신호 분해기(20)에 의해서 생성되어 신호 성분 처리기 블록(75A, 75B)에 의해서 별도로 처리된다. 블록(75A, 75B)에 의해서 실행된 처리는 증폭(상기 실시예에서와 같이), 위상 변조, 이들의 조합, 또는 바람직한 임의의 다른 신호 처리의 형태를 취할 수도 있다. 예로서, 도 7에 나타낸 신호 성분의 각각은 증폭기(90A-90B)에 의해서 증폭되는 것 이외에 별도로 위상 변조 될 수도 있다. 위상 변조는 신호 분해기와 별도로 이루어지거나, 신호 분해기에 내장되거나, 또는 도 7에 나타난 실시예에서 살펴본 바와 같이, 변조 및 필터링 블록(60A, 60B)에 내장될 수도 있다.

도 8에 도시된 바와 같이, 신호 처리 서브시스템(10A)은 전치 왜곡 서브시스템(120)으로부터 전치 왜곡된 신호를 수신한다. 수신된 후에, 전치 왜곡 신호는 신호 분해기(20)에 의해서 성분으로 분해된다. 그 후 이들 성분은 신호 성분 처리기 블록(75A, 75B)에 의해서 별도로 처리되고, 그 후 재결합기(100)에 의해서 재결합된다.

피드백 신호 처리 블록(400)은 시스템 출력 신호(110)의 부분을 수신하고 이 부분을 적응형 전치 왜곡 서브시스템(120)에 의해서 사용될 수 있도록 처리한다. 예로서, 피드백 신호 처리 블록(400)은 도 4에 나타낸 A/D 변환기(330)와 변환 유닛(340)을 포함할 수도 있다. 또한, 상술한 크기 조정 및 위상 조정은 상기 블록(400)에서 구현될 수 있다.

상술한 본 발명의 사용에 따른 이점은 시스템 성분에 대한 허용 오차가 완화된다는데 있다. 신호 처리가 허용 가능한 결과를 낳도록 성분들이 미리 거의 정합되어 있다. 상기 발명을 사용함으로써, 보다 덜 정합된 성분들도 함께 사용될 수 있다. 이때, 부정합에 기인한 에러가 측정되어 전치 왜곡 서브시스템에 의해서 보상된다.

도 9를 참조하면, 도 9에는 도 3, 4 및 8에 나타난 특징을 내장하는 시스템의 상세 블록도가 나타나 있다. 도시된 바와 같이, 도 8의 적응형 전치 왜곡 블록 (120)은 크기 전치 왜곡 산출 블록(260A)을 따라 별도의 크기 지연(240)과 위상 지연(270)으로 구성된다. 이들 산출 블록(230A, 260A)의 입력은 지연 블록(240, 270)으로부터 지연된 입력 신호이고, 크기 조정 블록(410)과 위상 조정 블록(420)으로부터의 조정된 피드백 신호이다. 크기 및 위상 전치 왜곡 변조가 산출된 후에, 크기 LUT 블록(220A) 및 위상 LUT 블록(250A)이 전치 왜곡을 적용한다. 크기 LUT 블록(220A)은 도 3에 나타난 크기 LUT(220) 및 크기 LUT 갱신 블록(230)을 포함한다. 마찬가지로, 위상 LUT 블록(250A)은 도 3에 나타난 위상 LUT(250)와 위상 LUT 갱신 블록(260)을 내장한다.

도시된 바와 같이, 도 8에 나타낸 피드백 신호 처리 블록(400)은 크기 조정 블록(410)과 위상 조정 블록(420)을 공급하는 직교 좌표/극좌표 변환 블록(340)으로 구성된다.

본 발명을 숙지한 당업자는 대안적 구조와 대안적 실시예 또는 이들의 변형을 생각해 낼 수 있지만 이들은 모두 이하 청구범위에서 규정된 본 발명의 범주 내에 있는 것으로 의도되어야 한다.

Claims (54)

1. 입력 신호에 의도된 전치 왜곡(deliberate predistortion)을 인가함으로써 전치 왜곡 신호를 생성하도록 구성되는 적응형 전치 왜곡 서브시스템; 및

   상기 전치 왜곡 신호를 분리된 성분들로 분해하고, 출력 신호를 생성하는 처리 이후에 상기 분리된 성분들을 결합하도록 구성되는 신호 처리 서브시스템을 포함하고,

   상기 의도된 전치 왜곡은 상기 입력 신호의 크기를 상기 출력 신호의 왜곡에 기초하여 조정하도록 구성되며,

   상기 의도된 전치 왜곡은 룩업 테이블 내의 적어도 2개의 엔트리들의 보간(interpolation)에 기초하는 것을 특징으로 하는 시스템.
2. 제1항에 있어서,

   상기 신호 처리 서브시스템은,

   상기 전치 왜곡 신호를 적어도 2개의 성분으로 분해하도록 구성되는 신호 분해기(signal decomposer);

   각각이 상기 신호 분해기의 출력을 수신하며, 상기 신호 분해기로부터 수신된 상기 출력을 분리해서 처리하도록 구성되는 적어도 2개의 신호 성분 프로세서 블록; 및

   상기 적어도 2개의 신호 성분 프로세서 블록 각각으로부터의 처리된 출력을 결합함으로써 상기 출력 신호를 생성하도록 구성되는 결합기(combiner)를 포함하는 것을 특징으로 하는 시스템.
3. 제2항에 있어서,

   상기 적어도 2개의 신호 성분 프로세서 블록 중 적어도 하나는 증폭기를 포함하는 것을 특징으로 하는 시스템.
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   제3항에 있어서,

   상기 증폭기는 비선형 증폭기인 것을 특징으로 하는 시스템.
5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,

   상기 시스템은 신호 전송 시스템의 일부인 것을 특징으로 하는 시스템.
6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.

   제2항에 있어서,

   상기 왜곡의 적어도 일부는 상기 결합기에 기인하는 것을 특징으로 하는 시스템.
7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.

   제3항에 있어서,

   상기 증폭기는 스위치 모드(switch mode) 증폭기인 것을 특징으로 하는 시스템.
8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.

   제3항에 있어서,

   상기 증폭기는 저출력 임피던스를 갖는 것을 특징으로 하는 시스템.
9. 삭제
10. 삭제
11. 제1항에 있어서,

    상기 룩업 테이블 내의 엔트리는 상기 출력 신호의 레플리커(replica)의 특성에 기초하여 주기적으로 갱신되는 것을 특징으로 하는 시스템.
12. 제1항에 있어서,

    상기 전치 왜곡 서브시스템은 상기 출력 신호의 레플리커를 수신하는 것을 특징으로 하는 시스템.
13. 제1항에 있어서,

    상기 의도된 전치 왜곡은 상기 입력 신호와 상기 출력 신호의 레플리커 간의 차(差)에 의존하는 것을 특징으로 하는 시스템.
14. 제1항에 있어서,

    상기 전치 왜곡 서브시스템은,

    상기 의도된 전치 왜곡을 결정하는 결정 수단;

    상기 입력 신호에 상기 의도된 전치 왜곡을 인가하는 조정 수단; 및

    상기 출력 신호에 기초하여 상기 결정 수단을 주기적으로 갱신하는 갱신 수단을 포함하는 것을 특징으로 하는 시스템.
15. 제14항에 있어서,

    상기 조정 수단은 상기 결정 수단으로부터 상기 의도된 전치 왜곡의 파라미터(parameter)들을 수신하는 것을 특징으로 하는 시스템.
16. 제1항에 있어서,

    상기 전치 왜곡 신호는 상기 출력 신호 및 상기 입력 신호에 기초하여 조정되는 것을 특징으로 하는 시스템.
17. 전치 왜곡 신호를 생성하기 위해 테이블 내의 적어도 2개의 엔트리들의 보간에 대응하여 입력 신호에 의도된 전치 왜곡을 인가하는 단계;

    상기 전치 왜곡 신호를 적어도 2개의 성분 신호로 분해하는 단계;

    출력 신호를 생성하기 위해 상기 적어도 2개의 성분 신호를 결합하는 단계;

    상기 출력 신호에 기초하여 상기 의도된 전치 왜곡을 조정하는 단계; 및

    상기 조정에 기초하여 상기 테이블 내의 적어도 하나의 엔트리를 갱신하는 단계를 포함하는 것을 특징으로 하는 방법.
18. 제17항에 있어서,

    상기 출력 신호는 상기 입력 신호의 RF 변조 버전인 것을 특징으로 하는 방법.
19. 제17항에 있어서,

    상기 적어도 2개의 성분 신호를 결합하는 단계 이전에 상기 적어도 2개의 성분 신호 각각을 분리해서 처리하는 단계를 더 포함하는 것을 특징으로 하는 방법.
20. 제19항에 있어서,

    상기 적어도 2개의 성분 신호 중 적어도 하나를 증폭하는 단계를 더 포함하는 것을 특징으로 하는 방법.
21. 제19항에 있어서,

    상기 적어도 2개의 성분 신호 중 적어도 하나를 위상 변조하는 단계를 더 포함하는 것을 특징으로 하는 방법.
22. 삭제
23. 제17항에 있어서,

    상기 출력 신호의 특성을 결정하기 위해 상기 입력 신호와 상기 출력 신호의 레플리커 간의 차를 취하는 단계를 더 포함하는 것을 특징으로 하는 방법.
24. 제17항에 있어서,

    상기 의도된 전치 왜곡을 인가하는 단계는 상기 출력 신호의 특성에 적어도 부분적으로 기초하여 상기 의도된 전치 왜곡을 인가하는 것을 포함하는 방법.
25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.

    제24항에 있어서.

    상기 의도된 전치 왜곡을 인가하는 단계는 상기 출력 신호의 전송 중에 반복적인 방식(iterative manner)으로 상기 의도된 전치 왜곡을 인가하는 것을 포함하는 방법.
26. 제17항에 있어서,

    상기 의도된 전치 왜곡을 인가하는 단계는 상기 출력 신호 및 상기 입력 신호에 기초하여 상기 의도된 전치 왜곡을 인가하는 것을 포함하는 방법.
27. 적응형 전치 왜곡 서브시스템으로서,

    룩업 테이블 내의 적어도 2개의 엔트리들을 보간함으로써, 입력 신호에 인가될 의도된 전치 왜곡을 결정하는 결정 수단;

    출력 신호를 생성하기 위해 상기 입력 신호에 상기 의도된 전치 왜곡을 인가하는 조정 수단; 및

    상기 출력 신호의 특성에 기초하여 상기 의도된 전치 왜곡을 주기적으로 갱신하는 갱신 수단을 포함하는 것을 특징으로 하는 적응형 전치 왜곡 서브시스템.
28. 제27항에 있어서,

    상기 조정 수단은 상기 결정 수단으로부터 상기 의도된 전치 왜곡의 파라미터를 수신하도록 구성되는 것을 특징으로 하는 적응형 전치 왜곡 서브시스템.
29. 제27항에 있어서,

    상기 의도된 전치 왜곡은 상기 입력 신호와 상기 출력 신호의 레플리커 간의 차에 의존하는 것을 특징으로 하는 적응형 전치 왜곡 서브시스템.
30. 제27항에 있어서,

    상기 갱신 수단은 상기 출력 신호 및 상기 입력 신호에 기초하여 상기 룩업 테이블을 주기적으로 갱신하는 것을 특징으로 하는 적응형 전치 왜곡 서브시스템.
31. 입력 신호를 처리하는 시스템으로서,

    입력 신호에 의도된 전치 왜곡을 인가함으로써 전치 왜곡 신호를 생성하도록 구성되는 적응형 전치 왜곡 서브시스템 ? 상기 의도된 전치 왜곡은 상기 입력 신호의 위상을 조정하여 출력 신호에서의 왜곡을 보상하는 위상 왜곡을 포함하고, 상기 의도된 전치 왜곡은 룩업 테이블 내의 적어도 2개의 엔트리들의 보간에 기초함 ?; 및

    상기 전치 왜곡 신호를 분리된 성분들로 분해하고 상기 분해 이후에 상기 분리된 성분들을 결합함으로써 상기 출력 신호를 생성하도록 구성되는 신호 처리 서브시스템을 포함하는 것을 특징으로 하는 입력 신호 처리 시스템.
32. 제31항에 있어서,

    상기 신호 처리 서브시스템은,

    상기 전치 왜곡 신호를 적어도 2개의 성분들로 분해하도록 구성되는 신호 분해기(signal decomposer);

    각각이 상기 적어도 2개의 성분들 각각을 분리해서 처리하도록 구성되는 적어도 2개의 신호 성분 프로세서 블록; 및

    상기 적어도 2개의 신호 성분 프로세서 블록 각각으로부터의 출력을 결합하도록 구성되는 결합기(combiner)를 포함하는 것을 특징으로 하는 입력 신호 처리 시스템.
33. 제32항에 있어서,

    상기 적어도 2개의 신호 성분 프로세서 블록 중 적어도 하나는 증폭기를 포함하는 것을 특징으로 하는 입력 신호 처리 시스템.
34. 청구항 34은(는) 설정등록료 납부시 포기되었습니다.

    제33항에 있어서,

    상기 증폭기는 비선형 증폭기인 것을 특징으로 하는 입력 신호 처리 시스템.
35. 청구항 35은(는) 설정등록료 납부시 포기되었습니다.

    제31항에 있어서,

    상기 입력 신호 처리 시스템은 신호 전송 시스템의 일부인 것을 특징으로 하는 입력 신호 처리 시스템.
36. 청구항 36은(는) 설정등록료 납부시 포기되었습니다.

    제32항에 있어서,

    상기 왜곡의 적어도 일부는 상기 결합기에 기인하는 것을 특징으로 하는 입력 신호 처리 시스템.
37. 청구항 37은(는) 설정등록료 납부시 포기되었습니다.

    제33항에 있어서,

    상기 증폭기는 스위치 모드 증폭기인 것을 특징으로 하는 입력 신호 처리 시스템.
38. 청구항 38은(는) 설정등록료 납부시 포기되었습니다.

    제33항에 있어서,

    상기 증폭기는 저출력 임피던스를 갖는 것을 특징으로 하는 입력 신호 처리 시스템.
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